【発明の詳細な説明】産業上の利用分野本発明は、固体撮像装置に用いることができる電荷検出
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a charge detection device that can be used in a solid-state imaging device.
従来の技術近年、固体撮像装置の実用化に伴なって電荷検出装置に
対する要求が多くなってきている。たとえば、電荷検出
装置のリセットトランジスタに加えるリセットパルスの
基準電位の無調整化もその一つである。2. Description of the Related Art In recent years, as solid-state imaging devices have come into practical use, there has been an increasing demand for charge detection devices. For example, one example is not adjusting the reference potential of the reset pulse applied to the reset transistor of the charge detection device.
従来技術では、リセットトランジスタに、埋込み型チャ
ネルを使い、しきい値の変動に対して、それに応じてゲ
ートに印加する基準電位を調整するようにしていた。In the prior art, a buried channel is used for the reset transistor, and the reference potential applied to the gate is adjusted in response to fluctuations in the threshold value.
以下、図面を参照しながら従来の電荷検出装置について
説明する。A conventional charge detection device will be described below with reference to the drawings.
第２図は、従来の電荷検出装置のリセットトランジスタ
の断画図を示すものである。FIG. 2 shows a cross-sectional view of a reset transistor of a conventional charge detection device.
第２図において、１１はｐ型シリコン基板、１２は埋込
みチャネルを形成するｎ型領域、１３はソース部を形成
するｎ型領域、１４はドレイン部を形成するｎ型領域、
１５はゲート電極である。In FIG. 2, 11 is a p-type silicon substrate, 12 is an n-type region forming a buried channel, 13 is an n-type region forming a source part, 14 is an n-type region forming a drain part,
15 is a gate electrode.
以上のように構成された電荷検出装置のリセットトラン
ジスタの動作について、第３図に基づき説明する。The operation of the reset transistor of the charge detection device configured as above will be explained based on FIG. 3.
第３図において、Ａはソース部、Ｂはリセットトランジ
スタのゲート部、Ｃはドレイン部、Ｄはアウトプットゲ
ート部を示している（第２図も同様である）。なお、第
３図（ａ）は、リセットトランジスタのゲートがオフ状
態のときを示し、第３図（ｂ）ではオン状態になったと
きを示している。In FIG. 3, A indicates the source portion, B the gate portion of the reset transistor, C the drain portion, and D the output gate portion (the same applies to FIG. 2). Note that FIG. 3(a) shows when the gate of the reset transistor is in an off state, and FIG. 3(b) shows when it is in an on state.
まず、第３図（ａ）に示すように、リセットトランジス
タのゲート部Ｂがオフ状態のとき、アウトプットゲート
部りから流れてきたキャリヤは、ソース部Ａに蓄積され
る。First, as shown in FIG. 3(a), when the gate section B of the reset transistor is in an off state, carriers flowing from the output gate section are accumulated in the source section A.
次に、第３図（ロ）に示すように、リセットトランジス
タのゲート部Ｂがオン状態になったとき、ソース部Ａに
蓄積されたキャリヤは、リセットトランジスタのゲート
部Ｂを通って、ドレイン部Ｃに流れ込む。また、リセッ
トトランジスタに加えるパルスは外部の回路ｌこより、
ｓＶ振幅に制限されているので、ゲート部Ｂに基準電圧
が力）かつているときオフ状態、５■振幅のパルスが加
わったときオン状態になっていなければならない。たと
えば、基準電圧が３■のとき、トランジスタはオフ状態
、振幅５ｖのパルスが刃口えられて８■になったとｈ１
オン状態にならなければならない。Next, as shown in FIG. 3(B), when the gate part B of the reset transistor is turned on, the carriers accumulated in the source part A pass through the gate part B of the reset transistor and pass through the drain part. Flows into C. Also, the pulse applied to the reset transistor is from an external circuit.
Since the amplitude is limited to sV, it must be in an off state when the reference voltage is applied to the gate section B, and be in an on state when a pulse with an amplitude of 5 is applied. For example, when the reference voltage is 3■, the transistor is in the off state, and a pulse with an amplitude of 5V is sharpened and becomes 8■, h1
Must be turned on.
発明が解決しようとする課題しかしながら、上記従来の構成によると、リセットトラ
ンジスタのゲート部Ｂの不純物分布およびゲート酸化膜
厚のわずかな変化に対して、しきい値電圧が大きく変動
する。たとえば、ｎ型埋込みチャネルを形成するための
注入量が１０％減少すれば、しきい値電圧は−７から−
ａ５Ｖになり、約Ｌ５Ｖ減少する。同様に注入量が１０
％増加すれば、約１．５Ｖ増加することになる。結局、
しきい値電圧は一７■を中心に約３■の範囲で変動する
ことになる。一方、リセットトランジスタのゲート部Ｂ
に加わるパルスは５■振幅であり、リセットトランジス
タのソース部が約３■変化すると仮定すると、このリセ
ットトランジスタは、基準電圧を固定しておくと、正確
にオン、オフしない状態に陥ってしまうことがある。こ
のため、外部から、リセットトランジスタのゲート部Ｂ
に印加する基準電圧を、しきい値電圧の変動を吸収する
ように、それぞれのしきい値電圧に対して設定しなけれ
ばならないという問題を有していた。Problems to be Solved by the Invention However, according to the above-mentioned conventional configuration, the threshold voltage varies greatly in response to slight changes in the impurity distribution and gate oxide film thickness of the gate portion B of the reset transistor. For example, if the implant dose to form an n-type buried channel is reduced by 10%, the threshold voltage will go from -7 to -
a5V, which decreases by about L5V. Similarly, the injection amount is 10
% increase, it will increase by about 1.5V. in the end,
The threshold voltage varies within a range of approximately 3 cm with the center being 17 cm. On the other hand, the gate part B of the reset transistor
Assuming that the pulse applied to is 5mm in amplitude and the source of the reset transistor changes by about 3mm, this reset transistor will not turn on and off accurately if the reference voltage is fixed. There is. Therefore, from the outside, the gate part B of the reset transistor
The problem is that the reference voltage applied to each threshold voltage must be set for each threshold voltage so as to absorb fluctuations in the threshold voltage.
そこで、本発明は上記問題に鑑み、リセットトランジス
タのゲート部の不純物分布やゲート酸化膜厚の製造過程
でのプロセスパラメータの要因による変動に対して、し
きい値が相対的に変動しないリセットトランジスタを有
する電荷検出装置を提供することを目的とする。In view of the above-mentioned problems, the present invention provides a reset transistor whose threshold value does not vary relatively with respect to variations in the impurity distribution in the gate portion of the reset transistor and gate oxide film thickness due to process parameter factors during the manufacturing process. An object of the present invention is to provide a charge detection device having the following features.
課題を解決するための手段上記課題を解決するため、本発明の電荷検出装置は、同
一半導体基板上に、信号電荷転送部と、信号電荷検出部
と、信号電荷排出部とが構成されてなる電荷検出装置で
あって、上記信号電荷検出部を表面チャネル型ＭＯＳト
ランジスタで構成したものである。Means for Solving the Problems In order to solve the above problems, a charge detection device of the present invention includes a signal charge transfer section, a signal charge detection section, and a signal charge discharge section on the same semiconductor substrate. The present invention is a charge detection device in which the signal charge detection section is configured with a surface channel type MOS transistor.
作用上記の構成によると、信号電荷検出部としてのリセット
トランジスタのしきい値の変動が少なくなり、ゲートに
印加する基準電圧の調整をする必要がなくなる。Effect: According to the above configuration, fluctuations in the threshold value of the reset transistor as the signal charge detection section are reduced, and there is no need to adjust the reference voltage applied to the gate.
実施例以下、本発明の一実施例を図面に基づき説明する。ExampleHereinafter, one embodiment of the present invention will be described based on the drawings.
第１図は、同一半導体基板上に、信号電荷転送部と、信
号電荷検出部と、信号電荷排出部とが構成されてなる電
荷検出装置の上記信号電荷検出部の断面図である。FIG. 1 is a sectional view of the signal charge detection section of a charge detection device in which a signal charge transfer section, a signal charge detection section, and a signal charge discharge section are configured on the same semiconductor substrate.
すなわち、電荷検出装置の信号電荷検出部としては、表
面チャネル型ＭＯＳトランジスタ（以下、リセットトラ
ンジスタという）が用いられている。That is, a surface channel type MOS transistor (hereinafter referred to as a reset transistor) is used as a signal charge detection section of the charge detection device.
このリセットトランジスタｔ、ｉ、ｐ型シリコン基板１
に、ソース部Ａとしてのｎ型領域２およびドレイン部Ｃ
としてのｎ型領域３が形成されるとともニ、シリコン基
板ｌｉ面のソース・ドレイン間にｐ型しきい値制御領域
４が形成されたものである。This reset transistor t, i, p-type silicon substrate 1
, an n-type region 2 as a source part A and a drain part C
In addition, a p-type threshold control region 4 is formed between the source and drain on the silicon substrate li surface.
このしきい値制御領域４、およびソース部Ａであるｎ型
領域２に接続するｎ型埋込みチャネル５の上方には、そ
れぞれゲート部Ｂ、Ｄとしてのゲート電極６が形成され
ている。Gate electrodes 6 as gate portions B and D are formed above threshold control region 4 and n-type buried channel 5 connected to n-type region 2, which is source portion A, respectively.
次に、上記電荷検出装置の駆動方法を第３図に基づき説
明する。なお、第３図（ａ）はリセットトランジスタの
ゲート部Ｂがオフ状態で、ソース部Ａに電荷が蓄積され
ている状態を示し、第３！１！（ｂ）はゲート部Ｂがオ
ン状態となり、ソース部Ａの電荷が全てドレイン部Ｃに
流れ込んでいる状態を示している。Next, a method of driving the charge detection device will be explained based on FIG. 3. Note that FIG. 3(a) shows a state in which the gate portion B of the reset transistor is in an off state and charges are accumulated in the source portion A, and 3!1! (b) shows a state in which the gate part B is in an on state and all the charges in the source part A flow into the drain part C.
まず、第３図（０に示すように、リセットトランジスタ
のゲート部Ｂがオフ状態のとき、アウトプットゲート部
りから流れてきたキャリヤはソース部Ａに蓄積される。First, as shown in FIG. 3 (0), when the gate section B of the reset transistor is in the off state, carriers flowing from the output gate section are accumulated in the source section A.
この場合、リセットトランジスタのソース部Ａに電荷が
最大に蓄積されたときのＡ点での電位をａ（Ｖ）、また
リセットトランジスタのしきい値電圧をＶＴ（Ｖ）とす
ると、ゲート部Ｂに印加する電圧ｂ（７）ハｂ（Ｖ）＜
［ａ（Ｖ） −ＶＴ（ｖ）］トナル。In this case, if the potential at point A when the maximum charge is accumulated in the source part A of the reset transistor is a (V), and the threshold voltage of the reset transistor is VT (V), then the gate part B Applied voltage b(7) b(V)<
[a(V)-VT(v)]tonal.
次に、第３図（ｂ）に示すように、リセットトランジス
タのゲート部Ｂがオン状態になったとき、ソース部Ａに
蓄積されたキャリヤは、リセットトランジスタのゲート
部Ｂを通って、ドレイン部Ｃに流れ込む。この場合、ソ
ース部Ａに電荷が存在しないときのＡ点での電位をｄω
とすると、ゲート部Ｂに印加する電圧ｅ （Ｖ）ハｅ
（Ｖ）＞ （ｄ （Ｖ） 十ＶＴ（Ｖ） １となる。Next, as shown in FIG. 3(b), when the gate part B of the reset transistor is turned on, the carriers accumulated in the source part A pass through the gate part B of the reset transistor and pass through the drain part. Flows into C. In this case, the potential at point A when there is no charge in source part A is dω
Then, the voltage e (V) applied to the gate part B is
(V)> (d (V) 10 VT (V) 1.
ここで、表面チャネル型ＭＯ３（Ｅ型およびＤ型）のし
きい値電圧は、−ｏ、ｓＶ〜ｌ■の範囲内にあるので、
たとえばゲートがオフ状態のとき、ソース部Ａの電位ａ
（Ｖ）が１４Ｖ〜１２Ｖであるとすると、ゲート部Ｂに
印加する電圧ｂ（ｖ）は約１１Ｖ以下にすればよく、ま
たゲートがオン状態のとき、ソース部Ａの電位ｄ（Ｖ）
は１４Ｖであるので、ゲート部Ｂに印加する電圧ｅ（ト
）は約１５Ｖ以上にすればよい。Here, since the threshold voltage of surface channel type MO3 (E type and D type) is within the range of -o, sV to l■,
For example, when the gate is off, the potential a of the source part A
(V) is 14V to 12V, the voltage b(v) applied to the gate part B should be approximately 11V or less, and when the gate is in the on state, the potential d(V) of the source part A
is 14V, so the voltage e (g) applied to the gate portion B may be approximately 15V or higher.
結局、リセットトランジスタのゲートに印加する電位の
オン状態とオフ状態のときの差を５■以内にすれば、正
常に動作することになる。After all, if the difference between the on-state and off-state potentials applied to the gate of the reset transistor is kept within 5 .mu., normal operation will occur.
従来技術と比較すれば、リセットトランジスタのゲート
部Ｂに印加する電圧はオン状態のとき、１例として従来
技術では１０Ｖ〜１５Ｖであったのが、本発明によれば
１５■±１■となる。Compared to the conventional technology, the voltage applied to the gate part B of the reset transistor when in the on state is, for example, 10V to 15V in the conventional technology, but according to the present invention, it is 15±1■. .
このように、リセットトランジスタを表面チャネル型Ｍ
Ｏ５構造にすることにより、リセットトランジスタのゲ
ートに加えるパルスの振幅を５■にした状態で、基準電
圧を無ｍ整化することができる。In this way, the reset transistor can be converted into a surface channel type M
By adopting the O5 structure, the reference voltage can be adjusted to zero while the amplitude of the pulse applied to the gate of the reset transistor is set to 5.
なお、上記実施例ではｐ型シリコン基板上にリセットト
ランジスタを形成させたが、ｎ型シリコン基板に形成さ
れたｐ型ウェルの場合でも同様の効果が得られる。また
、上記実施例では、電荷検出部をＰＮ接合によって形成
したが、フローティングゲート構造で形成させても同様
の効果が得られる。In the above embodiment, the reset transistor was formed on a p-type silicon substrate, but the same effect can be obtained even in the case of a p-type well formed on an n-type silicon substrate. Further, in the above embodiment, the charge detection section is formed by a PN junction, but the same effect can be obtained even if it is formed by a floating gate structure.
発明の効果以上のように、本発明の構成によれば、電荷検出装置の
信号電荷検出部として表面チャネル型ＭＯＳトランジス
タを用いたので、製造過程の変動に対する不純物分布や
ゲート酸化膜厚のずれによるしきい値の変動をなくシ、
トランジスタのゲート部に印加する基準電圧を一定にす
ることができる。Effects of the Invention As described above, according to the configuration of the present invention, a surface channel type MOS transistor is used as the signal charge detecting section of the charge detecting device, so that it is possible to prevent the impurity distribution due to variations in the manufacturing process or the deviation of the gate oxide film thickness from occurring. Eliminate threshold fluctuations,
The reference voltage applied to the gate portion of the transistor can be kept constant.
第１図は本発明の一実施例における電荷検出装置のリセ
ットトランジスタの断面図、第２図は従来の電荷検出装
置のリセットトランジスタの断面図、第３図（ａ）およ
び（ｂ）はリセットトランジスタの動作を説明するため
の電位分布図である。１・・・ｐ型シリコン基板、２，３・・・ｎ型領域、４
・・・ｐ型しきい値制御領域、５・・・ｎ型埋込みチャ
ネル、６・・・ゲート電極、Ａ・・・ソース部、Ｂ・・
・ゲート部、Ｃ・・−ドレイン部。FIG. 1 is a cross-sectional view of a reset transistor of a charge detection device according to an embodiment of the present invention, FIG. 2 is a cross-section of a reset transistor of a conventional charge detection device, and FIGS. 3(a) and (b) are a reset transistor. FIG. 3 is a potential distribution diagram for explaining the operation of FIG. 1...p-type silicon substrate, 2, 3...n-type region, 4
...p-type threshold control region, 5...n-type buried channel, 6...gate electrode, A...source part, B...
・Gate part, C...-Drain part.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2052494AJPH03254133A (en) | 1990-03-02 | 1990-03-02 | Electric charge detector |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2052494AJPH03254133A (en) | 1990-03-02 | 1990-03-02 | Electric charge detector |
| Publication Number | Publication Date |
|---|---|
| JPH03254133Atrue JPH03254133A (en) | 1991-11-13 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2052494APendingJPH03254133A (en) | 1990-03-02 | 1990-03-02 | Electric charge detector |
| Country | Link |
|---|---|
| JP (1) | JPH03254133A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364048A (en)* | 1991-06-11 | 1992-12-16 | Nec Corp | Charge detector |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364048A (en)* | 1991-06-11 | 1992-12-16 | Nec Corp | Charge detector |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
| Publication | Publication Date | Title |
|---|---|---|
| US4468686A (en) | Field terminating structure | |
| JPH0419638B2 (en) | ||
| JPH03254133A (en) | Electric charge detector | |
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| CN107611168B (en) | A MOS device structure for eliminating the influence of narrow channel effect in bulk effect | |
| JPH033391B2 (en) | ||
| EP0280097A2 (en) | Charge transfer device with booster circuit | |
| JPH055179B2 (en) | ||
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| JPS6259466B2 (en) | ||
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| JP3024183B2 (en) | Method for manufacturing charge-coupled device | |
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| JPH03296227A (en) | Charge transfer device |