【発明の詳細な説明】〔産業上の利用分野〕この発明は例えばパルスレーザのパルス発生回路等に使
用する半導体スイッチ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor switch device used, for example, in a pulse generation circuit of a pulsed laser.
第１２図は例えばコツバー ベーパ レーザズカムオフ
エージ （ＣＯＰＰＥＲＶＡＰＯＲＬＡＳＥＲ５ＣＯＭ
Ｅ ＯＦ ＡＧＥ）レーザ フォーカス ７月 １
９８２ （ＬＡＳＥＲＦＯＣＵＳ、ＪＵＬＹ、１９８２
）に記載された従来の銅蒸気レーザ用のパルス発生回路
を示す図であり、図において、１は高圧電源、２は充電
用リアクトル、３は充電用ダイオード、４は充放電を行
う主コンデンサ、５は充電用抵抗、６はサイラトロンス
イッチ、７はガス放電によって内部に収容した金属（例
えば銅）を加熱、気化させてレーザ出力を得る放電管（
レーザチューブ）である。 次に動作について説明する
。高圧電源１から発生される高圧電圧（数ＫＶ〜数＋Ｋ
Ｖ）は、リアクトル２、ダイオード３．充電用抵抗５を
介して主コンデンサ４に充電される。Figure 12 shows, for example, the COPPERVAPORLASER5COM
E OF AGE) Laser Focus July 1
982 (LASERFOCUS, JULY, 1982
) is a diagram illustrating a conventional pulse generation circuit for a copper vapor laser described in 2003, in which 1 is a high-voltage power supply, 2 is a charging reactor, 3 is a charging diode, 4 is a main capacitor for charging and discharging, 5 is a charging resistor, 6 is a thyratron switch, and 7 is a discharge tube (which generates laser output by heating and vaporizing metal (e.g. copper) housed inside by gas discharge).
laser tube). Next, the operation will be explained. High voltage (several KV to several +K) generated from high voltage power supply 1
V) is reactor 2, diode 3. The main capacitor 4 is charged via the charging resistor 5.
この充電状態において、サイラトロンスイッチ６が導通
すると、主コンデンサ４に蓄えられていた電荷は、サイ
ライトロンスイッチ６を通り放電管７に印加され、放電
管７の中にガス放電を形成する。その際、放電管７のイ
ンピーダンスは充電用抵抗５の抵抗値より大幅に小さく
なるため、サイラトロンスイッチ６に流れる電流は主と
して放電管７に流れることで、放電管７は励起されてレ
ーザ発振を生ずる。しかしながら、このようなパルス発
生回路は以上のように、より急峻なパルス電圧を放電管
７に印加して、より高いレーザ出力を得るために、大電
力用で数１０ｎｓｅｃでスイッチングオンが可能なサイ
ラトロンスイッチ６が必要であり、一方、このようなサ
イラトロンスイッチ６は真空管であるため寿命が短く、
頻繁に交換する必要があった。また、サイラトロンスイ
ッチ６はレーザ効率に影響する電流の立ち上がりやスイ
ッチング時間にバラツキがある等、品質の安定性に問題
があった。In this charged state, when the thyratron switch 6 is turned on, the charge stored in the main capacitor 4 passes through the thyratron switch 6 and is applied to the discharge tube 7, forming a gas discharge in the discharge tube 7. At this time, since the impedance of the discharge tube 7 becomes significantly smaller than the resistance value of the charging resistor 5, the current flowing to the thyratron switch 6 mainly flows to the discharge tube 7, and the discharge tube 7 is excited to generate laser oscillation. . However, as mentioned above, in order to apply a steeper pulse voltage to the discharge tube 7 and obtain higher laser output, such a pulse generation circuit is a thyratron that is designed for high power and can be switched on in several tens of nanoseconds. A switch 6 is required, and on the other hand, such a thyratron switch 6 has a short lifespan because it is a vacuum tube.
It needed to be replaced frequently. Furthermore, the thyratron switch 6 has problems with quality stability, such as variations in current rise and switching time, which affect laser efficiency.
一方、このようなサイラトロンスイッチの問題に対処す
るため、固体スイッチ素子を使った第１３図に示すよう
なパルス発生回路を、本出願人は提案している。これに
ついて説明すると、８はパルス発生用スイッチで、固体
スイッチ素子としての複数個のＦＥＴを並列接続したも
のを、さらに多段にわたって直列接続したものからなる
。そして、これによれば全体として数ＫＶ〜数１０ＫＶ
および数１．０ ＯＡ〜数ＫＡの電圧、電流のスイッチ
ングが可能になり、レーザチューブである放電管を励起
するに充分なパルスエネルギを発生することができる。On the other hand, in order to deal with such problems with the thyratron switch, the applicant has proposed a pulse generation circuit as shown in FIG. 13 using a solid state switch element. To explain this, reference numeral 8 denotes a pulse generation switch, which is made up of a plurality of FETs as solid state switching elements connected in parallel and further connected in series in multiple stages. According to this, the overall voltage ranges from several KV to several tens of KV.
It becomes possible to switch voltages and currents of several 1.0 OA to several KA, and it is possible to generate pulse energy sufficient to excite a discharge tube, which is a laser tube.
従来のパルス発生回路は以上のように構成されているの
で、例えば第１４図に示すような固体スイッチ素子であ
るＦＥＴを複数個直列接続した回路を考えると、各ＦＥ
Ｔの直列接続点ａｌｌ ａａ＊・・・ａ。とアースとの
間に浮遊容量Ｃが存在するため、直列分担電圧Ｖ□、ｖ
２．・・・Ｖ、にばらつきが生ずる。各直列接続点ａ工
、ａ２．・・・８１間における直列分担電圧ＶｉｔＶ、
ｔ・・・Ｖ、は、パルス発生用スイッチの全体に流れる
電流を工。、各ＦＥＴに並列に加わるインピーダンス分
を同一のＺ、各充電電流をΔＩ、ｔΔＩｚｔ・・・Δ工
。とすると、Ｖ□＝Ｚ・工。Since the conventional pulse generation circuit is configured as described above, for example, if we consider a circuit in which a plurality of FETs, which are solid state switching elements, are connected in series as shown in FIG.
Series connection points of T all aa*...a. Since there is a stray capacitance C between V and ground, the series shared voltage V□, v
2. ... V varies. Each series connection point a, a2. ...Series shared voltage VitV between 81,
t...V is the current flowing throughout the pulse generation switch. , the impedance applied in parallel to each FET is the same Z, and each charging current is ΔI, tΔIzt...Δworking. Then, V□=Z・engine.
Ｖ２＝Ｚ−（Ｉ、−ΔＩ、）ｖ、＝ｚ−Ｂ。−Δ工、−ΔＩ、）Ｖ、＝Ｚ・ （工。−Δ工、・・・−Δｒ−ｔ）となる
。このため、Ｖ １＞ Ｖ ｚ ＞ Ｖ ３・・・ｖ、
＞Ｖ、、１となり、かかるＦＥＴの直列接続点数に応じ
て、各直列接続点ａｉ、ａ２＋・・・ａ、における電圧
は、第１５図に示すように、非直線特性となる。つまり
、上記のような浮遊容量によって直列分担電圧が均等に
ならず、これらの各固体スイッチング素子に得られる電
流のアンバランスによって、これらの固体スイッチ素子
の全体からなるスイッチ手段の電流容量を放電管７に対
して最大限発揮することができなくなるなどの課題があ
った。V2=Z-(I,-ΔI,)v,=z-B. -∆work, -∆I,) V, = Z・ (work. -∆work, ... -∆r-t). Therefore, V 1 > V z > V 3...v,
>V,,1, and the voltage at each series connection point ai, a2+, . . . a has a non-linear characteristic as shown in FIG. In other words, due to the stray capacitance mentioned above, the series shared voltage is not equalized, and due to the unbalance of the current obtained in each of these solid state switching elements, the current capacity of the switching means made up of all these solid state switching elements is There were issues such as not being able to perform to the fullest against 7.
この発明は上記のような課題を解消するためになされた
もので、パルス発生回路等において、スイッチ手段を構
成する直並列接続された固体スイッチ素子の直列分担電
圧を均等化することができる固体スイッチ装置を得るこ
とを目的とする。This invention was made to solve the above-mentioned problems, and provides a solid-state switch that can equalize the series-shared voltages of solid-state switching elements connected in series and parallel that constitute a switching means in a pulse generation circuit, etc. The purpose is to obtain equipment.
この第１の請求項の発明に係る固体スイッチ装置は、複
数の円筒状に並設された固体スイッチ素子を互いに直並
列接続するように設け、これらの固体スイッチ素子の群
の内部または外部に、上記固体スイッチ素子の直列回路
の一端が接続された導電体からなる円筒状の帰還導体を
配置し、この帰還導体と上記の並設された固体スイッチ
素子の群との間に、一端が上記直列回路の高圧側に接続
された分圧補償板をＭ！するように構成したものである
。The solid state switch device according to the invention of the first claim is provided with a plurality of solid state switch elements arranged in parallel in a cylindrical shape so as to be connected in series and parallel to each other, and inside or outside of the group of these solid state switch elements, A cylindrical feedback conductor made of a conductor is connected to one end of the series circuit of the solid state switch elements, and a cylindrical return conductor made of a conductor is connected between the feedback conductor and the group of the solid state switch elements arranged in parallel. The partial voltage compensation plate connected to the high voltage side of the circuit is M! It is configured to do so.
この第２の請求項の発明に係る固体スイッチ装置は、複
数の平面的に並設された固体スイッチ素子を互いに直並
列接続するように設け、これらの固体スイッチ素子の群
のいずれか一側に、上記固体スイッチ素子の直列回路の
一端が接続された導電体からなる平板状の帰還導体を配
置し、この帰還導体と上記固体スイッチ素子の群との間
に、−端が上記直列回路の高圧側に接続された分圧補償
板を設置するように構成したものである。The solid state switch device according to the invention of the second claim is provided in such a manner that a plurality of solid state switch elements arranged in parallel in a plane are connected in series and parallel to each other, and on either side of the group of these solid state switch elements. , a flat feedback conductor made of a conductor is connected to one end of the series circuit of the solid-state switch elements, and a negative end is connected to the high voltage of the series circuit between the feedback conductor and the group of solid-state switch elements. A partial pressure compensating plate connected to the side is installed.
この発明における分圧補償板は、各固体スイッチ素子の
直列接続点から浮遊容量を介して他に漏れる電流を高圧
側から補償し、これにより充電時に各固体スイッチ素子
に流れる電流の変化を抑止し、主コンデンサからの放電
電圧を直列群ごとの各固体スイッチ素子が均等に分担し
てスイッチングするように作用する。The partial voltage compensating plate in this invention compensates for the current leaking from the series connection point of each solid state switch element to another via stray capacitance from the high voltage side, thereby suppressing changes in the current flowing through each solid state switch element during charging. , the solid state switching elements in each series group equally share the discharge voltage from the main capacitor and perform switching.
以下、この発明の一実施例を図について説明する。第１
図〜第３図はこの発明の一実施例を示すもので、第１２
図と対応する部分には同一符号を付してその重複する説
明を省略する。An embodiment of the present invention will be described below with reference to the drawings. 1st
Figures 1 to 3 show one embodiment of the present invention.
Portions corresponding to those in the figures are given the same reference numerals, and redundant explanation thereof will be omitted.
第３図において、８は複数個の固体スイッチ素子で、こ
の実施例においてはＦＥＴ （電界効果トランジスタ）
が用いられている。これらのＦＥＴ８は、ｎ個分のドレ
イン端子りとソース端子Ｓとが互いに接続されてなる複
数の直列回路を、ダイオード３とコンデンサ４の接続点
と直流電源１との間に並列に接続すると共に、さらに、
その直列回路の複数組を並列に接続するようにして構成
されている。９１〜９ａは導通信号の入力端子であり、
ＦＥＴ８のｎ個の並列回路における各ＦＥＴ８のゲート
端子Ｇに共通に接続されている。In FIG. 3, reference numeral 8 denotes a plurality of solid state switching elements, in this embodiment FETs (field effect transistors).
is used. These FETs 8 connect a plurality of series circuits in which n drain terminals and source terminals S are connected to each other in parallel between the connection point of the diode 3 and the capacitor 4 and the DC power supply 1. ,moreover,
A plurality of sets of series circuits are connected in parallel. 91 to 9a are conductive signal input terminals;
It is commonly connected to the gate terminal G of each FET 8 in the n parallel circuits of FET 8 .
第１図および第２図において、１０は絶縁体からなる円
筒状の第１の筒体、１１は第１の筒体１０の内部に同軸
的に所定間隔を以って配された導電体からなる帰還導体
としての第２の筒体、１２は第１および第２の筒体１０
．１１の一端面に設けられた短絡リング、１３．１４は
第１の筒体１０の端部外側に所定間隔を以って配された
リング状の導電体からなるコンデンサの支持リングで、
それぞれ互いに向い合うフランジ１３ａ、１４ａを有し
ている。４ａは上記フランジ１３ａ、１４ａに両端が接
続されて支持されることにより、互いに並列に接続され
た複数個のコンデンサで、全体として第３図の大容量の
主コンデンサ４を構成する。１５は支持リング１４に接
続された端子、１６は第２の筒体１１に接続された端子
である。In FIG. 1 and FIG. 2, 10 is a cylindrical first cylinder made of an insulator, and 11 is a conductor arranged coaxially at a predetermined interval inside the first cylinder 10. a second cylindrical body serving as a return conductor; 12 denotes the first and second cylindrical bodies 10;
．． A short circuit ring 13 and 14 are provided on one end surface of the first cylindrical body 10, and 13 and 14 are capacitor support rings made of ring-shaped conductors arranged at predetermined intervals on the outside of the end of the first cylindrical body 10.
Each has flanges 13a and 14a facing each other. Reference numeral 4a designates a plurality of capacitors connected in parallel with each other by having both ends connected to and supported by the flanges 13a and 14a, and as a whole constitutes the large-capacity main capacitor 4 shown in FIG. 15 is a terminal connected to the support ring 14, and 16 is a terminal connected to the second cylindrical body 11.
上記第１の筒体１０の外周面には、第３図における複数
のＦＥＴ８が互いに直並列に接続されて配されている。On the outer peripheral surface of the first cylindrical body 10, a plurality of FETs 8 shown in FIG. 3 are arranged and connected in series and parallel to each other.
第１の筒体１０の軸方向に沿ってｎ個のＦＥＴ８が直列
に接続され、この直列回路が平行に複数列設けられ、各
直列回路の一端のＦＥＴ８のドレイン端子りが支持リン
グ１３に接続され、他端のＦＥＴ８のソース端子Ｓが短
絡リング１２に接続されている。また、各ＦＥＴ８のド
レイン端子りとソース端子Ｓとの接続点が円周方向の複
数のリード線１７によって接続されている。n FETs 8 are connected in series along the axial direction of the first cylindrical body 10, and a plurality of series circuits are provided in parallel, and the drain terminal of the FET 8 at one end of each series circuit is connected to the support ring 13. The source terminal S of the FET 8 at the other end is connected to the shorting ring 12. Further, the connection point between the drain terminal and the source terminal S of each FET 8 is connected by a plurality of lead wires 17 in the circumferential direction.
また、第１および第２図において、２１は分圧補償板で
あり、これが第１の筒体ｌｏ上の直並列接続された固体
スイッチ素子たるＦ、ＥＴ８の群と帰還導体としての第
２の筒体１１との間に一定距離をおいて介装され、かつ
一端がＦＥＴ８の直列回路の高圧側に接続されている。In addition, in FIGS. 1 and 2, 21 is a partial pressure compensation plate, which connects the group of solid state switch elements F and ET8 connected in series and parallel on the first cylindrical body lo and the second as a return conductor. It is interposed with a certain distance between it and the cylinder 11, and one end is connected to the high voltage side of the series circuit of the FET 8.
この分圧補償板２１は第４図および第５図に示すように
、円筒状の導電体を一端から他端へ次第に大きく切り欠
いて切欠２２を形成したものであり、これのリング状に
完全につながった部分が、コンデンサ４ａ側のＦＥＴ８
に対応するように設けられる。従って、この部分では対
応するＦＥＴ８の直列接続部分との間に大きな容量が得
られ、右端へ行くに従ってその容量が徐々に小さくなる
。なお、この容量は第１５図に示す非直線の電圧特性を
直線補償する大きさに選ばれ、従って、上記切り欠きの
形状も適当な傾向に設定される。As shown in FIGS. 4 and 5, this partial pressure compensating plate 21 is made by cutting a cylindrical conductor into gradually larger sizes from one end to the other to form a notch 22, which is completely cut into a ring shape. The part connected to is FET8 on the capacitor 4a side.
It is set up to correspond to the following. Therefore, a large capacitance is obtained between this portion and the series connection portion of the corresponding FET 8, and the capacitance gradually decreases toward the right end. Note that this capacitance is selected to have a size that linearly compensates for the non-linear voltage characteristics shown in FIG. 15, and therefore, the shape of the notch is also set to have an appropriate tendency.
次に動作について説明する。Next, the operation will be explained.
スイッチの安定性を向上させ、かつ寿命レスとするため
に、従来の真空管であるサイラトロンスイッチ６に代え
て、この実施例では半導体スイッチとしてのＦＥＴ８を
用いている。しかしながら、サイラトロンスイッチ６が
実現してきたような数Ｋｖ〜１０Ｋｖ、数１０ｎｓｅｃ
のスイッチングを可能とする単一の半導体スイッチは現
在存在し得ない。数１０ｎｓｅｃのスイッチングを実現
する半導体スイッチとしてのＦＥＴ等は耐圧が最大でも
ＩＫＶ程度しか無いため、数ＫＶ〜数１０ＫＶの耐圧を
得るためには、第３図のように、ＦＥＴ８等の高速半導
体の複数個の直並列接続が必要となる。しかしながら、
ＦＥＴ８の直並列接続を行った場合、特に並列接続では
各ＦＥＴ８に対する電流の均等な分布が難しい。In order to improve the stability of the switch and shorten its service life, this embodiment uses an FET 8 as a semiconductor switch in place of the thyratron switch 6, which is a conventional vacuum tube. However, several Kv to 10 Kv, several tens of nanoseconds, as achieved by the thyratron switch 6,
No single semiconductor switch currently exists that allows switching of . FETs and other semiconductor switches that realize switching in several tens of nanoseconds have a maximum withstand voltage of only about IKV, so in order to obtain a withstand voltage of several KV to several tens of KV, as shown in Figure 3, high-speed semiconductor switches such as FET8 are required. Multiple series-parallel connections are required. however,
When the FETs 8 are connected in series and parallel, it is difficult to uniformly distribute the current to each FET 8, especially when the FETs 8 are connected in parallel.
この発明においては、直並列接続されたＦＥＴ８が配さ
れた第１の筒体１０の内部に同軸状に導電体からなる第
２の筒体１１が配され、この第２の筒体１１により、電
流の帰還路が形成される。In this invention, a second cylinder 11 made of a conductive material is disposed coaxially inside a first cylinder 10 in which FETs 8 connected in series and parallel are arranged, and this second cylinder 11 allows A current return path is formed.
従って、各ＦＥＴ８からみたインダクタンスは均一で電
流は均等に流れ、ＦＥＴ８の全体としてのスイッチング
特性が良好になる。なお、端子１５は第３図のダイオー
ド３とコンデンサ４との接続点に接続され、端子１６は
高圧電源１、放電管７および抵抗５の各一端に接続され
る。Therefore, the inductance seen from each FET 8 is uniform, current flows evenly, and the switching characteristics of the FET 8 as a whole are improved. Note that the terminal 15 is connected to the connection point between the diode 3 and the capacitor 4 in FIG.
また、第１４図において、Ｆ Ｅ Ｔ、８かに段の直列
接続である場合には、充電電圧をΔＶ、とすると、き、各分担電圧＝Ｖ。In addition, in FIG. 14, in the case of 8 stages of FET connected in series, if the charging voltage is ΔV, then each shared voltage=V.
各電荷量は、／により均等分担されたとｆΔ工、ｄｔ＝Ｖａ（１−□）・ Ｃ１ＩＡｌ、ｄｔ＝Ｖａ （１−−）−Ｃ２ｆΔＩｎ
ｄ ｔ ＝Ｖｉ （１−） ・Ｃ。If each charge amount is equally divided by /, then fΔD, dt=Va (1-□) ・C1 IAl, dt=Va (1--)-C2fΔIn
dt=Vi(1-)・C.
となる。そこで、この電荷量を補償するため、本発明で
は、上記のような分圧補償板２１を用いて、第６図に示
すように各ＦＥＴ８の直列接続点との間に容量ｃ−、ｃ
−・・・Ｃ−を形成することにより、各容量による電荷
量は、７ＡＩ２ ｄｔ＝Ｖｉ ・ｃ２ｆΔＩ ｎ
’ ｄ ｔ ＝ Ｖ４となる。becomes. Therefore, in order to compensate for this amount of charge, the present invention uses the above-mentioned partial voltage compensating plate 21 to connect the capacitors c- and c to the series connection point of each FET 8, as shown in FIG.
By forming -...C-, the amount of charge due to each capacitance is 7AI2 dt=Vi ・c2fΔIn
' d t = V4.
そこで、ｆΔＩｎ’ｄｔ＝／ΔＩｎｄｔとなれば、電圧
の均等分担が行われるから、となり、これによりＣ，’＝ （−−１）Ｃ。Therefore, if fΔIn'dt=/ΔIndt, the voltage will be shared equally, and thus, C,'= (--1)C.
となる。つまり、このようなＣ１に対してＣＪが得られ
るように、分圧補償板２１の位置および形状を決めれば
よいことになる。従って、かかる直列段の容量ｃＪにつ
いて、各直列接続点は等しい分担電圧となり、第７図に
示すように、対接地容量特性が直線化される。becomes. In other words, the position and shape of the partial pressure compensating plate 21 need only be determined so that CJ can be obtained for such C1. Therefore, with respect to the capacitance cJ of the series stages, each series connection point has an equal shared voltage, and as shown in FIG. 7, the grounding capacitance characteristic is linearized.
第８図は他の実施例を示すもので、この実施例では、第
１の筒体１０は第２の筒体１１の内部に配されている。FIG. 8 shows another embodiment, in which the first cylindrical body 10 is arranged inside the second cylindrical body 11.
第１の筒体１０は、複数個の導電体からなるＦＥＴ取付
用の取付リング１０ａと。The first cylindrical body 10 includes a mounting ring 10a for mounting the FET, which is made of a plurality of conductors.
これらの取付リング１０ａを互いに接続して全体的に筒
体を形成する絶縁体リングｆｏｂとから構成されている
。そして、取付リング１０ａの内側には放熱部１０ｃが
一体的に設けられ、この放熱部１０ｃにＦＥＴ８が、そ
のドレイン端子りを接続するように取り付けられている
。また、第１の筒体１０の一端に支持リング１３．１４
が、第２の筒体１１から外方に突出する形で設けられ、
それらのフランジ１３ａ、１４ａの間には複数個のコン
デンサ４ａが設けられている。It is composed of an insulator ring fob which connects these mounting rings 10a to each other to form a cylindrical body as a whole. A heat radiation part 10c is integrally provided inside the mounting ring 10a, and an FET 8 is attached to the heat radiation part 10c so that its drain terminal is connected to the heat radiation part 10c. Additionally, a support ring 13.14 is provided at one end of the first cylindrical body 10.
is provided in such a way as to protrude outward from the second cylindrical body 11,
A plurality of capacitors 4a are provided between the flanges 13a and 14a.
第１の筒体１０の軸方向に沿ってｎ個のＦＥＴ８が直列
に接続され、この直列回路が平行に複数列設けられ、各
直列回路の一端のＦＥＴ８のドレイン端子りが放熱部１
０ｃを介して支持リング１３に接続され、各直列回路の
他端のＦＥＴ８のソース端子Ｓが短絡リング１２に接続
されている。n FETs 8 are connected in series along the axial direction of the first cylindrical body 10, a plurality of series circuits are provided in parallel, and the drain terminal of the FET 8 at one end of each series circuit is connected to the heat dissipation section 1.
0c to the support ring 13, and the source terminal S of the FET 8 at the other end of each series circuit is connected to the shorting ring 12.
また、各ＦＥＴ８のドレイン端子りが接続された放熱部
１０ｃとソース端子Ｓとの接続点ａが円周方向の複数の
リード線１７によって接続されることにより、ｎ個の並
列回路が構成されている。In addition, n parallel circuits are configured by connecting the connection point a between the heat radiation part 10c, to which the drain terminal of each FET 8 is connected, and the source terminal S by a plurality of lead wires 17 in the circumferential direction. There is.
また、この実施例においても、第１の筒体１０上の一群
のＦＥＴ８と第２の筒体１１との間に、第４図および第
５図に示すような分圧補償板２１が設けられ、これの一
端がＦＥＴ８の直列回路の高圧側に、具体的には支持リ
ング１３に接続されている。この実施例によっても、各
ＦＥＴ８の直列接続点から大地に漏れる電流を、その分
圧補償板２１により高圧側から補償でき、従って、各Ｆ
ＥＴ８の電圧分担を均等化することができる。Also in this embodiment, a partial pressure compensating plate 21 as shown in FIGS. 4 and 5 is provided between the group of FETs 8 on the first cylindrical body 10 and the second cylindrical body 11. , one end of which is connected to the high voltage side of the series circuit of FETs 8, specifically to the support ring 13. Also in this embodiment, the current leaking from the series connection point of each FET 8 to the ground can be compensated for from the high voltage side by the partial voltage compensating plate 21.
The voltage sharing of ET8 can be equalized.
なお、この実施例によれば、伝導体である第２の筒体１
１により、第１の筒体１０の周囲が被われているので、
ノイズ等が外部へ漏洩するのを防ぐ等のシールド効果が
得られる。In addition, according to this embodiment, the second cylindrical body 1 which is a conductor
1 covers the periphery of the first cylindrical body 10, so
A shielding effect such as preventing noise etc. from leaking to the outside can be obtained.
第９図はこの発明のさらに他の実施例を示し、図におい
て、８はＦＥＴ、２３は互いに並列接続された複数の上
記ＦＥＴ８を取り付けているフィンで、このフィン２３
の複数が直列方向に複数枚並設されている。２４は例え
ば銅板などからなる帰還導体、２５は各フィン２３上の
対応位置にあるＦＥＴ８を直列接続する第１０図に示す
ような直列接続端子、２６はコンデンサ４を取り付ける
コンデンサベース、２７はＦＥＴ８を取り付けた各フィ
ン２３と帰還導体２４との間に一定距離を隔てて設けら
れた分圧補償板であり、この分圧補償板２７は、各ＦＥ
Ｔ８が空間的に平面配置されているため、これらの全体
を被うように平板状をなす。なお、この分圧補償板２７
の一端はコンデンサ４の一端（高圧部）に接続されてい
る。また、上記実施例のように直列段の容量Ｃ１に対し
て直列接続点における対接地容量を直線的にするため、
分圧補償板２７を第１１図に示すように、コンデンサ４
方向に向かって拡がる三角形状とする。すなわち、この
実施例の場合にも、分圧補償板２７の位置や形状を任意
に設計することにより、上記各直列接続点から大地に漏
れる電流を高圧側から補償でき、直列接続点の分担電圧
を均等化できる。FIG. 9 shows still another embodiment of the present invention, in which 8 is an FET, 23 is a fin to which a plurality of FETs 8 connected in parallel are attached;
A plurality of these are arranged in parallel in the serial direction. 24 is a feedback conductor made of, for example, a copper plate, 25 is a series connection terminal as shown in FIG. A partial pressure compensating plate is provided at a certain distance between each attached fin 23 and the feedback conductor 24, and this partial pressure compensating plate 27
Since T8 is spatially arranged in a plane, it forms a flat plate so as to cover all of them. Note that this partial pressure compensation plate 27
One end is connected to one end (high voltage part) of the capacitor 4. In addition, in order to make the capacitance to ground at the series connection point linear with respect to the capacitance C1 of the series stage as in the above embodiment,
As shown in FIG.
It is shaped like a triangle that expands in the direction. That is, in the case of this embodiment as well, by arbitrarily designing the position and shape of the partial voltage compensating plate 27, the current leaking from each series connection point to the ground can be compensated for from the high voltage side, and the shared voltage of the series connection points can be reduced. can be equalized.
以上のように、この発明によれば複数の円筒状または平
面的に並設された固体スイッチ素子を互いに直並列接続
するように設け、これらの固体スイッチ素子の群の内部
または外部に、上記固体スイッチ素子の直列回路の一端
が接続された導電体からなる円筒状または平板状の帰還
導体を配置し。As described above, according to the present invention, a plurality of cylindrical or planarly arranged solid state switching elements are provided so as to be connected in series and parallel to each other, and the above-mentioned solid state switching elements are provided inside or outside the group of these solid state switching elements. A cylindrical or flat feedback conductor made of a conductor is connected to one end of a series circuit of switch elements.
この帰還導体と上記固体スイッチ素子の群との間に、一
端が上記直列回路の高圧側に接続された分圧補償板を設
置するように構成したので、上記分圧補償板により、各
固体スイッチ素子の直列接続点から大地に漏れる電流を
高圧側から補償することができるようになり、このため
、各固体スイッチ素子に流れる電流をバランスさせるこ
とができ、直列接続点における分圧電圧を均等化でき、
結果的に、全体として高精度で信頼性のあるスイッチン
グ特性が得られるなどの効果がある。A partial voltage compensating plate, one end of which is connected to the high voltage side of the series circuit, is installed between this feedback conductor and the group of solid state switch elements, so that each solid state switch It is now possible to compensate for the current leaking from the series connection point of the elements to the ground from the high voltage side, which makes it possible to balance the current flowing through each solid state switch element and equalize the divided voltage at the series connection point. I can do it,
As a result, the overall effect is that highly accurate and reliable switching characteristics can be obtained.
第１図はこの発明の一実施例による固体スイッチ装置を
示す側面図、第２図は同装置の正面断面図、第３図は同
装置を用いたパルス発生回路を示す回路図、第４図およ
び第５図は第１図における分圧補償板を示す斜視図およ
び側面図、第６図はこの発明の回路の一部の詳細を示す
等価回路図。第７図はこの発明による直列接続点の対接地容量を示す
特性図、第８図はこの発明の他の実施例にによる固体ス
イッチ装置を示す側面断面図、第９図はこの発明のさら
に他の実施例による固体スイッチ装置を示す斜視図、第
１０図は同装置の平面図、第１１図は第９図における分
圧補償板を示す側面図、第１２図は従来のパルス発生回
路を示す回路図、第１３図は従来の固体スイッチ素子を
持ったパルス発生回路を示す回路図、第１４図は第１３
図に示す固体スイッチ装置の詳細を示す等価回路図、第
１５図は第１４図における直列接続点の分担電圧を示す
特性図である。８は固体スイッチ素子、１１゜２１．２７は分圧補償板。なお、図中、同一符号は同一、または相当部分を示す。２４は帰還導体、第２図１０第図第図第図第１０図第１４面一本夕’１．（’ｎ）Fig. 1 is a side view showing a solid state switch device according to an embodiment of the present invention, Fig. 2 is a front sectional view of the same device, Fig. 3 is a circuit diagram showing a pulse generation circuit using the same device, and Fig. 4 5 is a perspective view and a side view showing the partial voltage compensating plate in FIG. 1, and FIG. 6 is an equivalent circuit diagram showing details of a part of the circuit of the present invention. FIG. 7 is a characteristic diagram showing the capacitance to ground of a series connection point according to the present invention, FIG. 8 is a side cross-sectional view showing a solid state switch device according to another embodiment of the present invention, and FIG. 9 is a further embodiment of the present invention. 10 is a plan view of the same device, FIG. 11 is a side view showing the partial voltage compensating plate in FIG. 9, and FIG. 12 is a conventional pulse generating circuit. Circuit diagram, Fig. 13 is a circuit diagram showing a pulse generation circuit with a conventional solid state switch element, Fig. 14 is a circuit diagram showing a pulse generation circuit with a conventional solid state switch element.
FIG. 15 is an equivalent circuit diagram showing details of the solid state switch device shown in the figure, and FIG. 15 is a characteristic diagram showing shared voltages at the series connection points in FIG. 14. 8 is a solid state switch element, 11゜21.27 is a partial pressure compensation plate. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. 24 is a return conductor; ('n)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067890AJPH03226117A (en) | 1990-01-31 | 1990-01-31 | solid state switch device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067890AJPH03226117A (en) | 1990-01-31 | 1990-01-31 | solid state switch device |
| Publication Number | Publication Date |
|---|---|
| JPH03226117Atrue JPH03226117A (en) | 1991-10-07 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067890APendingJPH03226117A (en) | 1990-01-31 | 1990-01-31 | solid state switch device |
| Country | Link |
|---|---|
| JP (1) | JPH03226117A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007300732A (en)* | 2006-04-28 | 2007-11-15 | Nichicon Corp | Pulse power supply |
| US8232627B2 (en) | 2009-09-21 | 2012-07-31 | International Business Machines Corporation | Integrated circuit device with series-connected field effect transistors and integrated voltage equalization and method of forming the device |
| JP2012165228A (en)* | 2011-02-08 | 2012-08-30 | Shindengen Electric Mfg Co Ltd | Semiconductor relay |
| US8471344B2 (en) | 2009-09-21 | 2013-06-25 | International Business Machines Corporation | Integrated circuit device with series-connected fin-type field effect transistors and integrated voltage equalization and method of forming the device |
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| US8507333B2 (en) | 2009-09-21 | 2013-08-13 | International Business Machines Corporation | Integrated circuit device with series-connected field effect transistors and integrated voltage equalization and method of forming the device |
| JP2012165228A (en)* | 2011-02-08 | 2012-08-30 | Shindengen Electric Mfg Co Ltd | Semiconductor relay |
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