【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特に暉動電圧が
異なるＭＩＳＦＥＴを有する半導体集積回路装置及びそ
の製造方法に適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and in particular to a technology that is effective when applied to a semiconductor integrated circuit device having MISFETs with different dynamic voltages and a method for manufacturing the same. It is.
駆動電圧が異なるＭＩＳＦＥＴを有する半導体集積回路
装置が使用されている。これらの駆動電圧が異なるＭＩ
ＳＦＥＴの一方は、例えばＬＣＤ（Ｌｉｑｕｊｄ Ｃｒ
ｙｓｔａｌ ］：Ｎｓｐｌａｙ：液晶）を駆動し、その
駆動電圧は例えば１５乃至５０［Ｖ］程度である。以下
、このＭＩＳＦＥＴを高耐圧ＭＯＳという。また、前記
睡動電圧が異なるＭＩＳＦＥＴの他方は、例えば論理回
路部を構成し、その旺動電圧は例えば５［Ｖ］程度であ
る。以下、このＭＩＳＦＥＴを低耐圧ＭＯＳという。Semiconductor integrated circuit devices having MISFETs with different drive voltages are used. MIs with different drive voltages
One of the SFETs is, for example, an LCD (Liquid Cr
ystal]:Nspray: liquid crystal), and the driving voltage is, for example, about 15 to 50 [V]. Hereinafter, this MISFET will be referred to as a high voltage MOS. Further, the other MISFET having a different sleep voltage constitutes, for example, a logic circuit section, and its active voltage is, for example, about 5 [V]. Hereinafter, this MISFET will be referred to as a low voltage MOS.
前記高耐圧ＭＯＳのゲート絶縁膜の膜厚は、前記低耐圧
ＭＯＳのゲート絶縁膜の膜厚よりも厚い。The gate insulating film of the high voltage MOS is thicker than the gate insulating film of the low voltage MOS.
例えば、前記高耐圧ＭＯＳのゲート絶縁膜の膜厚は５０
乃至２ ０ ０ ［ｎｍ］程度であり、前記低耐圧ＭＯ
Ｓのゲート絶縁膜の膜厚は２０乃至３ ０ ［ｎｍ］程
度である。また、夫々のＭＯＳのゲー１へ電極は、同一
工程で形成した同一層の導電膜で構成されている。For example, the film thickness of the gate insulating film of the high voltage MOS is 50 mm.
to about 200 [nm], and the low breakdown voltage MO
The thickness of the S gate insulating film is approximately 20 to 30 [nm]. Furthermore, the electrodes to the gate 1 of each MOS are composed of conductive films of the same layer formed in the same process.
この半導体集積回路装置の製造方法を、以下に簡単に説
明する。The method for manufacturing this semiconductor integrated circuit device will be briefly explained below.
まず、半導体基板の素子形成面（以下主面という）に、
例えば窒化珪素膜を耐酸化マスクとして、素子間分離絶
縁膜を形成する。この後、この素子分離絶縁膜の周囲に
残存する窒化珪素膜を酸化珪素化するために、熱酸化を
行なう。この工程で、前記半導体基板の主面全面に、酸
化珪素膜（１）が形成される。First, on the element formation surface (hereinafter referred to as the main surface) of the semiconductor substrate,
For example, an element isolation insulating film is formed using a silicon nitride film as an oxidation-resistant mask. Thereafter, thermal oxidation is performed to convert the silicon nitride film remaining around the element isolation insulating film into silicon oxide. In this step, a silicon oxide film (1) is formed over the entire main surface of the semiconductor substrate.
次に、前記酸化珪素膜（１）を除去する。この工程で、
前記残存する窒化珪素膜も同時に除去される。この後、
前記半導体基板の主面を熱酸化し、前記素子間分離絶縁
膜で周囲を規定された領域に、清浄な酸化珪素膜（２）
を形成する。この酸化珪素膜（２）は、前記高耐圧ＭＯ
ＳのゲートＭｌ膜の一部を構成する。この後、この酸化
珪素膜（２）を通して、例えばイオン打ち込みによって
、前記半導体基板の主面にしきい値電圧調整用の不純物
を導入する。この不純物の導入は、前記高耐圧ＭＯＳの
形成領域、前記低耐圧ＭＯＳの形成領域の両方で行なう
。この際、夫々のＭＯＳの不純物導入量が異なる場合に
は、不純物を導入しない領域を例えばフォトレジスト膜
で覆って、不純物を導入すれば良い。Next, the silicon oxide film (1) is removed. In this process,
The remaining silicon nitride film is also removed at the same time. After this,
The main surface of the semiconductor substrate is thermally oxidized, and a clean silicon oxide film (2) is formed in a region surrounded by the element isolation insulating film.
form. This silicon oxide film (2) is made of the high voltage MO
It constitutes a part of the S gate Ml film. Thereafter, impurities for threshold voltage adjustment are introduced into the main surface of the semiconductor substrate through this silicon oxide film (2), for example, by ion implantation. This impurity introduction is performed in both the formation region of the high breakdown voltage MOS and the formation region of the low breakdown voltage MOS. At this time, if the amount of impurity introduced into each MOS is different, the region where the impurity is not introduced may be covered with, for example, a photoresist film, and the impurity may be introduced.
次に、前記低耐圧ＭＯＳを形成する領域以外の領域を、
例えばフォトレジスト膜で覆う。この後、前記フォトレ
ジス１・膜をマスクとするエッチングで、前記低耐圧Ｍ
ＯＳを形成する領域にある前記酸化珪素膜（２）を除去
する。この後、前記フォトレジスト膜を除去する。Next, a region other than the region where the low breakdown voltage MOS is formed is
For example, cover with a photoresist film. After that, the low breakdown voltage M is etched using the photoresist 1 film as a mask.
The silicon oxide film (2) in the region where the OS is to be formed is removed. After that, the photoresist film is removed.
次に、熱酸化により、前記半導体基板の主面全面に、醜
化珪素膜（３）を形成する。この酸化珪素膜（３）の膜
厚は、前Ｂｉｔ化珪素膜（２）の膜厚よりも薄い。この
酸化珪素膜（３）は、前記低耐圧Ｍ○Ｓのゲート絶縁膜
を構成すると共に、前記高耐圧ＭＯＳのゲート絶縁膜の
一部を構成する。つまり、前記高耐圧ＭＯＳのゲートＭ
！Ａ縁膜は、酸化珪素膜（２）及び酸化珪素膜（３）の
２Ｎ構造で構成されて７−いる。Next, a disfiguring silicon film (3) is formed over the entire main surface of the semiconductor substrate by thermal oxidation. The thickness of this silicon oxide film (3) is thinner than that of the previous bit silicon film (2). This silicon oxide film (3) constitutes the gate insulating film of the low breakdown voltage M○S, and also constitutes a part of the gate insulating film of the high breakdown voltage MOS. In other words, the gate M of the high voltage MOS
! The A edge film is composed of a 2N structure of a silicon oxide film (2) and a silicon oxide film (3).
次に、多結晶珪素膜を堆積する。この後、この多結晶珪
素膜をフォ１・リソグラフィ技術＝でパターンニングし
、夫々のＭＯＳのゲート電極を形成する。この後、夫々
のＭＯＳのソース領域及びトレイン領域を形成すること
により、前記高耐圧ＭＯＳ及び低耐圧ＭＯＳの夫々を形
成している。Next, a polycrystalline silicon film is deposited. Thereafter, this polycrystalline silicon film is patterned using a photolithography technique to form gate electrodes of each MOS. Thereafter, the source region and train region of each MOS are formed, thereby forming each of the high breakdown voltage MOS and low breakdown voltage MOS.
しかし、この工程で前記半導体集積回路装置を製造した
場合、前記酸化珪素膜（３）を形成する工程よりも前の
工程、特に、前記酸化珪素膜（２）を除去する工程で、
フォトレジスト膜を使用しているため、このフォトレジ
スト膜中の不純物が前記半導体基板の主面全面に付着す
る。この状態で前記酸化珪素膜（３）を形成すると、前
記不純物が酸化珪素膜（３）中に取り込まれ、前記低耐
圧ＭＯＳのゲート絶縁膜の膜質が低下する。そこで、前
記フォトレジスト膜をマスクとして酸化珪素膜（２）を
除去する工程の後、半導体基板の主面を熱酸化し、前記
半導体基板の主面全面に酸化珪素膜（４）を形成する。However, when the semiconductor integrated circuit device is manufactured in this step, in the step before the step of forming the silicon oxide film (3), especially in the step of removing the silicon oxide film (2),
Since a photoresist film is used, impurities in the photoresist film adhere to the entire main surface of the semiconductor substrate. If the silicon oxide film (3) is formed in this state, the impurities will be taken into the silicon oxide film (3) and the quality of the gate insulating film of the low voltage MOS will deteriorate. Therefore, after the step of removing the silicon oxide film (2) using the photoresist film as a mask, the main surface of the semiconductor substrate is thermally oxidized to form a silicon oxide film (4) over the entire main surface of the semiconductor substrate.
次に、前記半導体基板の主面全面を、−只一前記酸化珪素膜（４）の膜厚に相当する分エッチングし
、前記酸化珪素膜（４）を除去する。この工程によれば
、前記フォトレジスト膜中の不純物は、前記酸化珪素膜
（４）中に取り込まれ、この不純物を取り込んだ酸化珪
素膜（４）を除去しているので、前記低耐圧ＭＯＳを形
成する領域に形成される酸化珪素膜（３）がフォトレジ
スト膜中の不純物で汚染されることを低減することがで
きる。従って、前記低耐圧ＭＯＳのゲート絶縁膜の膜質
を向上することができる。Next, the entire main surface of the semiconductor substrate is etched by an amount corresponding to the thickness of the silicon oxide film (4), and the silicon oxide film (4) is removed. According to this step, the impurities in the photoresist film are incorporated into the silicon oxide film (4), and the silicon oxide film (4) containing the impurities is removed, so that the low breakdown voltage MOS is It is possible to reduce contamination of the silicon oxide film (3) formed in the formation region with impurities in the photoresist film. Therefore, the film quality of the gate insulating film of the low breakdown voltage MOS can be improved.
また、暉動電圧が異なるＭＩＳＦＥＴを有する半導体集
積回路装置として、例えばＥＰＲＯＭを有する半導体集
積回路装置がある。この半導体集回路装置及びその製造
方法に関しては、例えば特開昭５９−８４５７１号公報
に記載されている。Further, as a semiconductor integrated circuit device having MISFETs having different dynamic voltages, there is, for example, a semiconductor integrated circuit device having an EPROM. This semiconductor integrated circuit device and its manufacturing method are described in, for example, Japanese Unexamined Patent Publication No. 59-84571.
この半導体集積回路装置においては、ＥＰＲ○Ｍのメモ
リセルヘ情報を書き込む際に使用され駆動電圧が例えば
１５［Ｖ］程度のＭＯＳ （以下高耐圧ＭＯＳという）
、及び周辺回路を構成し能動電圧が例えば［５ｖ］程度
のＭＯＳ（以下低耐圧Ｍ○Ｓという）の夫々を備えてい
る。In this semiconductor integrated circuit device, a MOS (hereinafter referred to as a high voltage MOS) with a driving voltage of, for example, about 15 [V] is used when writing information to the EPR○M memory cell.
, and a MOS (hereinafter referred to as low breakdown voltage M○S) which constitutes a peripheral circuit and has an active voltage of, for example, about [5V].
前記高耐圧ＭＯＳのゲート絶縁膜の膜厚は、前記低耐圧
ＭＯＳのゲート絶縁膜の膜厚よりも厚い。The gate insulating film of the high voltage MOS is thicker than the gate insulating film of the low voltage MOS.
また、夫々のＭＯＳのゲート電極は、異なる工程で形成
された異なる層の導電膜で構成されている。Furthermore, the gate electrodes of the respective MOSs are composed of conductive films of different layers formed in different steps.
また、前記半導体集積回路装置は、メモリセルを構成す
る電界効果型１・ランジスタを備えている。Further, the semiconductor integrated circuit device includes a field effect transistor 1 that constitutes a memory cell.
この電界効果型トランジスタは、主に、半導体基板の主
面に設けられた第１のゲート絶縁膜、この第１のゲート
絶縁膜上に設けられたフローテイングゲート電極、この
フローティングゲート電極」二に第２のゲート絶縁膜を
介在させて設けられたコントロールゲート電極の夫々か
ら構成されている。This field effect transistor mainly consists of a first gate insulating film provided on the main surface of a semiconductor substrate, a floating gate electrode provided on the first gate insulating film, and a "floating gate electrode". Each gate electrode is composed of control gate electrodes provided with a second gate insulating film interposed therebetween.
この半導体集積回路装置の製造方法を、以下に簡単に説
明する。The method for manufacturing this semiconductor integrated circuit device will be briefly explained below.
まず、第１−３Ａ図に示すように、窒化珪素膜８を耐酸
化マスクとして、半導体基板１の主面に、素子分離絶縁
膜１５を形成する。なお、前記窒化珪素膜８の下には、
下地の酸化珪素膜２が形成されている。First, as shown in FIG. 1-3A, an element isolation insulating film 15 is formed on the main surface of the semiconductor substrate 1 using the silicon nitride film 8 as an oxidation-resistant mask. Note that below the silicon nitride film 8,
A base silicon oxide film 2 is formed.
次に、前記窒化珪素膜８及び下地の酸化珪素膜２をエッ
チング除去する。Next, the silicon nitride film 8 and the underlying silicon oxide film 2 are removed by etching.
次に、基板全面を熱酸化し、厚さ７ ５ ［ｎｍ：］と
比較的厚いゲート絶縁膜２５を前記半導体基板１の主面
に形成する。このゲートｌＭＡ縁膜２５は、前記高耐圧
ＭＯＳのゲー１−，ｌ’ｆ！縁膜２５、及び前記メモリ
セルを構成する電界効果型トランジスタの第１のゲート
絶縁膜２５を構成する。Next, the entire surface of the substrate is thermally oxidized to form a relatively thick gate insulating film 25 with a thickness of 7 5 [nm:] on the main surface of the semiconductor substrate 1. This gate lMA edge film 25 is used for the gates 1-, l'f! of the high voltage MOS. A rim film 25 and a first gate insulating film 25 of a field effect transistor constituting the memory cell are formed.
次に、第１３Ｂ図に示すように、前記ゲート絶縁膜２５
を通してボロンｌ８をイオン打ち込みし、その直下にボ
ロン注入領域１８を形成する。Next, as shown in FIG. 13B, the gate insulating film 25
Boron l8 is ion-implanted through the hole, and a boron implanted region 18 is formed directly below it.
次に、第１の導電膜を堆積する。この後、この第１の導
電膜をフォトリソグラフィ技術によってパターンニング
し、前記高耐圧ＭＯＳのゲート電極３０及び前記電界効
果型トランジスタのフローティングゲート電極３０の夫
々を形成する。Next, a first conductive film is deposited. Thereafter, this first conductive film is patterned by photolithography to form each of the gate electrode 30 of the high voltage MOS and the floating gate electrode 30 of the field effect transistor.
次に、主に、前記ゲート電極３０及びフローティングゲ
ーｉ−電極３０をマスクとして、前記ゲート絶縁膜２５
をエッチング除去する。Next, using the gate electrode 30 and the floating gate i-electrode 30 as a mask, the gate insulating film 25 is
Remove by etching.
次に、第１３Ｃ図に示すように、全面を熱酸化−１１−することによって、膜厚５ ０ ［ｎｍｌと比較的薄い
ゲート絶縁膜４０を形成する。この工程で、低耐圧Ｍｏ
Ｓを形成する領域にゲート絶縁膜４０を形成すると共に
、前記ゲート電極３０及びフローティンクゲート電極３
０の表面に、厚さ１ ０ ０ ［ｎｍ］の酸化珪素膜４
０ａを形成する。この酸化珪素膜４０は、前記低耐圧Ｍ
ＯＳのゲート絶縁膜４０を構成すると共に、前記電界効
果型トランジスタの第２のゲート絶縁膜４０ａを構成す
る。Next, as shown in FIG. 13C, the entire surface is thermally oxidized to form a relatively thin gate insulating film 40 with a film thickness of 50 nm. In this process, low-voltage Mo
A gate insulating film 40 is formed in the region where S is formed, and the gate electrode 30 and floating gate electrode 3 are
A silicon oxide film 4 with a thickness of 100 [nm] is placed on the surface of
Form 0a. This silicon oxide film 40 is made of the low breakdown voltage M
It forms the gate insulating film 40 of the OS and also forms the second gate insulating film 40a of the field effect transistor.
次に、第１３Ｄ図に示すように、前記酸化珪素膜４０を
通して半導体基板１の主面にボロン４２をイオン打ち込
みで導入する。これによって、前記ホロンイオン注入領
域１８に、重ねてボロン４２が打ち込まれる。Next, as shown in FIG. 13D, boron 42 is introduced into the main surface of the semiconductor substrate 1 through the silicon oxide film 40 by ion implantation. As a result, boron 42 is implanted into the holon ion implantation region 18 in an overlapping manner.
次に、前記電界効果型トランジスタのコン１・ロールゲ
ート電極、前記低耐圧ＭＯＳのゲート電極の夫々を形成
する。この後、熱酸化を行ない、前記半専休基板１の主
面全面に、絶縁膜を形成する。Next, a control gate electrode of the field effect transistor and a gate electrode of the low voltage MOS are formed. Thereafter, thermal oxidation is performed to form an insulating film over the entire main surface of the semi-dedicated substrate 1.
次に、ソース領域及びトレイン領域を構成するｎ゜型拡
散領域、Ｐ゛型拡散領域の夫々を形成する。Next, an n° type diffusion region and a P type diffusion region constituting the source region and the train region are formed.
この後、層間絶縁膜、配線及び表面保護膜の夫々を順次
形成することにより、この半導体集積回路装置は完成す
る。Thereafter, this semiconductor integrated circuit device is completed by sequentially forming an interlayer insulating film, wiring, and a surface protection film.
しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。However, as a result of studying the above-mentioned prior art, the inventor found the following problems.
前記第１の半導体集積回路装置の製造方法においては、
前記酸化珪素膜（２）を通してイオン打ち込みで不純物
を導入しているため、前記酸化珪素膜（２）の膜質が劣
化する。この結果、この酸化珪素膜（２）及び前記酸化
珪素膜（３）から構成される前記高耐圧ＭＯＳのゲート
絶縁膜の膜質が劣化するという問題があった。In the first method of manufacturing a semiconductor integrated circuit device,
Since impurities are introduced through the silicon oxide film (2) by ion implantation, the film quality of the silicon oxide film (2) deteriorates. As a result, there was a problem that the film quality of the gate insulating film of the high voltage MOS composed of the silicon oxide film (2) and the silicon oxide film (3) deteriorated.
また、前記酸化珪素膜（４）を形成する工程で、前記フ
ォ１・レジスト膜から半導体基板の主面に付着した不純
物は、前記酸化珪素膜（４）中に拡散すると共に、前記
酸化珪素膜（２）中にも拡散する。Further, in the step of forming the silicon oxide film (4), impurities adhering to the main surface of the semiconductor substrate from the photoresist film diffuse into the silicon oxide film (4) and (2) It also diffuses inside.
しかし、前記酸化珪素膜（４）を除去する工程では、こ
の酸化珪素膜（４）の膜厚に相当する分をエッチング除
去しているので、前記不純物が拡散した酸化珪素膜（２
）はほぼそのまま残る。この結果、この謙化珪素膜（２
）及び酸化珪素膜（３）の２層構造で構成される高耐圧
ＭＯＳのゲート絶縁膜の膜質が劣化するという問題があ
った。However, in the step of removing the silicon oxide film (4), an amount corresponding to the thickness of the silicon oxide film (4) is removed by etching, so the silicon oxide film (2) in which the impurities have been diffused is removed by etching.
) remains almost unchanged. As a result, this humble silicon film (2
) and a silicon oxide film (3), the quality of the gate insulating film of the high voltage MOS is deteriorated.
また、前記酸化珪素膜（４）をエッチング除去する工程
では、前記酸化珪素膜（２）の表面もエッチングされる
ため、この酸化珪素膜（２）の表面に荒れが発生する。Furthermore, in the step of etching away the silicon oxide film (4), the surface of the silicon oxide film (2) is also etched, so that the surface of the silicon oxide film (2) becomes rough.
この結果、この酸化珪素膜（２）の膜質が劣化し、この
酸化珪素膜（２）及び前記酸化珪素膜（３）の２層構造
で構成される前記高耐圧ＭＯＳのゲート絶縁膜の膜質が
劣化するという問題があった。As a result, the film quality of this silicon oxide film (2) deteriorates, and the film quality of the gate insulating film of the high voltage MOS, which has a two-layer structure of this silicon oxide film (2) and the silicon oxide film (3), deteriorates. There was a problem with deterioration.
また、前記第２の半導体゛集積回路装置の製造方法にお
いては、前記酸化珪素膜２５及び酸化珪素膜４０の夫々
を通してイオン打ち込みで不純物１８． ４２の夫々を
半導体基板１の主面に導入しているため、この酸化珪素
膜２５及び４０はイオン打ち込み時のダメージを受けて
膜質が劣化する。この結果、高耐圧ＭＯＳ及び低耐圧Ｍ
ＯＳのゲーＩ−絶縁膜の膜質が劣化するという問題があ
った。In the second method for manufacturing a semiconductor integrated circuit device, impurity 18. Since each of the silicon oxide films 25 and 42 is introduced into the main surface of the semiconductor substrate 1, the silicon oxide films 25 and 40 are damaged during ion implantation and their film quality deteriorates. As a result, high voltage MOS and low voltage MOS
There was a problem in that the film quality of the OS's game I insulating film deteriorated.
また、前記酸化珪素膜４０ａは、前記電界効果型１一ラ
ンジスタのフローテイングゲート電極３０とコントロー
ルゲート電極との間を絶縁するため、この酸化珪素膜４
０ａの絶縁耐圧を確保する必要がある。しかし、この酸
化珪素膜４０ａは、前記フローティングゲート電極３０
を構成する多結晶珪素膜を熱寵化して形成するため、通
常の熱酸化工程で半導体基板の主面に形成する酸化珪素
膜よりも膜質が悪い。そこで、前記酸化珪素膜４０ａを
、１１００［’Ｃ］程度の高温の熱酸化で形成している
。一方、低耐圧ＭＯＳのゲート絶縁膜４０も、この熱酸
化工程で形成される。しかし、牛導体基板の主面に形成
される熱酸化膜の膜質は、熱酸化工程での処理温度が高
温になると悪くなるので、低耐圧ＭＯＳのゲート絶縁膜
の膜質が悪くなるという問題があった・また、前記酸化珪素膜４０を形成する熱酸化工程を高温
で行なうと、前記不純物１８．４２の夫々がこの熱酸化
工程で半導体基板１中に拡散するため、この不純物１８
．４２の分布の制御性が悪くなり、素１５一子の特性が悪くなるという問題があった。Further, the silicon oxide film 40a insulates between the floating gate electrode 30 and the control gate electrode of the field effect type transistor 1-1.
It is necessary to ensure a dielectric strength voltage of 0a. However, this silicon oxide film 40a is similar to the floating gate electrode 30.
Since the polycrystalline silicon film constituting the semiconductor substrate is formed by thermal oxidation, the film quality is poorer than that of a silicon oxide film formed on the main surface of a semiconductor substrate by a normal thermal oxidation process. Therefore, the silicon oxide film 40a is formed by thermal oxidation at a high temperature of about 1100['C]. On the other hand, the gate insulating film 40 of the low voltage MOS is also formed in this thermal oxidation process. However, the quality of the thermal oxide film formed on the main surface of the conductive substrate deteriorates when the processing temperature in the thermal oxidation process becomes high, so there is a problem that the quality of the gate insulating film of the low voltage MOS deteriorates. Additionally, if the thermal oxidation process for forming the silicon oxide film 40 is performed at high temperature, each of the impurities 18 and 42 will be diffused into the semiconductor substrate 1 during this thermal oxidation process.
．． There was a problem in that the controllability of the distribution of 42 elements deteriorated, and the characteristics of 15 elements and one child deteriorated.
本発明の目的は、駆動電圧が異なるＭＩＳＦＥＴを有す
る半導体集積回路装置の製造方法において、前記ＭＩＳ
ＦＥＴのゲート絶縁膜の膜質を向上することが可能な技
術を提供することにある。An object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit device having MISFETs with different driving voltages, in which the MISFET
It is an object of the present invention to provide a technology that can improve the film quality of a gate insulating film of an FET.
また、本発明の他の目的は、前記半導体集積回路装置の
製造方法において、前記ＭＩＳＦＥＴのゲート絶縁膜の
膜質を向上すると共に、製造工程を低減することが可能
な技術を提供することにある。Another object of the present invention is to provide a technique for improving the quality of the gate insulating film of the MISFET and reducing the number of manufacturing steps in the method for manufacturing the semiconductor integrated circuit device.
また、本発明の他の目的は、前記半導体集積回路装置の
製造方法において、熱酸化工程を低温化することが可能
な技術を提供することにある。Another object of the present invention is to provide a technique that can reduce the temperature of the thermal oxidation step in the method of manufacturing the semiconductor integrated circuit device.
また、本発明の他の目的は、前記１区動電圧が異なるＭ
ＩＳＦＥＴを有する半導体集積回路装置において、素子
の特性を向上することが可能な技術を提供することにあ
る。Another object of the present invention is to provide M
An object of the present invention is to provide a technology that can improve the characteristics of elements in a semiconductor integrated circuit device having an ISFET.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
１６一〔課題を解決するための手段〕本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。161 [Means for Solving the Problems] Among the inventions disclosed in this application, a brief overview of typical inventions is as follows.
（１）半導体基板の素子形成面の第１の活性領域に設け
られた第１のＭＩ ＳＦＥＴ又はＭＩＳ型容量、及び素
子形成面の第２の活性領域に設けられた第２のＭＩＳＦ
ＥＴ又はＭＩＳ型容量を有する半導体集積回路装置の製
造方法において、前記半導体基板の素子形成面の全面に
熱酸化膜を形成する工程と、該熱酸化膜を通して前記第
１の活性領域に不純物を導入する工程と、前記熱酸化膜
を除去する工程と、前記半導体基板の素子形成面の全面
に前記第１のＭＩＳＦＥＴのゲート絶縁膜又はＭＩＳ型
容量の電荷蓄積用絶縁膜を形成する工程と、前記第１の
活性領域に前記第ｌのＭＩＳＦＥＴのゲート電極又はＭ
ＩＳ型容量の一方の電極を形成する工程と、前記第１の
ゲートＭ縁膜又は電荷蓄積用絶縁膜を前記第１のゲート
電極又は一方の電極で保護した状態で前記第１のゲート
絶縁膜又は電荷蓄積用絶縁膜を除去する工程と、前記半
導体基板の素子形成面の全面に前記第２のＭＩＳＦＥＴ
のゲート絶縁膜又はＭＩＳ型容量の電荷蓄積用絶縁膜を
形成する工程と、前記第２のゲート絶縁膜又は電荷蓄積
用絶縁膜を通して前記第２の活性領域に不純物を導入す
る工程と、前記第２の活性領域に前記第２のＭＩＳＦＥ
Ｔのゲート電極又はＭＩＳ型容量の一方の電極を形成す
る工程とを備える。(1) A first MISFET or MIS type capacitor provided in a first active region on an element formation surface of a semiconductor substrate, and a second MISF provided in a second active region on an element formation surface
A method for manufacturing a semiconductor integrated circuit device having an ET or MIS type capacitance, which includes the steps of: forming a thermal oxide film over the entire element forming surface of the semiconductor substrate; and introducing impurities into the first active region through the thermal oxide film. a step of removing the thermal oxide film; a step of forming a gate insulating film of the first MISFET or a charge storage insulating film of an MIS type capacitor on the entire surface of the element formation surface of the semiconductor substrate; The gate electrode of the first MISFET or M
forming one electrode of an IS type capacitor, and forming the first gate insulating film with the first gate M edge film or charge storage insulating film protected by the first gate electrode or one electrode; or a step of removing the charge storage insulating film, and forming the second MISFET on the entire element forming surface of the semiconductor substrate.
a step of forming a gate insulating film or a charge storage insulating film of MIS type capacitance; a step of introducing an impurity into the second active region through the second gate insulating film or the charge storage insulating film; the second MISFE in the active region of
and a step of forming a gate electrode of T or one electrode of an MIS type capacitor.
（２）前記（１）の手段において、前記第１のゲート絶
縁膜又は電荷蓄積用絶縁膜を前記第１のゲート電極又は
一方の電極で保護した状態で前記第１のゲート絶縁膜又
は電荷蓄積用絶縁膜を除去する工程の後、前記半導体基
板の素子形成面の全面に熱酸化膜を形成する工程と、該
熱酸化膜を通して前記第２の活性領域に不純物を導入す
る工程と、前記熱酸化膜を除去する工程と、前記半導体
基板の素子形成面の全面に前記第２のＭＩＳＦＥＴのゲ
ート絶縁膜又はＭＩＳ型容量の電荷蓄積用絶縁膜を形成
する工程と、前記第２の活性領域に前記第２のＭＩＳＦ
ＥＴのゲート電極又はＭＩＳ型容量の一方の電極を形成
する工程とを備える。(2) In the means of (1) above, the first gate insulating film or charge storage insulating film is protected by the first gate electrode or one of the electrodes; After the step of removing the secondary insulating film, a step of forming a thermal oxide film on the entire element forming surface of the semiconductor substrate, a step of introducing an impurity into the second active region through the thermal oxide film, and a step of introducing an impurity into the second active region through the thermal oxide film. a step of removing an oxide film; a step of forming a gate insulating film of the second MISFET or a charge storage insulating film of a MIS type capacitor on the entire surface of the element forming surface of the semiconductor substrate; Said second MISF
and forming a gate electrode of the ET or one electrode of the MIS type capacitor.
（３）前記（１）の手段１こおいて、前記第１の活性領
域に前記第１のＭＩＳＦＥＴのゲート電極又はＭＩＳ型
容量の一方の電極を形成する工程の後、前記第１のゲー
ト絶縁膜又は電荷蓄積用＃＠緑膜を通して前記第２の活
性領域に不純物を導入する工程と、前記第１のゲート絶
縁膜又は電荷蓄積用絶縁膜を前記第１のゲート電極又は
一方の電極で保護した状態で前記第１のゲート絶縁膜又
は電荷蓄積用絶縁膜を除去する工程と、前記半導体基板
の素子形成面の全面に前記第２のＭＩＳＦＥＴのゲート
絶縁膜又はＭＩＳ型容量の電荷蓄積用絶縁膜を形成する
工程と、前記第２の活性領域に前記第２のＭＩＳＦＥＴ
のゲート電極又はＭＩＳ型容量の一方の電極を形成する
工程とを備える。(3) In the means 1 of the above (1), after the step of forming the gate electrode of the first MISFET or one electrode of the MIS type capacitor in the first active region, the first gate insulator Introducing an impurity into the second active region through a film or charge storage #@green film, and protecting the first gate insulating film or charge storage insulating film with the first gate electrode or one of the electrodes. removing the first gate insulating film or the charge storage insulating film in this state; and removing the gate insulating film of the second MISFET or the charge storage insulating film of the MIS type capacitor over the entire element forming surface of the semiconductor substrate. a step of forming a film, and a step of forming the second MISFET in the second active region.
forming a gate electrode or one electrode of a MIS type capacitor.
（４）前記半導体基板の素子形成面の第３の領域に，前
記第１のＭＩＳＦＥＴのゲート電極又はＭＩＳ型容量の
一方の電極を形成する工程で形成した第１の導電膜を設
け、該第１の導電膜上に前記−］９第２のＭＩＳＦＥＴのゲート絶縁膜又はＭＩＳ型容量の
電荷蓄積用絶縁膜を形成する工程と同一工程で形成した
絶縁膜を介在させて、前記第２のＭＩＳＦＥＴのゲート
電極又はＭＩＳ型容量の一方の電極を形成する工程と同
一工程で形成した第２の導電膜を設けた半導体集積回路
装置であって、前記第１の導電膜及び第２の導電膜の夫
々を、同電圧に接続する。(4) A first conductive film formed in the step of forming the gate electrode of the first MISFET or one electrode of the MIS type capacitor is provided in a third region of the element formation surface of the semiconductor substrate, and 1, an insulating film formed in the same process as the step of forming the gate insulating film of the second MISFET or the charge storage insulating film of the MIS type capacitor is interposed on the conductive film of the second MISFET. A semiconductor integrated circuit device provided with a second conductive film formed in the same process as the process of forming the gate electrode or one electrode of the MIS type capacitor, wherein the first conductive film and the second conductive film are Connect each to the same voltage.
前述した手段（１）によれば、第１のゲート絶縁膜また
は電荷蓄積用絶縁膜を通してイオン打ち込みで不純物を
導入していないため、この第１のゲート＃４ＩＡｍ膜ま
たは電荷蓄積用絶縁膜はイオン打ち込み時のダメージを
受けないので、この第１のゲート絶縁膜または電荷蓄積
用絶縁膜の膜質は向上する。これにより、前記第１のＭ
ＩＳＦＥＴのゲート絶縁膜またはＭＩＳ型容量の電荷蓄
積用絶縁膜の膜質を向上することができる。According to the above-mentioned means (1), since impurities are not introduced by ion implantation through the first gate insulating film or the charge storage insulating film, the first gate #4 IAm film or the charge storage insulating film does not contain ions. Since it is not damaged during implantation, the film quality of the first gate insulating film or the charge storage insulating film is improved. As a result, the first M
The film quality of the gate insulating film of the ISFET or the charge storage insulating film of the MIS type capacitor can be improved.
また、前記第１のゲートＭ縁膜または電荷蓄積用絶建膜
を除去する工程でフォレジスト膜を用い一 ２０−ていないので、フォトレジスト膜中の不純物で前記第１
のゲート絶縁膜または電荷蓄積用絶ＩｌＬ膜が汚染され
ることはない。従って、前記第１のＭＩＳＦＥＴのゲー
ト絶縁膜またはＭＩＳ型容量の電荷蓄積用＃！縁膜の膜
質を向上することができる。Furthermore, since a photoresist film is not used in the step of removing the first gate M edge film or charge storage insulating film, impurities in the photoresist film may
The gate insulating film or the insulating IIL film for charge storage will not be contaminated. Therefore, #! for charge storage of the gate insulating film of the first MISFET or the MIS type capacitor! The quality of the membrane can be improved.
また、前記第１のＭＩＳＦＥＴのゲーｉ・電極またはＭ
工Ｓ型容量の一方の電極の下にある第１のゲート絶縁膜
または電荷蓄積用絶縁膜の表面は、前記第１のゲート電
極または一方の電極で保護されているので、前記第１の
ゲート絶縁膜または電荷蓄積用Ｍ縁膜を除去する工程で
、前記第１のゲート電極または一方の電極の下にある第
１のゲート絶縁膜または電荷蓄積用絶縁膜の表面はエッ
チングされず、この第１のゲート絶縁膜または電荷蓄積
用絶縁膜の表面にエッチング時の荒れは発生しない。従
って、前記第１のＭＩＳＦＥＴのゲート維縁膜またはＭ
工Ｓ−型容量の電荷蓄積用絶縁膜の膜質を向上すること
ができる。Further, the gate i electrode or M of the first MISFET
Since the surface of the first gate insulating film or the charge storage insulating film under one electrode of the S-type capacitor is protected by the first gate electrode or one electrode, the first gate In the step of removing the insulating film or the M edge film for charge storage, the surface of the first gate insulating film or the charge storage insulating film under the first gate electrode or one of the electrodes is not etched, and the surface of the first gate insulating film or the charge storage insulating film is not etched. No roughness occurs on the surface of the gate insulating film or the charge storage insulating film of No. 1 during etching. Therefore, the gate fibrous film of the first MISFET or M
The film quality of the charge storage insulating film of the S-type capacitor can be improved.
前述した手段（２）によれば，前記手段（１）と同様の
効果を得ることができると共に、第２のゲ一ト絶縁膜ま
たは電荷蓄積用絶縁膜を通してイオン打ち込みで不純物
を導入していないため，この第２のゲート絶縁膜または
電荷蓄積用絶縁膜はイオン打ち込み時のダメージを受け
ないので、この第２のゲート絶縁膜または電荷蓄積用絶
縁膜の膜質は向上する。これにより、前記第２のＭＩ
ＳＦＥＴのゲート絶縁膜またはＭＩＳ型容量の電荷蓄積
用絶縁膜の膜質を向上することができる。According to the above-mentioned means (2), the same effect as the above-mentioned means (1) can be obtained, and impurities are not introduced by ion implantation through the second gate insulating film or the charge storage insulating film. Therefore, the second gate insulating film or charge storage insulating film is not damaged during ion implantation, and the film quality of the second gate insulating film or charge storage insulating film is improved. As a result, the second MI
The film quality of the gate insulating film of SFET or the charge storage insulating film of MIS type capacitor can be improved.
前述した手段（３）によれば，前記手段（２）と同様の
効果を得ることができると共に、前記第１のゲート絶縁
膜または電荷蓄積用絶縁膜を除去する工程の後、熱酸化
膜を形成、除去する工程に相当する分、製造工程を低減
することができる。According to the above-mentioned means (3), the same effect as the above-mentioned means (2) can be obtained, and the thermal oxide film is removed after the step of removing the first gate insulating film or the charge storage insulating film. The number of manufacturing steps can be reduced by the amount corresponding to the steps of forming and removing.
前述した手段（４）によれば、前記第２のＭＩＳＦＥＴ
のゲート絶縁膜またはＭＩＳ型容量の電荷蓄積用絶縁膜
を形成する工程と同一工程で形成した絶縁膜の膜質を、
前記第１の導電膜と第２の導電膜との間の絶縁耐圧に基
づいて設定する必要はないので、この絶縁膜の膜質を前
記第２のＭＩＳＦＥＴのゲート絶縁膜またはＭＩＳ型容
量の電荷蓄積用絶縁膜として使用することができる膜質
に設定すれば良い。前記第２のＭＩＳＦＥＴのゲート絶
縁膜またはＭＩＳ型容量の電荷蓄積用絶縁膜は半導体基
板の主面に形成されるので、このゲート絶縁膜または電
荷蓄積用絶縁膜の膜質を最適化するためには、前記従来
技術よりも低温の熱酸化工程で前記第２のゲート絶縁膜
または電、荷蓄積用絶縁膜を形成すれば良い。従って、
前記第２のＭＩＳＦＥＴのゲート絶縁膜またはＭＩＳＦ
ＥＴ型容量の電荷蓄積用Ｍ縁膜を形成する熱酸化工程を
低温化することができる。According to the above-mentioned means (4), the second MISFET
The film quality of the insulating film formed in the same process as the process of forming the gate insulating film or the charge storage insulating film of the MIS type capacitor is as follows.
Since it is not necessary to set the quality of the insulating film based on the dielectric strength between the first conductive film and the second conductive film, the film quality of the insulating film is determined based on the charge storage of the gate insulating film of the second MISFET or the MIS type capacitor. The film quality may be set so that it can be used as an insulating film. Since the gate insulating film of the second MISFET or the charge storage insulating film of the MIS type capacitor is formed on the main surface of the semiconductor substrate, in order to optimize the film quality of the gate insulating film or the charge storage insulating film, The second gate insulating film or the charge storage insulating film may be formed by a thermal oxidation process at a lower temperature than in the prior art. Therefore,
Gate insulating film of the second MISFET or MISF
The temperature of the thermal oxidation process for forming the M edge film for charge storage of the ET type capacitor can be lowered.
また、前記第２のＭＩＳＦＥＴのゲート絶縁膜またはＭ
ＩＳ型容量の電荷蓄積用絶縁膜を形成する熱酸化工程を
低温化することにより、前記半導体基板に導入した不純
物が、前記第２のゲート絶縁膜または電荷蓄積用絶縁膜
を形成するための熱酸化工程で拡散することは低減され
る。従って、前記半導体基板に導入した不純物の分布の
制御性は向上するので、素子の特性を向上することがで
きる。Further, the gate insulating film of the second MISFET or M
By lowering the temperature of the thermal oxidation process for forming the charge storage insulating film of the IS type capacitor, the impurities introduced into the semiconductor substrate can be heated to form the second gate insulating film or the charge storage insulating film. Diffusion during the oxidation process is reduced. Therefore, the controllability of the distribution of impurities introduced into the semiconductor substrate is improved, so that the characteristics of the device can be improved.
２３〔発明の実施例〕以下、本発明の実施例を図面を用いて具体的に説明する
。23 [Embodiments of the Invention] Examples of the present invention will be specifically described below with reference to the drawings.
なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。In all the figures for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
［実施例■］本発明の実施例■の半導体集積回路装置の概略構成を、
第１図（要部断面図）を用いて説明する。[Example ■] The schematic configuration of the semiconductor integrated circuit device of Example ■ of the present invention is as follows:
This will be explained using FIG. 1 (a sectional view of main parts).
第１図に示すように、本実施例■の半導体集積回路装置
は、駆動電圧が高いｎチャネルＭＩＳＦＥＴＱＨＮ（以
下高耐圧ＭＩＳＦＥＴＱ．Ｎという）及びｐチャネルＭ
Ｉ ＳＦＥＴＱＨＰ （以下高耐圧ＭＩＳＦＥＴＱ１４
Ｆという）、並びに駐動電圧が低いｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ＬＮ （以下低耐圧ＭＩＳＦＥ
Ｔ Ｑ ＬＮという）及びｐチャネルＭＩＳＦＥＴＱ．
，（以下低耐圧ＭＩＳＦＥＴＱＬＰという）の夫々を備
えている。As shown in FIG. 1, the semiconductor integrated circuit device of the present embodiment
I SFETQHP (hereinafter referred to as high voltage MISFETQ14)
), as well as n-channel MI with low parking voltage
S F E T Q LN (hereinafter referred to as low voltage MISFE)
TQLN) and p-channel MISFETQ.
, (hereinafter referred to as low voltage MISFET QLP).
各素子は、Ｐ一型半導体基板１の素子形成面（以下主面
という）の活性領域に設けられている。各素子は、前記
ｐ一型半導体基板１の主面部の非活性領域に設けられた
素子間分離絶縁縁膜１５でその周囲を規定され、他の素
子と分離維縁されている。Each element is provided in the active region of the element forming surface (hereinafter referred to as the main surface) of the P-type semiconductor substrate 1. Each element is surrounded by an inter-element isolation insulating film 15 provided in the non-active region of the main surface of the p-type semiconductor substrate 1, and is isolated from other elements.
前記ｐ一型半導体基板１は、例えば単結晶珪素で構成さ
れている。前記素子間分離′ＭＡ縁膜１５は、例えば酸
化珪素膜で構成されている。The p-type semiconductor substrate 1 is made of, for example, single crystal silicon. The element isolation MA edge film 15 is made of, for example, a silicon oxide film.
前記ｐ一型半導体基板１の主面部には、ｎ′型ウェル領
域５及びｐ一型ウェル領域７の夫々が設けられている。On the main surface of the p-type semiconductor substrate 1, an n'-type well region 5 and a p-type well region 7 are provided, respectively.
前記Ｐ一型ウェル領域７の主面部において、前記素子間
分離絶縁ｌＩＩｉｌ５の下部には、チャネルス１・ツパ
領域を構成するｐ゛型半導体領域１０が設けられている
。In the main surface of the P-type well region 7, a p-type semiconductor region 10 constituting a channel region 1 and a tube region is provided below the element isolation insulation lIIil5.
前記高耐圧ＭＩＳＦＥＴＱＨＮは、前記Ｐ“型ウェル領
域７の主面部に設けられている。この高耐圧Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｗＮは、主に、ゲート絶縁膜２５、
ゲー！・電極３０、ソース領域とドレイン領域を構成す
る一対のｎ゜型半導体領域４８の夫々から構成されてい
る。The high breakdown voltage MISFET QHN is provided on the main surface of the P" type well region 7. This high breakdown voltage MISFET QHN
FETQwN mainly consists of the gate insulating film 25,
Game! - Consists of an electrode 30 and a pair of n° type semiconductor regions 48 forming a source region and a drain region, respectively.
前記ゲート絶縁膜２５は、前記ｐ一型ウェル領域７の主
面に設けられている。このゲート絶縁膜２５は、例えば
熱酸化法で形成された、酸化珪素膜で構成されている。The gate insulating film 25 is provided on the main surface of the p-type well region 7. This gate insulating film 25 is composed of a silicon oxide film formed by, for example, a thermal oxidation method.
このゲート絶縁膜２５の膜厚は、前記高耐圧Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ１４Ｎ及びＱ，ＩＰの廓動電圧に合わ
せて設定する。例えば、能動電圧が２０［Ｖ］程度の場
合には１ ０ ０ ［ｎｍ］程度、４０［Ｖ］程度の場
合には２ ０ ０ ［ｎｍ］程度の膜厚にゲート絶縁膜
２５の膜厚を設定すれば良い。すなわち、電界換算で２
乃至３［ＭＶ／ｃｍｌ程度の電界となるように、ゲート
絶縁膜２５の膜厚を設定すれば良い。また、前記高耐圧
Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱＨＮ及びＱ ＩＩＦに能動電
圧が印加される時間が短かい場合には、４乃至６［ＭＶ
／ｃｍｌ程度の電界となるように、 ゲート絶縁膜２５
の膜厚を設定すれば良い。The film thickness of this gate insulating film 25 is the same as that of the high voltage M I S
FET Set according to the rotating voltage of Q14N, Q, and IP. For example, when the active voltage is about 20 [V], the thickness of the gate insulating film 25 is about 100 [nm], and when the active voltage is about 40 [V], the thickness of the gate insulating film 25 is about 200 [nm]. Just set it. In other words, 2 in terms of electric field
The thickness of the gate insulating film 25 may be set so that the electric field is approximately 3 to 3 MV/cml. In addition, if the time during which the active voltage is applied to the high breakdown voltage MISFETQHN and QIIF is short, the voltage is 4 to 6 [MV
The gate insulating film 25 is
It is sufficient to set the film thickness of .
前記ゲート電極３０は、前記ゲート絶縁膜２５上に設け
られている。このゲート電極３０は、第１層目の導電膜
例えば多結晶珪素膜で構成されている。The gate electrode 30 is provided on the gate insulating film 25. This gate electrode 30 is made of a first layer conductive film, for example, a polycrystalline silicon film.
このゲート電極３０には、抵抗値を低減する目的で、不
純物が注入されている。また、このゲー１−＠ｉ３０の
周囲には、絶縁膜４Ｂが設けられている。この絶縁膜４
６は、例えば熱酸化法で形成した酸化珪素膜で構成され
ている。Impurities are implanted into this gate electrode 30 for the purpose of reducing the resistance value. Further, an insulating film 4B is provided around this game 1-@i30. This insulating film 4
6 is composed of a silicon oxide film formed by, for example, a thermal oxidation method.
前記ソース領域及びドレイン領域を構成する一対のｎ゛
型半導体領域４８は、前記ｐ一型ウェル領域７の主面部
において、前記ゲート電極３ｏの側部に設けられている
。A pair of n-type semiconductor regions 48 constituting the source region and drain region are provided on the sides of the gate electrode 3o in the main surface of the p-type well region 7.
前記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ，ｌｐは、前
記ｎ一型ウェル領域５の主面部に設けられている。この
高耐圧ＭＩＳＦＥＴＱＨＰは、主に、ゲート絶縁膜２５
、ゲート電極３０、ソース領域とドレイン領域を構成す
る一対のｐ゛型半導体領域４９の夫々から構成されてい
る。The high breakdown voltage MISFETQ, lp is provided on the main surface of the n-type well region 5. This high voltage MISFET QHP mainly consists of a gate insulating film 25
, a gate electrode 30, and a pair of p' type semiconductor regions 49 forming a source region and a drain region.
前記ゲート絶縁膜２５は、前記ｎ一型ウェル領域５の主
面に設けられている。The gate insulating film 25 is provided on the main surface of the n-type well region 5.
前記ゲート電極３０は、前記ゲート絶縁膜２５上に設け
られている。このゲート電極３０の周囲には、前記絶縁
膜４６が設けられている。The gate electrode 30 is provided on the gate insulating film 25. The insulating film 46 is provided around the gate electrode 30.
前記ソース領域及びドレイン領域を構成する一対のＰ゛
型半導体領域４９は、前記ｎ一型ウェル領域５の主面部
において、前記ゲート電極３ｏの側部に設けられている
。A pair of P' type semiconductor regions 49 constituting the source region and the drain region are provided on the sides of the gate electrode 3o in the main surface of the n1 type well region 5.
＝２７前記高耐圧ＭＩＳＦＥＴＱ＋Ｎのｎ゛型半導体領域４８
の一方と、高耐圧ＭＩＳＦＥＴＱＨＰのプ型半導体領域
４９の一方とは、配線５２を介して接続されている。こ
の配線５２は、層間絶縁膜５０に設けられた接続孔５１
を通して、前記ｎ゜型半導体領域４８の一方及びｐ゛型
半導体領域４９の一方の夫々と接続されている。=27 n-type semiconductor region 48 of the high voltage MISFETQ+N
and one side of the p-type semiconductor region 49 of the high voltage MISFET QHP are connected via a wiring 52. This wiring 52 is connected to a connection hole 51 provided in the interlayer insulating film 50.
It is connected to one of the n°-type semiconductor regions 48 and one of the p′-type semiconductor regions 49 through them.
前記層間絶縁膜５０は、例えば酸化珪素膜、ｐｓＧ （
Ｐ ｈｏｓｐｈｏ Ｓ ｉｌｉｃａｔｅ Ｇ ｌａｓ
ｓ）膜、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ ）膜の単層膜、または、これ
らの積層膜で構成されている。The interlayer insulating film 50 is made of, for example, a silicon oxide film, psG (
Phospho silicate Glas
s) Membrane, BPSG (Boro Phospho Sil)
It is composed of a single-layer film of icate glass film or a laminated film of these films.
前記配線５２は、例えばアルミニウム膜で構成されてい
る。また、この配線５２は、例えば、珪素或いは銅を添
加したアルミニウム合金膜、または珪素と銅を添加した
アルミニウム合金膜で構成しても良い。The wiring 52 is made of, for example, an aluminum film. Further, the wiring 52 may be formed of, for example, an aluminum alloy film to which silicon or copper is added, or an aluminum alloy film to which silicon and copper are added.
前記配線５２の上層には、表面保護膜６０が設けられて
いる。この表面保護膜６０は、例えば、ＰＳＧ膜または
窒化珪素膜で構成されている。A surface protection film 60 is provided above the wiring 52 . This surface protection film 60 is made of, for example, a PSG film or a silicon nitride film.
前記低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＬＮは、前記
ｐ一型ウェル領域７の主面部に設けられている。この低
耐圧ＭＩＳＦＥＴＱＬＮは、主に、ゲート絶縁膜４０、
ゲート電極４５、ソース領域とドレイン領域を構成する
一対のｎ゛型半導体領域４８の夫々から構成されている
。The low breakdown voltage MISFET Q LN is provided on the main surface of the p-type well region 7. This low voltage MISFET QLN mainly consists of a gate insulating film 40,
It is composed of a gate electrode 45 and a pair of n-type semiconductor regions 48 forming a source region and a drain region, respectively.
前記ゲート絶縁膜４０は、前記Ｐ一型ウェル領域７の主
面に設けられている。このゲート＃＠縁膜４０は、例え
ば熱酸化法で形成された、酸化珪素膜で構成されている
。このゲート締縁膜４０の膜厚は、前記高耐圧ＭＩＳＦ
ＥＴＱＨＮ及びＱＨＰのゲート絶縁膜２５の膜厚と比べ
て薄い。この低耐圧ＭＩＳＦＥＴＱい及びＱ ＬＰの駆
動電圧は例えば５［Ｖ］程度なので，このゲート絶縁膜
４０に印加される電界が２乃至３ ［：Ｍ Ｖ ／ ｃ
ｍｌ程度の電界となるように、ゲート絶縁膜４０の膜厚
を設定すれば良い。例えば、このゲート絶縁膜４０の膜
厚は、１５乃至２ ５ ［ｎｍ］程度である。The gate insulating film 40 is provided on the main surface of the P-type well region 7. This gate #@edge film 40 is composed of a silicon oxide film formed by, for example, a thermal oxidation method. The film thickness of this gate tightening film 40 is the same as that of the high voltage MISF.
It is thinner than the gate insulating film 25 of ETQHN and QHP. Since the driving voltage of these low voltage MISFETs Q and Q LP is, for example, about 5 [V], the electric field applied to this gate insulating film 40 is 2 to 3 [: M V / c
The thickness of the gate insulating film 40 may be set so that the electric field is on the order of ml. For example, the thickness of the gate insulating film 40 is approximately 15 to 25 [nm].
前記ゲート電極４５は、前記ゲート絶縁膜４０上に設け
られている。このゲート電極４５は、第２層目の導電膜
例えば多結晶珪素膜で構成されている。The gate electrode 45 is provided on the gate insulating film 40. This gate electrode 45 is made of a second layer conductive film, for example, a polycrystalline silicon film.
このゲート電極４５には、抵抗値を低減する目的で、不
純物が注入されている。また、このゲート電極４５の周
囲には、前記絶縁膜４６が設けられている。Impurities are implanted into this gate electrode 45 for the purpose of reducing the resistance value. Further, the insulating film 46 is provided around the gate electrode 45.
また、このゲート電極４５が配線層と一体に構成される
場合には、抵抗値が低いことが好ましい。従って、多結
晶珪素膜よりも抵抗値が低い、例えばシリサイド金属膜
または高融点金属膜の単層膜でこのゲート電極４５を構
成すれば良い。また、このゲート電極４５を、前記多結
晶珪素膜の上層に前記シリサイド金属膜または高融点金
属膜を積層した積層膜で構成しても良い。Further, when the gate electrode 45 is formed integrally with the wiring layer, it is preferable that the resistance value is low. Therefore, the gate electrode 45 may be formed of a single layer of, for example, a silicide metal film or a high melting point metal film, which has a lower resistance value than a polycrystalline silicon film. Further, the gate electrode 45 may be formed of a laminated film in which the silicide metal film or the high melting point metal film is laminated on the polycrystalline silicon film.
前記ソース領域及びトレイン領域を構成する一対のｎ゛
型半導体領域４８は、前記ｐ”型ウェル領域７の主面部
において、前記ゲート電極４５の側部に設けられている
。A pair of n' type semiconductor regions 48 constituting the source region and the train region are provided on the sides of the gate electrode 45 in the main surface of the p'' type well region 7.
前記低耐圧ＭＩＳＦＥＴＱＬＮは、前記ｎ゛型ウェル領
域５の主面部に設けられている。この低耐圧ＭＩＳＦＥ
ＴＱＬＰは、主に、ゲート絶縁膜４０、ゲート電極４５
、ソース領域とドレイン領域を構成する一対のｐ゜型半
導体領域４９の夫々から構成されている。The low breakdown voltage MISFET QLN is provided on the main surface of the n-type well region 5. This low voltage MISFE
TQLP mainly consists of a gate insulating film 40 and a gate electrode 45.
, a pair of p° type semiconductor regions 49 forming a source region and a drain region, respectively.
前記ゲート絶縁膜４０は、前記ｎ一型ウェル領域５の主
面に設けられている。The gate insulating film 40 is provided on the main surface of the n-type well region 5.
前記ゲート電極４５は、前記ゲー１−Ｍ縁膜４０上に設
けられている。また、このゲート電極４５の周囲には、
前記絶縁膜４６が設けられている。The gate electrode 45 is provided on the gate 1-M edge film 40. Further, around this gate electrode 45,
The insulating film 46 is provided.
前記ソース領域及びドレイン領域を構成する一対のｐ゛
型半導体領域４９は、前記ｎ一型ウェル領域５の主面部
において、前記ゲート電極４５の側部に設けられている
。A pair of p' type semiconductor regions 49 constituting the source region and the drain region are provided on the sides of the gate electrode 45 in the main surface of the n1 type well region 5.
前記低耐圧ＭＩＳＦＥＴＱいのｎ゛型半導体領域４８の
一方と、低耐圧ＭＩＳＦＥＴＱＬＰのｐ゛型半導体領域
４９の一方とは、配線５２を介して接続されている。One of the n' type semiconductor regions 48 of the low breakdown voltage MISFETQ and one of the p' type semiconductor regions 49 of the low breakdown voltage MISFET QLP are connected via a wiring 52.
なお、Ｍ工Ｓ型容量の構造は、前記Ｍ． Ｉ Ｓ Ｆ
ＥＴと実質的に同一なので、本実施例■ではＭＩＳ型容
量の図及び説明を詳略する。Note that the structure of the M.S. type capacitor is the same as that of the M.S. ISF
Since it is substantially the same as ET, the diagram and explanation of the MIS type capacitor will be omitted in detail in this embodiment (2).
次に、本実施例■の半導体集積回路装置の製造方法を、
第２Ａ図乃至第２Ｅ図（製造工程毎に示す要部断面図）
を用いて簡単に説明する。Next, the method for manufacturing the semiconductor integrated circuit device of Example 2 will be described as follows.
Figures 2A to 2E (cross-sectional views of main parts shown for each manufacturing process)
Let's briefly explain using.
＝３１まず、ｐ一型半導体基板１の主面部にｎ一型ウェル領域
５及びｐ一型ウェル領域７の夫々を形成する。=31 First, the n1 type well region 5 and the p1 type well region 7 are formed on the main surface of the p1 type semiconductor substrate 1, respectively.
次に、前記ｐ一型半導体基板１の主面の非活性領域に、
チャネルストツパ領域を構成するｐ゛型半導体領域１０
及び素子間分離絶縁膜１５の夫々を形成する。前記素子
間分離絶縁膜１５を形成する工程では、耐酸化マスクと
して窒化珪素膜が使用される。この窒化珪素膜は、前記
素子間分離絶縁膜１５を形成した後で除去される。しか
し、前記窒化珪素膜を除去した後も、前記素子間分離絶
縁膜１５の周囲にこの窒化珪素膜が残存する。そこで、
この残存する窒化珪素膜を酸化珪素化するために、熱酸
化法で、前記ｐ一型半導体基板１の主面に酸化珪素膜１
６を形成する。従って、この後の工程で、この酸化珪素
膜１６を除去することによって、前記素子間分離絶縁膜
１５の周囲に残存する窒化珪素膜は除去される。Next, in the inactive region of the main surface of the p-type semiconductor substrate 1,
P-type semiconductor region 10 constituting a channel stopper region
and an element isolation insulating film 15 are formed. In the step of forming the element isolation insulating film 15, a silicon nitride film is used as an oxidation-resistant mask. This silicon nitride film is removed after the element isolation insulating film 15 is formed. However, even after the silicon nitride film is removed, the silicon nitride film remains around the element isolation insulating film 15. Therefore,
In order to convert this remaining silicon nitride film into silicon oxide, a silicon oxide film 1 is formed on the main surface of the p-type semiconductor substrate 1 using a thermal oxidation method.
form 6. Therefore, in the subsequent step, by removing this silicon oxide film 16, the silicon nitride film remaining around the element isolation insulating film 15 is removed.
次に、前記ｐ一型半導体基板１の主面に、フォトレジス
ト膜ｌ７を形成する。この後、このフォ１−レジスト膜
１７を、フォトリソグラフィ技術でパター？ニングする
。Next, a photoresist film 17 is formed on the main surface of the p-type semiconductor substrate 1. After this, this photoresist film 17 is patterned using photolithography technology. ning.
次に、例えば、前記フオＩ・レジスト膜１７をマスクと
するイオン打ち込みで、第２Ａ図に示すように、高耐圧
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ ＱｈｌＮ． Ｑ＋ｐの夫々を
形成する領域に、前記酸化珪素膜１６を通してしきい値
電圧調整用の不純物１８を導入する。このイオン打ち込
みでは、この後の工程で形成するゲート絶縁膜（２５）
の膜厚及び高耐圧ＭＩＳＦＥＴＱ■８、Ｑ｝ＩＦのしき
い値によって異なるが、例えば、３０乃至７ ５ ［ｋ
ｅＶコの加速エネルギで、１ｏ１１乃至１０１２［ｃ＋
ｎ−”］のボロン（Ｂ）を導入する。この後、前記フォ
トレジスト膜ｌ７を除去する。Next, for example, by ion implantation using the photoresist film 17 as a mask, as shown in FIG. 2A, a high breakdown voltage MISFET QhlN. Impurities 18 for threshold voltage adjustment are introduced through the silicon oxide film 16 into regions where Q+p are to be formed. In this ion implantation, the gate insulating film (25), which will be formed in a subsequent step, is
It varies depending on the film thickness of the high voltage MISFETQ8, Q}IF, but for example, 30 to 7 5 [k
With acceleration energy of eV, 1o11 to 1012[c+
Then, the photoresist film 17 is removed.
また、前記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ）ＩＮ．
Ｑｌ．Ｉｐの夫々で、導入するイオンの種類及び導入
量を変化させても良い。この場合には、例えばフオＩ−
レジスｌ・膜で不純物の導入を行なわない領域を覆った
状態でイオン打ち込みを行なえば良い。In addition, the high voltage M I S F E T Q) IN.
Ql. The type and amount of ions to be introduced may be changed for each Ip. In this case, for example, the photo I-
Ion implantation may be performed while covering the region where no impurity is to be introduced with the resist l/film.
また、ｎ型のＭＩＳ型容量を形成する場合には、３０乃
至１ ０ ０ ［ｋｅＶ］の加速エネルギで、１０１２
乃至１０”４［ｃｍ−”：］程度のリン（Ｐ）またはヒ
素（Ａｓ）を前記ｐ一型半導体基板１の主面部に導入す
る。このイオン打ち込みは、前記ｐ”型半導体基板１の
主面部に反転層が形成されない範囲内において行なえば
、安定に動作するｎ型のＭＩＳ型容量を形成することが
できる。また、ｐ型のＭＩＳ型容量を形成する場合には
、同様のイオン打ち込みで、ボロン（Ｂ）を前記ｐ一型
半導体基板１の主面部に導入すれば良い。In addition, when forming an n-type MIS type capacitor, the acceleration energy of 30 to 100 [keV] is 1012
Phosphorus (P) or arsenic (As) of about 10"4 [cm-":] is introduced into the main surface of the p-type semiconductor substrate 1. If this ion implantation is performed within a range where an inversion layer is not formed on the main surface of the p'' type semiconductor substrate 1, an n-type MIS type capacitor that operates stably can be formed. When forming a type capacitor, boron (B) may be introduced into the main surface of the p-type semiconductor substrate 1 by similar ion implantation.
次に、前記ｐ”型半導体基板１の主面全面をエッチング
し、前記酸化珪素膜１６を除去する。前記フォ１・レジ
スト膜１７中からｐ一型半導体基板１の主面に付着した
不純物は、この工程で除去されるので、この後の工程で
形成するゲート絶縁膜（２５）が前記フォトレジスト膜
１７中の不純物で汚染されることは低減される。Next, the entire main surface of the p'' type semiconductor substrate 1 is etched to remove the silicon oxide film 16. , are removed in this step, so that contamination of the gate insulating film (25) to be formed in a subsequent step with impurities in the photoresist film 17 is reduced.
次に、熱酸化法で、前記ｐ”型半導体基板１の主面に、
高耐圧ＭＩＳＦＥＴＱ．Ｎ及びＱＨＰのゲー１−絶縁膜
２５を形成する。このゲーｌ−絶縁膜２５は、例えば、
８００乃至９５０口℃］の温度条件で形成する。また、
このゲート一絶縁膜２５を、前記ＭＩＳ型容量の電荷蓄
積用絶縁膜として使用する場合には、このゲー１−Ｍｌ
膜２５を、例えば窒化珪素膜の単層膜または酸化珪素膜
と窒化珪素膜の積層膜で構成すれば、前記ＭＩＳ型容量
の単位面積当たりの蓄積電荷量を大きくすることができ
る。Next, by a thermal oxidation method, on the main surface of the p'' type semiconductor substrate 1,
High voltage MISFET Q. A gate 1 insulating film 25 of N and QHP is formed. This game l-insulating film 25 is, for example,
800 to 950 °C]. Also,
When this gate insulating film 25 is used as a charge storage insulating film of the MIS type capacitor, this gate insulating film 25 is
If the film 25 is formed of, for example, a single layer of silicon nitride film or a laminated film of a silicon oxide film and a silicon nitride film, the amount of accumulated charge per unit area of the MIS type capacitor can be increased.
次に、前記ｐ一型半導体基板１の主面全面に、第１層目
の導電膜例えば多結晶珪素膜を堆積する。Next, a first layer of conductive film, such as a polycrystalline silicon film, is deposited over the entire main surface of the p-type semiconductor substrate 1.
この導電膜には、膜堆積中または膜堆積後に、抵抗値を
低減するための不純物を注入する。この後、第２Ｂ図に
示すように、この導電膜をフォトリソグラフィ技術でパ
ターンニングし、高耐圧ＭＩＳＦ Ｅ Ｔ Ｑ ＭＮ及
びＱ ＨＰのゲーＩ〜電極３０を形成する。Impurities are implanted into this conductive film during or after film deposition to reduce the resistance value. Thereafter, as shown in FIG. 2B, this conductive film is patterned by photolithography to form gate I electrodes 30 of high voltage MISFET QMN and QHP.
次に、前記ゲート電極３０をマスクとして、前記ｐ一型
半導体基板１の主面全面をエッチングし、前記ゲート絶
縁膜２５を除去する。この際、前記ゲート電極３０の下
にあるゲート絶縁膜２５は、除去されない。つまり、こ
のエッチング工程では、前記ゲート電極３０の下にある
ゲート絶縁膜２５は、前記ゲート電極３０で保護されて
いる。Next, using the gate electrode 30 as a mask, the entire main surface of the p-type semiconductor substrate 1 is etched to remove the gate insulating film 25. At this time, the gate insulating film 25 below the gate electrode 30 is not removed. That is, in this etching step, the gate insulating film 25 below the gate electrode 30 is protected by the gate electrode 30.
また、このゲート絶縁膜２５を除去する工程では、フォ
トレジスト膜で、前記高耐圧ＭＩＳＦＥＴＱ８Ｎ及びＱ
Ｈｐを形成する領域を覆って、前記ゲート絶縁膜２５
を除去しても良いうこの工程で、フォトレジス｛・膜を
使用した場合、フォｊ・レジス１・膜中の不純物がｐ一
型半導体基板１の主面全面に付着するが、前記ゲート絶
縁膜２５の表面は前記ゲート電極３０で覆われているの
で、前記フォトレジス１〜膜中の不純物によって、との
ゲート絶縁膜２５が汚染されることは低減される。従っ
て、高耐圧ＭＩＳＦＥＴＱＨＮ及びＱ ＨＰのゲート絶
縁膜２５の膜質を向上することができる。In addition, in the process of removing the gate insulating film 25, a photoresist film is used to remove the high voltage MISFETs Q8N and Q8N.
The gate insulating film 25 covers the region where Hp is formed.
If a photoresist film is used in this process, the impurities in the photoresist film will adhere to the entire main surface of the p-type semiconductor substrate 1; Since the surface of the film 25 is covered with the gate electrode 30, contamination of the gate insulating film 25 by impurities in the photoresist 1 is reduced. Therefore, the film quality of the gate insulating film 25 of the high voltage MISFETs QHN and QHP can be improved.
次に、熱酸化法で、前記ｐ一型半導体基板１の主面全面
に、低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＬＮ及びＱ
ＬＰのゲート絶縁膜４０を形成する。また、このゲート
！！縁膜４０を形成する工程では、前記ゲー１＼電極３
０の周囲にも絶縁膜４０ａが形成される。このゲート絶
縁膜４０は、前記ｐ一型半導体基板１の主面を熱酸化し
て形成するので、８００乃至１０００［’Ｃ１程度の温
度条件でこのゲート絶縁膜４０を形成すれば、このゲー
＋−ＭＡＳ膜４０の膜質を良くすることができる。Next, by a thermal oxidation method, low breakdown voltage M I S F E T Q LN and Q
A gate insulating film 40 of LP is formed. Also, this gate! ! In the step of forming the edge film 40, the gate 1\electrode 3
An insulating film 40a is also formed around 0. Since this gate insulating film 40 is formed by thermally oxidizing the main surface of the p-type semiconductor substrate 1, if this gate insulating film 40 is formed at a temperature of about 800 to 1000['C1], this gate - The quality of the MAS film 40 can be improved.
＝３５一方、前記ゲート電極３０上に、この絶縁膜４０ａを介
在させて、この後の工程で形成されるゲート電１ （４
５）を重ねる場合、両者間の締縁耐圧が問題となる。そ
こで、本実施例Ｉでは、原則的に、前記ゲーＩ−電極３
０と４５とを重ねない構造とする。また、前記ゲート電
極３０と４５とが重なる場合には、両者を同電圧に接続
する。この構成によれば、前記ゲート電極３０と４５と
の間に介在する＃ｌｍ膜４０ａの絶縁耐圧は問題となら
ない。従って、前述したように、この＃！縁膜４０を形
成する熱酸化工程の温度条件を、８００乃至１０００’
［’Ｃ］程度にすることによって、前記ｐ一型半導体基
板１の主面に形成されるゲート維縁膜４０の膜質を向上
することができる。=35 On the other hand, the gate electrode 1 (4
When stacking 5), the tight edge pressure resistance between the two becomes a problem. Therefore, in this embodiment I, in principle, the gate I-electrode 3
The structure is such that 0 and 45 do not overlap. Further, when the gate electrodes 30 and 45 overlap, both are connected to the same voltage. According to this configuration, the dielectric strength of the #lm film 40a interposed between the gate electrodes 30 and 45 does not pose a problem. Therefore, as mentioned above, this #! The temperature conditions for the thermal oxidation process for forming the edge film 40 are set to 800 to 1000'.
By making it approximately ['C], the film quality of the gate fiber film 40 formed on the main surface of the p-type semiconductor substrate 1 can be improved.
これにより、前記低耐圧ＭＩＳＦＥＴＱＬＮ及びＱ Ｌ
Ｐのゲート絶縁膜４０の膜質を向上することができる。As a result, the low voltage MISFETs QLN and QL
The film quality of the P gate insulating film 40 can be improved.
次に、前記ｐ“型半導体基板１の主面に、フォ１・レジ
スト膜４１を形成する。この後、このフォ１・レジスト
膜４１を、フォトリングラフィ技術でパターンニングす
る。Next, a PHO1 resist film 41 is formed on the main surface of the p" type semiconductor substrate 1. Thereafter, this PHO1 resist film 41 is patterned using photolithography technology.
３６次に、第２Ｃ図に示すように、前記フォトレジスト膜４
１をマスクとするイオン打ち込みで、低耐圧Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ ＱＬＮ及びＱ Ｌｐを形成する領域にお
いて、前記ｐ一型半導体基板１の主面部に、しきい値電
圧調整用の不純物４２を前記ゲーＩ−絶縁膜４０を通し
て導入する。この不純物４２のイオン打ち込みでは、例
えば、１０乃至３ Ｑ ［ｋｅＶ］の加速エネルギで、
１０１１乃至１０１２［■−２コ程度のボロン（Ｂ）を
前記ｐ一型半導体基板１の主面部に導入する。この後、
前記フォトレジスト膜４１を除去する。36 Next, as shown in FIG. 2C, the photoresist film 4
By ion implantation using 1 as a mask, low breakdown voltage MIS
In the region where FET QLN and QLp are to be formed, an impurity 42 for threshold voltage adjustment is introduced into the main surface of the p-type semiconductor substrate 1 through the gate I-insulating film 40. In the ion implantation of the impurity 42, for example, at an acceleration energy of 10 to 3 Q [keV],
Boron (B) of about 1011 to 1012[■-2] is introduced into the main surface of the p-type semiconductor substrate 1. After this,
The photoresist film 41 is removed.
次に、前記Ｐ一型半導体基板１の主面全面に、第２Ｎ目
の導電膜例えば多結晶珪素膜を堆積する。Next, a second N-th conductive film, such as a polycrystalline silicon film, is deposited over the entire main surface of the P-type semiconductor substrate 1.
この導電膜には、前記第ＩＮ目の導電膜と同様に不純物
を注入する。この後、この導電膜をフォトリソグラフィ
技術でパターンニングし、第２Ｄ図に示すように、低耐
圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＬＮ及びＱ ＬＰのゲー
ト電極４５を形成する，次に、熱酸化法で、前記ｐ一型半導体基板１の主面全面
に絶縁膜４６を形成する。この絶縁膜４６は、前記パタ
ーンニング工程等で薄くなっているゲート電極３０及び
４５端部のゲート絶縁膜２５及び４０の夫々を補強する
。Impurities are implanted into this conductive film similarly to the IN-th conductive film. Thereafter, this conductive film is patterned by photolithography to form the gate electrodes 45 of the low voltage MISFET QLN and QLP as shown in FIG. 2D. Next, it is patterned by thermal oxidation. , an insulating film 46 is formed over the entire main surface of the p-type semiconductor substrate 1 . This insulating film 46 reinforces the gate insulating films 25 and 40 at the ends of the gate electrodes 30 and 45, which have become thinner due to the patterning process and the like.
次に、主に、前記絶縁膜４６、ゲート電極３０及び４５
の夫々をマスクとするイオン打ち込みでｎ型不純物を選
択的に導入し、前記高耐圧ＭＩＳＦＥＴＱ ＨＮ及び低
耐圧ＭＩＳＦＥＴＱＬＮのソース領域及びドレイン領域
を構成するｎ゛型半導体領域４８を形成する。この後、
同様に、イオン打ち込みでｐ型不純物を選択的に導入し
、第２Ｅ図に示すように、前記高耐圧ＭＩＳＦＥＴＱＨ
Ｐ及び低耐圧ＭＩＳＦＥＴＱＬ，のソース領域及びトレ
イン領域を構成するｐ゛型半導体領域４９を形成する。Next, mainly the insulating film 46, the gate electrodes 30 and 45
N-type impurities are selectively introduced by ion implantation using each of the above as a mask to form an n-type semiconductor region 48 that constitutes the source region and drain region of the high breakdown voltage MISFETQHN and the low breakdown voltage MISFETQLN. After this,
Similarly, p-type impurities are selectively introduced by ion implantation, and as shown in FIG. 2E, the high voltage MISFET QH
A P type semiconductor region 49 is formed to constitute the source region and train region of the P and low breakdown voltage MISFET QL.
次に、前記半導体基板１の主面全面に、眉間絶縁膜５０
を形成する。この後、この層間絶縁膜５０に接続孔５１
を形成する。Next, a glabella insulating film 50 is formed on the entire main surface of the semiconductor substrate 1.
form. After that, a connection hole 51 is formed in this interlayer insulating film 50.
form.
次に、前記層間絶縁膜５０の上層に、導電膜例えばアル
ミニウム膜を堆積する。この後、この導電膜をフォトリ
ソグラフィ技術でパターンニングし、配線５２を形成す
る。Next, a conductive film, such as an aluminum film, is deposited on the interlayer insulating film 50. Thereafter, this conductive film is patterned by photolithography to form wiring 52.
次に、前記配線５２の上層に、表面保護膜６０を形−３
９−成することにより、前記第１図に示す本実施例Ｉの半導
体集積回路装置は完成する。Next, a surface protective film 60 is formed on the upper layer of the wiring 52.
9- Through these steps, the semiconductor integrated circuit device of this embodiment I shown in FIG. 1 is completed.
以上の説明から分かるように、本実施例Ｉによれば、前
記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＨＮ及びＱ Ｈｐ
のゲート絶縁膜（第１のゲート絶縁膜）２５を通してイ
オン打ち込みで不純物を導入していないため、このゲー
ト絶縁膜２５はイオン打ち込み時のダメージを受けない
ので、このゲート絶縁膜２５の膜質は向」ニする。これ
により、前記高耐圧ＭＩＳＦＥＴ （第１のＭ Ｉ Ｓ
Ｆ Ｅ Ｔ） ＱＨＮ及びＱＨＰのゲート絶縁膜２５
の膜質を向上することができる。As can be seen from the above description, according to the present embodiment I, the high withstand voltage M I S F E T QHN and Q Hp
Since impurities are not introduced by ion implantation through the gate insulating film (first gate insulating film) 25, this gate insulating film 25 is not damaged during ion implantation, and therefore the film quality of this gate insulating film 25 is improved. ” As a result, the high voltage MISFET (first MISFET
FET) QHN and QHP gate insulating film 25
The film quality can be improved.
また、前記ゲート絶縁膜２５を除去する工程でフォレジ
スト膜を用いていないので、フオ；−レジスト膜中の不
純物で前記ゲート絶縁膜２５が汚染されることはない。Furthermore, since no photoresist film is used in the process of removing the gate insulating film 25, the gate insulating film 25 is not contaminated by impurities in the photoresist film.
従って、前記高耐圧ＭＩＳＦＥＴ（第１のＭ Ｉ Ｓ
Ｆ Ｅ Ｔ ）Ｑ ＩＩＮ及びＱＨＰのゲート絶縁膜２
５の膜質を向上することができる。Therefore, the high voltage MISFET (first MISFET
F E T ) Q IIN and QHP gate insulating film 2
The film quality of No. 5 can be improved.
また、前記高耐圧ＭＩＳＦＥＴ （第１のＭＩＳＦＥＴ
）ＱＨＮ及びＱ ＨＰのゲー１一電極３０の下にあるゲ
ート絶縁膜２５の表面は、前記ゲート電極３０で保４０護されているので、前記ゲート絶縁膜２５を除去する工
程で、前記ゲート電極２５の下にあるゲート絶縁膜２５
の表面はエッチングされず、このゲート絶縁膜２５の表
面にエッチング時の荒れは発生しない。Further, the high voltage MISFET (first MISFET
) The surface of the gate insulating film 25 under the gate electrode 30 of QHN and QHP is protected by the gate electrode 30, so in the process of removing the gate insulating film 25, Gate insulating film 25 below 25
The surface of the gate insulating film 25 is not etched, and no roughness occurs on the surface of the gate insulating film 25 during etching.
従って、前記高耐圧ＭＩＳＦＥＴ （第１のＭＩＳＦＥ
Ｔ）ＱＨＮ及びＱＨＰのゲート絶縁膜２５の膜質を向上
することができる。Therefore, the high voltage MISFET (first MISFE
T) The film quality of the gate insulating film 25 of QHN and QHP can be improved.
また、前記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＨＮ．
ＱＨＰのゲート電極３０と低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ ＱＬＮ． ＱＬＰのゲート電極４５とを、夫々同電
圧に接続することにより、前記低耐圧Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ ＱＬＮ． ＱＬＰのゲート絶縁膜４０を形成す
る工程と同一工程で前記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
ＱＨＮ． ＱＨＰのゲート電極３０の周囲に形成され
る絶縁膜４０ａの膜質を、前記ゲート電極３０と４５と
の間の絶縁耐圧に基づいて設定する必要はないので、前
記絶縁膜４０の膜質を、前記低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ＬＮ及びＱ ＬＰのゲート絶縁膜４０として
使用することができる膜質に設定すれば良い。In addition, the high voltage MISFET QHN.
QHP gate electrode 30 and low breakdown voltage M I S F E
TQLN. By connecting the gate electrodes 45 of the QLP to the same voltage, the low breakdown voltage MISF
ET QLN. The high withstand voltage M
QHN. Since it is not necessary to set the film quality of the insulating film 40a formed around the gate electrode 30 of the QHP based on the dielectric strength voltage between the gate electrodes 30 and 45, the film quality of the insulating film 40 is set based on the low Pressure resistance M I S F E
The film quality may be set so that it can be used as the gate insulating film 40 of T Q LN and Q LP.
前記低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＬＮ． Ｑ
＋．ｐのゲート絶縁膜４０は、前記ｐ一型半導体基板１
の主面に形成されるので、このゲート絶縁膜４０の膜質
を最適化するためには、前記従来技術よりも低温の熱酸
化工程で前記ゲート絶縁膜４０を形成すれば良い。従っ
て、前記低耐圧ＭＩＳＦＥＴＱい及びＱ ＬＰのゲート
絶縁膜４０を形成する熱酸化工程を低温化することがで
きる。The low withstand voltage M I S F E T Q LN. Q
+. The p-type gate insulating film 40 is formed on the p-type semiconductor substrate 1.
In order to optimize the film quality of the gate insulating film 40, the gate insulating film 40 may be formed using a thermal oxidation process at a lower temperature than in the prior art. Therefore, the temperature of the thermal oxidation process for forming the gate insulating film 40 of the low voltage MISFET QI and QLP can be lowered.
また、前記低耐圧Ｍ 工Ｓ Ｆ Ｅ Ｔ Ｑ ＬＮ及び
Ｑ ＬＰのゲート絶縁膜４０を形成する熱酸化工程を低
温化することにより、前記ｐ一型半導体基板１の主面部
に導入した不純物１８、４２が前記ゲーＩ−絶縁膜４０
を形成する熱酸化工程で拡散することは低減される。In addition, by lowering the temperature of the thermal oxidation process for forming the gate insulating film 40 of the low breakdown voltage MSFETQLN and QLP, the impurity 18 introduced into the main surface of the p-type semiconductor substrate 1, 42 is the GaI insulating film 40
Diffusion during the thermal oxidation process to form the oxide is reduced.
従って、前記Ｐ一型半導体基板１に導入した不純物Ｉ８
及び４２の分布の制御性は向上するので、素子の特性を
向上することができる。Therefore, the impurity I8 introduced into the P-type semiconductor substrate 1
Since the controllability of the distribution of and 42 is improved, the characteristics of the element can be improved.
また、ＭＩＳ型容量の構造は、実質的に前記ＭＩＳＦＥ
Ｔと同様なので、前記ＭＩＳＦＥＴと同様の効果を得る
ことができる。Further, the structure of the MIS type capacitor is substantially the same as that of the MISFE.
Since it is similar to T, it is possible to obtain the same effect as the above-mentioned MISFET.
［実施例■］本発明の実施例Ｈの半導体集積回路装置の製造方法を説
明する。[Example 2] A method for manufacturing a semiconductor integrated circuit device according to Example H of the present invention will be described.
まず、前記第２Ｂ図に示す工程までを行なう。First, the steps up to the step shown in FIG. 2B are performed.
次に、前記ゲート電極３０をマスクとして、前記ゲート
絶縁膜２５をエッチング除去する。Next, using the gate electrode 30 as a mask, the gate insulating film 25 is removed by etching.
次に、前記ｐ一型半導体基板１の主面全面を熱酸化し、
酸化珪素膜３４を形成する。この後、第３図（工程の一
部を示す要部断面図）に示すように、フォトレジスト膜
３５をマスクとするイオン打ぢ込みで、前記酸化珪素膜
３４を通して、不純物３６を導入する。この不純物３６
の導入は、前記不純物４２の導入と同様に行なう。Next, the entire main surface of the p-type semiconductor substrate 1 is thermally oxidized,
A silicon oxide film 34 is formed. Thereafter, as shown in FIG. 3 (a cross-sectional view of a main part showing a part of the process), impurities 36 are introduced through the silicon oxide film 34 by ion implantation using the photoresist film 35 as a mask. This impurity 36
The introduction of impurity 42 is performed in the same manner as the introduction of impurity 42 described above.
次に、前記ｐ”型半導体基板１の主面全面をエッチング
し、前記酸化珪素膜３４を除去する。この工程で、前記
フオトレジスｌ・膜３５中から前記ｐ”型半導体基板１
の主面全面に付着した不純物は除去されるので、この後
の工程で形成するゲート絶縁膜（４０）が前記フォトレ
ジス１〜膜３５中の不純物で汚染されることは低減され
る。従って、前記低耐圧ＭＩＳＦＥＴＱＬＮ及びＱ Ｌ
Ｐのゲート絶縁膜４０の膜質を向上することができる。Next, the entire principal surface of the p" type semiconductor substrate 1 is etched to remove the silicon oxide film 34. In this step, the p" type semiconductor substrate 1 is removed from the photoresist film 35.
Since impurities adhering to the entire main surface of the photoresist 1 to 35 are removed, contamination of the gate insulating film (40) to be formed in a subsequent step with the impurities in the photoresist 1 to film 35 is reduced. Therefore, the low voltage MISFETs QLN and QL
The film quality of the P gate insulating film 40 can be improved.
次に、前記ゲート絶縁膜４０を形成する。この後、前記
第２Ｄ図に示す工程以後を、前記実施例Ｉと同様に行な
うことにより、本実施例■の半導体集積回路装置は完成
する。Next, the gate insulating film 40 is formed. Thereafter, the steps shown in FIG. 2D and subsequent steps are performed in the same manner as in Example I, thereby completing the semiconductor integrated circuit device of Example 2.
以上の説明から分かるように、本実施例Ｈによれば、前
記実施例■と同様の効果を得ることができる。As can be seen from the above description, according to the present embodiment H, the same effects as in the above-mentioned embodiment (2) can be obtained.
また、前記低耐圧ＭＩＳＦＥＴ （第２のＭＩＳＦ Ｅ
Ｔ） ＱＬＮ及びＱ ＬＰのゲート絶縁膜４０を通し
てイオン打ち込みで不純物を導入していないため、この
ゲー１−Ｍ縁膜４０はイオン打ち込み時のダメージを受
けないので、このゲート絶縁膜４０の膜質は向上する。Further, the low voltage MISFET (second MISF E
T) Since impurities are not introduced by ion implantation through the gate insulating film 40 of QLN and QLP, this gate 1-M edge film 40 is not damaged during ion implantation, so the film quality of this gate insulating film 40 is improves.
これにより、前記低耐圧ＭＩＳＦＥＴ（第２のＭＩＳＦ
ＥＴ）Ｑい及びＱＬＰのゲート絶縁膜４０の膜質を向上
することができる。As a result, the low voltage MISFET (second MISFET)
ET) The film quality of the QI and QLP gate insulating films 40 can be improved.
［実施例■］本発明の実施例■の半導体集積回路装置の製造方法を説
明する。[Embodiment 2] A method for manufacturing a semiconductor integrated circuit device according to Embodiment 2 of the present invention will be described.
まず、前記第２Ｂ図に示す工程までを行なう。First, the steps up to the step shown in FIG. 2B are performed.
次に、第４図（工程の一部を示す要部断面図）に示すよ
うに、フォトレジスト膜３Ｉをマスクとするイオン打ち
込みで、前記ゲートＭｌ膜２５を通して不純物３２を導
入する。この不純物３２の導入は、前記不純物４２の導
入と同様に行なう。なお、前記ゲーｌ−絶縁膜２５の膜
質が厚い場合には、このゲート維縁膜２５を通してイオ
ン打ち込みで不純物３２を導入することは難しいので、
前記実施例■または実施例■の方法で、不純物３２を導
入する。Next, as shown in FIG. 4 (a sectional view of a main part showing a part of the process), impurities 32 are introduced through the gate Ml film 25 by ion implantation using the photoresist film 3I as a mask. The impurity 32 is introduced in the same manner as the impurity 42 described above. Note that if the film quality of the gate insulating film 25 is thick, it is difficult to introduce the impurity 32 by ion implantation through the gate fiber film 25.
Impurity 32 is introduced by the method of Example 2 or Example 2 above.
この後、前記ゲート電極３０をマスクとして、前記ゲー
ト絶縁膜２５を除去する。この後、前記ゲート絶縁膜４
０を形成する工程以後を、前記実施例■と同様に行なう
ことにより、本実施例■の半導体集積回路装置は完成す
る。Thereafter, the gate insulating film 25 is removed using the gate electrode 30 as a mask. After this, the gate insulating film 4
The semiconductor integrated circuit device of this embodiment (2) is completed by performing the steps after the step of forming 0 in the same manner as in the above embodiment (2).
以上の説明から分かるように、本実施例■によれば、前
記実施例■と同様の効果を得ることができる。As can be seen from the above description, according to the present embodiment (2), the same effects as in the above-mentioned embodiment (2) can be obtained.
また、前記ゲート絶縁膜２５の膜質が厚い場合には当て
はまらないが、前記ゲート絶縁膜２５を通してイオン打
ち込みで不純物３２を導入しているので、前記実施例■
の酸化珪素膜３４を形成、除去する工程に相当する分、
工程を低減することができる。Further, although this does not apply when the gate insulating film 25 is thick, since the impurity 32 is introduced by ion implantation through the gate insulating film 25, the impurity 32 is introduced through the gate insulating film 25 by ion implantation.
The amount corresponding to the step of forming and removing the silicon oxide film 34 of
The number of steps can be reduced.
［実施例■］本発明の実施例■の半導体集積回路装置の概略構成を、
第５図（要部断面図）を用いて説明する。[Example ■] The schematic configuration of the semiconductor integrated circuit device of Example ■ of the present invention is as follows:
This will be explained using FIG. 5 (a sectional view of main parts).
第５図に示すように、本実施例■の半導体集積回路装置
は、前記実施例■の半導体集積回路装置において、前記
高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱＨＮ及びＱ Ｈｐの恥
動電圧を更に高め、暇動電圧が低いｎ型のＭＩｓ型容量
Ｑ．（以下ＭＩＳ型容量Ｑ０という）を備えたものであ
る。また、本実施例■の半導体集積回路装置は、前記低
耐圧Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱＬＮ及びＱ ＬＰの夫々
を備えているが、これらの構成は、前記実施例Ｉと同様
なので図及び説明は省略する。As shown in FIG. 5, in the semiconductor integrated circuit device of the present embodiment (2), in the semiconductor integrated circuit device of the above embodiment (2), the high withstand voltage MI S F E TQHN and Q Hp are further increased in voltage, and N-type MIs type capacitor Q. with low free-time voltage. (hereinafter referred to as MIS type capacitor Q0). Further, the semiconductor integrated circuit device of this embodiment (2) includes each of the low breakdown voltage MISFETQLN and QLP, but their configurations are the same as those of the embodiment I, so illustrations and explanations are omitted. do.
前記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱＨＮは、前記ｐ一
型ウェル領域７の主面部に設けられ、前記素子間分離絶
縁膜１５でその周囲を規定されている。この高耐圧Ｍ
Ｉ Ｓ Ｆ Ｅ ＴＱｓＮは、主に、ゲーＩ−絶縁膜２
５、このゲート絶縁膜２５上に設けられたゲート電極３
０、ソース領域とドレイン領域を構成する一対のｎ型半
導体領域４７と一対のｎ゛型半導体領域４８の夫々から
構成されている。The high breakdown voltage MISFETQHN is provided on the main surface of the p-type well region 7, and its periphery is defined by the element isolation insulating film 15. This high pressure M
I S F E TQsN is mainly a gate I-insulating film 2
5. Gate electrode 3 provided on this gate insulating film 25
0, a pair of n-type semiconductor regions 47 and a pair of n-type semiconductor regions 48, which constitute a source region and a drain region, respectively.
前記ソース領域とドレイン領域を構成する一対のｎ型半
導体領域４７は、前記Ｐ゛型ウェル領域７の主面部にお
いて、前記ゲート電極３０の側部に設けられている。こ
のｎ型半導体領域４７の主面」二には、前記ゲート絶縁
膜２５が設けられている。このように、このゲー１−Ｍ
縁膜２５は前記ゲート電極３０の周囲にも延在している
ので、前記高耐圧ＭＩＳＦＥＴ Ｑ ＨＨのゲート電極
３０端部での絶縁耐圧を向上することができる。A pair of n-type semiconductor regions 47 constituting the source region and the drain region are provided on the sides of the gate electrode 30 in the main surface of the P′-type well region 7 . The gate insulating film 25 is provided on the main surface of the n-type semiconductor region 47. In this way, this game 1-M
Since the edge film 25 also extends around the gate electrode 30, the dielectric breakdown voltage at the end of the gate electrode 30 of the high voltage MISFET Q HH can be improved.
前記ソース領域とトレイン領域を構成する一対のｎ゛型
半導体領域４８は、前記ｎ型半導体領域４７で周囲を規
定された領域内において、前記ｐ一型ウェル領域７の主
面部に設けられている。このｎ゛型半導体領域４８と、
前記ゲート電極３０及び素子間分離絶縁１！！ｉｌ５と
の間は夫々所定間隔離されている。このｎ゛型半導体領
域４８と前記ｎ型半導体領域４７とは、電気的に接続さ
れている。この１゛型半導体領域４８のｐ“型半導体基
板１の主面からの深さは、前記ｎ型半導体領域４７のｐ
一型半湛体基板１の主面からの深さよりも深い。A pair of n-type semiconductor regions 48 constituting the source region and the train region are provided on the main surface of the p-type well region 7 in a region defined by the n-type semiconductor region 47. . This n-type semiconductor region 48,
The gate electrode 30 and the inter-element isolation insulation 1! ! il5 are isolated from each other for a predetermined period. This n'-type semiconductor region 48 and the n-type semiconductor region 47 are electrically connected. The depth of this 1" type semiconductor region 48 from the main surface of the p" type semiconductor substrate 1 is equal to the depth of the p" type semiconductor region 47
It is deeper than the depth from the main surface of the type 1 semi-filled substrate 1.
前記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＨＰは、前記ｎ
一型ウェル領域５の主面部に設けられ、前記素子間分離
絶縁膜１５でその周囲を規定されている。この素子間分
離絶縁膜１５の下において、前記ｎ゛型ウェル領域５の
主面には、前記高耐圧ＭＩＳＦＥＴＱＨＰの形成領域側
から、ｐ型半導体領域１２及びチャネルストッパ領域を
構成するｎ型半導体領域１４の夫々が設けられている。The high withstand voltage MISFET QHP is the n
It is provided on the main surface of the type 1 well region 5, and its periphery is defined by the element isolation insulating film 15. Under this inter-element isolation insulating film 15, on the main surface of the n-type well region 5, from the formation region side of the high voltage MISFET QHP, a p-type semiconductor region 12 and an n-type semiconductor region constituting a channel stopper region are formed. 14 are provided respectively.
このｐ型半導体領域工２とｎ型半導体領域１４との間は
、所定間隔離されている。The p-type semiconductor region 2 and the n-type semiconductor region 14 are separated by a predetermined distance.
前記高耐圧ＭＩＳＦＥＴＱ＋ｐは、主に、ゲート絶縁膜
２５、ゲート電極３０、ソース領域とドレイン領域を構
成するｐ型半導体領域１２及びｐ゛型半導体領域４９の
夫々から構成されている。The high voltage MISFET Q+p is mainly composed of a gate insulating film 25, a gate electrode 30, a p-type semiconductor region 12 and a p-type semiconductor region 49, which constitute a source region and a drain region.
前記ゲート絶縁膜２５は、素子間分離絶縁膜１５ａで周
囲を規定された領域内において、前記ｒ１一型ウェル領
域５の主面に設けられている。前記素子間分離絶縁膜１
５ａは、前記ｎ一型ウェル領域５の主面の活性領域に設
けられている。この素子間分離絶縁膜１５ａは、前記ｐ
一型半導体基板１の主面の非活性領域に設けられている
素子間分離絶縁膜１５と同一工程で形成された酸化珪素
膜で構成されている。The gate insulating film 25 is provided on the main surface of the r1 type well region 5 within a region defined by the element isolation insulating film 15a. The element isolation insulating film 1
5a is provided in the active region of the main surface of the n-type well region 5. This inter-element isolation insulating film 15a is composed of the p
It is composed of a silicon oxide film formed in the same process as the element isolation insulating film 15 provided in the non-active region of the main surface of the type 1 semiconductor substrate 1.
前記ゲート電極３０は、前記ゲート絶縁膜２５上に設け
られ、その端部が前記素子間分離絶縁膜１５ａ上まで延
在している。前記素子間分離絶縁膜１５ａの膜厚は前記
ゲート絶縁膜２５の膜厚よりも厚いので、前記ゲート電
極３０端部の電界は緩和され、このゲート電極３０端部
でのＭ縁耐圧を向上することができる。The gate electrode 30 is provided on the gate insulating film 25, and its end portion extends to above the element isolation insulating film 15a. Since the inter-element isolation insulating film 15a is thicker than the gate insulating film 25, the electric field at the end of the gate electrode 30 is relaxed, improving the M-edge breakdown voltage at the end of the gate electrode 30. be able to.
前記ソース領域及びドレイン領域を構成するｐ型半導体
領域ｌ２は、前記素子間分離絶縁膜１５ａの下において
、前記ｎ一型ウェル領域５の主面部に設けられている。The p-type semiconductor region l2 constituting the source region and the drain region is provided on the main surface of the n-type well region 5 under the element isolation insulating film 15a.
前記ソース領域及びドレイン領域を構成するｐ゛型半導
体領域４９は、前記素子間離絶縁膜１５ａ及びｌ５で周
囲を規定された領域内において、前記ｎ゛型ウェル領域
５の主面部に設けられている。このブ型半導体領域４９
と前記ｐ型半導体領域１２とは電気的に接続されている
。The p-type semiconductor region 49 constituting the source region and the drain region is provided on the main surface of the n-type well region 5 in a region defined by the element separation insulating films 15a and l5. There is. This square semiconductor region 49
and the p-type semiconductor region 12 are electrically connected.
前記高耐圧ＭＩＳＦＥＴＱｓＰのｐ゛型半導体領域４９
の一方と、前記高耐圧ＭＩＳＦＥＴＱｌ．ＩＮのｎ゛型
半導体領域４８の一方とは、配線５２を介して電気的に
接続されている。p type semiconductor region 49 of the high voltage MISFET QsP
, and the high voltage MISFET Ql. It is electrically connected to one side of the n-type semiconductor region 48 of IN via a wiring 52.
前記ＭＩＳ型容量Ｑｃは、前記素子間分離絶縁膜ｌ５で
周囲を規定された領域内において、前記ｐ−型ウエル領
域７の主面部に設けられている。このＭＩＳ型容量Ｑ０
は、主に、電荷蓄積用絶縁膜４０、一方の電極を構成す
る導電膜４５、他方の電極を構成するｎ゜型半導体領域
４８及びｎ型半導体領域２０の夫々から構成されている
。The MIS type capacitor Qc is provided on the main surface of the p-type well region 7 in a region surrounded by the element isolation insulating film 15. This MIS type capacity Q0
is mainly composed of an insulating film 40 for charge storage, a conductive film 45 constituting one electrode, an n° type semiconductor region 48 and an n type semiconductor region 20 constituting the other electrode.
前記電荷蓄積用絶縁膜４０は、前記ｐ一型ウェル領域７
の主面に設けられている。The charge storage insulating film 40 is connected to the p-type well region 7.
is provided on the main surface of the
前記一方の電極を構成する導電膜４５は、前記ゲート絶
縁膜４５上に設けられている。A conductive film 45 constituting the one electrode is provided on the gate insulating film 45.
前記他方の電極を構成するｎ゛型半導体領域４８は、前
記ｐ一型ウェル領域７の主面部において、前記導電膜４
５の側部に設けられている。このＤ゛型半導体領域４８
の一方には、前記層間絶縁膜５０の接続孔５１を通して
、配線５２が接続されている。The n-type semiconductor region 48 constituting the other electrode is located on the main surface of the p-type well region 7, and is connected to the conductive film 4.
It is provided on the side of 5. This D-type semiconductor region 48
A wiring 52 is connected to one side of the interlayer insulating film 50 through a connection hole 51 .
前記他方の電極を構成するｎ型半導体領域２０は、前記
ｎ゛型半導体領域４８で周囲を規定された領域内におい
て、前記Ｐ゛型ウェル領域７の主面部に設けられている
。このｎ型半導体領域２０と前記ｎ゛型半導体領域４８
とは、電気的に接続されている。The n-type semiconductor region 20 constituting the other electrode is provided on the main surface of the P′-type well region 7 within a region defined by the n′-type semiconductor region 48 . This n-type semiconductor region 20 and the n-type semiconductor region 48
are electrically connected.
なお、このＭＩＳ型容量Ｑ。は、例えばディプレッショ
ン型のｎチャネルＭＩＳＦＥＴとして使用することもで
きる。In addition, this MIS type capacity Q. can also be used, for example, as a depletion type n-channel MISFET.
次に、本実施例■の半導体集積回路装置の製造方法を、
第６Ａ図乃至第６Ｅ図（工程毎に示す要部断面図）を用
いて説明する。Next, the method for manufacturing the semiconductor integrated circuit device of Example 2 will be described as follows.
This will be explained using FIGS. 6A to 6E (cross-sectional views of main parts shown for each step).
まず、前記Ｐ一型半導体基板１の主面に、熱酸化で酸化
珪素膜２を形成する。この後、この酸化珪素膜２の上層
に、図示しない窒化珪素膜を堆積する。この後、フォト
レジスト膜を形成する。First, a silicon oxide film 2 is formed on the main surface of the P-type semiconductor substrate 1 by thermal oxidation. Thereafter, a silicon nitride film (not shown) is deposited on the silicon oxide film 2. After this, a photoresist film is formed.
次に、フォトリソグラフィ技術によって、前記フォトレ
ジスト膜及び窒化珪素膜をパターンニングする。この後
、例えば、主に、前記フォトレジスト膜をマスクとする
イオン打ち込みで、前記ｐ−型半導体基板１の主面部に
ｎ型不純物を導入し、ｎ一型ウェル領域５を形成する。Next, the photoresist film and the silicon nitride film are patterned by photolithography. Thereafter, n-type impurities are introduced into the main surface of the p-type semiconductor substrate 1, for example, mainly by ion implantation using the photoresist film as a mask, to form an n-type well region 5.
この後、前記フォトレジスト膜を除去する。この後、前
記窒化珪素−５１膜を耐酸化マスクとして、前記ｐ一型半導体基板１の主
面全面を熱酸化する。この工程で、前記ｎ一型ウェル領
域５の主面に、酸化珪素膜６が形成される。After that, the photoresist film is removed. Thereafter, the entire principal surface of the p-type semiconductor substrate 1 is thermally oxidized using the silicon nitride-51 film as an oxidation-resistant mask. In this step, a silicon oxide film 6 is formed on the main surface of the n-type well region 5.
次に、前記窒化珪素膜を除去する。この後、例えば、前
記酸化珪素膜６をマスクとするイオン打ち込みで、前記
ｐ一型半導体基板工の主面部にｐ型不純物を導入し、ｐ
一型ウェル領域７を形成する。Next, the silicon nitride film is removed. Thereafter, p-type impurities are introduced into the main surface of the p-type semiconductor substrate by, for example, ion implantation using the silicon oxide film 6 as a mask.
A type 1 well region 7 is formed.
次に、前記ｐ“型半導体基板１の主面全面に窒化珪素膜
８を堆積する。この後、この窒化珪素膜８をフォトリソ
グラフィ技術でパターンニングする。Next, a silicon nitride film 8 is deposited over the entire main surface of the p" type semiconductor substrate 1. Thereafter, this silicon nitride film 8 is patterned by photolithography.
次に，例えば、主に、前記窒化珪素膜８及び酸化珪素膜
６をマスクとするイオン打ち込みで、第６Ａ図に示すよ
うに、前記Ｐ一型ウェル領域７の主面部にｐ型不純物１
０を選択的に導入する。Next, for example, by ion implantation using the silicon nitride film 8 and silicon oxide film 6 as masks, p-type impurity 1 is implanted into the main surface of the P-type well region 7, as shown in FIG. 6A.
0 is selectively introduced.
次に、前記Ｐ′型半導体基板１の主面にフオＩ〜レジス
ト膜１１を形成する。この後、このフォトレジスト膜１
１及び前記窒化珪素膜８を、フォトリングラフィ技術で
パターンニングする。Next, a resist film 11 is formed on the main surface of the P' type semiconductor substrate 1. After this, this photoresist film 1
1 and the silicon nitride film 8 are patterned using photolithography technology.
次に、例えば、前記フォトレジスト膜１１及びへ？−窒化珪素膜８をマスクとするイオン打ち込みで、第６Ｂ
図に示すように、前記ｎ一型ウェル領域５の主面部に選
択的に不純物１２を導入する。この不純物１２のイオン
打ち込みでは、例えば、 ７０乃至１００［ｋｅＶコの
加速エネルキテ、 １０１３乃至１ ０１４［ｃｍ””
］程度のボロン（Ｂ）を導入する。この後，前記フォト
レジスト膜１ｌを除去する。Next, for example, the photoresist film 11 and the like? - By ion implantation using the silicon nitride film 8 as a mask, the 6th B
As shown in the figure, impurities 12 are selectively introduced into the main surface of the n-type well region 5. In this ion implantation of the impurity 12, for example, the acceleration energy is 70 to 100 [keV], and 1013 to 1014 [cm"".
] Boron (B) is introduced. After this, the photoresist film 1l is removed.
次に、前記Ｐ一型半導体基板１の主面に、図示しないフ
ォトレジスト膜を形成する。この後、このフォトレジス
ト膜を、フォトリソグラフィ技術でパターンニングする
。Next, a photoresist film (not shown) is formed on the main surface of the P-type semiconductor substrate 1. Thereafter, this photoresist film is patterned using photolithography technology.
次に、例えば、前記フォトレジスト膜をマスクとするイ
オン打ち込みで、前記ｎ一型ウェル領域５の主面部に不
純物１４を導入する。この不純物１４のイオン打ち込み
では、例えば、 ５０乃至１００［ｋｅＶ］の加速エネ
ルギで、１ｏ１１乃至１０１３［ｃｍ−” ］程度のリ
ン（Ｐ）を導入する。この後、前記フォトレジスト膜を
除去する。Next, impurities 14 are introduced into the main surface of the n-type well region 5, for example, by ion implantation using the photoresist film as a mask. In the ion implantation of the impurity 14, for example, phosphorus (P) of about 1011 to 1013 [cm-''] is introduced at an acceleration energy of 50 to 100 [keV]. After this, the photoresist film is removed.
また、前記不純物１２及び１４のイオン打ち込みは、前
記酸化珪素膜６を通して行なっているため、この酸化珪
素膜６の膜厚が厚い場合には、前記不純物１２．１４を
充分に導入することができない。そこで、前記不純物１
２及び１４の導入を充分に行なうためには、前記不純物
１２及び１４を導入する際のフォトレジスト膜をマスク
として用いて、前記酸化珪素膜６をエッチングし、この
酸化珪素膜６の膜厚を薄くすれば良い。また、この酸化
珪素膜６の膜厚を、薄くすれば、前記不純物１２及び１
４を導入するイオン打ち込み時の加速エネルギを小さく
することができる。Furthermore, since the impurities 12 and 14 are ion-implanted through the silicon oxide film 6, if the silicon oxide film 6 is thick, the impurities 12 and 14 cannot be sufficiently introduced. . Therefore, the impurity 1
In order to sufficiently introduce impurities 2 and 14, the silicon oxide film 6 is etched using the photoresist film used when introducing the impurities 12 and 14 as a mask, and the thickness of the silicon oxide film 6 is reduced. Just make it thinner. Moreover, if the thickness of this silicon oxide film 6 is made thinner, the impurities 12 and 1
It is possible to reduce the acceleration energy during ion implantation to introduce No. 4.
次に、前記窒化珪素膜８を耐酸化マスクとする熱酸化で
、前記ｐ”型半導体基板１の主面部に、素子間分離絶縁
膜１５．１５ａ を形成する。この工程で、チャネル
ストッパ領域を構成するｐ゛型半導体領域１０、ｐ型半
導体領域１２及びｎ型半導体領域１４の夫々が形成され
る。この後、前記窒化珪素膜８、酸化珪素膜２及び４の
夫々を除去する。この後、熱酸化で、前記素子間分離絶
縁膜１５．１５ａ で周囲を規定された領域内におい
て、前記ｐ一型半導体基板１の主面に酸化珪素膜１６を
形成する。Next, an element isolation insulating film 15.15a is formed on the main surface of the p'' type semiconductor substrate 1 by thermal oxidation using the silicon nitride film 8 as an oxidation-resistant mask.In this step, a channel stopper region is formed. The constituting p-type semiconductor region 10, p-type semiconductor region 12, and n-type semiconductor region 14 are formed, respectively.After this, the silicon nitride film 8 and the silicon oxide films 2 and 4 are removed, respectively.After this, Then, by thermal oxidation, a silicon oxide film 16 is formed on the main surface of the p-type semiconductor substrate 1 within a region defined by the element isolation insulating film 15.15a.
次に、前記ｐ一型半導体基板１の主面に、図示しないフ
ォトレジスト膜を形成する。この後、このフォ１・レジ
スト膜をフォトリソグラフィ技術でパターンニングする
。Next, a photoresist film (not shown) is formed on the main surface of the p-type semiconductor substrate 1. Thereafter, this photoresist film is patterned using photolithography technology.
次に、例えば、このフォトレジスト膜をマスクとするイ
オン打ち込みで、前記高耐圧ＭＩＳＦＥＴ ０ １１
Ｎ及びＱｌ．ＩＰを形成する領域に、しきい値電圧調整
用の不純物１８を選択的に導入する。この後、前記フォ
トレジスト膜を除去する。Next, for example, by ion implantation using this photoresist film as a mask, the high voltage MISFET 0 11
N and Ql. Impurity 18 for threshold voltage adjustment is selectively introduced into the region where the IP is to be formed. After that, the photoresist film is removed.
次に、前記ｐ゛型半導体基板１の主面に、フォトレジス
１・膜１９を形成する。この後、このフォトレジスト膜
１９をフォトリソグラフィ技術でパターンニングする。Next, a photoresist 1/film 19 is formed on the main surface of the p' type semiconductor substrate 1. Thereafter, this photoresist film 19 is patterned using photolithography technology.
欣に、例えば、前記フオ１−レジスト膜１９をマスクと
するイオン打ち込みで、第６Ｃ図に示すように、ＭＩＳ
型容量Ｑｃを形成する領域に不純物２０を導入する。こ
の不純物２０のイオン打ち込みでは、例えば、８０乃至
１ ３ ０ ［ｋｅＶ］の加速エネルギで、１０１２乃
至１ ０”［ｃｍ−２］程度のリン（Ｐ）またはヒ素（
Ａｓ ）を導入する。この後、前記フォトレジス＝５５ト膜１９を除去する。For example, by ion implantation using the photo resist film 19 as a mask, as shown in FIG. 6C, MIS
Impurity 20 is introduced into a region where type capacitance Qc is to be formed. In the ion implantation of the impurity 20, for example, phosphorus (P) or arsenic (approx.
As ) is introduced. After this, the photoresist film 19 is removed.
次に、前記ｐ一型半導体基板１の主面全面をエッチング
し、前記酸化珪素膜１６を除去する。この後、熱酸化で
、前記ｐ一型半導体基板１の主面に、高耐圧ＭＩＳＦＥ
ＴＱイ、及びＱＨＰのゲート維縁膜２５を形成する。Next, the entire main surface of the p-type semiconductor substrate 1 is etched to remove the silicon oxide film 16. Thereafter, a high voltage MISFE film is formed on the main surface of the p-type semiconductor substrate 1 by thermal oxidation.
Gate fiber films 25 of TQa and QHP are formed.
次に、前記ｐ一型半導体基板ｌの主面全面に、第１層目
の導電膜例えば多結晶珪素膜を堆積する。Next, a first layer of conductive film, such as a polycrystalline silicon film, is deposited over the entire main surface of the p-type semiconductor substrate l.
この後、この導電膜をフォトリソグラフィ技術でパター
ンニングし、前記高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ ＱＨ
Ｎ及びＱＭＰのゲート電極８０を形成する。Thereafter, this conductive film is patterned using photolithography technology, and the high breakdown voltage M I S F E T QH
N and QMP gate electrodes 80 are formed.
次に、前記ｐ一型半導体基板１の主面に、フォトレジス
１・膜３８を形成する。この後、このフォトレジスト膜
３８を、フォトリソグラフィ技術でパターンニングする
。Next, a photoresist 1/film 38 is formed on the main surface of the p-type semiconductor substrate 1. Thereafter, this photoresist film 38 is patterned using photolithography technology.
次に、前記フォトレジスト膜３８をマスクとして、前記
ゲート絶縁膜２５をエッチングし、第６Ｄ図に示すよう
に、前記前記ｐ一型半導体基板１の主面を露出する。こ
の後、前記フォトレジスト膜３８を除去する。Next, using the photoresist film 38 as a mask, the gate insulating film 25 is etched to expose the main surface of the p-type semiconductor substrate 1, as shown in FIG. 6D. After that, the photoresist film 38 is removed.
次に、熱酸化で、前記露出させたＰ一型半導体基板１の
主面に、前記ＭＩＳ型容量Ｑ０の電荷蓄積用絶縁膜４０
を形成する。Next, by thermal oxidation, a charge storage insulating film 40 of the MIS type capacitor Q0 is formed on the main surface of the exposed P-type semiconductor substrate 1.
form.
次に、前記半導体基板１の主面全面に第２層目の導電膜
を堆積する。この後、この導電膜を、フォ１・リングラ
フィ技術でパターンニングし、前記ＭＩＳ型容量Ｑ０の
一方の電極を構成する導電膜４５を形成する。Next, a second conductive film is deposited over the entire main surface of the semiconductor substrate 1. Thereafter, this conductive film is patterned using a photolithography technique to form a conductive film 45 constituting one electrode of the MIS type capacitor Q0.
次に、前記半導体基板１の主面に、図示しないフォトレ
ジスト膜を形成する。この後、このフォトレジスト膜を
フォトリソグラフィ技術でパターンニングし、前記高耐
圧ＭＩＳＦＥＴＱＨＮを形成する領域以外の領域をこの
フォトレジスＩ・膜で覆う。Next, a photoresist film (not shown) is formed on the main surface of the semiconductor substrate 1. Thereafter, this photoresist film is patterned by photolithography, and the area other than the area where the high voltage MISFET QHN is formed is covered with this photoresist I film.
次に、前記高耐圧Ｍ 工Ｓ Ｆ Ｅ ＴＱＨＮを形成す
る領域において、主に、前記図示しないフォトレジスト
膜及び前記ゲート電極３０をマスクとするイオン打ち込
みでｎ型不純物を導入し、第６Ｅ図に示すように、ｎ型
半導体領域４７を形成する。このイオン打ち込みでは、
例えば前記ゲート絶縁膜２５の膜厚が８ ０ １：ｎｍ
コ程度の場合、 ６０乃至１００［ｋｅＶ ］加速エネ
ルギで、１０１２乃至１ ０ ” ［ｃｍ−２コ程度の
リン（Ｐ）またはヒ素（Ａｓ）を導入する。Next, n-type impurities are introduced into the region where the high breakdown voltage MSFETQHN is to be formed, mainly by ion implantation using the photoresist film (not shown) and the gate electrode 30 as masks, and as shown in FIG. 6E. As shown, an n-type semiconductor region 47 is formed. In this ion implantation,
For example, the thickness of the gate insulating film 25 is 801:nm.
In the case of phosphorus (P) or arsenic (As) of about 1012 to 10'' [cm-2], phosphorus (P) or arsenic (As) is introduced at an acceleration energy of 60 to 100 [keV].
この後、前記絶縁膜４６を形成する工程以後の工程を、
前記実施例■乃至■と同様に行なうことにより、前記第
５図に示す本実施例■の半導体集積回路装置は完成する
。After this, the steps after the step of forming the insulating film 46 are as follows.
The semiconductor integrated circuit device of the present embodiment (2) shown in FIG. 5 is completed by performing the same steps as in the above-mentioned embodiments (2) to (2).
以上の説明から分かるように、本実施例■によれば、前
記実施例■乃至■と同様の効果を得ることができる。As can be seen from the above description, according to the present embodiment (2), effects similar to those of the above-mentioned embodiments (2) to (2) can be obtained.
また、高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱＨＮのソース領
域及びドレイン領域を構成するｎ゛型半導体領域４８と
、前記ゲート電極３０との間を所定間隔離したことによ
り、前記実施例Ｉの高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ＨＮよりも駆動電圧が高い高耐圧ＭＩＳＦＥＴＱＨＮを
形成することができるわまた、前記フォトレジスト膜３８をマスクとして、前記
ゲート維縁膜２５を除去し、前記ゲート電極２５の周囲
にもこのゲート絶縁膜２５を延在させたことにより、前
記高耐圧ＭＩＳＦＥＴＱＨＮのゲート電極３０端部での
絶縁耐圧を向上することができる。Further, by separating the n'-type semiconductor region 48 constituting the source region and drain region of the high voltage MISFETQHN and the gate electrode 30 by a predetermined distance, I S F E T Q
A high breakdown voltage MISFET QHN having a higher driving voltage than HN can be formed. Also, using the photoresist film 38 as a mask, the gate fiber film 25 is removed, and this gate insulating film is also formed around the gate electrode 25. By extending 25, the dielectric strength at the end of the gate electrode 30 of the high voltage MISFET QHN can be improved.
また，前記高耐圧ＭＩＳＦＥＴＱＭＰのソース領域及び
ドレイン領域を構成するｐ型半導体領域１２を、前記素
子間分離絶縁膜１５ａの下に設け、前記ゲート電極３０
の端部を前記素子間分離絶縁膜１５ａの上まで延在して
設けたことにより、この高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑｅｐの絶縁耐圧を向上することができる。Further, a p-type semiconductor region 12 constituting a source region and a drain region of the high voltage MISFET QMP is provided under the element isolation insulating film 15a, and the gate electrode 30
By providing an end portion of the element extending to above the element isolation insulating film 15a, this high voltage M I S F E T
The dielectric strength of Qep can be improved.
また、前記ＭＩＳ型容量Ｑｃの電荷蓄積用絶縁膜４０を
通してイオン打ち込みを行なっていないので、この電荷
蓄積用絶縁膜４０ばイオン打ち込みのダメージを受けな
い。従って、この電荷蓄積用絶縁膜４０はイオン打ち込
み時のダメージで膜質が劣化しないので、前記ＭＩＳ型
容量Ｑ０の電荷蓄積用絶縁膜４０の膜質を向」ニするこ
とができる。Furthermore, since ions are not implanted through the charge storage insulating film 40 of the MIS type capacitor Qc, the charge storage insulating film 40 is not damaged by ion implantation. Therefore, the film quality of this charge storage insulating film 40 does not deteriorate due to damage during ion implantation, so that the film quality of the charge storage insulating film 40 of the MIS type capacitor Q0 can be improved.
また、前記不純物２０を導入した後で、前記ゲート絶縁
膜２５及び電荷蓄積用絶縁膜４０を形成したことにより
、前記ゲートｆＩＡ縁膜２５及び電荷蓄積用絶縁膜４０
を形成する熱酸化工程で前記不純物２０が前記ｐ゛型半
導体基板１の主面から拡散するので、前５９ー記ｎ型半導体領域２０のｐ一型半導体基板１の主面から
の深さと、前記ｎ゛型半導体領域４８の前記Ｐ一型半導
体基板１の主面からの深さをほぼ同一にすることができ
る。これにより、前記ＭＩＳ型容量Ｑ０の動作を安定化
することができる。Further, since the gate insulating film 25 and the charge storage insulating film 40 are formed after introducing the impurity 20, the gate fIA edge film 25 and the charge storage insulating film 40 are formed.
Since the impurity 20 is diffused from the main surface of the p-type semiconductor substrate 1 in the thermal oxidation step to form the The depths of the n-type semiconductor regions 48 from the main surface of the P-type semiconductor substrate 1 can be made substantially the same. This makes it possible to stabilize the operation of the MIS type capacitor Q0.
［実施例■コ本発明の実施例■の半導体集積回路装置の概略構成を、
第７図（要部断面図）を用いて説明する。[Example 2] The schematic configuration of the semiconductor integrated circuit device of Embodiment 2 of the present invention is shown below.
This will be explained using FIG. 7 (cross-sectional view of main parts).
第７図に示すように、本実施例■の半導体集積回路装置
は、前記低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＬＮ及び
Ｑ」並びにＥＰＲＯＭのメモリセルを構成ずる電界効果
型トランジスタＱ．（以下、電界効果型１・ランジスタ
Ｑ２という）を備えたものである。第７図では、前記電
界効果型トランジスタＱ８を、ゲート長方向と同一方向
に延在する切断線で切った断面を左側に示し、ゲート幅
方向と同一方向に延在する切断線で切った断面を右側に
示す。なお、前記低耐圧ＭＩＳＦＥＴＱ．Ｎ及びＱ Ｌ
Ｐの構成は、前記実施例■と同様なので、説明は詳略す
る。また、前記電界効果型トランジスタＱ．．へ情報を
書き込む際に使用する高耐圧Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ
ＨＮ及びＱ ｌ１ｐは、前記実施例■と同様の構成なの
で、図及び説明を省略する。As shown in FIG. 7, the semiconductor integrated circuit device of the present embodiment (2) includes the low voltage MISFET QLN and Q' and the field effect transistor Q. (hereinafter referred to as field effect type 1 transistor Q2). In FIG. 7, a cross section of the field effect transistor Q8 taken along a cutting line extending in the same direction as the gate length direction is shown on the left, and a cross section taken along a cutting line extending in the same direction as the gate width direction is shown on the left side. is shown on the right. Note that the low voltage MISFETQ. N and QL
The configuration of P is the same as that of the embodiment (2), so the detailed explanation will be omitted. Further, the field effect transistor Q. ．． High voltage MISFETQ used when writing information to
Since HN and Q l1p have the same configuration as in the above-mentioned embodiment (2), illustrations and descriptions thereof will be omitted.
前記電界効果型トランジスタＱ８は、前記素子間分離絶
縁膜１５で周囲を規定された領域内において、前記ｐ一
型ウェル領域７の主面に設けられている。この電界効果
型１一ランシスタＱ５は、主に、第１のゲート絶縁膜２
５、フローテイングゲート電極３０、第２のゲート絶縁
膜２５ａ、コントロールゲートとして使用されるｎ型半
導体領域２２、ソース領域及びトレイン領域を構成する
一対のｎ゛型半導体領域４８の夫々から構成されている
。The field effect transistor Q8 is provided on the main surface of the p-type well region 7 in a region defined by the element isolation insulating film 15. This field effect type 1-run transistor Q5 mainly consists of a first gate insulating film 2
5. Consists of a floating gate electrode 30, a second gate insulating film 25a, an n-type semiconductor region 22 used as a control gate, and a pair of n-type semiconductor regions 48 constituting a source region and a train region. There is.
前記第１のゲート絶縁膜２５は、前記電界効果型トラン
ジスタＱヨのチャネル領域が形成される第１の活性領域
において、前記ｐ一型ウェル領域７の主面に設けられて
いる。The first gate insulating film 25 is provided on the main surface of the p-type well region 7 in the first active region where the channel region of the field effect transistor Q is formed.
前記フローティングゲート電極３０は、前記第１のゲー
ト絶縁膜２５上に設けられ、また、前記素子間分離絶縁
膜１５上を介して、第２の活性領域に設けられたｎ型半
導体領域２２上まで延在している。The floating gate electrode 30 is provided on the first gate insulating film 25, and extends over the n-type semiconductor region 22 provided in the second active region via the element isolation insulating film 15. Extending.
このフローテイングゲート電極３０と前記ｎ型半導体領
域２２どの間には、前記第２のゲート絶縁膜２５ａが介
在している。この第２のゲート絶縁膜２５ａは、前記第
１のゲーｔ−ｍ縁膜２５と同一工程で形成した酸化珪素
膜で構成されている。The second gate insulating film 25a is interposed between the floating gate electrode 30 and the n-type semiconductor region 22. This second gate insulating film 25a is made of a silicon oxide film formed in the same process as the first gate t-m edge film 25.
前記コントロールゲートとして使用されるｎ型半導体領
域２２は、前記第２の活性領域において、前記ｐ一型ウ
ェル領域７の主面部に設けられている。The n-type semiconductor region 22 used as the control gate is provided on the main surface of the p-type well region 7 in the second active region.
このｎ型半導体領域２２には、前記層間絶縁膜５０の接
続孔５１を通して、第１の配線５２が接続されている。A first wiring 52 is connected to this n-type semiconductor region 22 through a connection hole 51 in the interlayer insulating film 50 .
この配線５２には、層間絶縁膜５５の接続孔５６を通し
て、第２の配線５７（ワート線）が接続されている。前
記層間絶縁膜５５は、前記層間絶縁膜５０と同様の構成
である。前記配線５７は、前記配線５２と同様の構成で
ある。A second wiring 57 (wort line) is connected to this wiring 52 through a connection hole 56 in an interlayer insulating film 55 . The interlayer insulating film 55 has the same structure as the interlayer insulating film 50. The wiring 57 has the same configuration as the wiring 52.
前記ソース領域及びドレイン領域を構成する一対のｎ゜
型半導体領域４８は、前記第１の活性領域のｐ一型ウェ
ル領域７の主面部において、前記フローティングゲート
電極３０の側部に設けられている。A pair of n° type semiconductor regions 48 constituting the source region and the drain region are provided on the sides of the floating gate electrode 30 in the main surface of the p1 type well region 7 of the first active region. .
このｎ゛型半導体領域４８の一方には、前記層間絶縁膜
５０の接続孔５ｌを通して、配線５２（ビット線）が接
続されている。A wiring 52 (bit line) is connected to one side of this n-type semiconductor region 48 through a connection hole 5l of the interlayer insulating film 50.
また、本実施例■では、前記第２の配線５７をワード線
として使用し、前記第１の配線５２をビッ１・線とした
例を示したが、前記電界効果型ｌ・ランジスタのｎ・型
半導体領域４８に接続される配線５２に前記第２の配線
５７を接続してこの第２の配線５７をビット線とし、前
記ｎ型半導体領域ｚ２に接続される配線５２に配線５７
を接続せずに、このｎ型半導体領域２２に接続される配
線５２をワード線として使用することもできる。Further, in the present embodiment (2), an example was shown in which the second wiring 57 was used as a word line and the first wiring 52 was used as a bit 1 line, but the n line of the field effect type l transistor was The second wiring 57 is connected to the wiring 52 connected to the n-type semiconductor region 48, and the second wiring 57 is used as a bit line, and the wiring 57 is connected to the wiring 52 connected to the n-type semiconductor region z2.
It is also possible to use the wiring 52 connected to this n-type semiconductor region 22 as a word line without connecting it.
次に、本実施例■の半導体集積回路装置の製造方法を、
第８Ａ図及び第８Ｂ図（工程の一部を示す要部断面図）
を用いて説明する。Next, the method for manufacturing the semiconductor integrated circuit device of Example 2 will be described as follows.
Figures 8A and 8B (cross-sectional view of main parts showing part of the process)
Explain using.
まず、前記第２Ａ図に示す工程までを行なう。First, the steps up to the step shown in FIG. 2A are performed.
次に、第８Ａ図に示すように、例えばフォ１−レジスト
膜２１をマスクとするイオン打ち込みで、前記ｐ一型半
導体基板１の主面の第２の活性領域に、不純物２２を導
入する。このイオン打ち込みでは、例えば、５０乃至１
０ ０ ［ｋｅＶ １の加速エネルギで、−６３１０１３乃至１ ０１５［ｃｍ−２１程度のリン（Ｐ）
またはヒ素（Ａｓ）を導入する。この後、前記フォ１−
レジスト膜２１を除去する。Next, as shown in FIG. 8A, an impurity 22 is introduced into the second active region of the main surface of the p-type semiconductor substrate 1 by, for example, ion implantation using the photoresist film 21 as a mask. In this ion implantation, for example, 50 to 1
At an acceleration energy of 0 0 [keV 1, -63 1013 to 1 015 [cm-21 phosphorus (P)]
Alternatively, arsenic (As) is introduced. After this, the foreground 1-
The resist film 21 is removed.
次に、前記酸化珪素膜１６を除去し、前記ゲート絶縁膜
２５を形成する。この工程で、前記ｎ型半導体領域２２
が形成される。この熱酸化工程で、前記ｎ型半導体領域
２２の主面上では、前記ｎ型半導体領域２２中に不純物
が導入されているために増殖酸化が発生する。従って、
前記ｎ型半導体領域２２の主面上に形成される第２のゲ
ート絶縁膜２５ａの膜厚は、前記第１の活性領域に形成
される第１のゲート絶縁膜ｚ５の膜厚よりも厚くなる。Next, the silicon oxide film 16 is removed and the gate insulating film 25 is formed. In this step, the n-type semiconductor region 22
is formed. In this thermal oxidation step, multiplication oxidation occurs on the main surface of the n-type semiconductor region 22 because impurities are introduced into the n-type semiconductor region 22. Therefore,
The second gate insulating film 25a formed on the main surface of the n-type semiconductor region 22 is thicker than the first gate insulating film z5 formed in the first active region. .
例えば、このゲート絶縁膜２５ａの膜厚は、前記第１の
活性領域に形成されるゲート絶縁膜２５よりも １０乃
至５０［％コ程度厚くなる。For example, the thickness of the gate insulating film 25a is about 10 to 50% thicker than the gate insulating film 25 formed in the first active region.
また、前記不純物２２は、比較的高濃度に導入するので
、前記半導体基板１の主面部に欠陥が発生する。この欠
陥が発生した状態で前記第２のゲート絶縁膜２５ａを形
成すると、このゲー１−Ｍ縁膜２５ａの膜質が劣化した
り、ゲート絶縁膜２５ａの増殖Ｍ酸化によって膜質を制御することが困難になる。Furthermore, since the impurity 22 is introduced at a relatively high concentration, defects occur on the main surface of the semiconductor substrate 1. If the second gate insulating film 25a is formed in a state where this defect has occurred, the quality of the gate insulating film 25a will deteriorate, and it will be difficult to control the film quality due to proliferation M oxidation of the gate insulating film 25a. become.
そこで、前記欠陥を回復するために、前記不純物２２を
導入した後で、８００乃至１０００口℃コ程度の温度条
件で熱処理を行なって、前記欠陥を回復することが望ま
しい。Therefore, in order to recover the defects, it is desirable to perform heat treatment at a temperature of about 800 to 1000° C. after introducing the impurity 22 to recover the defects.
また、この８００乃至１０００［”Ｃ］程度の温度条件
の熱処理を、前記不純物１８を導入した後で行なうと、
この不純物１８の分布の制御性が悪くなる。Furthermore, if this heat treatment at a temperature of about 800 to 1000[''C] is performed after introducing the impurity 18,
Controllability of the distribution of this impurity 18 becomes worse.
そこで、前記欠陥回復のための熱処理工程の後で前記不
純物１８を導入し、この不純物１８の分布の制御性を良
くすることが望ましい。Therefore, it is desirable to introduce the impurity 18 after the heat treatment step for defect recovery to improve the controllability of the distribution of the impurity 18.
従って、前記酸化珪素膜１６を形成する工程、前記不純
物２２を導入する工程、欠陥回復のための熱処理工程、
前記不純物１８を導入する工程、前記酸化珪素膜１６を
除去する工程の順に行なえば、前記不純物２２を導入し
た時の欠陥を回復し、前記第２のゲート絶縁膜２５ａの
膜質を向上し、前記不純物１８の分布の制御性を良くす
ることができる。Therefore, the step of forming the silicon oxide film 16, the step of introducing the impurity 22, the heat treatment step for defect recovery,
If the step of introducing the impurity 18 and the step of removing the silicon oxide film 16 are performed in this order, the defects caused when the impurity 22 is introduced are recovered, the film quality of the second gate insulating film 25a is improved, and the step of removing the silicon oxide film 16 is performed in this order. The distribution of impurities 18 can be better controlled.
次に、前記第ＩＮ目の導電膜を堆積する。この後、この
導電膜をフォｌ・リングラフィ技術でパタ一ンニングし
、第８Ｂ図に示すように、前記電界効果型トランジスタ
Ｑヨのフローティングゲート電極３０を形成する。Next, the IN-th conductive film is deposited. Thereafter, this conductive film is patterned using a photolithography technique to form the floating gate electrode 30 of the field effect transistor Q, as shown in FIG. 8B.
この後、前記ゲート電極３０を形成する工程より後の工
程を、前記実施例Ｉ乃至■と同様に行なう。Thereafter, the steps after the step of forming the gate electrode 30 are performed in the same manner as in Examples I to (2).
なお、本実施例■では、前記記配線５２を形成した後、
前記層間絶縁膜５５、接続孔５６、配線５７、表面保護
膜６０の夫々を順次形成する。以上の工程により、前記
第７図に示す本実施例■の半導体集積回路装置は完成す
る。Note that in this embodiment (2), after forming the wiring 52,
The interlayer insulating film 55, connection hole 56, wiring 57, and surface protection film 60 are formed in sequence. Through the above steps, the semiconductor integrated circuit device of the present embodiment (2) shown in FIG. 7 is completed.
なお、本実施例■では、前記電界効果型１−ランジスタ
Ｑ５のコントロールゲートを前記ｎ型半導体領域２２で
構成した例を示したが、このｎ型半導体領域２２を設け
ないで、前記ｎ〜型ウェル領域６で前記コントロールゲ
ートを構成することもできる。In this embodiment (2), an example was shown in which the control gate of the field effect type 1-transistor Q5 was constituted by the n-type semiconductor region 22, but this n-type semiconductor region 22 was not provided, and the The well region 6 can also constitute the control gate.
以上の説明から分かるように、本実施例■によれば、Ｅ
ＰＲＯＭのメモリセルを構成する電界効果型トランジス
タＱ，のフローティングゲート電極３０と、コン１・ロ
ールゲ−１−として使用されるｎ型半導体領域２２どの
間を、前記第２のゲート絶縁膜２５ａで絶縁している。As can be seen from the above explanation, according to this embodiment
The second gate insulating film 25a insulates between the floating gate electrode 30 of the field effect transistor Q constituting the PROM memory cell and the n-type semiconductor region 22 used as the controller 1/roll gate 1-. are doing.
この第２のゲート＃ｌ縁膜２５ａは、多結晶珪素膜を熱
酸化して形成したものではなく、前記半導体基板１の主
面を熱酸化して形成したものなので、 この第２のゲー
ト絶縁膜２５ａの膜質は、前記多結晶珪素膜を熱酸化し
て形成した絶縁膜よりも良い。従って、前記電界効果型
１一ランジスタＱ８のフローテイングゲート電極３０と
コントロールゲート（ｎ型半導体領域２２）との間の絶
縁耐圧を向上することができる。This second gate #l edge film 25a is not formed by thermally oxidizing a polycrystalline silicon film, but is formed by thermally oxidizing the main surface of the semiconductor substrate 1. The quality of the film 25a is better than that of an insulating film formed by thermally oxidizing the polycrystalline silicon film. Therefore, the dielectric breakdown voltage between the floating gate electrode 30 and the control gate (n-type semiconductor region 22) of the field effect transistor Q8 can be improved.
また、前記電界効果型トランジスタＱ８のフローティン
グゲート電極３０とコントロールゲートとの間の絶縁耐
圧を向上することができるので、前記コントロールゲー
トに高電圧を印加することができる。これにより、ＥＰ
ＯＲＭの書き込み動作を高速化することができる。Further, since the dielectric strength between the floating gate electrode 30 of the field effect transistor Q8 and the control gate can be improved, a high voltage can be applied to the control gate. This allows the EP
It is possible to speed up the writing operation of ORM.
また、前記第２のゲート＃！縁膜２５ａの膜質は良いの
で、この第２のゲート！縁膜２５ａを薄膜化しても前記
フローテイングゲート電極３０とコントロールゲー１−
との間の絶縁耐圧を確保することができる。前記第２の
ゲーｌ−絶縁膜２５ａを薄膜化することにより、ＥＰＲ
ＯＭのメモリセルの書き込み及び読み出し動作の高速化
を図ることができる。Also, the second gate #! Since the quality of the membrane 25a is good, this second gate! Even if the edge film 25a is made thinner, the floating gate electrode 30 and the control gate 1-
It is possible to ensure dielectric strength between the By making the second game l-insulating film 25a thinner, the EPR
It is possible to speed up the write and read operations of the OM memory cell.
［実施例■］本発明の実施例■の半導体集積回路装置の概略構成を、
第９図（要部断面図）を用いて説明する。[Example ■] The schematic configuration of the semiconductor integrated circuit device of Example ■ of the present invention is as follows:
This will be explained using FIG. 9 (cross-sectional view of main parts).
第９図に示すように、本実施例■の半導体集積回路装置
は、前記実施例■の半導体集積回路装置において、前記
メモリセルを構成する電界効果型トランジスタＱ６の第
１のゲート＃！縁膜２５をゲート絶縁膜４０で構成し、
前記第２のゲート絶縁膜２５ａをゲー１一絶縁膜４０で
構成し、前記フローテイングゲート電極３０を第２層目
の導電膜４５で構成したものである。As shown in FIG. 9, the semiconductor integrated circuit device of the present embodiment (2) is different from the first gate #! of the field effect transistor Q6 constituting the memory cell in the semiconductor integrated circuit device of the embodiment (2). The edge film 25 is composed of a gate insulating film 40,
The second gate insulating film 25a is composed of a gate insulating film 40, and the floating gate electrode 30 is composed of a second conductive film 45.
次に、本実施例■の半導体集積回路装置の製造方法を、
簡単に説明する。Next, the method for manufacturing the semiconductor integrated circuit device of Example 2 will be described as follows.
Explain briefly.
まず、前記第ＩＭ目の導電膜を堆積する工程までを前記
実施例■と同様に行なう。この後、この導電膜をフォ１
・リングラフィ技術でパターンニングし、前記高耐圧Ｍ
ＩＳＦＥＴＱＭＨのゲート電極３０を形成する。この後
、前記第２層目の導電膜をｂ’／ −堆積する工程までを、前記実施例■と同様に行なう。こ
の後、この第２層目の導電膜をフォトリソグラフィ技術
でパターンニングし、前記電界効果型ｌ・ランジスタＱ
８のフローテイングゲート電極４５を形成する。この後
、前記維縁膜４６を形成する工程以後を、前記実施例■
と同様に行なうことより、本実施例■の半導体集積回路
装置は完成する。First, the steps up to the step of depositing the IMth conductive film are performed in the same manner as in Example 2 above. After this, this conductive film is
・Patterning is performed using phosphorography technology, and the high withstand voltage M
A gate electrode 30 of ISFETQMH is formed. Thereafter, the steps up to the step of depositing the second layer of conductive film b'/- are carried out in the same manner as in Example 2 above. Thereafter, this second layer conductive film is patterned by photolithography, and the field effect type L transistor Q
8 floating gate electrodes 45 are formed. After this, the steps after the step of forming the fibrous membrane 46 are described in Example 2.
By performing the same steps as above, the semiconductor integrated circuit device of the present embodiment (2) is completed.
以上の説明から分かるように、本実施例■によれば、前
記ゲート絶縁膜２５よりも膜厚の薄いゲート絶縁膜４０
で電界効果型トランジスタＱヨの第１のゲート絶縁膜４
０を構成したことにより、この第１のゲート＠縁膜４０
中に電荷が１・ラップされることは低減されるので、前
記ＥＰＲＯＭのメモリセルへの情報の書き込み及び消去
の特性を向上することができる１．［実施例■コ本発明の実施例■の半導体集積回路装置の概略構成を、
第１０図（要部断面図）を用いて説明する。As can be seen from the above description, according to the present embodiment (2), the gate insulating film 40 is thinner than the gate insulating film 25.
The first gate insulating film 4 of the field effect transistor Q
0, this first gate@edge film 40
1. Wrapping of charges in the EPROM is reduced, so that the characteristics of writing and erasing information to and from the memory cells of the EPROM can be improved. [Example 2] The schematic configuration of the semiconductor integrated circuit device of Embodiment 2 of the present invention is shown below.
This will be explained using FIG. 10 (a sectional view of main parts).
第１０図に示すように、本実施例■の半導体凍積回路装
置は、前記低耐圧Ｍ ］． Ｓ Ｆ Ｅ Ｔ ＱＬＮ及
びＦＬＯＴＯＸ型ＥＥＰＲＯＭを備えたものである。As shown in FIG. 10, the semiconductor frozen integrated circuit device of the present embodiment (2) has the low withstand voltage M]. It is equipped with SFET QLN and FLOTOX type EEPROM.
こ（７）ＥＥＰＲＯＭのメモリセルは、ＦＬＯＴＯＸ構
造の電界効果型トランジスタＱ．（以下、電界効果型ト
ランジスタＱ，という）及びメモリセル選択用Ｍ 工Ｓ
Ｆ Ｅ Ｔ Ｑ ｓ （以下、選択用ＭＩ ＳＦＥ
Ｔ Ｑ ｓという）の夫々から構成されている。第１
０図では、前記電界効果型トランジスタＱ，を、ゲーＩ
・長方向と同一方向に延在する切断線で切った断面を左
側に、ゲート幅方向と同一方向に延在する切断線で切っ
た断面を中央に示す。また、前記メモリセルへの情報の
書き込みまたは消去の際に使用する高耐圧ＭＩＳＦＥＴ
Ｑｌ．ＩＮ及びＱ ＨＰの構成は、前記実施例Ｉと同様
なので、図及び説明を省略する。(7) The memory cell of the EEPROM is a field effect transistor Q. (hereinafter referred to as field effect transistor Q) and memory cell selection M
FET Qs (hereinafter referred to as MI SFE for selection)
T Q s). 1st
In FIG. 0, the field effect transistor Q is connected to a gate I.
- A cross section taken along a cutting line extending in the same direction as the length direction is shown on the left, and a cross section taken along a cutting line extending in the same direction as the gate width direction is shown in the center. Also, a high voltage MISFET used when writing or erasing information to the memory cell.
Ql. The configurations of IN and Q HP are the same as those in Example I, so illustrations and explanations are omitted.
前記メモリセルを構成する電界効果型１・ランジスタＱ
，及び選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓは、前記
素子間分離絶縁膜１５で周囲を規定された領域内におい
て、前記Ｐ一型ウエル領域７の主面部に設けられている
。Field effect type 1 transistor Q constituting the memory cell
, and the selection M I S F E T Q s are provided on the main surface of the P-type well region 7 in a region surrounded by the element isolation insulating film 15 .
前記電界効果型１一ランジスタＱ，は、主に、第１のゲ
ート＃ｌ縁膜２５、フローティングゲ−１一電極３０、
第２のゲートＭｅ膜２７ａ、コントロールゲートとして
使用されるｎ型半導体領域２２ａ、ソース領域とトレイ
ン領域を構成する一対のｎ型半導体領域２２、このｎ型
半導体領域２２と一体に構成された書き込み用半導体領
域２２ｂ、トンネル絶縁膜２７の夫々から構成されてい
る。The field effect transistor Q1 mainly includes a first gate #1 edge film 25, a floating gate #1 electrode 30,
A second gate Me film 27a, an n-type semiconductor region 22a used as a control gate, a pair of n-type semiconductor regions 22 constituting a source region and a train region, and a writing device integrated with this n-type semiconductor region 22. It is composed of a semiconductor region 22b and a tunnel insulating film 27, respectively.
前記選択用ＭＩＳＦＥＴＱｓは、主に、ゲート絶縁膜２
５、ゲート電極３０、ソース領域及びドレイン領域を構
成する一対のｎ型半導体領域２２の夫々から構成されて
いる。The selection MISFETQs mainly has a gate insulating film 2.
5, a gate electrode 30, and a pair of n-type semiconductor regions 22 constituting a source region and a drain region.
前記第１のゲート絶縁腸２５は、前記電界効果型トラン
ジスタＱ，のチャネル領域が形成される第１の活性領域
において、前記ｐ一型ウェル領域７の主面に設けられて
いる。この第１のゲートＳ縁膜２５の一部は膜厚が薄く
、前記１・ンネル絶縁膜２７を構成する。このトンネル
絶縁膜２７の下において、前記ｐ一型ウエル領域７の主
面部には、前記書き込み用半導体領域２２ｂが設けられ
ている。The first gate insulator 25 is provided on the main surface of the p-type well region 7 in the first active region where the channel region of the field effect transistor Q is formed. A part of the first gate S edge film 25 is thin and constitutes the 1-channel insulating film 27. Below this tunnel insulating film 27, on the main surface of the p-type well region 7, the writing semiconductor region 22b is provided.
前記電界効果型トランジスタＱ，のフローティ一７１ングゲート電極３０は、前記第１のゲート１＃ｆＡ縁膜
２５上及びトンネル＠縁膜２７上に設けられ、また、前
記素子間分離絶縁膜１５上に介して、第２の活性領域に
設けられたｎ型半導体領域２２ａまで延在している。こ
のフローティングゲート電極３０と、前記ｎ型半導体領
域２２ａとの間には、前記第２のゲート絶縁膜２７ａが
介在している。この第２のゲート絶縁膜２７ａは、前記
１ヘンネル絶縁膜２７と同一工程で形成した酸化珪素膜
で構成されている。The floating gate electrode 30 of the field effect transistor Q is provided on the first gate 1#fA rim 25 and the tunnel rim 27, and is also provided on the element isolation insulating film 15. It extends to the n-type semiconductor region 22a provided in the second active region via the active region. The second gate insulating film 27a is interposed between the floating gate electrode 30 and the n-type semiconductor region 22a. This second gate insulating film 27a is made of a silicon oxide film formed in the same process as the one-Hennel insulating film 27.
前記コントロールゲートとして使用されるｎ型半導体領
域２２ａは、前記第２の活性領域において、前記ｐ一型
ウェル領域７の主面部に設けられている。The n-type semiconductor region 22a used as the control gate is provided on the main surface of the p-type well region 7 in the second active region.
このｎ型半導体領域２２ａには、前記層間絶縁膜５ｏの
接続孔５１を通して、第１の配線５２が接続されている
。この配線５２には、前記層間絶縁膜５５の接続孔５６
を通して、第２の配線５７（ワード線）が接続されてい
る。A first wiring 52 is connected to this n-type semiconductor region 22a through a connection hole 51 in the interlayer insulating film 5o. This wiring 52 has a connecting hole 56 in the interlayer insulating film 55.
A second wiring 57 (word line) is connected through it.
前記ソース領域及びトレイン領域を構成する一対のｎ型
半導体領域２２は、前記第１の活性領域のｐ”型ウェル
領域７の主面部において、前記フローティングゲ−１一
電極３０及びゲート電極３０の夫々の側部に設けられて
いる。前記選択用ＭＩＳＦＥＴＱｓのソース領域及びド
レイン領域を構成するｎ型半導体領域２２の一方には、
前記層間絶縁膜５０の接続孔５１を通して、配線５２（
ビット線）が接続されている。なお、前記実施例■と同
様に、第１の配線５２でワード線を構成し、前記第２の
配線５７でビット線を構成しても良い。A pair of n-type semiconductor regions 22 constituting the source region and the train region are located on the main surface of the p''-type well region 7 of the first active region, respectively, on the floating gate 1 and the electrode 30 and the gate electrode 30. One of the n-type semiconductor regions 22 constituting the source and drain regions of the selection MISFETQs is provided on the side of the selection MISFETQs.
The wiring 52 (
bit line) is connected. Note that, similarly to the embodiment (2), the first wiring 52 may constitute a word line, and the second wiring 57 may constitute a bit line.
前記電界効果型トランジスタＱ，のソース領域及びドレ
イン領域を構成する一対のｎ型半導体領域２２の一方と
、前記メモリセル選択用ＭＩＳＦＥＴ Ｑ ｓのソース
領域及びドレイン領域を構成する一対のｎ型半導体領域
２２の他方とは、一体に構成されている。この一体に構
成されたｎ型半導体領域２２は、前記書き込み用半導体
領域２２ｂとして使用される。One of the pair of n-type semiconductor regions 22 constituting the source region and drain region of the field effect transistor Q, and a pair of n-type semiconductor regions constituting the source region and drain region of the memory cell selection MISFET Qs. 22 is integrally constructed. This integrated n-type semiconductor region 22 is used as the writing semiconductor region 22b.
前記第１のゲートＩＩＡ縁１１１ｉ２５の膜厚は例えば
２０乃至５ ０ ［ｎｍ］程度、前記トンネル絶縁膜２
７の膜厚は例えば１ ０ ［ｎｍ］程度であり、前記ゲ
ート絶縁膜４０の膜厚は例えば１５乃至２ ５ ［ｎｍ
ｌ程度である。The film thickness of the first gate IIA edge 111i25 is, for example, about 20 to 50 nm, and the tunnel insulating film 2
The film thickness of the gate insulating film 40 is, for example, about 1 0 [nm], and the film thickness of the gate insulating film 40 is, for example, 15 to 2 5 [nm].
It is about l.
また、前記トンネル絶縁膜２７は、前記ゲート絶縁膜４
０よりも厚く構成しても良い。これは、前記１一ンネル
絶縁膜２７を薄くすると、前記フローティングゲート電
極３０からのリークが問題となり、前記Ｅ Ｅ Ｐ Ｒ
ＯＭのメモリセルのデータ保持特性が悪くなるのを低減
するためである。また、前記ＥＥＰＲＯＭのメモリセル
への情報の書き込み、消去を繰り返すと、前記トンネル
絶縁膜２７中に電荷が１・ラップされるため、前記電界
効果型１・ランジスタＱＦの特性が悪化するのを低減す
るためである。Further, the tunnel insulating film 27 includes the gate insulating film 4
It may be configured to be thicker than 0. This is because when the 11-channel insulating film 27 is made thinner, leakage from the floating gate electrode 30 becomes a problem, and the EEP R
This is to reduce deterioration of the data retention characteristics of the OM memory cells. Furthermore, when information is repeatedly written and erased in the memory cell of the EEPROM, charges are wrapped in the tunnel insulating film 27, thereby reducing deterioration of the characteristics of the field effect transistor QF. This is to do so.
一方、前記低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱＬＮは、湘
動電圧が低いため、前記ゲート絶縁膜４０中に電荷がト
ラップされることは少ないので、前述したように、前記
トンネル絶縁膜２７よりもゲート絶縁膜４０の膜厚を薄
くしても良い。なお、これらの作用は、前記実施例Ｖの
電界効果型トランジスタＱヨについても同様である。On the other hand, since the low breakdown voltage M I S F E TQLN has a low floating voltage, charges are less likely to be trapped in the gate insulating film 40. The thickness of the insulating film 40 may be made thinner. It should be noted that these effects are the same for the field effect transistor Q of the embodiment V described above.
次に、本実施例■の半導体集積回路装置の製造方法を、
第１１Ａ図及び第１−１Ｂ図（工程の一部を示す要部断
面図）を用いて説明する。Next, the method for manufacturing the semiconductor integrated circuit device of Example 2 will be described as follows.
This will be explained using FIG. 11A and FIG. 1-1B (a cross-sectional view of a main part showing a part of the process).
まず、前記ｐ一型半導体基板１の主面に、ｎ′型ウェル
領域５、Ｐ一型ウェル領域７、ｐ゛型半導体領域１０及
び素子間分離絶縁膜１５の夫々を形成する。First, on the main surface of the p-type semiconductor substrate 1, an n'-type well region 5, a p-type well region 7, a p-type semiconductor region 10, and an element isolation insulating film 15 are formed.
欣に、前記ｐ一型半導体基板１の主面に、図示しない酸
化珪素膜を形成する。Specifically, a silicon oxide film (not shown) is formed on the main surface of the p-type semiconductor substrate 1.
次に、前記酸化珪素膜上に、図示しないフオトレジス１
・膜を形成する。この後、このフォトレジスト膜をフォ
トリソグラフィ技術でパターンニングし、前記ｎ型半導
体領域２２を形成する領域以外の領域を、このフォトレ
ジスト膜で覆う。Next, a photoresist 1 (not shown) is placed on the silicon oxide film.
・Form a film. Thereafter, this photoresist film is patterned using a photolithography technique, and areas other than the area where the n-type semiconductor region 22 is to be formed are covered with this photoresist film.
次に、前記図示しないフォトレジスト膜をマスクとする
イオン打ち込みで、前記ｐ゜型半導体基板１の主面に、
不純物２２を導入する。この後、前記フォトレジスト膜
を除去する。この後、前記ｐ一型半導体基板１の主面全
面をエッチングし、前記図示しない酸化珪素膜を除去す
る。なお、前記不純物２２は比較的高濃度に導入するの
で、前記ｐ一型半導体基板１の主面部に欠陥が発生する
。そこで、この欠陥を回復するために、前記不純物２２
を導入した後で、８００乃至１０００［゜Ｃ］程度の熱
処理−７５を行なって、前記欠陥を回復することが望ましい。Next, ion implantation is performed using the photoresist film (not shown) as a mask into the main surface of the p° type semiconductor substrate 1.
Impurity 22 is introduced. After that, the photoresist film is removed. Thereafter, the entire main surface of the p-type semiconductor substrate 1 is etched to remove the silicon oxide film (not shown). Note that since the impurity 22 is introduced at a relatively high concentration, defects occur in the main surface portion of the p-type semiconductor substrate 1. Therefore, in order to recover this defect, the impurity 22
It is desirable to perform heat treatment at about 800 to 1000 [°C] -75 after introducing the above-mentioned defects to recover the defects.
この熱処理を行なうことによって、この後の工程で形成
されるトンネル絶縁膜（２７）及び第２のゲート絶縁膜
（２７ａ）の膜質を向上することができる。By performing this heat treatment, it is possible to improve the film quality of the tunnel insulating film (27) and the second gate insulating film (27a) that will be formed in subsequent steps.
次に、前記ｐ一型半導体基板１の主面に、前記電界効果
型トランジスタＱＦ及び選択用Ｍ Ｉ Ｓ Ｆ ＥＴ
Ｑ ｓのゲート＃！縁膜２５を形成する。この工程で、
前記ｎ型半導体領域２２が形成される。Next, on the main surface of the p-type semiconductor substrate 1, the field effect transistor QF and the selection MISFET
Q s gate #! A lamina 25 is formed. In this process,
The n-type semiconductor region 22 is formed.
次に、前記ｐ”型半導体基板１の主面を選択的にエッチ
ングし、前記１・ンネル絶縁膜２７及び第２のゲート絶
縁膜２７ａを形成する領域のｐ一型半導体基板１の主面
を露出する。この後、熱酸化を行ない、第１１Ｂ図に示
すように、前記１・ンネル絶縁１ｔ！Ａ２７及びゲート
絶縁膜２７ａを形成する。なお、前記エッチング工程で
フォトレジスト膜を使用する場合、このフォトレジスト
膜を除去した後で、基板全面に熱酸化膜を形成、除去す
ることにより、前記フォトレジスト膜中から前記ｐ一型
半導体基板１の主面全面に付着した不純物を除去するこ
とができる。Next, the main surface of the p'' type semiconductor substrate 1 is selectively etched to remove the main surface of the p1 type semiconductor substrate 1 in the region where the 1-channel insulating film 27 and the second gate insulating film 27a are to be formed. After that, thermal oxidation is performed to form the 1-channel insulation 1t!A27 and the gate insulation film 27a, as shown in FIG. 11B.If a photoresist film is used in the etching process, After removing this photoresist film, by forming and removing a thermal oxide film on the entire surface of the substrate, impurities attached to the entire main surface of the p-type semiconductor substrate 1 can be removed from the photoresist film. can.
この工程によれば、この後の工程で形成されるトンネル
絶縁膜（２７）及び第２のゲート絶縁膜（２７ａ）が前
記フォ１・レジスト膜中の不純物で汚染されることを低
減し、前記トンネル絶縁膜（２７）及び第２のゲート，
ｔ［ｉ膜（２７ａ）の膜質を向上することができる。According to this step, the tunnel insulating film (27) and the second gate insulating film (27a) to be formed in the subsequent step are reduced from being contaminated with impurities in the photoresist film, and tunnel insulating film (27) and second gate,
The film quality of the t[i film (27a) can be improved.
この後、前記第１層目の導電膜を堆積する工程以後を、
前記実施例■と同様に行なう。なお、本実施例■では、
前記電界効果型トランジスタ Ｑ，及び選択用Ｍ 工Ｓ
Ｆ Ｅ Ｔ Ｑ ｓのソース領域とドレイン領域を前
記ｎ型半導体領域２２で構成しているので、前記ｎ゛型
半導体領域４８を形成する工程では、前記電界効果型ト
ランジスタＱ，及び選択用ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｓ
を形成する領域に前記ｎ゛型半導体領域４８を形成しな
くても良い。以」二の工程により、前記第１０図に示す
本実施例■の半導体集積回路装置は完成する。After this, the steps after the step of depositing the first layer of conductive film are as follows:
The procedure is carried out in the same manner as in Example ①. In addition, in this example ■,
The field effect transistor Q, and the selection M S
Since the source region and drain region of the FET Qs are formed by the n-type semiconductor region 22, in the step of forming the n-type semiconductor region 48, the field effect transistor Q and the selection MIS F E T Q s
It is not necessary to form the n'-type semiconductor region 48 in the region where the n-type semiconductor region 48 is formed. Through the following two steps, the semiconductor integrated circuit device of the present embodiment (2) shown in FIG. 10 is completed.
以上の説明から分かるように、本実施例■によれば、前
記実施例Ｖと同様の効果を得ることがてきる。As can be seen from the above description, according to the present embodiment (2), the same effects as in the above-mentioned embodiment V can be obtained.
また、前記低耐圧Ｍ 工Ｓ Ｆ Ｅ Ｔ Ｑ ＬＮのゲ
ート維縁膜４０を低温の熱酸化工程で形成しているので
、前記電界効果型トランジスタＱ，のＩ・ンネル絶総膜
２７及び第２のゲート絶縁膜２７ａの膜質が、前記ゲー
ト絶縁膜４０を形成する熱酸化工程で劣化することを低
減し、このトンネル絶縁膜２７及び第２のゲート絶縁膜
２７ａの膜質を向上することができる。Furthermore, since the gate fiber film 40 of the low-voltage transistor QLN is formed by a low-temperature thermal oxidation process, the I/N channel insulation film 27 of the field effect transistor Q and the second Deterioration of the film quality of the gate insulating film 27a during the thermal oxidation process for forming the gate insulating film 40 can be reduced, and the film quality of the tunnel insulating film 27 and the second gate insulating film 27a can be improved.
［実施例■］本発明の実施例■の半導体隼積回路装置の概略構成を、
第１２図（要部断面図）を用いて説明する。[Example ■] The schematic configuration of a semiconductor integrated circuit device according to Example ■ of the present invention is as follows.
This will be explained using FIG. 12 (a sectional view of main parts).
第１２図に示すように、本施例■の半導体集難回路装置
は、前記実施例■の半導体集積回路装置において、前記
電界効果型トランジスタＱｐのフローティングゲート電
極３０を、第２層目の導電膜４５で構成し、前記第１の
ゲート絶縁膜及び１−ンネル＃！縁膜をゲート絶縁膜４
０で構成し、前記第２のゲート絶縁膜をゲート絶縁膜４
０ｂで構成したものである。このゲート絶縁膜４０ｂは
、前記ゲート絶縁膜４０と同一工程で形成した酸化珪素
膜で構成されている。As shown in FIG. 12, in the semiconductor integrated circuit device of the present embodiment (2), in the semiconductor integrated circuit device of the embodiment (2), the floating gate electrode 30 of the field effect transistor Qp is connected to the second conductive layer. The film 45 includes the first gate insulating film and the 1-channel #! Gate insulating film 4
0, and the second gate insulating film is a gate insulating film 4.
0b. This gate insulating film 40b is composed of a silicon oxide film formed in the same process as the gate insulating film 40.
次に、本実施例■の半導体集積回路装置の製造方法を簡
単に説明する。Next, a method for manufacturing the semiconductor integrated circuit device of Example 2 will be briefly described.
まず、前記ゲート電極３０を形成する工程までを前記実
施例■と同様に行なう。この後、前記ゲート電極３０を
マスクとして、ゲート絶縁膜２５を除去する。First, the steps up to the step of forming the gate electrode 30 are performed in the same manner as in Example 2 above. Thereafter, the gate insulating film 25 is removed using the gate electrode 30 as a mask.
次に、前記ｐ一型半導体基板１の主面を熱酸化し、前記
電界効果型１・ランジスタＱ，の第１のゲート絶縁膜４
０、Ｉ・ンネル絶縁膜４０及び第２のゲート絶縁膜４０
ａ、並びに前記低耐圧Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｌ
Ｎのゲート絶縁膜４０を形成する。この後、前記ゲート
電極４５を工成する工程以後を前記実施例■と同様に行
なうことより、前記第１２図に示す本実施例■の半導体
集積回路装置は完成する。Next, the main surface of the p-type semiconductor substrate 1 is thermally oxidized, and the first gate insulating film 4 of the field effect type transistor Q is formed.
0, I/channel insulating film 40 and second gate insulating film 40
a, and the low withstand voltage M I S F E T Q L
A gate insulating film 40 of N is formed. Thereafter, the steps after forming the gate electrode 45 are carried out in the same manner as in the embodiment (2), thereby completing the semiconductor integrated circuit device of the present embodiment (2) shown in FIG. 12.
以上の説明から分かるように、本実施例■によれば、前
記実施例■と同様の効果を得ることができる。As can be seen from the above description, according to the present embodiment (2), the same effects as in the above-mentioned embodiment (2) can be obtained.
また、前記１・ンネル絶縁膜４０を、前記低耐圧ＭＩ
Ｓ Ｆ Ｅ Ｔ ＱＬＮ及びＱ ＬＰのゲート絶縁膜４
０を形成する工程と同一工程で形成しているので、前記
実施例■のトンネル絶縁膜２７の形成領域をエツチン一
７９グする工程及びトンネル絶縁膜２７を形成する工程に相
当する分、工程を低減することができる。Further, the 1-channel insulating film 40 is connected to the low breakdown voltage MI
S F E T QLN and Q LP gate insulating film 4
Since it is formed in the same step as forming the tunnel insulating film 27, the number of steps corresponding to the step of etching the formation region of the tunnel insulating film 27 and the step of forming the tunnel insulating film 27 in Example 2 is reduced. can be reduced.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る暉動電圧が異なるＭＩ ＳＦＥＴまたはＭＩＳ型容量を
有する半導体集積回路装置の製造方法において、前記Ｍ
ＩＳＦＥＴのゲート絶縁膜またはＭＩＳ型容量の電荷蓄
積用絶縁膜の膜質を向上することができる。To briefly explain the effects obtained by a typical invention among the inventions disclosed in this application, in the method of manufacturing a semiconductor integrated circuit device having MI SFET or MIS type capacitors with different perturbation voltages as follows, Said M
The film quality of the gate insulating film of the ISFET or the charge storage insulating film of the MIS type capacitor can be improved.
また、前記半導体集積回路装置の製造方法において、前
記ＭＩＳＦＥＴのゲート絶縁膜またはＭＩＳ型容量の電
荷蓄積用絶縁膜の膜質を向上すると共に、製造工程を低
減することができる。Further, in the method for manufacturing a semiconductor integrated circuit device, the film quality of the gate insulating film of the MISFET or the charge storage insulating film of the MIS type capacitor can be improved and the number of manufacturing steps can be reduced.
また、暉動電圧が異なるＭＩ ＳＦＥＴまたはＭＩＳ型
容量を有する半導体集積回路装置において、熱酸化工程
を低温化ずることができる。Furthermore, in a semiconductor integrated circuit device having MISFETs or MIS type capacitors having different dynamic voltages, the thermal oxidation process can be performed at a lower temperature.
また，前記半導体集積回路装置において、素子の特性を
向上することができる。Further, in the semiconductor integrated circuit device, the characteristics of the element can be improved.
第１図は、本発明の実施例Ｉの半導体集積回路装置の要
部断面図、第２Ａ図乃至第２Ｅ図は、前記半導体集積回路装置を、
製造工程毎に示す要部断面図、第３図は、本発明の実施
例■の半導体集積回路装置の製造工程の一部を示す要部
断面図、第４図は、本発明の実施例■の半導体隼積回路
装置の製造工程の一部を示す要部断面図、第５図は、本
発明の実施例■の半導体集積回路装置の概略構成を示す
要部断面図、ε第６Ａ図乃至第６＠図は、前記半導体隻積回路装置を製
造工程の一部を示す要部断面図、第７図は、本発明の実
施例■の半導体集積回路装置の概略構成を示す要部断面
図、第８Ａ図乃至第８Ｂ図は、前記半導体集積回路装置の製
造工程の一部を示す要部断面図、第９図は、本発明の実
施例■の半導体集積回路装置の概略構成を示す要部断面
図、第１０図は、本発明の実施例■の半導体集積回路装置の
概略構成を示す要部断面図、第１１Ａ図及び第１ １． Ｂ図は、前記半導体集積回
路装置の製造工程の一部を示す要部断面図、第１２図は
、本発明の実施例■の半導体集積回路装置の概略構成を
示す要部断面図第１３Ａ図乃至第１３Ｄ図は、従来技術の問題点を説明
するための製造工程毎に示す要部断面図である。図中、１・・・ｐ一型半導体基板、５・・ｎ一型ウェル
領域、７・・・ｐ一型ウェル領域、１０．４９・・・ｐ
゜型半導体領域、１５・・・素子間分離絶縁膜、２５．
４０・・・ゲート絶縁膜、３０．４５・・ゲート電極、
４６・・絶縁膜、４８・・・ｎ゛型半導体領域、５０・
・層間絶縁膜、５１・・・接続孔、５２配線、６０・・
・表面保護膜である。FIG. 1 is a sectional view of a main part of a semiconductor integrated circuit device according to Embodiment I of the present invention, and FIGS. 2A to 2E show the semiconductor integrated circuit device,
FIG. 3 is a cross-sectional view of a main part showing a part of the manufacturing process of a semiconductor integrated circuit device according to the embodiment (2) of the present invention, and FIG. FIG. 5 is a cross-sectional view of a main part showing a part of the manufacturing process of a semiconductor integrated circuit device according to Embodiment 2 of the present invention, ε FIG. 6A to FIG. FIG. 6 is a cross-sectional view of a main part showing a part of the manufacturing process of the semiconductor integrated circuit device, and FIG. 7 is a cross-sectional view of a main part showing a schematic configuration of a semiconductor integrated circuit device according to embodiment (2) of the present invention. 8A to 8B are main part sectional views showing a part of the manufacturing process of the semiconductor integrated circuit device, and FIG. 9 is a main part showing the schematic structure of the semiconductor integrated circuit device of Embodiment 2 of the present invention. FIG. 10 is a cross-sectional view of a main part showing a schematic configuration of a semiconductor integrated circuit device according to embodiment (2) of the present invention, FIG. 11A, and FIG. 11. FIG. 12 is a cross-sectional view of a main part showing a part of the manufacturing process of the semiconductor integrated circuit device, and FIG. 13A is a cross-sectional view of a main part showing a schematic configuration of a semiconductor integrated circuit device according to the embodiment (2) of the present invention. FIGS. 13D to 13D are sectional views of main parts showing each manufacturing process to explain problems of the conventional technology. In the figure, 1...p type semiconductor substrate, 5...n type well region, 7...p type well region, 10.49...p
°-type semiconductor region, 15... element isolation insulating film, 25.
40... Gate insulating film, 30.45... Gate electrode,
46... Insulating film, 48... n-type semiconductor region, 50...
・Interlayer insulating film, 51... connection hole, 52 wiring, 60...
・It is a surface protective film.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010306AJPH03214777A (en) | 1990-01-19 | 1990-01-19 | Semiconductor integrated circuit device and manufacture thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010306AJPH03214777A (en) | 1990-01-19 | 1990-01-19 | Semiconductor integrated circuit device and manufacture thereof |
| Publication Number | Publication Date |
|---|---|
| JPH03214777Atrue JPH03214777A (en) | 1991-09-19 |
| Application Number | Title | Priority Date | Filing Date |
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| JP2010306APendingJPH03214777A (en) | 1990-01-19 | 1990-01-19 | Semiconductor integrated circuit device and manufacture thereof |
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| JP (1) | JPH03214777A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2004084314A1 (en)* | 2003-03-19 | 2004-09-30 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5545577A (en)* | 1992-04-30 | 1996-08-13 | Fuji Electric Co., Ltd. | Method of producing a semiconductor device having two MIS transistor circuits |
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