JPH03207079A - Dynamic ram - Google Patents

Abstract

PURPOSE:To amplify high data at high speed and to shorten access time by providing an (n) channel transistor to separate paired select bit lines and a sense amplifier, and a dummy (n) channel transistor equipped with the same parasitic coupling capacitance. CONSTITUTION:When the data of a memory cell A are read out, a gate signal TG1 is ended and non-selected paired bit lines BL are separated from the sense amplifier. After the fine differential signals of the paired bit lines BL are transmitted to N1 and N2 points, a gate signal TG0 is ended and (n) channel transistors 100 and 101 are cut off. Then, the select bit line is separated from the sense amplifier. Simultaneously, the signal TG0 is activated and dummy (n) channel transistors 200 and 201 are turned ON. Thus, the potential of a sense signal is prevented from being lowered by the parasitic coupling capacitance of the transistors 100 and 101, the high data can be amplified at high speed and the access time is shortened.

Description

Translated fromJapanese

【発明の詳細な説明】〔産業上の利用分野〕この発明はダイナミックＲＡＭに関し、特にそのデータ
のセンス方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a dynamic RAM, and particularly to a data sensing method thereof.

〔従来の技術〕[Conventional technology]

第３図は従来のセンスアンプ、メモリ七ルアレイ構成を
示すダイナミックＲＯＭの回路図である０図はｎチャン
ネルトランジスタ（５）　、キャパシタ（６）より或る
メモリ七ル▲、ｐチャンネルトランジスタ（１）　（２
）　ＱＯ　＃　ｎチャンネμトランジスタ（３）　（４
）　１９＋より或るセンスアンプ、ビット線のデータを
工／Ｏ　＠に伝えるｎチャンネルトランジスタ（７）　
（８）　，　Ｔ　Ｇ　ｏをゲート信号とするｎチャンネ
〃トランジスタ（１００）　，　（ｌＯ１）、ＴＧ１を
ゲート信号とするｎチャンネルトランジスタ（１０２）
　ｌ　（ｌω）で構或されている。Figure 3 is a circuit diagram of a dynamic ROM showing a conventional sense amplifier and memory array configuration. (2
) QO # n-channel μ transistor (3) (4
) An n-channel transistor (7) that transmits the data of a certain sense amplifier and bit line from 19+ to
(8) , N-channel transistor (100) with TGo as the gate signal, (lO1), n-channel transistor (102) with TG1 as the gate signal
l (lω).

な＄＞、ＷＬぱメモリセ／ｌ／Ａへのデータの書き込み
、メモリ七〃▲からのデータの読み出しを制御するワー
ド線、ＢＬ，丁〕はビット線対、ＹＦｉコラムアドレス
信号、Ｉ／Ｏ，Ｉ／Ｏ　　はデータ入出力線対、Ｓｏ，
　Ｓ０はセンスアンプ駆動信号である。The word lines that control the writing of data to the WL memory cell/l/A and the reading of data from the memory ▲, BL, D] are bit line pairs, YFi column address signals, I/O, I/O is a data input/output line pair, So,
S0 is a sense amplifier drive signal.

第４図は第３図の各信号のタイミングチャートである。FIG. 4 is a timing chart of each signal in FIG. 3.

　なお、図はメモリ七ル▲からＨｉｇｈデータ読み出し
の場合である。Note that the figure shows the case of reading High data from memory 7 ▲.

次に、従来のセンスアンプ、メモリセルアレイ＊ａにか
けるメモリセル内データの読み出し動作について説明す
る。メモリセＡ／Ａのデータを読み出す場合、まずゲー
ト信号Ｔ　Ｇ１を立ち下げて、トランジスタ（１０２）
　，　（１ｏ３）　　をカットオフすることにより、非
選択のビット線対ＢＬ，ＥＬをセンスアンプから切う離
す。そして、メモリセｌｖＡのワード＃ＷＬを立ち上げ
る。ビット線対ＢＬ，丁１ぱ１２　ｖ６　６　（　ｖｏ。は電源電圧）にプリチャージ
されていて、メモリセ／ｌ／ＡのデータがＨｉｇｈの場
合にはＢＬの電位＃ｆ；ｇ▼。０より数百ｍＶ上がｂ％
ＬＯＷＯ場１　　　　＋合には数百ｍＶ下がる。ＢＴＪ（−ｌｖｃ０一数百ｍＶ
），丁Ｌ（−Ｔｏｏ）の微小差信号がＮｌ，Ｎ！に伝２わった後、ゲート信号ＴＧ０を立ち下げ、トランジスタ
（１００）　（１０１）をカットオフして選択ビット線
対を切り離す。Next, a reading operation of data in a memory cell applied to the conventional sense amplifier and memory cell array *a will be described. When reading data from memory cell A/A, first lower the gate signal TG1, and then the transistor (102)
, (1o3), the unselected bit line pair BL, EL is separated from the sense amplifier. Then, word #WL of memory cell lvA is raised. If the bit line pair BL, 1, 2, and 6 (vo. is the power supply voltage) is precharged, and the data of the memory cell /l/A is High, the potential of BL is #f;g▼. Several hundred mV above 0 is b%
In the case of LOWO field 1 +, it drops by several hundred mV. BTJ (-lvc0 - several hundred mV
), the minute difference signal of Ding L (-Too) is Nl, N! After the signal is transmitted to 2, the gate signal TG0 is lowered, transistors (100) and (101) are cut off, and the selected bit line pair is separated.

ここで、駆動信号８。，Ｓ０の活性化によりセンスアン
プを動作させて、Ｎｌ，Ｎ２の電位をＯｖ，電源電圧ま
で増幅して、！信号の立ち上がりにようオンしたトラン
ジスタ（７）　（８）を介して、データは工／０　線対
に伝わる。Here, the drive signal 8. , S0 is activated to operate the sense amplifier, and the potentials of Nl and N2 are amplified to Ov, the power supply voltage, and! Data is transmitted to the line pair 0/0 through transistors (7) and 8, which are turned on at the rising edge of the signal.

このように、従来のセンス方式はセンス時にビット線対
を切り離すことにより、センスの際の容量をＮｌ，Ｎ２
点の微小容量だけに減らしている。In this way, the conventional sensing method reduces the capacitance during sensing to Nl, N2 by separating the bit line pair during sensing.
The capacitance is reduced to a minute point.

こうすることによう高速のセンス動作、つまりアクセス
時間が短縮される。This allows for faster sensing operations, ie, shorter access times.

しかし、選択ビット線切り離しのためゲート信ｆＴＧｏ
（ＴＧ１）を立ち下げる際、トランジスタ（１００）　
（１０１）　、又はトランジス／　（１０２）　（１０
３）　Ｏ寄生結合容量によりＮｌ，Ｎ２点の電位も下が
るという不具合がある。センス信号電位の低下はＨｉｇ
ｈデータ増幅時の大きなロスとなり、アクセス時間短縮
の大きな妨げになる。However, due to disconnection of the selected bit line, the gate signal fTGo
When turning down (TG1), transistor (100)
(101) or transistor/ (102) (10
3) There is a problem that the potentials at the Nl and N2 points also drop due to the O parasitic coupling capacitance. The drop in sense signal potential is High
This results in a large loss during data amplification, and becomes a major hindrance to shortening access time.

〔発明が解決しようとするｗｌＩ１〕従来のセンスアンプ、メモリセルアレイ構或にかけるセ
ンス方式では、センス時の負荷容量削減のためビット線
対とセンスアンプを切り離す際、切り離すためのトラン
ス７アゲートトランジスタに印加するクロックによる寄
生結合容量でセンス信号電圧が減少するという問題点が
あった。[WlI1 to be solved by the invention] In the conventional sense amplifier and memory cell array structure, when separating the bit line pair and the sense amplifier in order to reduce the load capacitance during sensing, a transformer 7 agate transistor is used for separating the bit line pair and the sense amplifier. There is a problem in that the sense signal voltage decreases due to parasitic coupling capacitance due to the applied clock.

この発明は上記のような問題点を解消するためになされ
たもので、センス信号電位の低下を妨げるとともにアク
セス時間の短縮化を図ったダイナミックＲＡＭを得るこ
とを目的とする。The present invention was made to solve the above-mentioned problems, and an object thereof is to obtain a dynamic RAM that prevents the sense signal potential from decreasing and shortens the access time.

（ｍｌ！を解決するための手段〕この発明に係るダイナミックＲＡＭは、センスアンプと
ビット繰対を切り離すトランス７アゲートトランジスタ
に加えて、このトランス７７ゲートトランジスタと同じ
寄生結合容置を持つ夕゜ミーｎチャンネルトランジスタ
をセンスアンプの両側に設けたものである。(Means for solving ml!) The dynamic RAM according to the present invention has, in addition to a transformer 7 agate transistor that separates a sense amplifier and a bit pair, a transformer 7 agate transistor that has the same parasitic coupling capacity as this transformer 77 gate transistor. N-channel transistors are provided on both sides of a sense amplifier.

〔作用〕[Effect]

この発明にレけるダイナ文ツクＲＡＭは、ダミーｎチャ
ンネρトランジスタを設けることによってアクセスタイ
ムの短縮化を図ることができる０〔実施例〕以下、この発明の一実施例を図について説明する。第１
図はこの発明のセンスアンプ、メモリセルアレイ構成を
示すダイナミックＲＡ一の回路図である。図に訃いて、
ｎチャンネμトランジスタ（５）、キャパシタ（６）よ
り或るメモリセｌｖＡ１　ｐチャンネルトランジスタ（
１）　（２）α０，　ｎチャンネルトランジスタ（３）
　（４）　＋９１より戒る七冫スアンプ、ビット線Ｂｔ
，ＵＹのデータをＩ／Ｏ線に伝えるｎチャンネルトラン
ジスＪ（７１（Ｍｌ−　　ＴＧ，　ｔ−ゲート信臀μす
るｎチャンネルトランジスタ（１００）　，　（１０１
）、ＴＧｊをゲー｝信−１ｎ：するｎチャンネルトフン
ジスタ（ｌＯ２）（ｌ０３）ＴＧ０の逆相、『ラをゲー
ト信号とするダミーｈチャンネルト１ンジスｐ　（２０
０）　（２０１）、Ｔ（ｈノ逆相、ＴＴ１をゲート信号
とするダｉ　一ｎチャンネルトランジスタ（ｇｏｇ）　
（２ｏ３）で構或されている。そしてｎチャンネμトツ
ンジスタ（１００）　（１Ｄｌ）　（１０２）　（１０
３）　（２００）（ｇｏユ）　（ｇｏ２）　（２０３）
の寄生結合容量はまったく同じである。The dynamic RAM according to the present invention can shorten the access time by providing a dummy n-channel ρ transistor. [Embodiment] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. 1st
The figure is a circuit diagram of a dynamic RA 1 showing the sense amplifier and memory cell array configuration of the present invention. I died in the figure,
A certain memory cell lvA1 p-channel transistor (
1) (2) α0, n-channel transistor (3)
(4) +91 to warn the seven power amplifiers, bit line Bt
, UY to the I/O line.
), TGj as the gate signal -1n: n-channel tongistor (lO2) (l03), negative phase of TG0, dummy h-channel tongistor (lO2) (l03) with TGj as gate signal (20
0) (201), T (h negative phase, 1 n-channel transistor (gog) with TT1 as the gate signal
(2o3). and n-channel μtotunster (100) (1Dl) (102) (10
3) (200) (goyu) (go2) (203)
The parasitic coupling capacitance of is exactly the same.

な＞，ｗｂはメモリセ／ｋＡへのデータの書き込み、メ
モリ七μ▲からのデータの読み出しを制御するワード線
、ＢＬ，ｌ工はビット線対、Ｙはコラムアドレス信号、
工／　ｏ　ｐ工／０はデータ入出力線対％　ＳＯ　ｌ　
モはセンスアンプ駆動信号である。, wb is a word line that controls writing of data to memory cell/kA and reading of data from memory 7μ▲, BL and l are bit line pairs, Y is a column address signal,
Engineering/op Engineering/0 is data input/output line pair % SO l
Mo is a sense amplifier drive signal.

第２図は第１図の各信号のタイミングチャートである。FIG. 2 is a timing chart of each signal in FIG. 1.

なお、第２図はメモリセｆｉ／ＡからのＨｏｇｈデータ
読み出しの場合である。Note that FIG. 2 shows the case of reading Hogh data from the memory cell fi/A.

次に動作について説明する。Next, the operation will be explained.

メモリ七Ａ／Ａのデータを読み出す場合には、ゲート履
昼甲ｎ４わ宜ｔＴＬイ１非遁炉のビット鎗粉１Ｌ，Ｂｌ
，をセンスアンプから切り離し、ビット線対ＢＬ，Ｔ′
Ｌの微小差信号がＮ１，ｌｉ２点に伝わった後、ゲート
信号ＴＯ。を立ち下げ、ｎチャンネルトランジスタ（１
００）　，　（１０エ）をカットオフして選択ビット線
とセンスアンプを切り離し、それと同時にゲート信号Ｔ
Ｇ，を立ち上げてダ竃一ｎチャンネルトフンジスタ（！
！００）　（！！０１）をオンさせる０こうすることに
より、トランジスタ（１００）　（ｍ１）の寄生結合容
量によるセンス信号電位の低下が妨げられ、Ｈｉｇｈデ
ータが高速に増幅でき、アクセス時間が短縮化される。When reading the data in memory 7A/A, use the bits of the gate 1L and BL of the non-release furnace.
, are separated from the sense amplifier, and the bit line pair BL, T'
After the L minute difference signal is transmitted to the N1 and li2 points, the gate signal TO is transmitted. is turned off, and the n-channel transistor (1
00), (10e) to disconnect the selected bit line and the sense amplifier, and at the same time cut off the gate signal T.
Launched G, and became a fan on the N channel (!
! 00) Turn on (!!01) 0 By doing this, the drop in the sense signal potential due to the parasitic coupling capacitance of the transistor (100) (m1) is prevented, high data can be amplified at high speed, and the access time is shortened. be done.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明によれば、選択ビット線対とセン
スアンプを切う離すトランス７アゲートトランジスタと
同じ寄生結合容量を持つダミーｎチャンネルトランジス
タを設けたので、センス信号電位を低下させることなく
高速にセンスアンプにより増幅できるという効果がある
。As described above, according to the present invention, since a dummy n-channel transistor having the same parasitic coupling capacitance as the transformer 7 agate transistor which disconnects and separates the selected bit line pair and the sense amplifier is provided, high speed operation can be achieved without lowering the sense signal potential. This has the effect of being able to be amplified by a sense amplifier.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例によるセンスアンプ、メモ
リセルアレイ構或を示すダイナ文ツクＲＡＭの回路図、
第２図は第１図の各信号のタイミングチャート、第３図
は従来のセンスアンプ、メモリセルアレイ構或を示すタ
イナセツクＲＡＭの回路図、第４図は第３図の各信号の
タイｔングチャートである。図において、（１）（２）ＧＯはセンスアンプを構或す
るｐ，チャンネルト・ランジスタ、（３）　（４）　（
９１はセンスアンプを構或するｎチャンネルトフンジス
タ、（５）（６）ハそれぞれメモリ七μを構或するｎチ
ャンネルトフンジスタ、キャパシタ、（７）（８）はビ
ット線のデータを工／０線に伝えるｌチャンネルトラン
ジスタ、（１００）　，　（１０１）　，　（１０２）
　，　（１０３）はｒｒｆヤンネルトランジスタ、（２
００）　，　（２０ｌ）　，　（２０２）　，　（２０
３）はタミ−ｎチャンネルトランジスタである。なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram of a dynamic RAM showing a sense amplifier and memory cell array structure according to an embodiment of the present invention;
Fig. 2 is a timing chart of each signal in Fig. 1, Fig. 3 is a circuit diagram of a conventional sense amplifier and a timer access RAM showing a memory cell array configuration, and Fig. 4 is a timing chart of each signal in Fig. 3. It is. In the figure, (1) (2) GO are p, channeled transistors constituting the sense amplifier, (3) (4) (
91 is an n-channel fungistor that constitutes a sense amplifier; (5) and (6) are n-channel fungistors and capacitors that each make up 7μ of memory; (7) and (8) are bit line data processors/0. L-channel transistors, (100), (101), (102)
, (103) is an rrf channel transistor, (2
00) , (20l) , (202) , (20
3) is a tammy n-channel transistor. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]２つのビット線対に１つのセンスアンプを設けた構成の
ダイナミックＲＡＭにおいて、前記センスアンプの両側
の各ビット線対に、前記センスアンプとビット線対を切
り離すためのｎチャンネルトランジスタと、このｎチャ
ンネルトランジスタと同じ寄生結合容量を持つダミーｎ
チャンネルトランジスタを設けたことを特徴とするダイ
ナミックＲＡＭ。In a dynamic RAM having a configuration in which one sense amplifier is provided for two bit line pairs, each bit line pair on both sides of the sense amplifier includes an n-channel transistor for isolating the sense amplifier and the bit line pair; Dummy n with the same parasitic coupling capacitance as the transistor
A dynamic RAM characterized by having a channel transistor.