【発明の詳細な説明】〔産業上の利用分野〕この発明は、通信システムのノードや端末におけるプロ
トコル処理に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to protocol processing in nodes and terminals of communication systems.
〔従来の技術）従来の通信システムにおいて、各ノードや端末はノイマ
ン型のＣＰＵを用いてプロトコルの処理を行なっていた
。すなわち１個のＰＤＵ （プロトコルデータユニッ
ト）を構成する複数のサブフィールドのそれぞれに対す
る処理をプログラムの単位とし、この単位毎の処理を逐
次実行してＰＤＩＩを処理する方法が一般的であった。[Prior Art] In a conventional communication system, each node or terminal processes a protocol using a Neumann type CPU. That is, it has been common to process PDII by treating each of a plurality of subfields constituting one PDU (protocol data unit) as a unit of a program, and sequentially executing the processing for each unit.
以下、従来の技術の実現方法を１５０８４７３プロトコ
ルのデータＰＤＵを受信した場合の処理を例にとって説
明する。Hereinafter, a method for implementing the conventional technology will be described using an example of processing when a data PDU of the 1508473 protocol is received.
第４図はＩＳｏ ８４７３におけるデータＰＤＵのフォ
ーマットを示す図であり、図中（ｉｏｏ）はデータＰＤ
ＩＪ 、 （１０１）は固定部、（１０２）はアドレ
ス部、（１０３）はセグメンテーション部、（１０４）
はオプション部、（１０５）はデータ部であり、上記固
定部（１０１）中、（１０１ｉ）はＰＤＵが寿命切れの
ため強制的に破棄されるまでの残り時間を示すライフタ
イム、（１０７）は上記固定部（１０１）〜オプション
部（１０４）の部分に伝送誤りが生じたかどうかを判定
するための情報であるチエツクサム、また上記アドレス
部中（１０８）はデータＰＤＬＩの宛先を示す宛先アド
レスである。上記において、固定部（１０１）とセグメ
ンテーション部（１０３）は固定長、アドレス部（１０
２）とオプション部（１０４）は可変長であり、セグメ
ンテーション部（１０３） とオプション部（１０４
）は存在しない場合もある。Figure 4 is a diagram showing the format of data PDU in ISO 8473.
IJ, (101) is the fixed part, (102) is the address part, (103) is the segmentation part, (104)
is the option part, (105) is the data part, in the fixed part (101), (101i) is the lifetime that indicates the remaining time until the PDU is forcibly discarded due to the end of its life, and (107) is the lifetime. A checksum is information for determining whether a transmission error has occurred in the fixed part (101) to option part (104), and the address part (108) is a destination address indicating the destination of the data PDLI. . In the above, the fixed part (101) and the segmentation part (103) have a fixed length, and the address part (10
2) and the option part (104) have variable lengths, and the segmentation part (103) and the option part (104) have variable lengths.
) may not exist.
従来の技術においては、ノイマン型のＣＰＵを用いてプ
ロトコルを処理していたため、上記固定部（１０１）〜
オン２３２部（１０４）を処理する時各サブフィールド
を逐次的に処理していた。In the conventional technology, a Neumann type CPU was used to process the protocol, so the fixed unit (101) to
When processing the ON 232 part (104), each subfield was processed sequentially.
第５図は従来の技術を用いて第４図に示したデータＰＤ
Ｕの受信処理を行なう時のＣＰＵの動作をバすフローチ
ャートであり、以下図に沿って説明する。図中、ステッ
プ（１２０）において、ＣＰＵは下位からデータＰＤｔ
ｌの受信を通知されこのＰＤＵに苅する受信プロトコル
処理を起動する。まずステップ（１２１）でチエツクサ
ム（１０７）を計算し受信したデータＰＤＵの固定部（
１０１）〜オン２３２部（１０４）において伝送誤りが
発生したかどうか判定する。Figure 5 shows the data PD shown in Figure 4 using the conventional technology.
This is a flowchart showing the operation of the CPU when performing U reception processing, and will be explained below along with the figure. In the figure, in step (120), the CPU receives data PDt from the lower level.
The reception protocol processing is notified of the reception of the PDU and starts the reception protocol processing for this PDU. First, in step (121), the checksum (107) is calculated and the fixed part (
101) to ON 232 (104), it is determined whether a transmission error has occurred.
もしチエツクサムの異常を検出すればステップ（１２６
）へ進んでエラー処理を行なうが、異常がなければステ
ップ（１２２）でアドレス部を参照し宛先アドレス（１
０８）が自局宛か否かを判定する。もし自局宛でなけれ
ばエラー処理（１２６）へ進むが、自局宛なら次のサブ
フィールドを処理するためステップ（１２３）へ進む。If an abnormality in the checksum is detected, step (126)
) and performs error processing, but if there is no abnormality, the address section is referred to in step (122) and the destination address (1
08) is addressed to the local station. If it is not addressed to the local station, the process advances to error processing (126), but if it is addressed to the local station, the process advances to step (123) to process the next subfield.
ステップ（１２３）では固定部（１０１）の内容がプロ
トコル仕様で定められた値の範囲と一致しているか否か
を精査し、もし異常があればエラー処理へ制御を穆すが
、正しければリアセンプル処理（１２４）へ進む。なお
精査処理（１２３）ではライフタイム（１０６）の値か
Ｏに達していないかどうかも判定し、０であればエラー
処理（１２ｉｉ）へ進む。リアセンプル処理（１２４）
では、固定部（１０１）およびセグメンテーション部（
１０３）を参照してデータＰＤＩＩ受信処理から上位プ
ロトコル処理へ渡すべきデータが複数のデータＰＤＩＩ
にまたがるか否かを調べ、もし該データが複数のデータ
ＰＤＩＩから成る時はデータを受信バッファ（２）に留
めておき、複数のデータＰＤＩＩをすべて受信した時点
て上位プロトコル処理へ渡す。第５図では説明を簡単に
するため、受信したデータＰＤＩＩと上位プロトコル処
理へ渡すべきデータが１対１対に対応するケースを示し
ている。In step (123), it is examined whether the contents of the fixed part (101) match the value range defined by the protocol specifications, and if there is an abnormality, control is passed to error processing, but if correct, reassembly is performed. Proceed to processing (124). In addition, in the scrutiny process (123), it is also determined whether the value of the lifetime (106) has not reached O, and if it is 0, the process proceeds to error processing (12ii). Rear assembly processing (124)
Now, the fixed part (101) and the segmentation part (
103), if the data to be passed from the data PDII reception process to the upper protocol process is multiple data PDII
If the data consists of a plurality of data PDIIs, the data is held in the reception buffer (2), and when all the plurality of data PDIIs are received, it is passed to the upper protocol processing. In order to simplify the explanation, FIG. 5 shows a case where the received data PDII and the data to be passed to the upper protocol process correspond one to one.
〔発明が解決しようとする課題）従来の技術によるＰＤＵの処理においては、各サブフィ
ルドの処理が単一のＣＰＵ上で逐次的になされるため、
通信システムのノードや端末の性能を向上させるために
はＣＰＵのクロック周波数を増加させるなどＣＰＵ自体
の処理能力を上げなければならず、単一のＣＰＵにすべ
てのプロトコル処理を実行させている限り性能の向上に
限界があるという問題点があった。[Problems to be Solved by the Invention] In PDU processing according to the conventional technology, each subfield is processed sequentially on a single CPU;
In order to improve the performance of communication system nodes and terminals, it is necessary to increase the processing power of the CPU itself, such as by increasing the CPU clock frequency, and as long as a single CPU executes all protocol processing, the performance will decrease. There was a problem that there was a limit to the improvement.
この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵの処理能力の限界に制約されずに通信
システムのノードや端末の性能を向上させることのでき
るプロトコル並列処理方式を得ることを目的とする。This invention was made to solve the above-mentioned problems, and provides a protocol parallel processing method that can improve the performance of nodes and terminals in communication systems without being constrained by the limits of CPU processing power. The purpose is to
この発明に係るプロトコル処理方式は、データを構成す
る複数のサブフィールドのプロトコル処理を、別々な各
プロセッサに分担させ、複数サブフィールドを同時並列
処理する。In the protocol processing method according to the present invention, protocol processing of a plurality of subfields constituting data is assigned to separate processors, and the plurality of subfields are simultaneously processed in parallel.
この発明においては、プロトコルデータユニットのプロ
トコル処理を、データのサブフィールド毎の処理に分解
し、このサブフィールドのプロトコルの処理を別個のプ
ロセッサ上でそれぞれ実行するので、単一のプロセッサ
上でサブフィールドのプロトコルを逐次的に処理する場
合に比べ高速な処理が可能になる。In this invention, protocol processing of a protocol data unit is broken down into processing for each subfield of data, and the protocol processing of each subfield is executed on a separate processor, so that subfields can be processed on a single processor. This enables faster processing than when processing protocols sequentially.
〔実施例）以下、この発明の一実施例を図について説明する。第１
図はこの発明のプロトコル並列処理方式を実行するハー
ドウェアのブロック図であり、図中（１）は下位プロト
コル受信部、（２）は受信バッファ、（３）はパケット
受信時に各ＣＰＵにサブフィールド毎の処理の起動をか
ける受信分配部、（４）〜（７）は受信パケットの各サ
ブフィールドを処理するｃｐｕ 、（８）は上記各ＣＰ
［Ｉの処理がすべて完了した時さらに上位のプロトコル
処理を起動する受信同期部、（９）は上位プロトコル受
信部、（１０）は上記ＣＰＩＩ （４）〜（７）におけ
る処理のどれかで異常が検出された時上記受信同期部（
８）から制御か分岐されるエラー処理部、（２１）は上
位プロトコル送信部、 （２２）は送信バッファ、（２
３）は上位からのパケット送信要求時に各ＣＰＵにサブ
フィールト毎の処理の起動をかける送信分配部、（２４
）〜（２Ｂ）は送信パケットの各サブフィールドを処理
するＣＰＵ、（２９）は上記各ＣＰＵの処理がすべて完
了した時さらに下位のプロトコル処理を起動する送信同
期部、（３０）は下位プロトコル送信部、（３５）は上
記ＣＰＵ （４）〜（７）および（２４）〜（２８）、
受信バッファ（２）および送信バッファ（２２）、下位
プロトコル受信部（１）、上位プロトコル受信部（Ｑ）
、エラー処理部（１０）、上位プロトコル送信部（２
１）、下位プロトコル送信部（３０）が接続される内部
バスである。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
The figure is a block diagram of hardware that executes the protocol parallel processing method of the present invention. In the figure, (1) is a lower protocol receiving section, (2) is a receiving buffer, and (3) is a subfield for each CPU when receiving a packet. (4) to (7) are CPUs that process each subfield of the received packet; (8) are each of the above CPs;
[Reception synchronization unit that starts higher-level protocol processing when all processing of I is completed, (9) is the upper-level protocol reception unit, (10) is abnormal in one of the processes in CPII (4) to (7) above. When the above reception synchronization section (
Error processing section whose control is branched from 8), (21) is upper protocol transmission section, (22) is transmission buffer, (2
3) is a transmission distribution unit that activates processing for each subfield in each CPU when a packet transmission request is received from a higher level;
) to (2B) are CPUs that process each subfield of a transmission packet, (29) is a transmission synchronization unit that starts lower protocol processing when all the processing of each CPU is completed, and (30) is a lower protocol transmission part, (35) is the above CPU (4) to (7) and (24) to (28),
Receive buffer (2), transmit buffer (22), lower protocol receiver (1), upper protocol receiver (Q)
, error processing section (10), upper protocol transmission section (2
1) is an internal bus to which the lower protocol transmitter (30) is connected.
第２図は本実施例において、ＩＳＯ８４７３のデータＰ
ＤＵの受信処理を行なう時の処理フローを示すフローチ
ャートであり、以下第１図の機能ブロックを参照しつつ
説明する。受信分配部（３）は下位プロトコル受信部（
１）からステップ（４０）で受信バッファ（２）に格納
された受信データＰＤｔｌを受は取るとこのＰＤＩＩの
各サブフィールド毎の受信処理をＣＰＵ （４）〜（７
）へ分配する。この分配により例えばＣＰＵ （４）に
はステップ（４１）のチエツクサム処理が、ｃｐｕ （
５）にはステップ（４２）のアドレス判定処理が、ｃｐ
ｕ ［６）にはステップ（４３）の精査処理が、ＣＰＵ
（７）にはステップ（４４）のリアセンプル処理が割
り当てられ、各ＣＰｔ１ （４）〜（７）は割り当てら
れた処理を並列して実行する。すなわち、チエツクサム
処理（４１）でｃｐｕ （４）は固定部（１０１）〜オ
プション部（１０４）の各フィールド値からチエツクサ
ムを計算してｐＤｕ中のチエツクサム（１０７） と一
致しなければエラーと判定し、ステップ（４２）でＣＰ
Ｕ（５）はデータＰ［ＩＩ中の宛先アドレス（ｔＯａ）
を取り出して自局アドレスと一致しなければ受信したデ
ータＰＤＵの廃棄を要求し、ステップ（４３）でＣＰＵ
（６）は固定部（１０１） ・アドレス部（１０２）
に含まれる各フィールドの値が標準で定められた範囲
内にあるか否かチエツクして正しくなければエラーと判
定するとともにライフタイム（１０８）が０に達してい
るか否かも検査し、ステップ（４４）でＣＰＵ（７）は
固定部（１０１）およびセグメンテーション部（１０３
）を参照してリアセンプル（受信した複数のデータＰＤ
Ｕを１つにまとめて上位へ渡すこと）か必要ならばその
ためにデータ部（１０５）をリアセンプル用のバッファ
に移すなどのリアセンプル処理を行なう。この時ＣＰＵ
（４）〜（７）は処理の必要に応じ内部バス（３５）
を介して受信バッファ（２）内の受信データＰＤＵヘア
クセスする。ｃｐｕ （４）〜（７）は割り当てられた
処理を終えると受信同期部（８）へ完了信号を出す。そ
こで受信同期部（８）はステップ（４５）でｃｐｕ （
４）〜（７）のすべてが処理を終えるのを待つ。さらに
受信同期部（８）はステップ（４６）で各ＣＰＵの処理
結果が正常か異常かを判定し、正常なら上位プロトコル
受信部（９）へ異常ならエラー処理部（ｌＯ）へ制御を
移す。上位プロトコル受信部（９）はステップ（４７）
でデータＰＤＩＩ受信処理からの受信データを受は取り
上位プロトコルを処理するが、エラー処理部（１０）は
ステップ（４８）てｃｐｕ （４）〜（７）が検出した
エラーの種類に応じて受信したデータＰＤＵを廃棄した
りデータＰ圓の送信元へエラーの報告ＰＤＩＩを送信し
たりする。Figure 2 shows the ISO8473 data P in this embodiment.
2 is a flowchart showing a processing flow when performing DU reception processing, and will be described below with reference to the functional blocks of FIG. 1. The reception distribution unit (3) is a lower protocol reception unit (
When the reception data PDtl stored in the reception buffer (2) is received from step 1) to step (40), the reception processing for each subfield of this PDII is performed by the CPUs (4) to (7).
). As a result of this distribution, for example, the checksum processing in step (41) is performed on the CPU (4), and the checksum processing in step (41) is performed on the CPU (4).
5), the address determination process of step (42) is performed by cp
In u [6], the inspection process of step (43) is executed by the CPU.
The reassembly process of step (44) is assigned to (7), and each CPt1 (4) to (7) executes the assigned process in parallel. That is, in the checksum processing (41), the CPU (4) calculates the checksum from each field value of the fixed part (101) to the option part (104), and if it does not match the checksum (107) in the pDu, it is judged as an error. , CP in step (42)
U(5) is the destination address (tOa) in the data P[II
If the received data PDU does not match the address of the own station, a request is made to discard the received data PDU, and in step (43) the CPU
(6) is the fixed part (101) and address part (102)
It is checked whether the value of each field included in the field is within the range defined by the standard, and if it is not, it is determined as an error, and it is also checked whether the lifetime (108) has reached 0, and step (44) ), the CPU (7) operates a fixed part (101) and a segmentation part (103).
) to reassemble (received multiple data PD
If necessary, reassembly processing such as moving the data section (105) to a reassembly buffer is performed. At this time the CPU
(4) to (7) are internal buses (35) as required for processing.
The received data PDU in the receive buffer (2) is accessed via the receive buffer (2). When the CPUs (4) to (7) finish their assigned processing, they issue a completion signal to the reception synchronization unit (8). Therefore, in step (45), the reception synchronization unit (8)
Wait until all of steps 4) to (7) are completed. Furthermore, the reception synchronization unit (8) determines whether the processing result of each CPU is normal or abnormal in step (46), and transfers control to the upper protocol reception unit (9) if normal, and to the error processing unit (IO) if abnormal. The upper protocol receiving unit (9) performs step (47)
At step (48), the error processing unit (10) receives the received data from the data PDII reception process and processes the upper protocol according to the type of error detected by the CPUs (4) to (7). The error report PDII is discarded or the error report PDII is sent to the source of the data PDU.
第３図は本実施例において、ＩＳＯ８４７３におけるデ
ータＰＤＵの送信処理を行なう時の処理フローを示すフ
ローチャートであり、以下第１図を参照しつつ説明する
。送信分配部（２３）はステップ（６０）で上位プロト
コル送信部（２１）から送信バッファ（２２）に格納さ
れた送信データを受は取るとデータＰＤＵの各サブフィ
ールドの設定処理を各ＣＰＵ （２４）〜（２８）へ分
配する。この分配により、例えはＣＰＩＩ（２４）には
ステップ（６１）の固定部設定が、ＣＰ［Ｉ （２５）
にはステップ（６２）のアドレス設定が、ｃｐｕ （２
６）にはステップ（６３）のセグメンテーション部設定
が、ｃｐｕ （２７）にはステップ（６４）のオプショ
ン部設定か、ＣＰＵ （２８）にはステップ（６５）の
データ部設定が割り当てられ、各ＣＰＬＩ （２４）〜
（２８）は割り当てられた処理を並列して実行する。す
なわち、固定部設定（６１）でＣＰＵ （２４）は送信
バッファ（２２）中に固定部として設定すべき値を設定
しくただしチエツクサム（１０７）など他のサブフィー
ルドの設定内容に依存する部分は他のフィールドの設定
が終わるのを待って設定する）、アドレス部設定（６２
）でＣＰ ＩＩ（２５）は上位から要求されたデータの
宛先アドレスと自局のアドレスをそれぞれ宛先アドレス
および発信元アドレスとして設定し、セグメンテーショ
ン部設定（６３）でＣＰＵ （２６）は上位からのデー
タを複数のデータＰＤυに分割して送信するために使用
するセグメンテーション部を設定し、オプション部設定
（６４）でＣＰＩＩ （２７）は送信データＰＤＵに応
じてルート記録など適切なオプション値をオプション部
（１０４）に設定し、データ部設定（６５）でＣＰＵ
（２８）は上位からの送信データをデータ部（１０５）
に設定する。この時各ＣＰＵ （２４）〜（２８）は内
部バス（３５）を介して送信バッファ（２２）内へ各サ
ブフィールドの設定値を書き込む。各ＣＰＵ（２４１〜
（２８）は割り当てられた処理を終えると送信同期部（
２９）へ完了信号を出す。そこで送信同期部（８）はス
テップ（６６）でＣＰＵ （２４）〜（２８）のすべて
が処理を終えるのを待ち、処理が完了すると下位プロト
コル送信部（３０）へ制御を移する。下位プロトコル送
信部（３０）はステップ（６７）でさらに下位のプロト
コルを処理し、最終的には回線へデータＰＤＵを送信す
る。FIG. 3 is a flowchart showing a processing flow when transmitting data PDU in accordance with ISO8473 in this embodiment, and will be described below with reference to FIG. 1. When the transmission distribution unit (23) receives the transmission data stored in the transmission buffer (22) from the upper protocol transmission unit (21) in step (60), it sends the setting processing of each subfield of the data PDU to each CPU (24). ) to (28). By this distribution, for example, the fixed part setting of step (61) is set for CPII (24), and the fixed part setting of step (61) is
The address setting in step (62) is CPU (2
6) is assigned the segmentation section settings of step (63), CPU (27) is assigned the option section settings of step (64), and CPU (28) is assigned the data section settings of step (65). (24)～
(28) executes the assigned processes in parallel. That is, in the fixed part setting (61), the CPU (24) sets the value to be set as the fixed part in the transmission buffer (22).However, parts such as checksum (107) that depend on the settings of other subfields are Wait until the settings for the fields are completed before setting), address section settings (62
), the CP II (25) sets the destination address of the data requested from the higher level and its own address as the destination address and source address, respectively, and the CPU (26) sets the data requested from the higher level as the destination address and source address, respectively. The segmentation part used to divide the data into multiple data PDυ and send them is set, and in the option part setting (64), the CPII (27) sets appropriate option values such as route recording according to the transmission data PDU in the option part (64). 104), and set the data part setting (65) to
(28) is the data section (105) that transmits data from the upper level.
Set to . At this time, each CPU (24) to (28) writes the set value of each subfield into the transmission buffer (22) via the internal bus (35). Each CPU (241~
(28) When the assigned processing is completed, the transmission synchronization unit (
29) sends a completion signal to Therefore, the transmission synchronization section (8) waits for all of the CPUs (24) to (28) to finish their processing in step (66), and when the processing is completed, transfers control to the lower protocol transmission section (30). The lower protocol transmitter (30) further processes the lower protocol in step (67) and finally transmits the data PDU to the line.
上記では、受信データＰＤＵを処理するＣＰＵ（４）〜
（７）と送信データＰＤＵを処理するｃｐｕ（２４）〜
（２８）を物理的に別々のＣＰＵとしはて説明したが、
受信分配部（３）ないし送信分配部（２３）からｃｐｕ
（４）〜（７）または（２４）〜（２８）へ起動信号
とともにサブイールドの処理内容を示す情報を同時に伝
えることにより、例えばＣＰＩＩ （４）〜（７） と
ｃｐｕ（２４）〜（２７）を物理的に同一のＣＰＵとす
ることもできる。この場合、受信同期部（３）と送信同
期部（２３）も同一となる。さらに上位ないし下位のプ
ロトコルについても、受信同期部（８）ないし送信同期
部（２９）が処理完了の同期をとった後受信分配部（３
）ないし送信分配部（２３）へ起動をかけ該受信分配部
（３）ないし送信分配部（２３）が別のプロトコルのサ
ブフィールド毎の処理内容を各ＣＰＵへ通知することに
より、同じＣＰＵ （４）〜（７）ないしｃｐｕ（２４
）〜（２８）上でプロトコル処理を実行させることがで
きる。このように、第１図に示したハードウェアのブロ
ック図ないしその変形においては、１５０８４７３のみ
ならず様々なプロトコルを処理することが可能である。In the above, the CPU (4) to process the received data PDU
(7) and the CPU (24) that processes the transmission data PDU
(28) was explained as physically separate CPUs, but
From the reception distribution unit (3) or transmission distribution unit (23) to the CPU
By simultaneously transmitting information indicating the processing content of the sub-yield to (4) to (7) or (24) to (28) together with the activation signal, for example, CPII (4) to (7) and CPU (24) to (27) ) can also be physically the same CPU. In this case, the reception synchronization section (3) and the transmission synchronization section (23) are also the same. Furthermore, for upper or lower protocols, after the reception synchronization unit (8) or transmission synchronization unit (29) synchronizes the completion of processing, the reception distribution unit (3
) or transmission distribution unit (23), and the reception distribution unit (3) or transmission distribution unit (23) notifies each CPU of the processing content for each subfield of another protocol. ) ~ (7) or cpu (24
) to (28). In this manner, the hardware block diagram shown in FIG. 1 or its variations can process not only 1508473 but also various protocols.
その時、１つのプロトコルのＰＤＵの処理はサブフィー
ルド毎に並列に行なわれるが、層構成を成した複数のプ
ロトコルの処理は１プロトコル毎に逐次的に行なわれる。At this time, processing of PDUs of one protocol is performed in parallel for each subfield, but processing of a plurality of protocols having a layered structure is performed sequentially for each protocol.
上記においては、この発明を適用するプロトコルの例を
１５０８４７３ ｒコネクションレス型ネットワークサ
ービスを提供するプロトコル」で規定されているネット
ワーク層プロトコルとして説明したが、ＪＩＳＸ５１０
！ｌ ｒ開放型システム間相互接続のコネクション型
トランスポートプロトコル仕様」で規定されているトラ
ンスポート層プロトコル、あるいはＪＩＳ Ｘ５２０２
ｒ開放型システム間相互接続の基本コネクション型
セションプロトコル仕様」で規定されているセション層
プロトコル、あるいはインタネットプロトコルなど他の
プロトコルの処理に適用する場合でも上記と同様に並列
処理を行なうことかできる。In the above, an example of a protocol to which the present invention is applied has been explained as a network layer protocol defined in 1508473 ``Protocol for Providing Connectionless Network Services'', but JISX510
! Transport layer protocol specified in the Connection-oriented Transport Protocol Specification for Interconnection between Open Systems or JIS X5202
Parallel processing can be performed in the same way as described above even when applied to the processing of other protocols such as the session layer protocol specified in the ``Basic Connection-oriented Session Protocol Specifications for Open System Interconnection'' or the Internet protocol.
この発明は、上記実施例に限定されず、以下のように構
成しても良い。The present invention is not limited to the above embodiments, but may be configured as follows.
（１）別個のＧＰＵを持つ代わりに単一のＣＰＵにバイ
ブライン制御を組み込み、上記サブフィールドの処理を
別々のバイブライン人力としてＣＰＵに与えて並列的に
処理させ、同じプロトコル処理方式を単一ＣＰＵ上で実
行することも可能である。(1) Instead of having a separate GPU, Vibrine control is incorporated into a single CPU, and the processing of the above subfields is given to the CPU as separate Vibrine human power and processed in parallel, and the same protocol processing method is integrated into a single CPU. It is also possible to execute on the CPU.
（２）上記の複数のｃｐｕによる処理と単一ＣＰＵ上の
バイブライン制御の両者を組合わせることにより、プロ
トコルの並列処理の単位であるＰＤＵのサブフィールド
数より少ないＣＰＵ数でもこの発明のプロトコル姻理方
式を適用できる。従って、この発明によれば通信システ
ムの仕様に合わせてＣＰＵ数、性能を選択でき柔軟なハ
ードウェア構成が可能となる。(2) By combining both the above-mentioned processing by multiple CPUs and vibe line control on a single CPU, the protocol of this invention can be executed even if the number of CPUs is smaller than the number of subfields of PDU, which is the unit of parallel processing of the protocol. It is possible to apply the theoretical method. Therefore, according to the present invention, the number of CPUs and performance can be selected according to the specifications of the communication system, and a flexible hardware configuration is possible.
以上のように、この発明によればデータを構成する各サ
ブフィールドにおけるプロトコル処理を複数のプロセッ
サに分担させたため、単一プロセッサの処理能力の限界
に制約されずデータ処理性能を向上させることができる
。As described above, according to the present invention, protocol processing in each subfield that makes up data is shared among multiple processors, so data processing performance can be improved without being constrained by the limits of the processing power of a single processor. .
第１図はこの発明の一実施例におけるハードウェアのブ
ロック図、第２図は第１図に示したハードウェア構成に
おいてＩＳＯ８４７３ｒコネクションレス型ネットワー
クサービスを提供するプロトコル」のデータＰＤＵの受
信処理を行なう時の並列処理の流れを示すフローチャー
ト、第３図は同じ＜ ＩＳＯ８４７３のデータＰＤＵの
送信処理を行なう時の並列処理の流れを示すフローチャ
ート、第４図は１５０８４７３のデータＰＤＵのフォー
マット構成図、第５図は従来の技術によりノイマン型の
ＣＰＵにおいて１５０８４７３のデータＰＤＩＩの受信
処理を行なう処理の流れを示すフローチャートである。図において、（４）〜（７）および（２４）〜（２８）
はＣＰＵ 、 （１００）はＩＳＯ８４７３のデータＰ
ＤＵである。なお、各図中、同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram of hardware in an embodiment of the present invention, and FIG. 2 is a block diagram of the hardware shown in FIG. 3 is a flowchart showing the flow of parallel processing when transmitting data PDUs of the same ISO8473, FIG. 4 is a format configuration diagram of 1508473 data PDUs, and The figure is a flowchart showing the flow of processing for receiving 1508473 data PDII in a Neumann type CPU according to the conventional technology. In the figure, (4) to (7) and (24) to (28)
is the CPU, (100) is the ISO8473 data P
It is DU. In each figure, the same reference numerals indicate the same or corresponding parts.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305329AJPH03164957A (en) | 1989-11-24 | 1989-11-24 | Protocol parallel processing system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305329AJPH03164957A (en) | 1989-11-24 | 1989-11-24 | Protocol parallel processing system |
| Publication Number | Publication Date |
|---|---|
| JPH03164957Atrue JPH03164957A (en) | 1991-07-16 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305329APendingJPH03164957A (en) | 1989-11-24 | 1989-11-24 | Protocol parallel processing system |
| Country | Link |
|---|---|
| JP (1) | JPH03164957A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8090893B2 (en)* | 2003-08-12 | 2012-01-03 | Hitachi, Ltd. | Input output control apparatus with a plurality of ports and single protocol processing circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163139A (en)* | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | Communication protocol controller |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163139A (en)* | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | Communication protocol controller |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8090893B2 (en)* | 2003-08-12 | 2012-01-03 | Hitachi, Ltd. | Input output control apparatus with a plurality of ports and single protocol processing circuit |
| Publication | Publication Date | Title |
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