JPH0239215U - - Google Patents

Description

Translated fromJapanese

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案の一実施例を示すＴＦＴパネル
の平面図、第２図は第１図の一部分の拡大図、第
３図は従来のＴＦＴパネルの平面図である。 １……基板、ＧＬ……ゲートライン、ＧＬａ…
…ゲートライン端子、ＤＬ_１……データライン、
ＤＬ_２……第２データライン、ＤＬａ……データ
ライン端子、２ａ……第１画素電極、２ｂ……第
２画素電極、３ａ……第１トランジスタ、３ｂ…
…第２トランジスタ、３ｃ……第３トランジスタ
。 FIG. 1 is a plan view of a TFT panel showing an embodiment of the present invention, FIG. 2 is an enlarged view of a portion of FIG. 1, and FIG. 3 is a plan view of a conventional TFT panel. 1...Substrate, GL...gate line, GLa...
...gate line terminal, DL₁ ...data line,
_DL2 ...second data line, DLa...data line terminal, 2a...first pixel electrode, 2b...second pixel electrode, 3a...first transistor, 3b...
...Second transistor, 3c...Third transistor.

Claims (1)

Translated fromJapanese

【実用新案登録請求の範囲】[Scope of utility model registration request] 透明基板面に、多数本のゲートラインと、この
ゲートラインと直交する多数本のデータラインと
を形成するとともに、前記各ゲートラインおよび
各データラインに沿わせて、多数の透明画素電極
と、この各画素電極を駆動する多数の薄膜トラン
ジスタとを縦横に配列形成したＴＦＴパネルにお
いて、前記各データライン間にそれぞれ第２のデ
ータラインを形成し、この各第２データラインの
端部をこの第２データラインの一側のデータライ
ンに接続するとともに、前記各データラインと各
第２データラインとに沿わせてそれぞれ１列に画
素電極を配列し、かつ前記データラインに沿う第
１の画素電極にそれぞれ対応させて第１の薄膜ト
ランジスタを設けて、この第１の薄膜トランジス
タのソース電極を前記第１の画素電極に接続し、
前記第２データラインに沿う第２の画素電極にそ
れぞれ対応させて第２と第３の一対の薄膜トラン
ジスタを設けて、この第２と第３の薄膜トランジ
スタのソース電極同士を接続して前記第２の画素
電極に接続し、前記第１、第２、第３の薄膜トラ
ンジスタのゲート電極を同じゲートラインに接続
するとともに、前記第１の薄膜トランジスタのド
レイン電極は前記データラインに接続し、前記第
２の薄膜トランジスタのドレイン電極は前記第２
データラインに接続し、前記第３の薄膜トランジ
スタのドレイン電極は前記第２データラインの他
側のデータラインに接続したことを特徴とするＴ
ＦＴパネル。 A large number of gate lines and a large number of data lines perpendicular to the gate lines are formed on the surface of a transparent substrate, and a large number of transparent pixel electrodes are formed along each of the gate lines and each data line. In a TFT panel in which a large number of thin film transistors for driving each pixel electrode are arranged vertically and horizontally, a second data line is formed between each of the data lines, and an end of each second data line is connected to the second data line. Pixel electrodes are connected to a data line on one side of the line, and pixel electrodes are arranged in one row along each of the data lines and each second data line, and each pixel electrode is connected to the first pixel electrode along the data line. Correspondingly, a first thin film transistor is provided, a source electrode of the first thin film transistor is connected to the first pixel electrode,
A pair of second and third thin film transistors are provided corresponding to the second pixel electrodes along the second data line, and the source electrodes of the second and third thin film transistors are connected to each other to form the second pixel electrode. the gate electrodes of the first, second, and third thin film transistors are connected to the same gate line; the drain electrode of the first thin film transistor is connected to the data line; The drain electrode of the second
a data line, and a drain electrode of the third thin film transistor is connected to a data line on the other side of the second data line.
FT panel.