【発明の詳細な説明】〔産業上の利用分野〕本発明はゲートアレイ配置方式に関し、特に配線等よる
遅延量を計算して設計するゲートアレイ配置方式に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a gate array arrangement method, and more particularly to a gate array arrangement method in which the amount of delay due to wiring etc. is calculated and designed.
従来、かかるゲートアレイのレイアウトシステムは、配
置および配線を行った後、再度遅延時間とタイミングを
調べるシュミレーションを行い、ＮＧの場合にはレイア
ウト変更や回路変更を行うことにより、再度レイアウト
のしなおしを繰り返している。Conventionally, such a gate array layout system performs a simulation to check the delay time and timing again after placement and wiring, and if the result is NG, the layout is redone by changing the layout or circuit. It's repeating.
第５図はかかる従来の一例を説明するためのゲートアレ
イのレイアウト図である。FIG. 5 is a layout diagram of a gate array for explaining an example of such a conventional method.
第５図に示すように、まずゲートアレイの配置を行った
後、ゲートアレイ用の配線を行い、しかる後レイアウト
後のシュミレーションを行い、遅延時間やタイミングが
規格を満足するか否かの判定を行う、ここで、ＯＫとな
らずにＮＧとなったときは、ゲートアレイの配置変更や
回路変更を行い、再度配置・配線を行わせる。このよう
にして、ゲートアレイの遅延時間よタイミングが規格に
合うようにレイアウトの変更を繰り返し行っている。As shown in Figure 5, first the gate array is placed, then the wiring for the gate array is done, and then a post-layout simulation is performed to determine whether the delay time and timing satisfy the standards. If the result is NG instead of OK, change the arrangement of the gate array or the circuit, and perform the arrangement and wiring again. In this way, the layout is repeatedly changed so that the delay time and timing of the gate array meet the standards.
上述した従来のゲートアレイ配置方式は、レイアウトを
行うと配置・配線の具合が悪い場合、回路のタイミング
マージンが無くなったり、あるいは遅延時間が長くなれ
ため、再レイアウトおよび回路変更を何度も繰り返すこ
とになる。In the conventional gate array placement method described above, if layout is performed and the layout or wiring is not good, the timing margin of the circuit will be lost or the delay time will increase, so re-layout and circuit changes must be repeated many times. become.
特に、最近では日進月歩の勢いで技術革新が進んでおり
、今やＣＭＯＳゲートアレイでもＥＣＬの領域を駆遂し
はじめている。このように、単位ゲート当りの遅延スピ
ードが速くなると、タイミングの設計が難しくなり、配
線長およびファンアウトの負荷の影響を極力押さえなく
てはならなくなる。さらに、ゲート集積度も増加の一途
をたどり、当然チップ面積も増大し、配線長も長くなる
傾向にある。In particular, technological innovations are progressing rapidly these days, and CMOS gate arrays are now beginning to reach the ECL domain. As described above, as the delay speed per unit gate increases, timing design becomes difficult, and the influence of wiring length and fan-out load must be suppressed as much as possible. Furthermore, the degree of gate integration continues to increase, which naturally leads to an increase in chip area and an increase in wiring length.
このような状況下では、配置配線前と後とで一部の配線
が極端に長くなったりすると、すぐにタイミングが問題
になり、再レイアウトを繰り返さざるを得ない、従って
、これは納期短縮をめざすターン・アラウンド・タイム
（ＴＡＴ）の長期化ばかりでなく、品質の低下を招くと
いう欠点がある。Under these circumstances, if some traces become extremely long before and after placement and routing, timing will quickly become a problem and you will have to repeat the re-layout, which will shorten the delivery time. This method not only prolongs the desired turn-around time (TAT) but also has the disadvantage of causing a decline in quality.
本発明の目的は、かかる遅延量を少なくするとともに、
初心者でも設計することができ、品質を安定させるゲー
トアレイの配置方式を提供することにある。The purpose of the present invention is to reduce such delay amount, and
The object of the present invention is to provide a gate array arrangement method that can be designed even by beginners and has stable quality.
本発明のゲートアレイ配置方式は、ゲートアレイの品種
別のレイアウトパターンを設計するゲートアレイ配置方
式において、前記ゲートアレイの配置および配線の結果
に基づき配線・ファンアウトの影響による遅延量を自動
計算し、前記遅延量が規格を満足しないときにはＮＧブ
ロックを出力能力の高いブロックに変更配置するかもし
くは出力能力の高いブロックを追加配置して修正したブ
ロックもしくは追加したブロックのみを再配線し、しか
る後再度遅延量を自動計算するように構成される。The gate array placement method of the present invention automatically calculates the amount of delay due to the influence of wiring and fan-out based on the gate array placement and wiring results in a gate array placement method that designs layout patterns for each type of gate array. If the amount of delay does not satisfy the standard, change the NG block to a block with a higher output capacity, or place a block with a higher output capacity, rewire only the corrected block or the added block, and then rewire the block again. Configured to automatically calculate the amount of delay.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第一の実施例を説明するためのゲート
アレイのレイアウトを示すフロー図である。FIG. 1 is a flow diagram showing the layout of a gate array for explaining a first embodiment of the present invention.
第１図に示すように、本実施例において、ゲートアレイ
の配置・配線までは従来と同じであるが、以後配線・フ
ァンアウトの影響による遅延量を点線で示す遅延量自動
計算部１において自動計算し、配置ブロックの出力能力
を自動計算するようにしている０例えば、その遅延量が
５ｎｓｅｃ以上であれば、ＮＧブロックを出力能力の高
いブロックに変更し配置する。この配置する位置はでき
るだけ元の場所に近い方が良い。しかる後、再度遅延量
を計算し、ＯＫであればレイアウト後の詳細なシュミレ
ーションを行う、以後のステップは従来と同様であるの
で説明を省略する。As shown in FIG. 1, in this embodiment, the placement and wiring of the gate array is the same as the conventional one, but from now on, the delay amount automatic calculation unit 1 automatically calculates the amount of delay due to the influence of wiring and fan-out, which is indicated by a dotted line. For example, if the delay amount is 5 nsec or more, the NG block is changed to a block with higher output capability and placed. It is better to place this location as close to the original location as possible. After that, the delay amount is calculated again, and if it is OK, a detailed simulation after the layout is performed.The subsequent steps are the same as those of the conventional method, so the explanation thereof will be omitted.
この上述した遅延量を、例えば５ｎｓｅｃと規定するこ
とにより、プロセスのばらつきによる遅延を押さえるこ
とが可能となり、標準遅延に対する最大・最小遅延の幅
を小さくすることができる。また、スモール・スクール
・ＩＣ（ＳＳＩ）を組み合わせるのと同じ感覚で設計で
きるので、初心者でも安心して設計することができる。By defining the above-mentioned delay amount as, for example, 5 nsec, it is possible to suppress delays due to process variations, and it is possible to reduce the width of the maximum and minimum delays with respect to the standard delay. Furthermore, since it can be designed in the same way as combining small school ICs (SSI), even beginners can design with confidence.
第２図（ａ）、（ｂ）はそれぞれ本発明を用いて作成し
たセット・リセット付り型ＦＦの回路図および出力能力
を強化したセットリセット付り型ＦＦの回路図である。FIGS. 2(a) and 2(b) are a circuit diagram of a set/reset type FF prepared using the present invention and a circuit diagram of a set/reset type FF with enhanced output capability, respectively.
第２図（ａ）、（ｂ）に示すように、もし第２図（ａ）
に示すこのブロックが配線・ファンアウトの影響よる遅
延量計算おいてＮＧとなった場合は、第２図（ｂ）に示
す能力の高いＤ型ＦＦを使用することになる。As shown in Figures 2(a) and (b), if Figure 2(a)
If this block shown in FIG. 2 turns out to be NG in the delay amount calculation due to the influence of wiring and fan-out, a D-type FF with high performance shown in FIG. 2(b) will be used.
第３図は本発明の第二の実施例を説明するためのゲート
アレイのレイアウトを示すフロー図である。FIG. 3 is a flow diagram showing the layout of a gate array for explaining a second embodiment of the present invention.
第３図に示すように、本実施例は前述した第一の実施例
と比較し、ＮＧブロックを出力能力の高いブロックに置
き替えるのではなく、高負荷駆動インバータをＮＧブロ
ックの最終段に付加し、遅延量自動計算部１′内におい
て遅延、量を規格値以内にしようとするものである。こ
の実施例では、ブロックの追加になるので、ブロックの
置き換えに比べ配置の自由度が高く、また既に配置・配
線した部分は動かす必要がないので、−度で規格値以内
にすることが可能となり、ＴＡＴが早くなるといる利点
がある。As shown in FIG. 3, compared to the first embodiment described above, this embodiment does not replace the NG block with a block with higher output capacity, but adds a high-load drive inverter to the final stage of the NG block. However, it is intended to keep the delay amount within the standard value within the delay amount automatic calculation section 1'. In this example, since a block is added, there is a higher degree of freedom in placement than when replacing blocks, and since there is no need to move parts that have already been placed and wired, it is possible to keep the standard value within - degrees. , it has the advantage of faster TAT.
第４図（ａ）〜（Ｃ）はそれぞれ第３図で説明したが第
二の実施例で使用される高負荷駆動インバータの回路図
である。FIGS. 4(a) to 4(C) are circuit diagrams of the high-load drive inverter described in FIG. 3 but used in the second embodiment.
第４図（ａ）〜（Ｃ）に示すように、かかるインバータ
は、例えば、第２図（ａ）に対し最終的には第２図（ｂ
）のブロック構成とするようなとき、遅延量を規格値以
内にするために用いられる。As shown in FIGS. 4(a) to 4(C), such an inverter is, for example, as shown in FIG.
) is used to keep the amount of delay within the standard value.
以上説明したように、本発明のゲートアレイ配置方式は
、配置配線の結果により配置ブロックの出力能力を自動
変更することにより、ファンアウトや配線長による遅れ
を制限できるため、プロセスのばらつきによる遅延を押
さえることが可能となり、標準遅延に対する最大・最小
遅延の幅を小さくすることができるという効果がある。As explained above, the gate array placement method of the present invention can limit delays due to fan-out and wiring length by automatically changing the output capability of placement blocks based on the placement and routing results, thereby reducing delays due to process variations. This has the effect of reducing the width of the maximum and minimum delays relative to the standard delay.
また、スモール・スケール・ＩＣ（ＳＳＩ）を組み合わ
せるのと同じ要領で設計できるので、初心者でも安心し
て設計することができるという効果がある。Furthermore, since it can be designed in the same way as combining small scale ICs (SSI), even beginners can design it with confidence.
第１図は本発明の第一の実施例を説明するためのゲート
アレイのレイアウトを示すフロー図、第２図（ａ）、（
ｂ）はそれぞれ本発明を用いて作成したセット・リセッ
ト付り型ＦＦの回路図および出力能力を強化したセット
・リセット付り型ＦＦの回路図、第３図は本発明の第二
の実施例を説明するためのゲートアレイのレイアウトを
示すフロー図、第４図（ａ）〜（Ｃ）はそれぞれ第３図
で説明した第二の実施例で使用される高負荷駆動インバ
ータの回路図、第５図は従来の一例を説明するためのゲ
ートアレイのレイアウトを示すフロー図である。夕。FIG. 1 is a flow diagram showing the layout of a gate array for explaining the first embodiment of the present invention, and FIG.
b) is a circuit diagram of a set/reset type FF created using the present invention and a circuit diagram of a set/reset type FF with enhanced output capability, and Fig. 3 is a second embodiment of the present invention. FIGS. 4(a) to 4(C) are a flowchart showing the layout of the gate array for explaining the process, and FIGS. FIG. 5 is a flow diagram showing a layout of a gate array to explain a conventional example. evening.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176603AJPH0226069A (en) | 1988-07-14 | 1988-07-14 | Gate array arrangement system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176603AJPH0226069A (en) | 1988-07-14 | 1988-07-14 | Gate array arrangement system |
| Publication Number | Publication Date |
|---|---|
| JPH0226069Atrue JPH0226069A (en) | 1990-01-29 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176603APendingJPH0226069A (en) | 1988-07-14 | 1988-07-14 | Gate array arrangement system |
| Country | Link |
|---|---|
| JP (1) | JPH0226069A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467026B2 (en) | 1999-07-23 | 2002-10-15 | Hitachi, Ltd. | Web cache memory device and browser apparatus utilizing the same |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467026B2 (en) | 1999-07-23 | 2002-10-15 | Hitachi, Ltd. | Web cache memory device and browser apparatus utilizing the same |
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