【発明の詳細な説明】〔概要〕半導体記憶装置に関し、簡単な構成で安価に短い時間で機能テストを行うことの
できる半導体記憶装置を提供することを目的とし、アドレス信号に従ってワード線およびビット線で選択さ
れる揮発性のメモリセルに対しデータの書込み／読出し
を行う半導体記憶装置において、前記ビット線毎にその
不良状態に対応した電位を検出する電位検出手段を設け
、該電位検出手段は、不良検出前に予め初期状態に維持
される検出用ノードを有し、データ読出し時に、メモリ
セルに書込まれたデータに対応する電位が選択されたビ
ット線に移るとき、該ビット線に不良があると、その不
良状態に応じて検出用ノードの電位を初期状態から所定
値に変えるように構成するとともに、電位検出手段の出
力に基づいてビット線の不良を判別する不良判別手段を
設けるように構成する。[Detailed Description of the Invention] [Summary] The object of the present invention is to provide a semiconductor memory device that has a simple configuration, can perform a functional test at low cost, and in a short time. In a semiconductor memory device that writes/reads data to/from a volatile memory cell selected by , a potential detecting means is provided for detecting a potential corresponding to a defective state of each bit line, and the potential detecting means includes: It has a detection node that is maintained in an initial state before defect detection, and when the potential corresponding to the data written in the memory cell moves to the selected bit line during data reading, it is detected that the bit line is defective. If there is a defect, the potential of the detection node is changed from an initial state to a predetermined value depending on the defect state, and defect determination means is provided to determine whether the bit line is defective based on the output of the potential detection means. Configure.
本発明は、半導体記憶装置に係り、詳しくは、大容量メ
モリのテスト時間の短縮化を図った半導体記憶装置に関
する。The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that reduces test time for large-capacity memories.
メモリＬＳＩの試験では、各種の特長のある試験技術が
用いられている。すなわち、メモリＬＳＩはメモリセル
とその周辺回路が同一チップに搭載されており、メモリ
ＬＳＩのテストでは、これらの回路動作をテストする機
能テストが最も重要な位置を占め、種々のテストパター
ンが用いられる。メモリＬＳＩの電気的試験方法の１つ
に機能テストがある。ＲＡＭの機能テストでは、ＲＡＭ
専用のパターン発生器によりアドレス、書込みデータ、
書込み／続出し信号などの入カバターンと出力期待値パ
ターンからなる試験パターンを発生し実行する。このよ
うな機能テストではテスト時間の短いことが望まれる。In testing memory LSIs, testing techniques with various characteristics are used. In other words, memory LSIs have memory cells and their peripheral circuits mounted on the same chip, and in testing memory LSIs, functional tests that test the operation of these circuits occupy the most important position, and various test patterns are used. . Functional testing is one of the electrical testing methods for memory LSIs. In the RAM function test, the RAM
Address, write data,
A test pattern consisting of an input pattern such as a write/continued signal and an output expected value pattern is generated and executed. In such functional tests, it is desirable that the test time be short.
従来の半導体メモリ（特に、ＲＡＭ ）の機能テスト（
ファンクションテスト）では、高価なＬＳＩメモリテス
タを使用し、しかも長いテスト時間をかけてウェハプロ
ーブテスト（ＬＳＩのバットに直接にプローブを当てて
テストを行うもの）、出荷テスト（製品として出荷する
前に行うテスト）、受入れテスト（ユーザ側で製品を受
入れるときに行うテスト）等を行っている。Functional testing of conventional semiconductor memory (especially RAM) (
Functional testing) uses expensive LSI memory testers and takes a long time to test.Wafer probe testing (tests are performed by applying a probe directly to the butt of the LSI), and shipping tests (tests performed before shipping as a product). testing), acceptance testing (testing performed when the product is accepted by the user), etc.
特に、メモリ内部のビット線等が高抵抗で短絡していた
場合はサイクルタイムの長い試験や特殊なテストパター
ンを使った試験が必要である。この場合、メモリ自体は
試験を助けるような回路を有していない。In particular, if the bit lines inside the memory are short-circuited due to high resistance, a test with a long cycle time or a test using a special test pattern is required. In this case, the memory itself has no circuitry to aid testing.
しかしながら、このような従来の半導体記憶装置にあっ
ては、内部に試験のための特別の回路を有しておらず、
例えばあるビット線が高インピーダンスで他のノードと
短絡していたような場合に、これを検知するためにテス
ト時間が長くなり、特にこれは大容量メモリになる程顕
著であるという問題点があった。However, such conventional semiconductor memory devices do not have a special circuit for internal testing.
For example, if a certain bit line has a high impedance and is shorted to another node, the test time will be longer to detect this, and this problem becomes more pronounced as the memory capacity increases. Ta.
すなわち、上記のような場合、データの書込み動作時に
ビット線が正常なレベルとならないため、メモリセルに
は中間レベルとして記憶される。−方、これではデータ
の読出し時にビット線に出る情報量が小さいこととなり
、いわゆるデイスクープテスト等で不良と判断されたり
、ロングクロックテストで不良と判断される。That is, in the above case, since the bit line does not reach a normal level during a data write operation, the bit line is stored at an intermediate level in the memory cell. On the other hand, in this case, the amount of information that appears on the bit line when reading data is small, and it is determined to be defective in a so-called disk scoop test or the like, or as a defect in a long clock test.
第４図はロングクロックテストの一例を示すもので、ま
ずＲＡＳ信号が下がってメモリのアクセスが始まりロウ
アドレスが取り込まれ、次いでＣＡＳ信号が下がってコ
ラムアドレスが取り込まれ、アドレスＡが選択される（
八〇〇 ＝Ａ）。さらに、ＷＥ信号が下がってデータの
書込みが選択され、データ（ＤＡＴＡ） Ｌして“１”
がアドレスＡに書き込み込まれる。上記の様なメモリセ
ルに中間レベルとして記憶される不良のりジェツトのた
め為には、アドレスＡを選択してデータを書き込むため
のアクティブ時間Ｔ、ＩＡｓはビット線の不良を検知し
易（するために長く設定され、数１００μｓ程度が必要
とされる。このようにしてアドレスＡへのデータ書込み
が終了すると、次いでアドレスを〔１〕だけ進めて（Ａ
＋１として）“°０″のデータを書込む。このようにし
て順次データを書込でいき、読出しテストの段階になる
と、アドレスＡからデーラダ“１”を読出してこれをチ
エツクし、次いでアドレスＡ＋１からデータ゛０”を読
出してこれをチエツクする。このとき、ビット線の不良
によりメモリセルに中間レベルのデータが記憶されてい
ると、“１”か゛０パかが明確でなく、これがテストに
よって判別される。Figure 4 shows an example of a long clock test. First, the RAS signal goes down and memory access begins, and the row address is taken in. Then the CAS signal goes down, the column address is taken in, and address A is selected (
800 = A). Furthermore, the WE signal goes down, data writing is selected, and the data (DATA) goes low to “1”.
is written to address A. In order to make it easy to detect bit line defects, the active time T, IAs for selecting address A and writing data is necessary for the faulty jet to be stored as an intermediate level in the memory cell as described above. is set for a long time, and requires about several hundred microseconds.When data writing to address A is completed in this way, the address is then advanced by [1] (A
+1) Write the data of “°0”. In this way, data is written sequentially, and when the read test stage is reached, data ladder "1" is read from address A and checked, and then data "0" is read from address A+1 and checked. At this time, if intermediate level data is stored in the memory cell due to a defect in the bit line, it is not clear whether it is a "1" or a "0", and this is determined by a test.
ところで、このようなロングクロックテストにしろデイ
スクープテストにしろ、特に大容量メモリになるとアク
ティブ時間Ｔ、ｌＡ、が全体的に長くなり、結局テスト
時間が極めて長くなる。また、ＬＳＩメモリテスタは高
価である。By the way, in such a long clock test or a disk scoop test, the active time T, 1A becomes longer as a whole, especially when a large capacity memory is used, and the test time becomes extremely long. Furthermore, LSI memory testers are expensive.
そこで本発明は、簡単な構成で安価に短い時間で機能テ
ストを行うことのできる半導体記憶装置を提供すること
を目的としている。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor memory device that has a simple configuration and can perform a functional test at low cost and in a short time.
本発明による半導体記憶装置は上記目的達成のため、ア
ドレス信号に従ってワード線およびビット線で選択され
るメモリセルに対しデータの書込み／読出しを行う半導
体記憶装置において、前記ビット線毎にその不良状態に
対応した電位を検出する電位検出手段を設け、該電位検
出手段は、不良検出前に予め初期状態に維持される検出
用ノードを有し、データ読出し時に、メモリセルに書込
まれたデータに対応する電位が選択されたビット線に移
るとき、該ビット線に不良があると、その不良状態に応
じて検出用ノードの電位を初期状態から所定値に変える
ように構成するとともに、電位検出手段の出力に基づい
てビット線の不良を判別する不良判別手段を設けてい°
る。In order to achieve the above object, the semiconductor memory device according to the present invention writes and reads data to/from memory cells selected by word lines and bit lines according to address signals, and the semiconductor memory device writes/reads data to/from memory cells selected by word lines and bit lines in accordance with address signals. A potential detecting means for detecting a corresponding potential is provided, and the potential detecting means has a detection node that is maintained in an initial state in advance before detecting a defect, and when reading data, the potential detecting means detects a potential corresponding to the data written in the memory cell. When the potential of the detection node is transferred to the selected bit line, if there is a defect in the bit line, the potential of the detection node is changed from the initial state to a predetermined value according to the defect state, and the potential detection means A defect determination means is provided to determine whether the bit line is defective based on the output.
Ru.
本発明では、電位検出手段の検出用ノードは予め初期状
態に維持され、データ読出し時にはメモリセルからの電
位が選択されたビット線に移るとき、該ビット線に例え
ば接地電位と短絡しているような欠陥があれば、その不
良状態に応じて検出用ノードの電位が所定値に変わる。In the present invention, the detection node of the potential detection means is maintained in an initial state in advance, and when the potential from the memory cell is transferred to the selected bit line during data reading, the bit line is short-circuited to, for example, a ground potential. If there is a defect, the potential of the detection node changes to a predetermined value depending on the defect state.
そして、この検出用ノードの電位に基づき不良判別手段
によりビット線の不良が判別される。Based on the potential of this detection node, the defect determining means determines whether the bit line is defective.
したがって、仮にビット線の不良でその選択時の電位が
中間レベルであっても、不良判別手段によって容易に判
別でき、簡単なテストパターンで短時間に機能テストが
行える。Therefore, even if a bit line is defective and the potential at the time of selection is at an intermediate level, it can be easily determined by the defect determining means, and a functional test can be performed in a short time using a simple test pattern.
以下、本発明を図面に基づいて説明する。Hereinafter, the present invention will be explained based on the drawings.
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図である。第１図はＤＲＡＭの要部構成図を示し、
この図において、ＷＬ、、ＷＬ。1 to 3 are diagrams showing an embodiment of a semiconductor memory device according to the present invention. Figure 1 shows the main part configuration diagram of DRAM,
In this figure, WL,,WL.
・・・・・・はワード線、ＢＬ、、ＢＬｏ 、ＢＬ、、
ＢＬ。・・・・・・ is the word line, BL,, BLo, BL,,
BL.
・・・・・・はビット線、ｌａ、ｌｂ・・・・・・はラ
ッチイネイブル（Ｌｆり信号により活性化するセンスア
ンプ、２ａ〜２ｄ・・・・・・および３ａ、３ｂ・・・
・・・はメモリセルであり、−例としてメモリセル２ａ
はトランスファゲートＭＯＳトランジスタ４ａとキャパ
シタセル４ｂにより構成され、他のメモリセルも同様で
ある。...... are bit lines, la, lb... are latch enable (sense amplifiers activated by the Lf signal, 2a to 2d... and 3a, 3b...
. . . are memory cells, - as an example, memory cell 2a
is composed of a transfer gate MOS transistor 4a and a capacitor cell 4b, and the other memory cells are also similar.
５はビット線毎にその不良状態に対応した電位を検出す
る電位検出手段であり、電位検出手段５は、そのゲート
がビット線ＢＬ、、ＢＬ、、ＢＬ。Reference numeral 5 denotes a potential detecting means for detecting a potential corresponding to a defective state of each bit line, and the potential detecting means 5 has a gate connected to the bit lines BL, BL, BL.
に接続され、そのドレインが高電位電源Ｖｃｃに接続さ
れ、さらにそのソースが共通接続されて検出用ノード（
以下、単にノードという） Ｎ Ｐ Ｉに接続された検
出用のＰチャネルのＭＯＳ）ランジスタロａ〜６ｃ・・
・・・・と、そのゲートがビット線ＢＬｏ。is connected to the detection node (
Hereinafter, simply referred to as a node) P-channel MOS for detection connected to NPI) transistors a to 6c...
...and its gate is bit line BLo.
ＢＬ、、ＢＬ、に接続され、そのドレインが高電位電源
Ｖｃｃに接続され、さらにそのソースが共通接続されて
ノードＮＰ、に接続された検出用のＰチャネルのＭＯＳ
）ランジスタフａ〜７ｃ・・・・・・と、ノードＮＰ、
、ＮＰ、の端部に介挿されリセット（Ｒ３Ｔ）信号によ
り閉じるＮチャネルのＭＯＳトランジスタＱＰ、、ＱＰ
、とにより構成される。ＭＯＳトランジスタＱＰ＋、Ｑ
Ｐｚは不良検出前に予めリセット信号がゲートに印加さ
れると、ソース・ドレイン間が閉じてノードＮＰ、、Ｎ
Ｐ、をそれぞれ初期状態である０Ｖ（＝Ｖｓｓ）にリセ
ットする−ノードＮＰ、、ＮＰ、はそれぞれ判別回路８．９に接続
されており、判別回路８はインバータ１０、ノアゲート
１１および外部ピン（パッドに対応）１２を有し、判別
回路９はインバータ１３、ノアゲート１４および外部ピ
ン１５を有している。判別回路８はインバータ１０によ
りノードＮＰ、の電位を反転し、これを比較用のストロ
ーブ信号（以下、ＣＯＭＰ信号という）と共にノアゲー
ト１１に入力し、双方の信号が“Ｌ ＩＩであるとき外
部ピン１２をＨ”として不良状態を出力する。判別回路
９についても同様である。上記判別回路８および判別回
路９は不良判別手段１６を構成する。A P-channel MOS for detection is connected to BL,, BL, and its drain is connected to the high potential power supply Vcc, and its source is commonly connected and connected to the node NP.
) Ranjistav a to 7c... and node NP,
N-channel MOS transistors QP, , QP are inserted at the ends of ,NP, and are closed by a reset (R3T) signal.
, and. MOS transistor QP+, Q
When a reset signal is applied to the gate of Pz before a defect is detected, the source-drain connection closes and the nodes NP, , N
The nodes NP, , NP, are each connected to a discrimination circuit 8.9, and the discrimination circuit 8 is connected to an inverter 10, a NOR gate 11, and an external pin (pad ) 12, and the discrimination circuit 9 has an inverter 13, a NOR gate 14, and an external pin 15. The discrimination circuit 8 inverts the potential of the node NP by the inverter 10, inputs it to the NOR gate 11 together with a comparison strobe signal (hereinafter referred to as COMP signal), and when both signals are "L II", the external pin 12 is set to "H" to output a defective state. The same applies to the discrimination circuit 9. The discriminating circuit 8 and the discriminating circuit 9 constitute a defect discriminating means 16.
以上の構成において、第２図にタイミングチャートを示
すように、ＲＡＳ信号が下がってロウアドレスが取り込
まれるとともにＣＡＳ信号が下がってコラムアドレスが
取り込まれてワード線ＷＬ。In the above configuration, as shown in the timing chart in FIG. 2, the RAS signal goes down and the row address is taken in, and the CAS signal goes down and the column address is taken in and the word line WL is taken in.
が選択されて高レベルに活性化され、その後センスアン
プ１ｂへのＬＥ信号が立ち上がると、メモリセル３ａの
データがビット線ＢＬ、に現れ、ビット線ＢＬ、、ＢＬ
、の情報が不良判別手段１６により増幅される。is selected and activated to a high level, and then when the LE signal to the sense amplifier 1b rises, the data of the memory cell 3a appears on the bit line BL, and the bit lines BL, , BL
, is amplified by the defect determining means 16.
なお、ビット線ＢＬ、、ＢＬ、のレベルが変化した後に
、不良検出を行う際の予めの処理としてリセット信号が
ＭＯＳ）ランジスタＱＰｔ、ＱＰｚのゲートに印加され
、ノードＮＰ、、ＮＰ、が低レベルＶｓｓにリセットさ
れる（すなわち、予め初期状態に維持される）、また、
その後ＣＯＭＰ信号が立上がり不良判別のために待機す
る。Note that after the level of the bit lines BL, BL, changes, a reset signal is applied to the gates of the MOS transistors QPt and QPz as a preliminary process for defect detection, and the nodes NP, NP are set to a low level. Vss (i.e., maintained in the initial state beforehand), and
Thereafter, the COMP signal rises and the device waits for defect determination.
ここで、選択されたメモリセル３ａがトランジスタ２０
ａとキャパシタセル２０ｂにより構成されており、仮に
ビット線ＢＬ、にある値をもって接地電位と短絡するよ
うな欠陥抵抗ＲＩが存在していた場合、ビット線ＢＬ、
の最終的なレベルは高レベル（高電位）Ｖｃｃ又は低レ
ベル（低電位）Ｖｓｓとならず、センスアンプ１ｂとの
管に欠陥抵抗Ｒ１により電流が流れるため、中間レベル
となる。この例では、キャパシタセル２０ｂが高レベル
Ｖｃｃのデータに維持され、ビット線ＢＬ、に高レベル
Ｖｃｃが出ようとしたとき欠陥抵抗Ｒ１があるために、
ビット線ＢＬ、が中間レベルＶｘとなり、ＲＡＳ信号が
“Ｈ′”になり、ワード線ＷＬ、かりセットされた時点
ではキャパシタセル２０ｂのノードＮｃ！にはＶｘなる
レベルが入る。このとき、検出用ＭＯ３）ランジスタロ
ｂのスレショルドレベルを■ＴＮデとすると、Ｖｃｃ Ｖ Ｘ ＞ Ｖｙｎｐなる式の関係が満たされれば、ＭＯＳ）ランジスタロｂ
がＯＮとなりノードＮＰ、は高レベルにチャージアップ
される。これにより、判別回路８においてはノードＮＰ
、のレベルがインバータ１０により反転されて（“Ｌ”
レベルとなって）ノアゲート１１に供給され、外部ビン
１２がＨ”レベルとなり不良の判別が行われる。これは
テスト結果として外部に取り出される。以上の処理によ
りビット線ＢＬ＋についての不良が検出される。Here, the selected memory cell 3a is the transistor 20
If there is a defective resistor RI such that the bit line BL has a certain value and is shorted to the ground potential, the bit line BL,
The final level of is not a high level (high potential) Vcc or a low level (low potential) Vss, but is an intermediate level because a current flows through the tube with the sense amplifier 1b due to the defective resistor R1. In this example, when the capacitor cell 20b is maintained at high level Vcc data and high level Vcc is about to appear on the bit line BL, due to the defective resistor R1,
The bit line BL becomes the intermediate level Vx, the RAS signal becomes "H'", and the word line WL is set at the node Nc! of the capacitor cell 20b! contains the level Vx. At this time, if the threshold level of the detection MO3) transistor b is TNde, then if the relationship of the formula Vcc V X > Vynp is satisfied, then the MOS) transistor b
turns on, and node NP is charged up to a high level. As a result, in the discriminating circuit 8, the node NP
, is inverted by the inverter 10 (“L”)
level) is supplied to the NOR gate 11, and the external bin 12 becomes H'' level to determine whether it is defective.This is taken out as a test result. Through the above processing, a defect on the bit line BL+ is detected. .
なお、同様に他方のビット線ＢＬ、、ＢＬ、についても
それにつながるメモリセルに１”を書込み、ノードＮＰ
、の電位をチエツクすることで不良の検出ができる。Similarly, 1'' is written to the memory cells connected to the other bit lines BL, BL, and the node NP
A defect can be detected by checking the potential of .
このような検出方法を用いると、仮にビット線が中間レ
ベルになろうともノードＮＰ、、ＮＰ。If such a detection method is used, even if the bit line becomes an intermediate level, the nodes NP, NP.
の電位を２値的に判断するのみで不良の検出ができ、実
際上、最も簡単なテストパターン、例えばワード線ＷＬ
、上に１列に“１”を書込み、その後検出サイクルで不
良を短時間に確実に判断できるという効果が得られる。It is possible to detect defects only by binary judgment of the potential of the word line WL.
, write "1" in one column on the top, and then perform a detection cycle to reliably determine the defect in a short period of time.
因に、従来は各メモリセル毎に全てについてデータを読
出してテストを行っているが、本実施例ではビット線毎
に１回の検出サイクルでよ（、テスト時間が極めて短く
なる。Incidentally, conventionally, all data is read and tested for each memory cell, but in this embodiment, only one detection cycle is required for each bit line (the test time is extremely shortened).
上記はビット線に欠陥抵抗ＲＩが付着してビット線の電
位が正規の値より低下して中間レベルとなった場合の不
良であるが、これとは逆に、ビット線があるインピーダ
ンスを介して高レベルＶｃｃの電源と短絡したような場
合の不良検出は第３図のような構成で実現できる。すな
わち、第３図においては電位検出手段２０の構成の一部
が第１図と異なり、電位検出手段２０はビット線Ｂ Ｌ
ｏ 、 Ｂ Ｌ＋。The above is a defect that occurs when a defective resistor RI adheres to the bit line and the potential of the bit line drops from the normal value to an intermediate level. Failure detection in the case of a short circuit with a high level Vcc power supply can be realized with a configuration as shown in FIG. That is, in FIG. 3, a part of the configuration of the potential detection means 20 is different from that in FIG. 1, and the potential detection means 20 is connected to the bit line B L
o, BL+.
ＢＬ、とノードＮ Ｐ Ｉおよびビット線ＢＬ、、ＢＬ
、、ＢＬ、とノードＮ Ｐ ｚとの間に設けられる検出
用のトランジスタ２１ａ〜２１ｃ、２２ａ〜２２ｃをＮ
チャネル形で構成し、その他は第１図と同様である。BL, and nodes N P I and bit lines BL,, BL
,, BL, and the node N P z for detection are transistors 21 a to 21 c, 22 a to 22
It is constructed in a channel shape, and the other features are the same as in FIG.
いま、仮にビット線ＢＬ、にある値をもって高レベルＶ
ｃｃの電源と短絡するような欠陥抵抗Ｒ２が存在してい
ると、例えば“０′”なるデータの読出し時におけるビ
ット線ＢＬ、の最終的なレベルは低レベルにならず、高
レベルＶｃｃの電源から欠陥抵抗Ｒ２を介してビット線
ＢＬ、に電流が流れて高レベルとなる。そのため、検出
用のＭＯＳトランジスタ２１ｂがＯＮしてノードＮＰ、
が高レベルとなる。その結果、第１図の場合と同様に不
良検出ができる。Now, if the bit line BL has a certain value, the high level V
If there is a defective resistor R2 that is short-circuited with the power supply of cc, the final level of the bit line BL when reading data "0'" will not become a low level, and the power supply of high level Vcc will be lost. A current flows from the bit line BL through the defective resistor R2 to a high level. Therefore, the detection MOS transistor 21b is turned on and the node NP,
is at a high level. As a result, defects can be detected in the same way as in the case of FIG.
本発明によれば、ビット線の不良でその選択時の電位が
中間レベルであっても簡単なテストパターンで安価かつ
短時間に機能テストを行うことができる。According to the present invention, even if a bit line is defective and the potential at the time of selection is at an intermediate level, a functional test can be performed at low cost and in a short time using a simple test pattern.
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、第１図はその欠陥抵抗Ｒ１を検出する場合の構成図、第２図はそのタイミングチャート、第３図はその欠陥抵抗Ｒ２を検出する場合の構成図、第４図は従来のＤＲＡＭについて機能テストを行う場合
のタイミングチャートである。ｌａ、ｌｂ・・・・・・センスアンプ、２ａ〜２ｄ、３
ａ、３ｂ・・・・・・メモリセル、４ａ・・・・・・ト
ランスファゲートＭＯ３）ランジスタ、４ｂ・・・・・・キャパシタセル、５．２０・・・・・・電位検出手段、６ａ〜６ｃ、７ａ〜７ｃ。２１ ａ 〜２１ ｃ 、 ２２ ａ 〜２２ ｃ−・
−検出用のＭＯＳトランジスタ、８．９・・・・・・判別回路、１０．１３・・・・・・インバータ、１１．１４・・・・・・ノアゲート、１２．１５・・・・・・外部ビン、１６・・・・・・不良判別手段、ＷＬ、、ＷＬ、・・・・・・ワード線、1 to 3 are diagrams showing one embodiment of a semiconductor memory device according to the present invention, in which FIG. 1 is a configuration diagram when detecting the defective resistor R1, FIG. 2 is a timing chart thereof, and FIG. is a block diagram when detecting the defective resistor R2, and FIG. 4 is a timing chart when performing a functional test on a conventional DRAM. la, lb...Sense amplifier, 2a to 2d, 3
a, 3b... Memory cell, 4a... Transfer gate MO3) transistor, 4b... Capacitor cell, 5.20... Potential detection means, 6a- 6c, 7a-7c. 21 a ~ 21 c, 22 a ~ 22 c-・
-Detection MOS transistor, 8.9...Discrimination circuit, 10.13...Inverter, 11.14...Nor gate, 12.15... External bin, 16...Failure determination means, WL,, WL,...Word line,
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| JP1068312AJP2831683B2 (en) | 1989-03-20 | 1989-03-20 | Semiconductor storage device |
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