【発明の詳細な説明】本発明は基板上に設けられた積層型の絶縁ゲイト型半導
体装置付電気光学装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electro-optical device with a stacked insulated gate semiconductor device provided on a substrate.
従来より、表示型の図体表示装置を設ける場合、平行な
ガラス板内に電極を設けてこの電極間に液晶を注入した
液晶表示装置が知られている。しかしこの場合この表示
部の絵素数は２０〜２００までが限界であり、それ以上
とする場合はこの表示部より外にとり出す端子が絵素の
数だけ必要となってしまうため全く実用に供することが
できなかった。このためこの表示部を複数の絵素とし、
それをマトリックス構成させ、任意の絵素を制御してオ
ンまたはオフ状態にするにはその絵素に対応した電界効
果半導体装置（ＩＧＦという）を必要としていた。そし
てこのＩＧＦに制御信号を与えてそれに対応した絵素を
オンまたはオフさせるものが求められていた。2. Description of the Related Art Conventionally, when providing a display type graphic display device, a liquid crystal display device is known in which electrodes are provided in parallel glass plates and liquid crystal is injected between the electrodes. However, in this case, the limit for the number of picture elements in this display section is 20 to 200, and if it is more than that, the number of terminals taken out from the display section will be equal to the number of picture elements, so it is not practical at all. I couldn't do it. For this reason, this display section is made up of multiple picture elements,
They are arranged in a matrix, and in order to control any picture element to turn it on or off, a field effect semiconductor device (referred to as IGF) corresponding to that picture element is required. There has been a need for something that applies a control signal to this IGF and turns on or off the corresponding picture element.
本発明はかかるシステムを作るために必要な積層型のＩ
ＣＦおよびそれに液晶表示部を連結させ、絵素とするこ
とを目的としたものである。The present invention describes the laminated type I necessary to create such a system.
The object is to connect a CF and a liquid crystal display section to form a picture element.
そのため絶縁ゲイト型電界効果半導体装置上に、上部が
平坦化された絶縁膜が設けられ、さらに該絶縁膜上には
液晶表示装置が設けられた構造としたのである。Therefore, an insulating film with a flattened upper part is provided on the insulated gate field effect semiconductor device, and a liquid crystal display device is further provided on the insulating film.
即ち本発明は基板上の絶縁ゲイト型電界効果半導体装置
のソースまたはドレインに連結してキャパシタを有せし
めた複合半導体装置であり、そしてかかる複合半導体装
置をマｌ− ＩＪックス構造に基板上に設け、液晶表示
型のディスプレイ装置を設けたことを特徴としている。That is, the present invention is a composite semiconductor device having a capacitor connected to the source or drain of an insulated gate field effect semiconductor device on a substrate, and such a composite semiconductor device is provided on the substrate in a multiplex structure. , is characterized by being equipped with a liquid crystal display type display device.
ＩＧＦとキャパシタ（以下Ｃという）とを例えば２×２
のマトリックス構成（４０）せしめたものを第１図に示
す。ここで液晶表示部はその等価回路としてＣとして示
すことができる。For example, the IGF and the capacitor (hereinafter referred to as C) are 2×2.
The matrix configuration (40) is shown in FIG. Here, the liquid crystal display section can be shown as C as its equivalent circuit.
第１図においてマトリックス（４０）はひとつの■Ｇ
Ｆ （１０）とひとつのＣ （３１）によりひとつの絵
素を構成させている。これを行に（５１），（５１’）
とビット線に連結し、他方ゲイトを連結して列（４１）
， （４１’）を設けたものである。In Figure 1, the matrix (40) is one
One picture element is composed of F (10) and one C (31). Line this up (51), (51')
is connected to the bit line, and the other gate is connected to form a column (41).
, (41').
すると、例えば（５１） ， （４１）を”１″とし、
（５１’），（４１’）を”０”とすると（１．１）番
地のみを選択してオンとし、電気的にＣ （３１）とし
て等価的に示される液晶表示を選択的にオン状態にする
ことができる。本発明は同一基板上にデコーダ、ドライ
バーを構成せしめるため、他の絶縁ゲイト型半導体装置
（５０）および他のインバータ（６０）、抵抗（７０）
を同一基板上に設けたものである。Then, for example, if (51) and (41) are set to "1",
When (51') and (41') are set to "0", only address (1.1) is selected and turned on, and the liquid crystal display equivalently shown as C (31) is selectively turned on. It can be done. In the present invention, since a decoder and a driver are configured on the same substrate, other insulated gate type semiconductor devices (50), other inverters (60), and resistors (70) are provided.
are provided on the same substrate.
かくすることにより本発明をその設計仕様に基づいて組
合わせることによりブラウン管に代わる平面テレビ用の
固体表示装置を作ることができる。Thus, by combining the present invention based on its design specifications, it is possible to create a solid-state display device for flat-screen televisions that can replace cathode ray tubes.
さらにカリキュレー夕用の表示装置は１０２〜１０３ケ
の絵素を累いればよく、ＴＶ用には１０’〜１０ｓ個例
えば２５Ｘ１０’個の絵素を同一基板に設け、かつその
周辺に必要なデコーダおよびドライバーを同時に形成さ
せたＩＣＦ、インバータ、抵抗を用いて作ればよいこと
がわかる。Furthermore, a display device for a calendar only needs to have 102 to 103 picture elements, and for a TV, 10' to 10' picture elements, for example, 25 x 10' picture elements, are provided on the same board, and the necessary decoders are installed around them. It can be seen that the driver can be made using an ICF, an inverter, and a resistor formed at the same time.
第２図は本発明の積層型ＩＧＦのたての断面図およびそ
の製造工程を示したものである。FIG. 2 shows a vertical sectional view of the stacked IGF of the present invention and its manufacturing process.
図面において絶縁基板例えばガラスまたはアルミナ基板
上にＰ゛またはＮ゛型の導電型を有する第１の半導体（
２）（以下単にＳ１という）トンネル電流を流しうる厚
さの絶縁または半絶縁膜（３）第２の真性またはＮまた
はＰ型の半導体（４）（以下単にＳ２という），第１の
半導体と同一導電型を有する第３の半導体（５）（以下
単にＳ３という）を積層して設けた。In the drawings, a first semiconductor (having a P' or N' conductivity type) is placed on an insulating substrate, such as a glass or alumina substrate.
2) (hereinafter simply referred to as S1) an insulating or semi-insulating film having a thickness that allows tunneling current to flow; (3) a second intrinsic or N or P type semiconductor; (4) (hereinafter simply referred to as S2), a first semiconductor and A third semiconductor (5) (hereinafter simply referred to as S3) having the same conductivity type was provided in a stacked manner.
この半導体は基板上にシランのグロー放電法を利用して
室温〜５００゜Ｃの室温に設けたもので、非品質（アモ
ルファス）または半非品質（セミアモルファス）構造の
珪素半導体を用いている。本発明においてはセミアモル
ファス半導体（以下ＳＡＳという）を中心として示す。This semiconductor is provided on a substrate at a room temperature of room temperature to 500° C. using a silane glow discharge method, and uses a silicon semiconductor having a non-quality (amorphous) or semi-non-quality (semi-amorphous) structure. The present invention focuses on semi-amorphous semiconductors (hereinafter referred to as SAS).
このＳＡＳに関して本発明人の発明なる特許願例えば特
願昭５５−１４３８８５（５５．１０．１５出願）（セ
ミアモルファス半導体）、特願昭５５−１２２７８６（
５５．９．４出願）（半導体装置）、特願昭５５−０２
６３８８（５５．３．３出願）（セミアモルファス半導
体）にその詳細な実施例が示されている。Regarding this SAS, patent applications for inventions by the present inventors include, for example, Japanese Patent Application No. 143,885/1983 (filed on October 15, 1983) (semi-amorphous semiconductor), Japanese Patent Application No. 122,786 (1983)
55.9.4 application) (semiconductor device), patent application 1982-02
6388 (filed on 55.3.3) (semi-amorphous semiconductor), a detailed example thereof is shown.
さらに第２図においてフォトリソグラフィー技術により
Ｓ３を選択的に除去し、さらにこの８３をマスクとして
Ｓ２を除去した。このフォトエッチングの終点をみるた
め絶縁または半絶縁膜（以下単に絶縁膜という） （１
３）は窒化珪素をして設けた。Further, in FIG. 2, S3 was selectively removed by photolithography, and S2 was further removed using this 83 as a mask. In order to see the end point of this photo-etching, an insulating or semi-insulating film (hereinafter simply referred to as an insulating film) (1
3) was provided using silicon nitride.
さらにその厚さは５〜３０人のうすさであり、第１の半
導体をプラズマ照射にされたアンモニア雰囲気にさらす
ことにより成就した。次にこの絶縁膜（１３）を化学的
に除去した後第２図（Ｂ）を得た。Furthermore, the thickness was 5 to 30 people thick and was achieved by exposing the first semiconductor to an ammonia atmosphere irradiated with plasma. Next, after chemically removing this insulating film (13), FIG. 2(B) was obtained.
このＳ３の上にこの後に形成された絶縁膜をさらに厚く
作るため、あらかじめＬＰＣＶＤ法（減圧気相法）によ
り０．３〜１μの厚さに酸化珪素膜を形成しておいても
よい。またこのＳ３上にＭｏ，Ｗを０．２〜０．５μさ
らにその上にＳｉＯｚを０．３〜１μとさせてＳ３の導
電率を向上させることはマトリックス化に有効であった
。In order to make the insulating film formed later on S3 even thicker, a silicon oxide film may be formed in advance to a thickness of 0.3 to 1 μm by LPCVD (low pressure vapor phase method). Further, it was effective to improve the conductivity of S3 by adding 0.2 to 0.5 μ of Mo and W on this S3 and 0.3 to 1 μ of SiOz thereon.
また第２図（Ｂ）において側面は基板（１）表面上に垂
直に形成してもよいが、台形上にテーバエ・ンチをして
さらに積層されるゲイト電極の段差部での段切を除去す
ることは効果的であった。In addition, in FIG. 2 (B), the side surfaces may be formed perpendicularly to the surface of the substrate (1), but the step cut at the step part of the gate electrode to be further stacked is removed by punching the trapezoid. It was effective to do so.
さらに第２図（Ｃ）に示される如く、フォトリソグラフ
ィー技術によりＳ１を任意の所定形状を形成した。図面
ではこのため（１１）にて基板表面が露光させた。Furthermore, as shown in FIG. 2(C), S1 was formed into an arbitrary predetermined shape by photolithography. For this reason, in the drawing, the surface of the substrate was exposed in step (11).
さらにこの後このＳ１、Ｓ２、Ｓ３の表面全体に絶縁膜
（６）を形成した。この絶縁膜はｌ．３．５６ＭＨｚ〜
２． ４５ＧＨｚの周波数の磁場エネルギにより活性化
して酸素または酸素と水素との混合気体雰囲気に１００
〜７００’Ｃに浸して酸化して形成した。Furthermore, after this, an insulating film (6) was formed on the entire surfaces of S1, S2, and S3. This insulating film is l. 3.56MHz~
2. Activated by magnetic field energy at a frequency of 45 GHz, it is activated to create an atmosphere of oxygen or a mixed gas of oxygen and hydrogen.
Formed by oxidation by soaking at ~700'C.
さらにＬＰＣＶＤ法により窒化珪素またはリンガラスを
形成させた多層構造としてもよい。Furthermore, a multilayer structure may be formed by forming silicon nitride or phosphorus glass by the LPCVD method.
すると３ ２ （１４）の側周辺にはゲイト絶縁物（１
６）としてζの絶縁物（１６）が形成され、Ｓ１、Ｓ３
の表面はアイソレイション用被膜として形成させること
ができた。Then, a gate insulator (1
6), an insulator (16) of ζ is formed, and S1, S3
The surface could be formed as an isolation film.
さらに（Ｄ）に示される如く、第３のフォトリソグラフ
ィー技術によりＳ １ （１２）に対し電極穴（８）を
３ ３ （１５）に対し電極穴（７）を形成しゲイト電
極に連結する金属または半導体層を再度積層した。Furthermore, as shown in (D), an electrode hole (8) is formed for S 1 (12) and an electrode hole (7) is formed for 3 3 (15) by the third photolithography technique, and the metal connecting to the gate electrode is formed. Or the semiconductor layer was laminated again.
次に第４のフォトリソグラフィー技術によりこの膜を選
択的にエッチングして、ゲイト電極（ｌ７）をゲイト絶
縁物（１６） ， （１６’）と２方向に設けて作り、
同時に５ １ （１２）、Ｓ ３ （１５）より電極穴
を介して他部のＩＧＦ、キャパシタ、抵抗へ基板表面ま
たは絶縁物（６）上に密接して配線させた。Next, this film is selectively etched using a fourth photolithography technique to form a gate electrode (l7) with gate insulators (16) and (16') provided in two directions.
At the same time, wires were closely connected from 5 1 (12) and S 3 (15) to other IGFs, capacitors, and resistors through the electrode holes on the substrate surface or the insulator (6).
第２図（Ｄ）のたて断面図のＡ−Ａ’を横方向よりみる
と第２図（Ｅ）として示すことができる。番号はそれぞ
れ対応させている。When AA' of the vertical sectional view of FIG. 2(D) is viewed from the lateral direction, it can be shown as FIG. 2(E). The numbers correspond to each other.
本発明の半導体は主としてＳＡＳを用い、その中の不対
結合手の中和用に水素を用いており、かつ基板と半導体
、電極リードが異種材料であり、それらの熱膨張による
ストレスを少なくするため、すべての処理を３００〜６
００゜Ｃ以下好ましくは３００℃以下でするとよかった
。The semiconductor of the present invention mainly uses SAS, hydrogen is used to neutralize the dangling bonds in the semiconductor, and the substrate, semiconductor, and electrode leads are made of different materials to reduce stress caused by thermal expansion of them. Therefore, all processing is 300~6
The temperature was preferably 00°C or lower, preferably 300°C or lower.
またデイト電極（１７）を３１、Ｓ３と同一導電型の半
導体およびそれにＭＯ等の金属を二重構造とした多層配
線構造でもよい。Further, the date electrode (17) may have a multilayer wiring structure in which a semiconductor of the same conductivity type as 31 and S3 and a metal such as MO are double-layered.
か《してソースまたはドレインを５ １ （１２）、チ
ャネル形成領域（９）．（９’）を有するＳ ２ （１
４）、ドレインまたはソースを３ ３ （１５）により
形成せしめ、チャネル形成領域側面にはゲイト絶縁物（
１６） ． （１６’ ）その外側面にゲイト電極（１
７）を設けた積層型のＩＣ Ｆ （１０）を作ることが
できた。Thus, the source or drain is formed as 5 1 (12), the channel forming region (9). (9′) with S 2 (1
4) The drain or source is formed using 3 3 (15), and a gate insulator (
16). (16') Gate electrode (16') on its outer surface.
7) was successfully made.
この発明においてチャネル長はＳ ２ （１４）の厚さ
で決められ、ここでは０．０５〜０．５μとした。それ
はＳＡＳの移動度が単結晶とは異なりその１／５〜１／
１００ Ｌかないため、チャネル長を短くしてＩＣＦと
しての特性を助長させることにある。In this invention, the channel length is determined by the thickness of S 2 (14), and here it is set to 0.05 to 0.5 μ. This is because the mobility of SAS is 1/5 to 1/2 that of single crystals.
Since there is only 100 L, the purpose is to shorten the channel length to enhance the characteristics as an ICF.
ＳＡＳは電子のバルク移動度が１００〜５００ｃｍ”Ｖ
／Ｓと１／３〜１／１０であるのに対し、ホールのそれ
は５〜１００ｃＩｌｚｖ／Ｓと１／５〜１／１００テあ
る。しかしそれにアモルファス珪素は電子のバルク移動
度が０．１〜１０ｃｍ”Ｖ／Ｓ，ホールのそれは０．０
１ｃｍ”ν／Ｓ以下であり、これに比べてＳＡＳの移動
度はｌＯ〜１０３倍も長いことを考えると、本発明の半
導体装置にマイクロクリスタル構造を有するＳＡＳを用
いたことはきわめて重要なことである。SAS has an electron bulk mobility of 100 to 500 cm"V
/S and 1/3 to 1/10, while that of the hole is 5 to 100 cIlzv/S and 1/5 to 1/100 Te. However, in amorphous silicon, the bulk mobility of electrons is 0.1 to 10 cm"V/S, and that of holes is 0.0.
1 cm"ν/S or less, and considering that the mobility of SAS is lO~103 times longer than this, it is extremely important to use SAS having a microcrystal structure in the semiconductor device of the present invention. It is.
さらに本発明のＩＧＦにおいて、電子移動度がホールに
比べて単結晶の３倍よりも大きく５〜１００倍もあるた
めＮチャネル型とするのがきわめて好ましかった。Furthermore, in the IGF of the present invention, the electron mobility is more than 3 times that of a single crystal and 5 to 100 times that of a hole, so it is extremely preferable to use an N-channel type.
そのためＳ２には不純物を表面部に添加しない真性半導
体はＮ型であるためこれをＰ型として用いた。Therefore, in S2, since an intrinsic semiconductor with no impurities added to the surface is of N type, this was used as P type.
第３図は他の本発明のＩＧＦのたて断面図およびその製
造工程を示したものである。FIG. 3 shows a vertical sectional view of another IGF of the present invention and its manufacturing process.
第３図（Ａ）において基板（１）上にＳＡＳの珪素膜を
３ １ （２）として形成させた。さらにフォトリソグ
ラフィー技術により選択エッチングを行ない、基板（１
）の一部（１１）を露呈させた。In FIG. 3(A), a SAS silicon film 3 1 (2) was formed on the substrate (1). Furthermore, selective etching is performed using photolithography technology, and the substrate (1
) was exposed.
次にこのＳＡＳを結晶化するための光（レーザ）アニー
ル、熱アニールまたはこれらを併用してこのＳＡＳを単
結晶または多結晶構造に変成させた。加熱温度は基板材
料での熱ストレスを防ぐため、７００゜Ｃ以下にさせた
。Next, this SAS was transformed into a single crystal or polycrystalline structure using optical (laser) annealing, thermal annealing, or a combination of these to crystallize the SAS. The heating temperature was set to 700°C or less to prevent thermal stress on the substrate material.
この３ １ （２）は基本的にはＳ２、Ｓ３と工・νチ
ングレートが変わればよい。このためＳ１はＰまたはＮ
型の酸素または窒素が添加されて３ １ ０ ２−１１
（０．５＜ｘ＜２） 、Ｓ ｉｚＮａ−（１＜ｘ＜４）
の化学量論を有する真性または半絶縁性を有する半導体
であってもよい。This 3 1 (2) basically only needs to be different from S2 and S3 in the engineering/v rate. Therefore, S1 is P or N
Type oxygen or nitrogen added 3 1 0 2-11
(0.5<x<2), SizNa-(1<x<4)
It may be an intrinsic or semi-insulating semiconductor with a stoichiometry of .
第３図（Ｂ）に示す如く、この後この上面に３２（４）
を真性，Ｎ〜またはＰ型で、さらにＳ１と同一の導電型
に３ ３ （５）をＰまたはＮ型に積層して同一反応炉
により形成せしめた。As shown in Figure 3 (B), 32 (4) is then placed on this top surface.
was intrinsic, N~ or P type, and 3 3 (5) of the same conductivity type as S1 was laminated as P or N type and formed in the same reactor.
さらに第３図（Ｃ）に示す如く、このＳ ２ （４）、
Ｓ３（５）を概略同一形状に選択的に他部を除去して形
成し、Ｓ ２ （１４）、Ｓ ３ （１５）を３ １
（１２）上に設けた。Furthermore, as shown in FIG. 3(C), this S 2 (4),
S3 (5) is formed into approximately the same shape by selectively removing other parts, and S 2 (14) and S 3 (15) are formed into 3 1
(12) Provided on top.
この後この３１，Ｓ２、Ｓ３上表面を酸化して絶縁膜（
６）として設けた。この時Ｓ ２ （１４）の側周辺は
ゲイト絶縁膜（１６）として設けられ、他部はアイソレ
イション膜として設けた。After that, the upper surfaces of 31, S2, and S3 are oxidized to form an insulating film (
6). At this time, the periphery of the S 2 (14) side was provided as a gate insulating film (16), and the other part was provided as an isolation film.
次に第３のフォトリソグラフィー技術を用いて電極穴ま
たはコンタクト部（７Ｌ （８）を用いてその全上表面
に半導体または導体の膜を設けた。この膜を第４のフォ
トリソグラフィー技術により選択的に除去してＳ １
（１２）にはその他部への連続電極リード（２２）を、
Ｓ ３ （１５）にはコンタクト（７）を介して同様の
電極、リードを設け、またＳ ２ （１４）の側周辺の
チャネル形成領域（９），（９’）の側面のゲイト電極
（１６） ． （１６’）上にはゲイト電極（１７）を
構成した。Next, a semiconductor or conductor film was provided on the entire upper surface of the electrode hole or contact portion (7L (8) using the third photolithography technique. This film was selectively coated using the fourth photolithography technique. S 1
(12) has a continuous electrode lead (22) to other parts,
Similar electrodes and leads are provided to S 3 (15) via contacts (7), and gate electrodes (16 )． A gate electrode (17) was formed on (16').
このようにしてソースまたはドレインをＳＬ（１２）に
よりチャネル形成領域（９），（９’）を３ ２ （１
４）により、ドレインまたはソースをＳ ３ （１５）
によりそれぞれ構成せしめた。ゲイトはゲイト絶縁物（
１６），（１６″）とゲイト電極（１７）よりなってい
る。このようにしてゲイト電極を”１”、ソースまたは
ドレインを”１″とすると、チャネル形成領域を電流が
流れオン状態を、またそれぞれが一方または双方が′０
”ならばオフ状態を作ることができた。In this way, the source or drain is connected to the channel forming region (9), (9') by using the SL (12).
4) connects the drain or source to S 3 (15)
Each of them was constructed according to the following. The gate is a gate insulator (
16), (16'') and a gate electrode (17).In this way, when the gate electrode is set to "1" and the source or drain is set to "1", a current flows through the channel forming region, and the on state is Also, one or both of them are '0'
``In that case, I was able to create an off state.
”１″はＮチャネル型ＩＣＦでは正の０．５〜ＩＯＶの
電流を、′０″はＯ■またはスレンシュホールド電圧以
下の電流を意味する。"1" means a positive current of 0.5 to IOV in an N-channel type ICF, and "0" means a current below O2 or a threshold voltage.
Ｐチャネル型のＩＧＦはその電極の極性を変えればよい
。これらの論理系は第１図、第２図においてもまた以下
の第３図または本発明の実施例においても同様である。For P-channel type IGF, the polarity of its electrodes may be changed. These logic systems are the same in FIGS. 1 and 2 as well as in FIG. 3 below or in the embodiments of the present invention.
また第１図の抵抗（７０）は第２図（Ｄ） ， （Ｅ）
および第３図（Ｄ）においてゲイトに加える電圧に無関
係に３２のバルク成分の抵抗率で決められる。すなわち
ゲイト電極を設けない状態でＳ１、Ｓ２、Ｓ３を積層す
ればよい。またこの抵抗値はＳ２の抵抗率とその厚さ、
基板上にしめる面積で設計仕様に従って決めればよい。Also, the resistance (70) in Figure 1 is shown in Figures 2 (D) and (E).
In FIG. 3(D), it is determined by the resistivity of the bulk component of 32, regardless of the voltage applied to the gate. That is, S1, S2, and S3 may be stacked without providing a gate electrode. Also, this resistance value is determined by the resistivity of S2 and its thickness.
The area to be fitted on the board can be determined according to the design specifications.
第１図のインバータ（６０）においてドライバー（６１
）は第２図、第３図（Ｄ）とし、さらにそのロード（６
４）はＳ １ （１２）、Ｓ ３ （１５）の一方とゲ
イ１・電極（１７）との連続させるエンヘンスメント型
またはディプレッション型のＩＣＦとした。In the inverter (60) in Fig. 1, the driver (61
) are shown in Figures 2 and 3 (D), and their load (6
4) was an enhancement type or depletion type ICF in which one of S 1 (12) and S 3 (15) was connected to the gay 1 electrode (17).
さらにこのインバータ（６０）の出力は（６２）よりな
り、この基板上に離間して２つのＩＧＦを積層して複合
化しやすく、入力部はゲイト電極（１７）に対応して設
ければよい。Furthermore, the output of this inverter (60) is composed of (62), which can be easily combined by laminating two IGFs spaced apart on this substrate, and the input section may be provided corresponding to the gate electrode (17).
第４図（Ａ）は他の本発明のたて断面図を示したもので
ある。すなわち基板（１）に３ １ （１２）、Ｓ２（
１４）、Ｓ ３ （１５）およびゲイト部がゲイト絶縁
物（１６）、ゲイト電極（１７）とよりなっているＩ
Ｇ Ｆ （１０）と、Ｓ １ （１２）でかつ電気系に
連結した他部はキャパシタの一方の電極（２２）を有し
、かつこの他部は液晶表示の一方の電極（３２）をも構
成させている。すなわちＳ１はふたつのキャパシタの一
方の電橿となっている。そしてそのひとつのキャパシタ
は蓄積容量を大きくとり液晶表示の表示時間を長くする
ために用いられている。FIG. 4(A) shows a vertical sectional view of another embodiment of the present invention. That is, 3 1 (12), S2 (
14), S 3 (15) and I whose gate part is composed of a gate insulator (16) and a gate electrode (17)
The other part of G F (10) and S 1 (12) connected to the electrical system has one electrode (22) of the capacitor, and this other part also has one electrode (32) of the liquid crystal display. It is configured. In other words, S1 serves as one of the two capacitors. One of the capacitors has a large storage capacity and is used to extend the display time of the liquid crystal display.
すなわち第１図において特定のｉＧＦがオン状態となる
時間が１０〜１００ ｎ秒であっても、液晶表示はその
表示が１〜１０００ｍ秒も有するいわゆる残光特性をも
ためしたものである。このため蓄積（ストーレ・イジ
キャパシタ）が大きいと例えばＴＶのブラウン管に対応
ずる平面パネルでの表示があざやかになり、かつ絵素の
数が１０４〜・１０Ｓケになり、それらをデジタル的に
スキャンしていても他の絵素に”０“、′１”を表示し
、つづけることが可能になる。この蓄積容量の有効性は
絵累の数が１０ケ以」二になった際見ている人に目のつ
かれを覚えさせないために有効である。In other words, even though the time period in which a particular iGF is on in FIG. 1 is 10 to 100 ns, the liquid crystal display has a so-called afterglow characteristic in which the display lasts for 1 to 1000 ms. For this reason, storage
If the capacitor is large, for example, the display on a flat panel corresponding to a TV's cathode ray tube will be vivid, and the number of picture elements will be 104 to 10S, and even if they are digitally scanned, other picture elements will be It becomes possible to display ``0'' and ``1'' on the screen and continue.The effectiveness of this storage capacity is that when the number of pictures exceeds 10, the viewer will feel tired. It is effective to prevent this from happening.
またこの蓄積容量のキャパシタはゲイト絶縁物（１６）
と同一材料としたことにより、同一バッジ式に何らかの
新たな工程を必要とせず作ることができた。しかしこの
容量を小面積で増加するため、酸化珪素ではなく窒化珪
素、酸化タンタルその他強誘電体を用いてもよい。Also, this storage capacitor is made of gate insulator (16)
By using the same material as the badge, it was possible to create the same badge style without the need for any new processes. However, in order to increase this capacitance in a small area, silicon nitride, tantalum oxide, or other ferroelectric material may be used instead of silicon oxide.
本発明におけるＳ １ （１２）に電気的に接続されて
いた他の電極（３２）は電極穴（２５）−’１介して設
けられている。これらＩ Ｇ Ｆ （１０）上にポリイ
ミドまたはＰＩＱ等の層間絶縁物を１〜３μの厚さに設
番３゛、それを選択的にフォトリソグラフィー・技術に
より設ければよい。この電極（３２）がひと一つの絵素
の大きさを決定する。カリキュリータ等においてはＯ。Another electrode (32) electrically connected to S 1 (12) in the present invention is provided through the electrode hole (25)-'1. An interlayer insulating material such as polyimide or PIQ may be selectively provided on these IGFs (10) to a thickness of 1 to 3 .mu.m by photolithography. This electrode (32) determines the size of each picture element. O in Calculita etc.
１〜５ｍｍφまたは矩形を有している。しかし第１図の
如き走査型の方式において、１〜・５０μ口をマトリッ
クス状として５００ Ｘ ５００とし２た。液晶表示部
（３１）はこの基板上に半導体装置電極を設乙」た−一
一方の極と他方をＩＴＯ等の透明電極（２８）を有する
ガラス板（２８）とを１−２０μ［ｎの間げきを有せ１
．２めで対応させそこに例えばネマチック型の液晶（２
６）を注入して設けた。It has a diameter of 1 to 5 mm or a rectangular shape. However, in the scanning type system as shown in FIG. 1, 1 to 50 μm openings are arranged in a matrix of 500×500. The liquid crystal display section (31) has semiconductor device electrodes installed on this substrate. Have a break 1
．． For example, a nematic type liquid crystal (2
6) was injected and provided.
またディスプレーをカラー表示してもよい。さらに例え
ばこれらの絵素が三重に重ね合わされてもよい。そして
赤緑青の３つの要素を交互に配列せしめればよい。The display may also be displayed in color. Furthermore, for example, these picture elements may be superimposed three times. Then, the three elements of red, green, and blue may be arranged alternately.
第４図（Ａ）が蓄積キャパシタと液晶キャパシタ等価回
路にて示される液晶と並列に連結して設けたのに対し、
第３図（Ｂ）は直列に設けたものである。In contrast to FIG. 4(A), where the storage capacitor and the liquid crystal capacitor are connected in parallel with each other as shown in the liquid crystal capacitor equivalent circuit,
FIG. 3(B) shows the arrangement in series.
すなわちＳ １ （１２）に電気的に連結した一方の電
極（２２）ｌに誘電膜（２３）、他方の電極（２４）、
さらにこの電極（２４）ζこ連結した第２の液晶キャパ
シタ（３１）の一方の電極（３２）が閉口（２５）を介
して連結しており、この電極（３２）に対応して透明電
極による対抗電極（２７）が液晶（２６）の誘電体をは
さんで設けられている。That is, one electrode (22)l electrically connected to S 1 (12) has a dielectric film (23), the other electrode (24),
Further, one electrode (32) of a second liquid crystal capacitor (31) connected to this electrode (24) is connected via a closed opening (25), and a transparent electrode is connected to the electrode (32) corresponding to this electrode (32). A counter electrode (27) is provided across the dielectric of the liquid crystal (26).
第４図（Ａ）（Ｂ）で明らかな如く、本発明は基板（１
）上に複数のＩＧＦキャパシタ、抵抗または同時にサン
ドウィッチ構造として液晶表示の平面パネルを設けたこ
とを特徴としている。As is clear from FIGS. 4(A) and 4(B), the present invention provides a substrate (1
) is characterized by having a plurality of IGF capacitors, resistors, or at the same time a flat panel of liquid crystal display as a sandwich structure.
さらに図面より明らかな如く、上方よりの光照射に対し
て、Ｉ Ｃ Ｆ （１０）に光が照射して”０”状態の
時リークしてしまうことを防止するためＩＧＦを上方よ
り覆い、絵素の一方の電極（３２）を設けていることを
特徴としている。Furthermore, as is clear from the drawing, in order to prevent light from irradiating ICF (10) from above and leaking when it is in the "0" state, the IGF is covered from above and the It is characterized in that one electrode (32) is provided as a blank.
加えて従来と異なり、絶縁基板上に完全に他の絵素とア
イソレイ１・シてＩＣＦを積層型に設けていることはき
わめて大きな特徴であり、特にこの全行程を６００゜Ｃ
以下特に３００゜Ｃ以下の温度で作ることが可能である
ことは、このパネルが大面積としても熱歪の影響を受け
にくいという大きな特徴を有していることになる。In addition, unlike conventional methods, the ICF is completely stacked with other picture elements on an insulating substrate, which is a very significant feature.
In particular, the fact that it can be manufactured at a temperature of 300° C. or lower means that this panel has the great feature that it is not easily affected by thermal strain even if it has a large area.
加えて本発明の半導体は非単結晶構造を中心としており
、特にＳＡＳというアモルファスと単結晶との中間構造
であって、かつ６００ ’Ｃまでの熱エネルギに対して
安定なことは本発明の他の特徴である。In addition, the semiconductor of the present invention mainly has a non-single-crystal structure, and in particular, the semiconductor of the present invention has a structure called SAS, which is an intermediate structure between amorphous and single crystal, and is stable against thermal energy up to 600'C. It is a characteristic of
特にＳ Ａ Ｓは１０＝・１００人の大きなマイクロク
リスタル構造の格子歪を有する非単結晶半導体であり、
その製造には５００Ｋ！＋ｚ〜３ＧＨｚの誘導エネルギ
を使っても温度が３００゜Ｃまでで充分であり、加えて
その電子・ホールの拡散長がアモルファス珪素の１００
・〜１０５倍も大きいという物性的特性を有している。In particular, S A S is a non-single-crystal semiconductor with a lattice strain of a large microcrystal structure of 10 = 100 people,
500K to make it! Even if induction energy of +z to 3 GHz is used, it is sufficient at a temperature of up to 300°C, and in addition, the diffusion length of the electrons and holes is 100% longer than that of amorphous silicon.
・It has physical properties that are ~105 times larger.
かかる非単結晶半導体を基板上に積層する構造により、
ＩＣＦを設けたこと、加えてここを電流がたて方向に流
れるためチャネル長が０。１〜１μのマイクロチャネル
型ＩＣＦを高精度のフメ・トリソグラフィー技術を用い
ずに作ることができることがきわめて大きな特徴である
。With a structure in which such non-single crystal semiconductors are stacked on a substrate,
In addition to the provision of the ICF, it is extremely important that a microchannel type ICF with a channel length of 0.1 to 1 μm can be created without using high-precision fume lithography technology because the current flows in the vertical direction through the ICF. This is a major feature.
さらに本発明においてＩＣＦとしての特性はＳΔＳの特
性にかんがみ、そのスレッシュホールド電圧（ＶＴＭ）
は例えばドーブをイオン注入法で行なうのではなく、Ｓ
２に添加する不純物の添加量と加える高周波パワー・ζ
こより制御する点も特徴で々）る。Furthermore, in the present invention, in consideration of the characteristics of SΔS, the characteristics as an ICF are determined by its threshold voltage (VTM).
For example, instead of doping using ion implantation, S
The amount of impurities added to 2 and the high frequency power ζ
It is also characterized by the fact that it is more controllable.
そのため耐圧２０〜３０Ｖ、ＶＴ１１＝−４〜４■を±
０．２■の範囲で制御できた。Therefore, withstand voltage 20~30V, VT11=-4~4■
It was possible to control within the range of 0.2■.
さらに周波数特性は非単結晶半導体を用いたのにもかか
わらず、これまでの単結晶型の絶縁ゲイト型半導体装置
の１７５〜１／５０を得ることができた。その理由はチ
ャネル長が０．１〜１μのマイクロチャネルのためであ
る。Furthermore, despite using a non-single crystal semiconductor, the frequency characteristics were 175 to 1/50 that of conventional single crystal insulated gate semiconductor devices. The reason is that the channel length is a microchannel of 0.1 to 1μ.
また逆方向リークではあるが、第２図に示すようなＳ１
とＳ２との間に窒化珪素を１０−４０人の厚さに挿入す
ることによりこのＮ”−Ｐ接合またはＰ”−Ｎ接合のＪ
Ｊ−クは逆方向にＩＯＶを加えてもｉＱｍＡ以下であっ
た。これは単結晶の逆方向リークに匹敵する好まｔ７い
ものであった。Also, although it is a reverse leak, S1 as shown in Figure 2
J of this N''-P junction or P''-N junction by inserting silicon nitride to a thickness of 10-40 mm between
J-K was below iQmA even when IOV was added in the opposite direction. This was a favorable t7 comparable to the reverse leakage of a single crystal.
またＳ１に例えば酸素を１０−３０モル％添加すると、
第３図に示した構造においては同様に逆方向にリークが
少なく、無添加の場合に比べて１／ｉ０−１７１０倍ち
り・−クが少なかった。このリークが少ないことが第１
図のマ！−リックス構造を実施する時きわめて有効であ
ることは当然である。Also, if, for example, 10-30 mol% of oxygen is added to S1,
In the structure shown in FIG. 3, there was similarly less leakage in the opposite direction, and the amount of dust and leakage was 1/i0-1710 times less than in the case without additives. The first priority is to minimize this leakage.
Figure Ma! It goes without saying that it is extremely effective when implementing -lix structures.
さらにこの逆方向リークはごの積層型の３１、Ｓ２、Ｓ
３をともにアモルファス珪素の半導体のみで作った場合
、逆方向バイアスをＩＯＶ加えると１ｍＡ以上あったが
、これをＳＡＳとすると５〜５０ｎＡにまで下がった。Furthermore, this reverse leak is caused by the laminated type 31, S2, and S
When 3 was made of only amorphous silicon semiconductor, the voltage was over 1 mA when reverse bias was applied to IOV, but when this was applied to SAS, the voltage decreased to 5 to 50 nA.
それは３１，Ｓ３のＰまたはＮ型の半導体におけるＢ，
Ｐの不純物が置換型に配位し、そのイオン化率が単結晶
と同じく４Ｎ以上となったことおよびその活性化エネル
ギもアモルファスの場合の０．２〜０。３ｅＶより０．
００５〜０．ＯＯ１ｅＶと小さくなったことにある。It is B in the P or N type semiconductor of 31,S3,
The P impurity is coordinated in a substitutional manner, and its ionization rate is 4N or more, the same as in the single crystal, and its activation energy is also 0.2 to 0.3 eV, compared to 0.2 to 0.3 eV in the amorphous case.
005~0. The reason is that it has become as small as OO1eV.
このため一度配位した不純物が積層中にアウトディフユ
ージョンせず結果として接合がきれいにできたことによ
る。For this reason, impurities once coordinated do not outdiffusion during lamination, resulting in clean bonding.
すなわち本発明は積層型ＩＣＦであること、そこに非単
結晶半導体を用いたこと、特にＳＡＳを用いたこと、さ
らにＳ１とＳ２の間の接合を明確にするためＳ１に酸素
または窒素を同時に添加し主にエネルギバンド巾として
逆耐圧を上げたこと、または絶縁または半絶縁膜を介在
させたＳＩＳ接合としたことを特徴としている。That is, the present invention is a stacked ICF, uses a non-single crystal semiconductor therein, in particular uses SAS, and also adds oxygen or nitrogen to S1 at the same time to clarify the junction between S1 and S2. The main features are that the energy band width is increased, the reverse breakdown voltage is increased, and that an SIS junction is used with an insulating or semi-insulating film interposed.
さらにかかる積層型のＩＧＦのため従来のように高精度
のフォトリソグラフィー技術を用いることなく、基板特
に絶縁基板上に複数個のＩＧＦ、抵抗キャパシタを作る
ことが可能になった。そして液晶表示ディスプレーにま
で発展させることが可能となった。Furthermore, because of such a stacked IGF, it has become possible to fabricate a plurality of IGFs and resistance capacitors on a substrate, especially an insulating substrate, without using high-precision photolithography technology as in the past. This made it possible to develop it into liquid crystal displays.
本発明における半導体は珪素、絶縁体は酸化珪素または
窒化珪素を用いた。しかし半導体としてゲルマニューム
、ＩｎＰ．．ＢＰ，ＧａＡｓ等を用いてもよい。また非
単結晶半導体ではなく単結晶半導体を、またＳＡＳでは
なくその結晶粒径の大きな多結晶半導体であってもよい
ことはいうまでもない。In the present invention, silicon was used as the semiconductor, and silicon oxide or silicon nitride was used as the insulator. However, as a semiconductor, germanium, InP. ．． BP, GaAs, etc. may also be used. It goes without saying that a single crystal semiconductor may be used instead of a non-single crystal semiconductor, and a polycrystalline semiconductor with a large crystal grain size may be used instead of SAS.
第１図は本発明による絶縁ゲイＩ・型半導体装置、イン
バータ抵抗、キャパシタまたは絶縁デイト型半導体装置
とキャパシタとを絵素としたマトリックス構造の等個回
路を示す。第２図、第３図は本発明の積層型絶縁ゲイト型半導体装
置の工程を示すたて断面図である。FIG. 1 shows an equal circuit having a matrix structure in which picture elements are an insulated gay I-type semiconductor device, an inverter resistor, a capacitor, or an insulated date-type semiconductor device and a capacitor according to the present invention. FIGS. 2 and 3 are vertical sectional views showing the steps of manufacturing a stacked insulated gate type semiconductor device of the present invention.
| Application Number | Priority Date | Filing Date | Title |
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| JP1326551AJPH02230130A (en) | 1989-12-15 | 1989-12-15 | Liquid crystal electrooptic device |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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