【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル画像信号を３次元コサイン変換
（ｄｉｓｃｒｅｔｅ ｃｏｓｉｎｅ ｔｒａｎｓｆｏｒ
ｓ＋）等の変！負符号化により符号化することでデータ
量を圧縮するデータ伝送装置、特に、伝送データのデー
タ量を所定値以ｒに制御するバ・ンファリングに関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention applies three-dimensional cosine transform (discrete cosine transform) to a digital image signal.
s+) etc. strange! The present invention relates to a data transmission device that compresses the amount of data by encoding using negative encoding, and particularly relates to buffering that controls the amount of transmitted data to be less than a predetermined value r.
この発明では、所定の大きさの３次元ブロックに対し、
変換符号化が行われ、変換符号化で得られた直流成分は
、所定ビット数で伝送すると共に、残りの交流成分が３
次元サブブロックに分割され、サブブロック単位で有意
なデータを有するサブブロックのアドレス情報と伝送さ
れるサブブロック内の有意な係数データとが伝送される
ことで、フィードフォワード制御により伝送データ量を
所定の目標値より小に制御できる。In this invention, for a three-dimensional block of a predetermined size,
Transform encoding is performed, and the DC component obtained by transform encoding is transmitted with a predetermined number of bits, and the remaining AC component is transmitted in 3 bits.
Divided into dimensional subblocks, the address information of the subblocks having significant data in subblock units and the significant coefficient data in the subblocks to be transmitted are transmitted, so that the amount of data to be transmitted can be determined by feedforward control. can be controlled to be smaller than the target value.
画像信号の冗長度を抑圧するために、所定数の画素から
なるブロックに画面を分割し、ブロック毎に原画像信号
の特徴と合った変換軸で線形変換を行う変換符号化が知
られている。変換符号化としては、アダマール変換、コ
サイン変換等が知られている。従来のコサイン変換符号
化装置は、例えば第１０図に示すような構成を有してい
る。In order to suppress the redundancy of image signals, transform coding is known in which the screen is divided into blocks each consisting of a predetermined number of pixels, and each block is linearly transformed using a transform axis that matches the characteristics of the original image signal. . Hadamard transform, cosine transform, etc. are known as transform encoding. A conventional cosine transform encoding device has a configuration as shown in FIG. 10, for example.
第１０図において、５１で示す入力端子には、標本化さ
れた離散的な画像信号ｆ （ｊ 、 ｋ）が供給され、
この入力信号がコサイン変換（ＤＣＴ変換）回路５２に
供給される。コサイン変換回路５２では、３次元コサイ
ン変換がなされる。３次元コサイン変換では、次式で示
される処理がなされる。但し、原データは、！ブロック
が（ｎＸｎＸｎ）サンプルの２次元データｆ（ｉｓＪ＋
ｋ）（ｉｔｊｔｋ＝ｏ＋１＋、、、１ｎ−１）とする、
但し、（１：水平方向、ｊ：垂直方向、ｋ；時間方向）
である。In FIG. 10, a sampled discrete image signal f (j, k) is supplied to an input terminal indicated by 51,
This input signal is supplied to a cosine transform (DCT transform) circuit 52. The cosine transform circuit 52 performs three-dimensional cosine transform. In the three-dimensional cosine transformation, processing shown by the following equation is performed. However, the original data is! Two-dimensional data f(isJ+) whose block is (nXnXn) samples
k) (itjtk=o+1+,,,1n-1),
However, (1: horizontal direction, j: vertical direction, k: time direction)
It is.
ｕ、ｖ９ｗ１１０，１１０．、、ｎ−１上述の３次元コ
サイン変換は、静止画のように、動きが少ない画像の処
理に適用して有用であり、２次元コサイン変換に比して
伝送データ量の圧縮率を高くできる。u, v9w110,110. ,,n-1 The three-dimensional cosine transform described above is useful when applied to processing images with little movement, such as still images, and can achieve a higher compression rate for the amount of transmitted data than the two-dimensional cosine transform. .
コサイン変換回路５２からの係数値Ｆ（ｕ＋ｖ＋ｗ）が
ブロック走査回路５３に供給され、ブロック内の係数デ
ータが直流成分から高周波成分に向かって順次出力され
る。ブロック走査回路５３からの係数データが再量子化
回路５４に供給される。再量子化回路５４では、係数デ
ータがバッファコントロール回路５８からの量子化ステ
ップで量子化される。再量子化回路５４の出力信号がソ
ーティング回路５５に供給される。ソーティング回路５
５では、振幅の絶対値の順序で係数データがソーティン
グされた後、振幅とアドレスの両方が差分される。ソー
ティング回路５５からの差分信号が可変長符号化回路５
６に供給される。可変長符号化回路５６では、ランレン
グス符号化及びハフマン符号化により、所定ビット数の
コード信号に変換される。The coefficient value F(u+v+w) from the cosine transform circuit 52 is supplied to the block scanning circuit 53, and the coefficient data within the block is sequentially output from the DC component to the high frequency component. Coefficient data from block scanning circuit 53 is supplied to requantization circuit 54 . In the requantization circuit 54, the coefficient data is quantized in a quantization step from the buffer control circuit 58. The output signal of the requantization circuit 54 is supplied to a sorting circuit 55. Sorting circuit 5
5, after the coefficient data is sorted in the order of the absolute values of the amplitudes, both the amplitudes and addresses are differentiated. The difference signal from the sorting circuit 55 is sent to the variable length encoding circuit 5.
6. The variable length encoding circuit 56 converts the signal into a code signal of a predetermined number of bits by run length encoding and Huffman encoding.
可変長符号化回路５６からのコード信号がバッファメモ
リ５７に供給される。バッファメモリ５７は、可変長符
号化回路５６からのコード信号の伝送レートを伝送路の
レートを超えない範囲のレートに変換するために設けら
れている。バッファメモリ５７の入力側のデータレート
は、可変のものであるが、バッファメモリ５７の出力側
のデータレートが略々一定となる。バッファメモリ５７
からの出力データが端子５９に取り出される。バッファ
メモリ５７において、伝送データ量の変動が検出され、
検出信号がバッファコントロール回路５８に供給される
。A code signal from variable length encoding circuit 56 is supplied to buffer memory 57. Buffer memory 57 is provided to convert the transmission rate of the code signal from variable length encoding circuit 56 to a rate within a range that does not exceed the rate of the transmission path. Although the data rate on the input side of the buffer memory 57 is variable, the data rate on the output side of the buffer memory 57 is approximately constant. buffer memory 57
Output data from is taken out to terminal 59. In the buffer memory 57, a fluctuation in the amount of transmitted data is detected,
The detection signal is supplied to buffer control circuit 58.
バッファコントロール回路５８は、再量子化回路５４の
量子化ステップを制御し、また、可変長符号化回路５６
におけるスレッシツルディングによって、伝送される係
数データが所定のデータ量となるように制御する。スレ
ッシツルディングは、絶対値がしきい値より大きい係数
データからしきい値を減算する処理である。但し、直流
成分の係数データＦ （０，０，０）は、スレッシツル
ディングの対象から除かれる。The buffer control circuit 58 controls the quantization step of the requantization circuit 54 and also controls the variable length encoding circuit 56.
The transmitted coefficient data is controlled to have a predetermined amount of data by the thresholding in . Thresholding is a process of subtracting a threshold value from coefficient data whose absolute value is greater than the threshold value. However, the DC component coefficient data F (0, 0, 0) is excluded from the thresholding target.
（発明が解決しようとする諜Ｂ）上述のようなフィードバック型のバッファリングは、バ
ッファメモリ５７がオーバーフローしそうになると、バ
ッファメモリ５７への入力データのレートを低下させ、
逆に、バッファメモリ５７がアンダーフローしそうにな
ると、バッファメモリ５７への入力データのレートを上
昇させるように、バッファコントロール回路５８により
量子化ステップ及びしきい値をフィードバック制マ１し
ている。フィードバック１１１７！ｌのために、帰還量
に対する感度を上げ過ぎると、目標値付近で発振し、逆
に感度を下げ過ぎると、収束に時間がかかる問題が生じ
る。収束に時間がかかる時には、バッファメモリ５７の
容量を増やす必要がある。このように、従来のバッファ
リング処理は、実用に当たっては、相当のノウハウが必
要な問題点があった。(Intelligence B to be Solved by the Invention) In the feedback type buffering as described above, when the buffer memory 57 is about to overflow, the rate of input data to the buffer memory 57 is reduced,
Conversely, when the buffer memory 57 is about to underflow, the buffer control circuit 58 feedback-controls the quantization step and threshold value so as to increase the rate of input data to the buffer memory 57. Feedback 1117! Because of l, if the sensitivity to the feedback amount is increased too much, oscillation will occur near the target value, and if the sensitivity is decreased too much, convergence will take a long time. When convergence takes time, it is necessary to increase the capacity of the buffer memory 57. As described above, the conventional buffering process has a problem that requires a considerable amount of know-how in practical use.
また、従来のフィードバック型のバッファリング装置は
、ソーティング回路５５及びスレッシツルディング回路
等の複雑な回路を必要とする欠点があった。Further, the conventional feedback type buffering device has the disadvantage of requiring complicated circuits such as a sorting circuit 55 and a thresholding circuit.
従って、この発明の目的は、スレッシールディング回路
、ソーティング回路のような複雑な回路を必要とせずに
、フィードフォワード型のバンファリングにより、デー
タレートを一定レートとすることができるデータ伝送装
置を提供することにある。Therefore, an object of the present invention is to provide a data transmission device that can maintain a constant data rate through feedforward bumping without requiring complex circuits such as thresholding circuits and sorting circuits. It is about providing.
本願出願人は、先に変換符号化で得られた係数データを
ＡＤＲＣ（ダイナミックレンジＤＲに適応した符号）で
符号化し、符号化出力のデータ量を所定値以下に抑える
データ伝送装置を提案している（特願昭６３−２４５２
２７号明細書参照）。The applicant has proposed a data transmission device that encodes coefficient data obtained through transform encoding using ADRC (a code adapted to dynamic range DR) and suppresses the amount of encoded output data to a predetermined value or less. (Patent application 1986-2452)
(See specification No. 27).
この方式は、従来のフィードバック型のバンファリング
の問題点を解決でき、また、データの圧縮率を高くでき
る。しかし、ＡＤＲＣ符号化装置を組み合わせる必要が
あるため、回路の複雑化、データの誤差の増加の問題が
あった。This method can solve the problems of conventional feedback-type bumper processing and can also improve the data compression rate. However, since it is necessary to combine ADRC encoding devices, there are problems of circuit complexity and increased data errors.
この発明は、変換符号化で得られた係数データ自体のデ
ータ量を制御することで、先に提案されている方式と異
なるものである。This invention differs from previously proposed methods by controlling the amount of coefficient data itself obtained by transform encoding.
この発明では、所定の大きさの３次元ブロックに対し、
変換符号化が行われ、変換符号化で得られた直流成分は
、所定ビット数で伝送されると共に、残りの交流成分が
３次元サブブロックに分割され、サブブロック単位で有
意なデータを有するサブブロックのアドレス情報Ａｌ、
Ｐｉと伝送されるサブブロック内の有意な係数データＤ
ＡＴＡｉとが伝送される。In this invention, for a three-dimensional block of a predetermined size,
Transform coding is performed, and the DC component obtained by transform coding is transmitted with a predetermined number of bits, and the remaining AC component is divided into three-dimensional subblocks, and each subblock is divided into subblocks that have significant data. Block address information Al,
Significant coefficient data D in the sub-block transmitted with Pi
ATAi is transmitted.
（作用〕変換符号化例えば３次元コサイン変換で得られた係数デ
ータの中で、直流成分は、サブブロックのアドレス情報
ＡＯ，ＰＯと共に、原データとして伝送される。交流成
分は、サブブロックのアドレス情報Ａｉ、Ｐｉと共に、
０でない有意なデータＤＡＴＡ！のみが伝送される。伝
送することが必要なデータ量は、固定のデータ量である
直流成分に関してのデータ量と計算された交流成分に関
するアドレス情報及び係数データとの和である。(Operation) Among the coefficient data obtained by transform encoding, for example, three-dimensional cosine transform, the DC component is transmitted as original data together with the sub-block address information AO, PO.The AC component is transmitted as the original data together with the sub-block address information AO, PO. Along with information Ai and Pi,
Significant data DATA that is not 0! only. The amount of data that needs to be transmitted is the sum of the fixed amount of data regarding the DC component and the calculated address information and coefficient data regarding the AC component.
求められたデータ量が目標値と比較され、データ量が目
標値より小となるように、交流成分に関して、データ量
が制御される。交流成分に対して、重み付け、非線形量
子化等で、データ量が目標値より小にフィードフォワー
ド制御される。The obtained data amount is compared with a target value, and the data amount is controlled for the AC component so that the data amount is smaller than the target value. The data amount of the AC component is feedforward controlled to be smaller than the target value by weighting, nonlinear quantization, etc.
以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の項目に従ってなされる。An embodiment of the present invention will be described below with reference to the drawings. This explanation is made according to the following items.
ａ、全体システムｂ、バッファリング処理Ｃ０変形例ａ、全体システム第１図において、ｌで示す入力端子に標本化されたｉｌ
！１敗的な画像信号が供給され、入力ディジタル画像信
号がブロック化回路２に供給される。ブロック化回路２
では、ディジタル画像信号が走査順序からブロックの順
序に変換される。第２図は、３次元ＤＣＴ用の画像ブロ
ックの一例を示し、水平方向に８画素、垂直方向に８ラ
イン、時間方向に８フレームの（８ｘ８ｘ８）の３次元
ブロックが形成される。第２図において、斜線が施され
た画素は、各フレーム内の第２フイールドの画素を示し
、斜線が施されていない画素が第１フイールドの画素を
示す。a, overall system b, buffering processing C0 modification example a, overall system In FIG. 1, il sampled at the input terminal indicated by l
! A one-shot image signal is supplied, and an input digital image signal is supplied to a blocking circuit 2. Blocking circuit 2
, a digital image signal is converted from scan order to block order. FIG. 2 shows an example of an image block for three-dimensional DCT, and a three-dimensional block (8x8x8) is formed with 8 pixels in the horizontal direction, 8 lines in the vertical direction, and 8 frames in the temporal direction. In FIG. 2, hatched pixels indicate pixels in the second field in each frame, and non-hatched pixels indicate pixels in the first field.
このブロック化回路２の出力信号が３次元のコサイン変
換（ＯＣＴ変換）回路３に供給される。The output signal of this blocking circuit 2 is supplied to a three-dimensional cosine transform (OCT transform) circuit 3.
コサイン変換回路３では、従来と同様の処理により、３
次元コサイン変換がなされる。コサイン変換回路３から
ブロックサイズと対応する（８×８×８）の係数テーブ
ルが得られる。この係数テーブルにおいて、交流成分の
係数値データは、例えば１ピントの符号（±）ビットを
含む８ビツトのデータである。直流成分は、２次元コサ
イン変換で発止する直流成分の８倍あるので、１２ビツ
トの長さとされている。In the cosine transform circuit 3, 3
A dimensional cosine transformation is performed. A coefficient table of (8×8×8) corresponding to the block size is obtained from the cosine transform circuit 3. In this coefficient table, the coefficient value data of the AC component is, for example, 8-bit data including a sign (±) bit of one focus. Since the DC component is eight times as large as the DC component generated by the two-dimensional cosine transformation, it has a length of 12 bits.
コサイン変換回路３からの係数データが重み付は回路４
に供給される１重み付は回路４では、（８Ｘ８Ｘ８）の
係数テーブルに対して固定の重み付は係数が乗じられる
。この重み付は係数は、ＤＣ（直流）成分記対しては１
とされ、次数が高いＡＣ（交流）成分程、重み付は係数
が小とされている。即ち、重要度が高い係数はど大きい
重み付は係数が乗じられる。The coefficient data from cosine transform circuit 3 is weighted by circuit 4.
In the circuit 4, the 1 weighting supplied to 1 is multiplied by the fixed weighting coefficient with respect to the (8×8×8) coefficient table. This weighting coefficient is 1 for DC (direct current) component description.
The higher the order of the AC (alternating current) component, the smaller the weighting coefficient. That is, a coefficient with a high degree of importance is multiplied by a coefficient with a large weight.
重み付は回路４からの係数データが８フレームメモリで
構成されたバッファメモリ５及び絶対硝化回路６に供給
される。絶対値化回路６で絶対値に変換された係数デー
タが最大値検出回路７及び度数分布メモリ９に供給され
、最大値検出回路７の出力信号が度数分布メモリ８に供
給される。最大値検出回路７は、ＤＣＴ用のブロックを
更に分割した３次元サブブロック毎にＡＣ係数の絶対値
の最大値ＭＡＸを検出する。上述の（８Ｘ８Ｘ８）のブ
ロックが第３図に示すように、（２×２Ｘ２）の６４個
の３次元サブブロックに更に分割される。サブブロック
に対しては、直流成分が含まれるブロックをＯとし、以
下、次数が高い交流成分が含まれるほど大きくなるよう
に、順次０〜６３の番号付けがなされ、サブブロックの
アドレスは、この番号に対応する６ビツトで表現される
。For weighting, coefficient data from the circuit 4 is supplied to a buffer memory 5 consisting of an 8-frame memory and an absolute nitrification circuit 6. The coefficient data converted into absolute values by the absolute value conversion circuit 6 is supplied to the maximum value detection circuit 7 and the frequency distribution memory 9, and the output signal of the maximum value detection circuit 7 is supplied to the frequency distribution memory 8. The maximum value detection circuit 7 detects the maximum value MAX of the absolute value of the AC coefficient for each three-dimensional sub-block obtained by further dividing the DCT block. As shown in FIG. 3, the above-mentioned (8×8×8) block is further divided into 64 (2×2×2) three-dimensional sub-blocks. The sub-blocks are numbered sequentially from 0 to 63, with the block containing a DC component designated as O, and the number increasing as the higher-order AC component is included. It is expressed by 6 bits corresponding to the number.
サブブロック内の８個のサンプルに対して、Ｏ〜７の所
定のサンプル番号が定められている。Predetermined sample numbers from O to 7 are determined for the eight samples in the sub-block.
度数分布メモリ８及び９は、後述するバッファリング処
理のために設けられている。一方の度数分布メモリ８に
は、絶対値に変換されたＡＣ係数のサブブロック内の最
大値ＭＡＸの度数分布が記憶され、次にこの最大（Ｉ
Ｍ Ａ Ｘが８フレ一ム期間で累積され、累積度数分布
表が形成される。他方の度数分布メモリ９には、絶対値
に変換されたＡＣ係数の変数分布が記憶され、次にこの
値が８フレ一ム期間で累積され、累積度数分布表が形成
される。Frequency distribution memories 8 and 9 are provided for buffering processing, which will be described later. One frequency distribution memory 8 stores the frequency distribution of the maximum value MAX in the sub-block of AC coefficients converted into absolute values, and then this maximum (I
M A X is accumulated over a period of 8 frames to form a cumulative frequency distribution table. The other frequency distribution memory 9 stores the variable distribution of AC coefficients converted into absolute values, and then these values are accumulated over eight frame periods to form a cumulative frequency distribution table.
バッファメモリ５は、バッファリング処理の単位期間で
ある日フレームのメモリ容量を有し、バッファメモリ５
からの係数データが重み付は回路１０に供給される０重
み付は回路１０は、バッファリング処理のために設けら
れており、８フレーム当たりの送信データ量（送信ビッ
ト数）が目標とする所定値を超えないように、制御され
た重み付は係数が係数データに乗じられる０重み付は係
数の最大値が１であり、１／２．１／４．１／８．１／
１６．１／３２゜１７６４と重み付は係数が小となるほ
ど、送信すべきデータ量が減少する。バッファリング処
理の対象とされるのは、ＡＣ成分であって、重要度が高
いＤＣ成分は、原データのままで伝送される。The buffer memory 5 has a memory capacity of a daily frame which is a unit period of buffering processing.
The coefficient data from 0 is supplied to the weighting circuit 10. The 0 weighting circuit 10 is provided for buffering processing, and the amount of transmission data (number of transmission bits) per 8 frames is set to a predetermined target value. For controlled weighting, the coefficient is multiplied by the coefficient data so as not to exceed the 0 weighting, the maximum value of the coefficient is 1, and 1/2.1/4.1/8.1/
16.1/32°1764 and weighting, the smaller the coefficient, the smaller the amount of data to be transmitted. AC components are targeted for buffering processing, and DC components with high importance are transmitted as they are as original data.
度数分布メモリ８．９に対するアドレス、重み付は回路
１０に対して重み付は係数を指定するためのモード信号
等がコントロール信号発生回路ｌＬで形成される９重み
付は回路１０からの係数データとモード信号とがフォー
マット化回路１２に供給され、送信データがフォーマッ
ト化回路１２の出力端子１３から発生し、伝送路に送出
される。The address for the frequency distribution memory 8.9, the mode signal for specifying the weighting coefficient for the circuit 10, and the like are generated by the control signal generation circuit 1L.9 The weighting is the coefficient data from the circuit 10. The mode signal is supplied to the formatting circuit 12, and transmission data is generated from the output terminal 13 of the formatting circuit 12 and sent to the transmission line.
伝送路の一例は、磁気記録／再生のプロセスである。フ
ォーマット化回路１２では、伝送用の同期パターンの付
加、エラー訂正符号化の処理等が必要に応じてなされる
。送信ビ・ント敗の計算等の処理は、人力データのデー
タ欠落期間を利用して行うことができ、次の８フレ一ム
期間でバッファメモリ５から読み出されるデータに対し
て、前の８フレ一ム期間で決定されたモードに応じた重
み付は処理がなされる。An example of a transmission path is a magnetic recording/reproducing process. In the formatting circuit 12, addition of a synchronization pattern for transmission, error correction encoding processing, etc. are performed as necessary. Processing such as calculation of transmission bit losses can be performed using the data missing period of human data, and the data read from the buffer memory 5 in the next 8 frame period is compared with the previous 8 frames. Weighting is performed according to the mode determined in one period.
第４図は、送信データの構成を示す。送信データは、最
初にサブブロック０のデータが位置し、次にサブブロッ
ク内のデータが全てＯでないサブブロックのデータが順
次位置する構成を有している。第４図において、ＤＣは
、サブブロック０の第Ｏサンプル目のデータ、即ち、直
流成分を示すデータであって、このデータＤＣは、１２
ビツトで必ず伝送される。ＡＸは、１番目のサブブロッ
クのデータが続くことを示す４ビツトのアドレスデータ
である。Ｐｉは、１番目のサブブロックの送るべきサン
プルの番号を示す８ビツトのデータである。Ｐｌの中で
、”Ｉ＃は、０でない値を持つサンプル、即ち、有意な
サンプルを示し、データＤＡＴＡｉの部分にその値が符
号化されている。FIG. 4 shows the structure of transmission data. The transmission data has a structure in which data of subblock 0 is located first, and then data of subblocks in which all data in the subblock are not O are located sequentially. In FIG. 4, DC is the O-th sample data of sub-block 0, that is, data indicating a direct current component, and this data DC is 12
Always transmitted in bits. AX is 4-bit address data indicating that data of the first sub-block continues. Pi is 8-bit data indicating the number of the sample to be sent in the first subblock. In Pl, "I#" indicates a sample having a value other than 0, that is, a significant sample, and the value is encoded in the data DATAi portion.
ＰｉＯ中で、“０”は、０の値を持ち、伝送されないサ
ンプルを示す０例えばＰｌがｃｔｏｏｔｏｔＯｆ）の場
合には、サブブロックＡｔの中の第０番目、第３番目、
第５番目、第７番目のサンプルが有意なサンプルである
ことを意味し、これらのサンプルがＤＡＴＡ ！の部分
に符号化されている。In PiO, “0” has a value of 0 and indicates a sample that is not transmitted. For example, if Pl is ctoototOf), the 0th, 3rd,
This means that the 5th and 7th samples are significant samples, and these samples are DATA! is encoded in the .
コサイン変換で得られたＡＣ係数は、符号（±）ビット
を含めて８ビツトで表現されており、この係数データは
、フォーマット化回路１２で第５図のように、送信信号
に変換される。第５図Ａは、ＤＣＴで得られた係数デー
タの中のＡＣ係数の値及びコードを示している。ａｌは
、ＡＣ係数データの（ｉ−１）番目のビットを表す、こ
の係数データが第５図Ｂに示すビットパターンの送信デ
ータに変換される。The AC coefficient obtained by cosine transformation is expressed in 8 bits including the sign (±) bit, and this coefficient data is converted into a transmission signal by the formatting circuit 12 as shown in FIG. FIG. 5A shows the values and codes of AC coefficients in the coefficient data obtained by DCT. al represents the (i-1)th bit of the AC coefficient data, and this coefficient data is converted into transmission data having the bit pattern shown in FIG. 5B.
送信データのビットパターンは、サインビットＳを先頭
に育する元のビットの間に“０″又は“１”の結合ビッ
トが挿入されたものである。サインピッ）Ｓの“Ｏ”が
十を意味し、これが“１“が−を意味する。結合ビット
の′１”は、最後のビットの前に付加されている。従っ
て、ビット系列の最後は、（“１”Ｓ）又はじ１″′ａ
Ｏ）となり、ビット系列の区切りを検出でき、受信側で
送信データを係数データに復号することができる。The bit pattern of the transmission data is such that a combination bit of "0" or "1" is inserted between the original bits that are grown starting with the sign bit S. Sign Pi) "O" in S means 10, and "1" means -. The combined bit '1' is added before the last bit. Therefore, the end of the bit sequence is ('1'S) or the same 1'''a
O), the break in the bit sequence can be detected, and the receiving side can decode the transmitted data into coefficient data.
ｂ、バッファリング処理第６図は、この発明の一実施例中のバッファリング処理
と関連する一部を詳細に示す、絶対値化回路６からのＡ
Ｃ係数の絶対値が最大値検出回路７に供給され、最大値
検出回路７で、サブブロック毎の最大値ＭＡＸが検出さ
れる。この最大値ＭＡＸがマルチプレクサ２１に供給さ
れ、マルチプレクサ２１の出力信号が度数分布メモリ８
に対して、７ビツトのアドレスとして供給される。また
、ＡＣ係数の絶対値がマルチプレクサ３１に供給され、
マルチプレクサ３１の出力信号が度数分布メモリ９に対
して、７ビツトのアドレスとして供給される。b. Buffering process FIG. 6 shows in detail a part related to the buffering process in one embodiment of the present invention, and A from the absolute value converting circuit 6.
The absolute value of the C coefficient is supplied to the maximum value detection circuit 7, and the maximum value detection circuit 7 detects the maximum value MAX for each subblock. This maximum value MAX is supplied to the multiplexer 21, and the output signal of the multiplexer 21 is sent to the frequency distribution memory 8.
is supplied as a 7-bit address. Further, the absolute value of the AC coefficient is supplied to the multiplexer 31,
The output signal of the multiplexer 31 is supplied to the frequency distribution memory 9 as a 7-bit address.
度数分布メモリ８から誘み出されたデータが加算回路２
２に供給され、加算回路２２でマルチプレクサ２３の出
力と加算される。マルチプレクサ２３には、Ｏ１＋１及
びレジスタ２４の出力信号とが供給され、これらの入力
信号の一つが選択的に加算回路２２に供給される。加算
回路２２の出力信号がレジスタ２４に供給される。レジ
スタ２４の出力信号が上述のように、マルチプレクサ２
３にフィードバックされると共に、乗算回路２５を介す
ることで８倍とされ、乗算回路２５の出力信号が加算回
路３６に供給される。The data extracted from the frequency distribution memory 8 is added to the adder circuit 2.
2, and is added to the output of the multiplexer 23 in the adder circuit 22. The multiplexer 23 is supplied with O1+1 and the output signal of the register 24, and one of these input signals is selectively supplied to the adder circuit 22. The output signal of adder circuit 22 is supplied to register 24 . The output signal of register 24 is sent to multiplexer 2 as described above.
3 and is multiplied by 8 through the multiplier circuit 25, and the output signal of the multiplier circuit 25 is supplied to the adder circuit 36.
度数分布メモリ９に関連して、メモリ８と同様に、加算
回！３２、”マルチプレクサ３３、レジスタ３４、乗算
回路（２倍回路）３５が設けられている０乗算回路２５
及び３５は、シフト回路で構成できる。In relation to frequency distribution memory 9, like memory 8, addition times! 32, "0 multiplication circuit 25 provided with a multiplexer 33, a register 34, and a multiplication circuit (doubling circuit) 35
and 35 can be constituted by a shift circuit.
後述のように、加算回路３６の出力には、送信する必要
があるＡＣ係数の送信ビット数が得られ、この送信ビッ
ト数が比較回路３７に供給される。As will be described later, the number of transmission bits of the AC coefficient that needs to be transmitted is obtained from the output of the adder circuit 36, and this number of transmission bits is supplied to the comparison circuit 37.
比較回路３７には、端子３８から送信ビット数の目標値
が供給され、吐算された送信ビット数と目標値の大小関
係が検出される。The comparison circuit 37 is supplied with the target value of the number of transmission bits from the terminal 38, and detects the magnitude relationship between the calculated number of transmission bits and the target value.
比較回路３７の比較出力信号が破線で囲んで示すコント
ロール信号発生回路１１のモード発生器４１に供給され
る。モード発生器４１は、例えば３ビツトのモード制御
信号ＭＤを発生する。このモード制御信号ＭＤがアドレ
ス発生器４２及びレジスタ４３に供給される。レジスタ
４３には、比較回路３７からの比較出力信号がクロック
として供給され、送信ビット数が目標値より小の時に比
較回路３７から発生する比較出力信号でモード制御信号
ＭＤがレジスタ４３に取り込まれる。また、アドレス発
生器４２で形成されたアドレス信号がマルチプレクサ２
１及び３１に供給される。The comparison output signal of the comparison circuit 37 is supplied to the mode generator 41 of the control signal generation circuit 11, which is shown surrounded by a broken line. Mode generator 41 generates, for example, a 3-bit mode control signal MD. This mode control signal MD is supplied to address generator 42 and register 43. A comparison output signal from the comparison circuit 37 is supplied as a clock to the register 43, and the mode control signal MD is taken into the register 43 by the comparison output signal generated from the comparison circuit 37 when the number of transmission bits is smaller than the target value. Further, the address signal generated by the address generator 42 is transmitted to the multiplexer 2.
1 and 31.
モード制御信号ＭＤで制御されるモードは、以下のもの
である。The modes controlled by the mode control signal MD are as follows.
モード１：ＡＣ係数をそのまま伝送する。Mode 1: Transmit the AC coefficient as is.
モード２・ＡＣ係数を１７２倍して伝送する。Mode 2: Transmit the AC coefficient multiplied by 172.
モード３ｊＡＣ係数を１７４倍して伝送する。Mode 3j The AC coefficient is multiplied by 174 and transmitted.
モード４：ＡＣ係数を１７８倍して伝送する。Mode 4: Transmit the AC coefficient multiplied by 178.
モード５ｊＡＣ係数を１７１６倍して伝送する。Mode 5j The AC coefficient is multiplied by 1716 and transmitted.
モード６：ＡＣ係数を１７３２倍して伝送する。Mode 6: Transmit the AC coefficient multiplied by 1732.
モード１ＮＡＣ係数を１７６４倍して伝送する。Mode 1 NAC coefficient is multiplied by 1764 and transmitted.
レジスタ４３からのモード制御信号ＭＤが破線で囲んで
示す重み付は回路１０に供給される。重み付は回路１０
は、レジスタ４３からのモード制御信号ＭＤとカウンタ
４５で発生したサブブロック番号とがアドレスとして供
給され、重み付は係数を発生するＲＯＭ４４と、バッフ
ァメモリ５からの係数データとＲＯＭ４４から読み出さ
れた重み付は係数とを乗算する乗算回路４６とで構成さ
れている０乗算回路４６の出力データがフォーマット化
回路１２に供給され、モード制御信号ＭＤと共に送信デ
ータに変換される。The mode control signal MD from the register 43 is supplied to the circuit 10 with the weighting indicated by the dashed line. Weighting is circuit 10
The mode control signal MD from the register 43 and the subblock number generated by the counter 45 are supplied as addresses, and the weighting is performed by the ROM 44 that generates coefficients, the coefficient data from the buffer memory 5, and the coefficient data read from the ROM 44. The output data of the zero multiplication circuit 46, which includes a multiplication circuit 46 for weighting and multiplication by a coefficient, is supplied to the formatting circuit 12 and converted into transmission data together with the mode control signal MD.
重み付は回路ｌＯにおいて、カウンタ４５からのサブブ
ロック番号が供給されているのは、−律にＡＣ係数に対
して、Ａ等の重み付は係数を乗じるのではなく、よりき
め細かく重み付は係数を乗じることを可能とするためで
ある。In the weighting circuit 10, the sub-block number from the counter 45 is supplied to the AC coefficient, and the weighting such as A is not multiplied by a coefficient, but more finely weighted by the coefficient. This is to make it possible to multiply by .
また、重み付は回路１０の代わりに、第７図に示すよう
な非線形量子化回路４７を使用しても良い。非線形量子
化回路４７は、例えばＲＯＭの構成とされ、カウンタ４
５からのサブブロック番号とモード制御信号ＭＤとが非
線形量子化回路４７に供給され、モードに応じた量子化
ステップで再量子化された出力信号が非線形量子化回路
４７から得られる０例えば送信ビット数を減少させたい
時には、大きい量子化ステップで再量子化がされたデー
タが形成される。Furthermore, instead of the circuit 10, a nonlinear quantization circuit 47 as shown in FIG. 7 may be used for weighting. The nonlinear quantization circuit 47 has a ROM configuration, for example, and the counter 4
The sub-block number from 5 and the mode control signal MD are supplied to the non-linear quantization circuit 47, and an output signal re-quantized in a quantization step according to the mode is obtained from the non-linear quantization circuit 47. When it is desired to reduce the number, requantized data is formed with a larger quantization step.
８フレーム当たりの送信ビット数を目標値より小に制御
するには、モード１の時（即ち、重み付は係数が１の時
）に送信ビット数が計算され、この送信ビット数と目標
値とが比較回路３７で比較され、目標値より送信ビット
数が小さい時には、モード１で重み付けされたＡＣ係数
が送信され、逆に、目標値より送信ビット数が大きい時
には、モード２０時（即ち、重み付は係数がＡの時）の
送信ビット数が計算され、この送信ビット数と目標値と
が比較される。目標値より送信ビット数が少なくなる迄
、モード１からモード７に向かってモードが順次変えら
れる。In order to control the number of transmission bits per 8 frames to be smaller than the target value, the number of transmission bits is calculated in mode 1 (that is, when the weighting coefficient is 1), and the number of transmission bits and the target value are calculated. are compared in the comparison circuit 37, and when the number of transmission bits is smaller than the target value, the weighted AC coefficient is transmitted in mode 1. Conversely, when the number of transmission bits is larger than the target value, the AC coefficient weighted in mode 20 (i.e., weighted The number of transmitted bits (when the coefficient is A) is calculated, and this number of transmitted bits is compared with a target value. The mode is sequentially changed from mode 1 to mode 7 until the number of transmitted bits becomes less than the target value.
送信ビット数の計算について、８フレームに含まれるブ
ロックの個数をＢｎとして説明する。The calculation of the number of transmission bits will be explained assuming that the number of blocks included in eight frames is Bn.
まず、送信データ（第５図参照）中のＡＯ，ＰＯ，ＤＣ
は、全てのブロックで送信しなければならない、つまり
、（６＋８＋１２）ＸＢｎ−２６Ｂｎビツト／８フレー
ムは、固定のデータ量である。Ａｉ、Ｐｉ、ＤＡＴＡＩ
のビット数は、可変で、これらのビット数を知ることが
必要である。First, AO, PO, DC in the transmission data (see Figure 5)
must be transmitted in every block, ie (6+8+12)XBn-26Bn bits/8 frames is a fixed amount of data. Ai, Pi, DATAI
The number of bits in is variable and it is necessary to know these number of bits.
比較回路３７では、可変のビット数に関する比較がなさ
れる。Comparison circuit 37 performs a comparison regarding a variable number of bits.
サブブロックｉのアドレスデータＡｔ（６ビツト）、サ
ブブロックｉの中のサンプル番号のデータＰｉ（３ビツ
ト）のデータ量の計算について説明する。Calculation of the data amount of address data At (6 bits) of sub-block i and sample number data Pi (3 bits) in sub-block i will be explained.
Ａｉ、Ｐｉを送らなければならないのは、各サブブロッ
ク中にＯでない値を持ったＡＣ係数が一つでも在る場合
である。従って、各サブブロックのＡＣ係数の最大値Ｍ
ＡＸに注目すれば、充分である。そこで、８フレーム内
の全ブロックのサブブロック１〜サブブロツク６３のＡ
Ｃ係数の絶対値の最大値ＭＡＸの度数分布を作成し、こ
の度数分布を累積度数分布に変換する。Ai and Pi must be sent if there is at least one AC coefficient with a value other than O in each subblock. Therefore, the maximum value M of the AC coefficient of each subblock
It is enough to focus on AX. Therefore, A of sub-block 1 to sub-block 63 of all blocks within 8 frames.
A frequency distribution of the maximum absolute value MAX of the C coefficient is created, and this frequency distribution is converted into a cumulative frequency distribution.
度数分布メモリ８は、書き込みの前にクリアされる。加
算回路２２は、クリア動作時にゼロデータを発生し、ま
た、コントロール信号発生回路１１のアドレス発生器４
２からの順次変化するアドレスがマルチプレクサ２１を
介してメモリ８に供給され、６ビツトの全アドレスにゼ
ロデータが書き込まれる。このクリアの後にマルチプレ
クサ２１が最大値検出回路７で検出された最大値ＭＡＸ
を選択し、また、マルチプレクサ２３が＋１の入力を選
択する。最大値ＭＡＸで指定されるアドレスのデータが
メモリ８から読み出され、加算回路２２で＋１される。The frequency distribution memory 8 is cleared before writing. The adder circuit 22 generates zero data during clearing operation, and also generates zero data in the address generator 4 of the control signal generator circuit 11.
The sequentially changing addresses starting from 2 are supplied to the memory 8 via the multiplexer 21, and zero data is written to all 6-bit addresses. After this clearing, the multiplexer 21 outputs the maximum value MAX detected by the maximum value detection circuit 7.
, and the multiplexer 23 selects the +1 input. Data at the address specified by the maximum value MAX is read from the memory 8 and incremented by 1 by the adder circuit 22.
この加算回路２２の出力データがメモリ８の入力データ
として同一のアドレスに書き込まれる。この処理が８フ
レ一ム期間にわたってなされた後に、度数分布メモリ８
には、ＡＣ係数の絶対値の最大値ＭＡＸの度数分布表が
貯えられる。The output data of this adder circuit 22 is written to the same address as the input data of the memory 8. After this process is carried out over a period of 8 frames, the frequency distribution memory 8
A frequency distribution table of the maximum absolute value MAX of the AC coefficient is stored.
度数分布メモリ８と同様に、。度数分布メモリ９は、最
初にゼロクリアされ、次に、ＡＣ係数の絶対値をアドレ
スとして、加算回路３２で＋１されたメモリ９の内容が
同一のアドレスに書き込まれることで、ＡＣ係数の絶対
値の８フレ一ム期間の度数分布表がメモリ９に形成され
る。このように、メモリ８及び９に８フレ一ム分の発生
度数の分布表が形成されたら、次に、これらの度数分布
表から累積度数分布表が形成される。Similarly to the frequency distribution memory 8. The frequency distribution memory 9 is first cleared to zero, and then, using the absolute value of the AC coefficient as an address, the contents of the memory 9 incremented by 1 by the adder circuit 32 are written to the same address, so that the absolute value of the AC coefficient is A frequency distribution table for eight frame periods is formed in the memory 9. Once the occurrence frequency distribution tables for eight frames have been formed in the memories 8 and 9 in this manner, a cumulative frequency distribution table is then formed from these frequency distribution tables.
累積度数分布表の形成のために、マルチプレクサ２１及
び３１がコントロール信号発生回路１１のアドレス発生
器４２の出力を選択する状態に切り替えられ、また、マ
ルチプレクサ２３及び３３がレジスタ２４及び３４の出
力を夫々選択する状態に切り替えられる。アドレス発生
器４２は、（１２７，１２６，１２５，・・・、 ２．
１）とディクレメントするアドレスを発生する。各アド
レスの読み出し出力は、加算回路２２及び３２でレジス
タ２４及び３４の出力と夫々加算される。In order to form a cumulative frequency distribution table, multiplexers 21 and 31 are switched to select the output of address generator 42 of control signal generation circuit 11, and multiplexers 23 and 33 select outputs of registers 24 and 34, respectively. Can be switched to select state. The address generator 42 is (127, 126, 125, . . . , 2.
1) Generates an address to be decremented. The read output of each address is added to the outputs of registers 24 and 34 in adder circuits 22 and 32, respectively.
レジスタ２４及び３４は、累積度数分布表の作成に先立
ってゼロリセットされ、従って、メモリ８及び９には、
アドレス１２７からの値が累積された値が書き込まれる
。アドレス１２７からアドレス１迄、メモリ８及び９の
アドレスが変化した後に、各メモリに累積度数分布表が
形成される。Registers 24 and 34 are reset to zero prior to creation of the cumulative frequency distribution table, so that memories 8 and 9 contain:
The accumulated value from address 127 is written. After the addresses of memories 8 and 9 change from address 127 to address 1, a cumulative frequency distribution table is formed in each memory.
第８図Ａは、ＡＣ係数の絶対値の最大値ＭＡＸを横軸と
し、発生度数を縦軸とした度数分布グラフである。この
度数分布が１２７の側から１に向かって累積されること
で、第８図Ｂに示す累積度数分布グラフが得られる。こ
の累積度数分布グラフから、ＡＣ係数に重み付は係数を
乗じた場合、最大値ＭＡＸが０となるサブブロックの個
数が分り、送信すべきサブブロック数が分る。FIG. 8A is a frequency distribution graph in which the horizontal axis is the maximum absolute value MAX of the AC coefficient and the vertical axis is the frequency of occurrence. By accumulating this frequency distribution from the 127 side toward 1, the cumulative frequency distribution graph shown in FIG. 8B is obtained. From this cumulative frequency distribution graph, when the AC coefficient is multiplied by the weighting coefficient, the number of subblocks for which the maximum value MAX is 0 can be found, and the number of subblocks to be transmitted can be found.
メモリ８に形成された累積度数分布グラフが具体的に第
９図に示すものである時に、伝送すべきＡｉ、Ｐｋのビ
ット数は、両者の合計ビット数が１４ビツトであるから
、下記のように直ちに求めることができる。When the cumulative frequency distribution graph formed in the memory 8 is specifically shown in FIG. 9, the number of bits of Ai and Pk to be transmitted is as follows since the total number of bits of both is 14 bits. can be requested immediately.
本係数データをそのまま使った場合（モード１）Ａｔ、
Ｐｋを送るべきサブブロック数８Ｍ１送信ビツト数：１
４Ｍ１本係数データに１７２を乗じた場合（モード２）Ａｉ、
Ｐｉを送るべきサブブロック数：Ｍ２送信ビット数：１
４Ｍ２本係数データに１７４を乗じた場合（モード３）Ａｔ、
Ｐｉを送るべきサブブロック数ｉＭ３送信ビット数：１
４Ｍ３本係数データに１／８を乗じた場合（モード４）Ａｔ、
Ｐｌを送るべきサブブロック数：Ｍ４送信ビット数：１
４Ｍ４本係数データに１／１６を乗じた場合（モード５）Ａｉ
、Ｐｉを送るべきサブブロック数：Ｍ５送信ビット数：
１４Ｍ５本係数データに１７３２を乗じた場合（モード６）Ａｔ
、Ｐｉを送るべきサブブロック数７Ｍ６送信ビツト数：
１４Ｍ６本係数データに１７６４を乗じた場合（モード７）Ａｉ
、Ｐｉを送るべきサブブロック数：Ｍ７送信ビット数：
１４Ｍ？また、（１，／’−２）（ＩＪ２）” （１，ｒ２）’
等を乗じたものは、累積度数分布グラフの横軸の３．６
．１２の値から直ぐにサブブロック数が分る。更に、非
線形量子化をする場合にも、同様にサブブロック数が分
る。このように、係数データ（ＡＣ係数）にある重み付
は係数を乗じた場合、送信すべきＡＩ、Ｐｌのデータ量
が分ることは、このデータ量を所定量以下に抑えるバッ
ファリングが可能であることを意味する。If this coefficient data is used as is (mode 1) At,
Number of subblocks to send Pk: 8M1 Number of transmitted bits: 1
4M1 When this coefficient data is multiplied by 172 (mode 2) Ai,
Number of subblocks to send Pi: M2 Number of transmission bits: 1
4M2 When this coefficient data is multiplied by 174 (mode 3) At,
Number of subblocks to send Pi i Number of bits to send M3: 1
4M3 When this coefficient data is multiplied by 1/8 (mode 4) At,
Number of subblocks to send Pl: M4 Number of transmission bits: 1
4M4 When this coefficient data is multiplied by 1/16 (mode 5) Ai
, Number of subblocks to send Pi: M5 Number of transmission bits:
14M5 When this coefficient data is multiplied by 1732 (mode 6) At
, Number of subblocks to send 7M6 Number of bits to send:
14M6 When this coefficient data is multiplied by 1764 (mode 7) Ai
, Number of subblocks to send Pi: M7 Number of transmission bits:
14M? Also, (1,/'-2) (IJ2)" (1, r2)'
etc. is 3.6 on the horizontal axis of the cumulative frequency distribution graph.
．． The number of subblocks can be immediately determined from the value of 12. Furthermore, when performing nonlinear quantization, the number of subblocks can be found in the same way. In this way, when the weighting in the coefficient data (AC coefficient) is multiplied by the coefficient, the amount of AI and Pl data to be transmitted can be determined, which means that buffering can be performed to keep this data amount below a predetermined amount. It means something.
前述のように、度数分布メモリ８に累積度数分布表が形
成された後に、マルチプレクサ２１は、アドレス発生器
４２からのアドレスを選択する状態に切り替えられ、マ
ルチプレクサ２３がＯを選択する状態に切り替えられる
。アドレス発生器４２は、（６４，３２，１６，８，４
，２，１）と順次変化するアドレスを発生する。加算回
路２２では、メモリ８からのデータが変更されないので
、上述のアドレスで読み出されたデータは、累積度数Ｍ
７．Ｍ６．Ｍ５．Ｍ４．Ｍ３．Ｍ２．Ｍｌに他ならない
、これらの累積度数が乗算回路２５で８倍されて、Ａｉ
、Ｐｉを送るべきサブブロック数を示す乗算回路２５の
出力が加算回路３６に供給される。As mentioned above, after the cumulative frequency table is formed in the frequency distribution memory 8, the multiplexer 21 is switched to select an address from the address generator 42, and the multiplexer 23 is switched to select O. . The address generator 42 is (64, 32, 16, 8, 4
, 2, 1). In the adder circuit 22, since the data from the memory 8 is not changed, the data read at the above address has a cumulative frequency M
7. M6. M5. M4. M3. M2. These cumulative frequencies, which are none other than Ml, are multiplied by eight in the multiplier circuit 25, and Ai
, Pi is supplied to an adder circuit 36.
伝送すべきデータＤＡＴＡｔのデータ量を計算するため
に、上述のように、全てのＡＣ係数の絶対値の発生度数
を求め、第９図と同様の累積置数分布グラフ（表）が作
成される。第９図がメモリ９に形成されたＡＣ係数の累
積度数分布グラフとした場合、第５図のような送信デー
タに変換して伝送する時の送信ビット数は、次のように
なる。In order to calculate the amount of data DATAt to be transmitted, as described above, the frequency of occurrence of the absolute values of all AC coefficients is determined, and a cumulative number distribution graph (table) similar to that shown in FIG. 9 is created. . If FIG. 9 is a cumulative frequency distribution graph of AC coefficients formed in the memory 9, the number of transmission bits when converting into transmission data as shown in FIG. 5 and transmitting it is as follows.
但し、ビット数は、累積度数分布グラフの横軸であるＡ
Ｃ係数の絶対値のビット数であり、また、Ａｔ５Ｐｉと
区別するために、度数の値として、Ｍｌに代えてＮｔの
参照符号を使用する。However, the number of bits is A, which is the horizontal axis of the cumulative frequency distribution graph.
This is the number of bits of the absolute value of the C coefficient, and in order to distinguish it from At5Pi, the reference symbol Nt is used instead of Ml as the frequency value.
＊７ビツトのＡＣ係数のサンプル数ｊＮ７送信ビット数
：１４Ｎ７ビツト＊６ビツトのＡＣ係数のサンプル飲ｊＮ６−ＮＹ送信ビ
ット数；１２ （Ｎ６−Ｎ７）ビット本５ビツトのＡＣ
係数のサンプル敗：Ｎ５−Ｎ６送信ビット数： １０
（Ｎ５−Ｎ６）ビット本４ビツトのＡＣ係数のサンプル
数：Ｎ４−Ｎ５送信ビット数： ８ （Ｎ４−Ｎ５）ビ
ット本３ビツトのＡＣ係数のサンプル数：Ｎ５−Ｎ４送
信ビット数： ６ （Ｎ３−Ｎ４）ビット本２ビツトの
ＡＣ係数のサンプル数：Ｎ２−Ｎ３送信ビツト数ｉ４
（Ｎ２−Ｎ３）ビット本１ビツトのＡＣ係数のサンプル
数：Ｎ１−Ｎ２送信ビット数： ２ （Ｎｌ−Ｎ２）ビ
ット従って、重み付は係数が１であるモード１の時の伝
送データ量の合計ビット数は、２ （Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４＋Ｎ５＋Ｎ６＋Ｎ７）ビ
ットと求まる。ＡＣ係数の絶対値が１７２倍されるモー・ド
２では、２ビツトのＡＣ係数が１ビツトのＡＣ係数とな
るように、ＡＣ係数のビット数がｌビット減少するから
、合計とット飲は、１２Ｎ７＋１０ （Ｎ６−１１）＋８ （Ｎ５−Ｎ６）
＋６ （Ｎ４−Ｎ５）＋４ （Ｎ３−Ｎ４）＋２（Ｎ２
−Ｎ３）−２（Ｎ２＋Ｎ３＋Ｎ４＋Ｎ５＋Ｎ６＋Ｎ７）ビットＡＣ係数の絶対値が１／４倍されるモード３では、合計
ビット数は、２ （Ｎ３＋Ｎ４＋Ｎ５＋Ｎ６＋Ｎ７）ビットＡＣ係数
の絶対値が１ノ８倍されるモード４では、合計ビット数
は、２ （Ｎ４＋Ｎ５＋Ｎ６＋Ｎ？）ビットＡＣ係数の絶対
値が１７１６倍されるモード５では、合計ビット数は、２ （８５−）−Ｎ６＋Ｎ７）ビットＡＣ係数の絶対値が１７３２倍されるモード６では、合
計ビット数は、２ （Ｎ６＋Ｎ７）ビットＡＣ係数の絶対値がｌ／６４倍されるモード７では、合
計ビット数は、２Ｎ７ビツトと求められる。* Number of samples of 7-bit AC coefficient jN7 Number of transmitted bits: 14N7 bits * Number of samples of 6-bit AC coefficient jN6-NY Number of transmitted bits: 12 (N6-N7) bits 5-bit AC
Coefficient sample loss: N5-N6 Number of transmitted bits: 10
(N5-N6) Number of samples of 4-bit AC coefficient: N4-N5 Number of transmitted bits: 8 (N4-N5) Number of samples of 3-bit AC coefficient: N5-N4 Number of transmitted bits: 6 (N3 -N4) Number of samples of 2-bit AC coefficient: N2-N3 Number of transmitted bits i4
(N2-N3) bits Number of samples of 1-bit AC coefficient: N1-N2 Number of transmission bits: 2 (Nl-N2) bits Therefore, the weighting is the total amount of transmitted data in mode 1 where the coefficient is 1. The number of bits is found to be 2 (N1+N2+N3+N4+N5+N6+N7) bits. In mode 2, where the absolute value of the AC coefficient is multiplied by 172, the number of bits of the AC coefficient decreases by 1 bit so that a 2-bit AC coefficient becomes a 1-bit AC coefficient, so the total , 12N7+10 (N6-11)+8 (N5-N6)
+6 (N4-N5)+4 (N3-N4)+2(N2
-N3) -2 (N2+N3+N4+N5+N6+N7) In mode 3, where the absolute value of the bit AC coefficient is multiplied by 1/4, the total number of bits is 2 (N3+N4+N5+N6+N7) In mode 4, where the absolute value of the bit AC coefficient is multiplied by 1 to 8. , the total number of bits is 2 (N4+N5+N6+N?) The absolute value of the bit AC coefficient is multiplied by 1716. In mode 5, the total number of bits is 2 (85-)-N6+N7) The absolute value of the bit AC coefficient is multiplied by 1732. In mode 6, the total number of bits is 2 (N6+N7) bits.In mode 7, where the absolute value of the AC coefficient is multiplied by 1/64, the total number of bits is 2N7 bits.
また、Ａｉ及びｐｉの場合と同様に、（ＩＪ２） （１
、／−２）” （１，Ｊ２）’等を乗じたり或いは非線
形再量子化をする場合にも、同様に送信ビット数を求め
ることができる。このように、係数データ（ＡＣ係数）
にある重み付は係数を乗じた場合、送信すべきＤＡＴＡ
ｉのデータ量が分ることは、このデータ量を所定量以下
に抑えるバッファリングが可能であることを意味する。Also, as in the case of Ai and pi, (IJ2) (1
, /-2)" (1, J2)', etc., or when performing nonlinear requantization, the number of transmission bits can be found in the same way. In this way, the coefficient data (AC coefficient)
The weighting in
Knowing the data amount of i means that buffering can be performed to keep this data amount below a predetermined amount.
前述のように、度数分布メモリ９に累積度数分布表が形
成された後に、送信ビット数が検出される。この検出の
ために、マルチプレクサ３１は、アドレス発生ｌ５４２
からのアドレスを選択する状態に切り替えられ、マルチ
プレクサ３３がレジスタ３４の出力を選択する状態に切
り替えられる。As described above, after the cumulative frequency distribution table is formed in the frequency distribution memory 9, the number of transmission bits is detected. For this detection, the multiplexer 31 uses the address generator l542
, and the multiplexer 33 is switched to a state where the output of the register 34 is selected.
アドレス発生器４２は、前述のように、（６４゜３２．
１６，８，４，２．１）と順次変化するアドレスを発生
する。加算回路２２で、メモリ８からのデータとレジス
タ３４に格納されている前のアドレスのデータとが加算
されるので、上述のアドレスで読み出されたデータは、
累積度数Ｎ７゜（Ｎ７＋８６）、（Ｎ７＋Ｎ６＋Ｎ５）
、（ＮＹ十Ｎ６＋８５十Ｎ４）、（Ｎ３＋Ｎ４＋Ｎ５＋
Ｎ６＋Ｎ７）、（Ｎ７＋Ｎ６＋Ｎ５＋Ｎ４＋Ｎ３→−Ｎ
２）、（Ｎ７十Ｎ６＋Ｎ５＋Ｎ４＋Ｎ３＋Ｎ２十Ｎ１）
に他ならない、これらの累積度数が乗算回路３５で２倍
されて、ＡＣ係数の送信ビット数を示す乗算回路３５の
出力が加算回路３６に供給される。As mentioned above, the address generator 42 generates (64°32.
16, 8, 4, 2.1) and sequentially changing addresses are generated. In the adder circuit 22, the data from the memory 8 and the data at the previous address stored in the register 34 are added, so the data read at the above address is
Cumulative frequency N7° (N7+86), (N7+N6+N5)
, (NY ten N6 + 85 ten N4), (N3 + N4 + N5 +
N6+N7), (N7+N6+N5+N4+N3→-N
2), (N70N6+N5+N4+N3+N20N1)
These cumulative frequencies, which are nothing but , are doubled by a multiplier circuit 35 and the output of the multiplier circuit 35 indicating the number of transmission bits of the AC coefficient is supplied to an adder circuit 36 .
加算回路３６からの送信ビット数（但し、固定のビット
数が除外されている）が比較回路３７において目標値と
比較され、目標値との大小関係が検出される。比較回路
３７の比較出力から、より送信ビット数を減少させるモ
ードに移行することが必要かどうかがモード発生器４１
で判断される。The number of transmitted bits from the adder circuit 36 (however, the fixed number of bits is excluded) is compared with the target value in the comparator circuit 37, and the magnitude relationship with the target value is detected. Based on the comparison output of the comparison circuit 37, the mode generator 41 determines whether it is necessary to shift to a mode that further reduces the number of transmission bits.
will be judged.
例えばＡＣ係数に％の重み付は係数を乗じるモード２に
移行した時の送信ビット数を求めるために、アドレス発
生器４２から（６４，３２，１６，８゜４．２）のアド
レスが出力され、このアドレスで上述と同様に計算され
た送信ビット数と目標値との大小関係が判断される。For example, when weighting an AC coefficient by %, the address (64, 32, 16, 8° 4.2) is output from the address generator 42 to find the number of transmission bits when entering mode 2. , the magnitude relationship between the number of transmission bits calculated in the same manner as described above and the target value is determined using this address.
以上のように、送信ビット数が目標値より小となるモー
ドが決定され、バッファメモリ５で遅延されたＡＣ係数
にモードと対応する重み付は係数が重み付は回路１０で
乗算される。As described above, the mode in which the number of transmission bits is smaller than the target value is determined, and the AC coefficient delayed in the buffer memory 5 is multiplied by the weighting coefficient corresponding to the mode in the weighting circuit 10.
以上の説明から明らかなように、各モードにおける８フ
レーム当たりの送信ビット数は、次の式％式％＊係数データをそのまま使用するモード１の場合２６Ｂ
ｎ＋１４Ｍ１＋２ （Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４＋Ｎ５＋
Ｎ６＋Ｎ７）ビット＊係数データが１／２倍されるモード２の場合２６Ｂｎ
＋１４Ｍ２＋２ （Ｎ２＋Ｎ３±Ｎ４＋Ｎ５＋Ｎ６＋Ｎ
７）ビット＊係数データが１八倍されるモード３の場合２６Ｂｎ＋
１４Ｍ３＋２ （Ｎ３＋Ｎ４＋Ｎ５＋Ｎ６＋Ｎ７）ビッ
ト＊係数データが１／８倍されるモード４の場合２６Ｂｎ
＋１４Ｍ４＋２ （Ｎ４＋Ｎ５＋Ｎ６十Ｎ７）ビット＊係数データが１７１６倍されるモード５の場合２６Ｂ
ｎ＋１４Ｍ５＋２ （Ｎ５＋Ｎ６＋Ｎ７）ビット＊係数データが１７３２倍されるモード６の場合２６Ｂ
ｎ＋１４Ｍ６＋２ （Ｎ６＋Ｎ７）ビット本係数デー
タが１７６４倍されるモード７の場合２６Ｂｎ＋１４Ｍ
７＋２Ｎ７ビツトＣ０変形例上述の実施例では、８フレーム内のデータを（８Ｘ８Ｘ
８）の３次元ブロックに分割している。As is clear from the above explanation, the number of transmission bits per 8 frames in each mode is calculated using the following formula % Formula % *26B in the case of mode 1 which uses coefficient data as is
n+14M1+2 (N1+N2+N3+N4+N5+
N6+N7) bits * 26Bn in case of mode 2 where coefficient data is multiplied by 1/2
+14M2+2 (N2+N3±N4+N5+N6+N
7) 26Bn+ for mode 3 where bit * coefficient data is multiplied by 18
14M3+2 (N3+N4+N5+N6+N7) bits *26Bn for mode 4 where coefficient data is multiplied by 1/8
+14M4+2 (N4+N5+N6 + N7) bits * 26B in case of mode 5 where coefficient data is multiplied by 1716
n+14M5+2 (N5+N6+N7) bits *26B in case of mode 6 where coefficient data is multiplied by 1732
n+14M6+2 (N6+N7) bits In case of mode 7, the main coefficient data is multiplied by 1764, 26Bn+14M
7+2N7 bit C0 modification example In the above embodiment, the data in 8 frames is (8X8X
8) is divided into three-dimensional blocks.
時間軸方向の長さを８フレームに限らず、２，４゜６フ
レームとしても良い。The length in the time axis direction is not limited to 8 frames, but may be 2.4° or 6 frames.
また、フォ・−マット化回路１２において、エラー訂正
符号化、同期パターンの付加等の処理を行っても良い。Further, the formatting circuit 12 may perform processing such as error correction encoding and addition of synchronization patterns.
これらの処理で増加する送信ビット数は、固定の量であ
る。The number of transmission bits increased by these processes is a fixed amount.
入力画像信号がテレビジョン信号の輝度信号の場合に限
らず、コンポーネントカラー映像信号であっても良い。The input image signal is not limited to the brightness signal of a television signal, but may be a component color video signal.
コンポーネントを同時化して処理しても良く、また、コ
ンポーネントを別個に処理しても良い。The components may be processed simultaneously, or the components may be processed separately.
変換符号としては、コサイン変換に限らず、直交変換等
を使用しても良い。The transform code is not limited to cosine transform, but orthogonal transform or the like may be used.
この発明は、フィードフォワード制御で送信の必要なデ
ータ量を目標値より小に制御できるので、フィードバッ
ク制御と異なり、発振等の問題が生じない。また、この
発明は、ソーティング回路等の複雑な回路を必要としな
いので、回路規模が大きくならない利点がある。更に、
この発明は、３次元ブロックの変換符号化であるので、
伝送データ量の圧縮率を高くでき、特に、静止画の処理
に適用して好適である。In the present invention, the amount of data required to be transmitted can be controlled to be smaller than the target value using feedforward control, so unlike feedback control, problems such as oscillation do not occur. Further, since the present invention does not require a complicated circuit such as a sorting circuit, there is an advantage that the circuit scale does not become large. Furthermore,
Since this invention is transform encoding of three-dimensional blocks,
The compression ratio of the amount of transmitted data can be increased, and it is particularly suitable for application to still image processing.
第１図はこの発明の一実施例の全体システムを示すブロ
ック図、第２図はこの一実施例におけるブロックの一例
を示す路線図、第３図はサブブロックの説明に用いる路
線図、第４図は送信データの構成を示す路線図、第５図
は送信データへのコード変換の説明に用いる路線図、第
６図はこの発明の一実施例の一部の詳細なブロック図、
第７図はバッファリングの構成の変形例のブロック図、
第８図及び第９図はバッファリング処理の説明に用いる
路線図、第１０図は従来技術の説明に用いるブロック図
である。図面における主要な符号の説明２ニブロック化回路、３：コサイン変換回路、５：バッファメモリ、７ｉＡＣ係数データの最大値ＭＡＸ検出回路、８．９；
度数分布メモリ、１０＋重み付は回路、１１：コントロール信号発生回路、１２：フォーマット化回路、１３：出力端子。代理人 弁理士 杉 浦 正 知埋襠ヂーク第４図第８図FIG. 1 is a block diagram showing the overall system of an embodiment of the present invention, FIG. 2 is a route map showing an example of blocks in this embodiment, FIG. 3 is a route map used to explain sub-blocks, and FIG. 5 is a route map showing the structure of transmission data, FIG. 5 is a route map used to explain code conversion to transmission data, and FIG. 6 is a detailed block diagram of a part of an embodiment of the present invention.
FIG. 7 is a block diagram of a modified example of the buffering configuration.
8 and 9 are route maps used to explain the buffering process, and FIG. 10 is a block diagram used to explain the conventional technology. Explanation of main symbols in the drawings: 2 Niblocking circuit, 3: Cosine transform circuit, 5: Buffer memory, 7 iAC coefficient data maximum value MAX detection circuit, 8.9;
Frequency distribution memory, 10+ weighting circuit, 11: control signal generation circuit, 12: formatting circuit, 13: output terminal. Agent Patent Attorney Tadashi Sugiura Chibukusujiku Figure 4 Figure 8
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046972AJPH02226887A (en) | 1989-02-28 | 1989-02-28 | Data transmitter |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046972AJPH02226887A (en) | 1989-02-28 | 1989-02-28 | Data transmitter |
| Publication Number | Publication Date |
|---|---|
| JPH02226887Atrue JPH02226887A (en) | 1990-09-10 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046972APendingJPH02226887A (en) | 1989-02-28 | 1989-02-28 | Data transmitter |
| Country | Link |
|---|---|
| JP (1) | JPH02226887A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177991A (en)* | 1990-11-13 | 1992-06-25 | Nec Home Electron Ltd | Compression coding system for moving picture data |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177991A (en)* | 1990-11-13 | 1992-06-25 | Nec Home Electron Ltd | Compression coding system for moving picture data |
| Publication | Publication Date | Title |
|---|---|---|
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