JPH02211648A - Semiconductor device - Google Patents

Abstract

PURPOSE:To decrease chip size without requiring to place a test pad on a chip by disposing, on a wafer scribe area, a test pad used only when an integrated circuit is tested in a wafer state. CONSTITUTION:On a wafer, a chip 1 in which an integrated circuit is formed is placed in a matrix form. Areas between the chips are used as a scribe area 3 in the case where chips are cut or separated. A pad 5 for the power supply and input/output signals is disposed on the outer periphery of the chip 1. In the scribe area 3, a test pad 2 is disposed on a scribe line 6. The test pad 2 is connected to the internal circuit of the chip 1 or the pad 5 via a wiring 4. After a wafer process for this wafer is terminated, each chip is tested and measured by using the test pad 2, and it is determined whether the test pad 2 is good or not, or the test pad 2 is classified.

Description

Translated fromJapanese

【発明の詳細な説明】「産業上の利用分野コ本発明は、半導体装置に関し、特に、ウェハ上に形成さ
れた集積回路に対するテスト用パッドが設けられた半導
体装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with test pads for integrated circuits formed on a wafer.

［従来の技術］従来のウェハ上の集積回路の配置を第５図に示す。集積
回路を収容したチップ１は、ウェハをスクライブ線６に
沿って切断することによって分離されるが、その際チッ
プ間の領域（すなわちスクライブ領域３）は削除乃至破
壊される。集積回路にはチップ１の外周に沿ってパッド
５が設けれているが、このパッド５には、電源の受入れ
に用いられる電源用パッド、外部との信号の授受を行う
ための入出力パッドの外にテストのためのみに用いられ
るパッドも含まれている。[Prior Art] FIG. 5 shows a conventional arrangement of integrated circuits on a wafer. The chips 1 containing integrated circuits are separated by cutting the wafer along scribe lines 6, during which the areas between the chips (ie the scribe areas 3) are removed or destroyed. The integrated circuit is provided with a pad 5 along the outer periphery of the chip 1, and this pad 5 includes a power supply pad used to receive power, and an input/output pad used to exchange signals with the outside. Also included is an external pad that is used for testing purposes only.

［発明が解決しようとする問題点］第１の問題として、近年、集積回路のパッド数は、集積
回路の大規模化に伴い増加する傾向にある。而して、集
積回路の素子密度は急速に向上しているが、パッド面積
自体は内部素子の微細化はどには小さくなっていない。[Problems to be Solved by the Invention] The first problem is that in recent years, the number of pads in integrated circuits has tended to increase as the scale of integrated circuits has increased. Although the element density of integrated circuits has been rapidly increasing, the pad area itself has not decreased as much as the internal elements have been miniaturized.

このため、チップサイズの縮小にはパッド数の削減が必
須となっている。さらに極端な場合、内部素子の面積で
はなくパッドの数でチップサイズが決まってしまいチッ
プ内部に大きな空きの領域ができてしまうこともある。Therefore, reducing the number of pads is essential to reducing the chip size. In even more extreme cases, the chip size may be determined by the number of pads rather than the area of internal elements, resulting in a large empty area inside the chip.

これを避けるためには極力不要なパッドを減らさなけれ
ばならないが、それはテスト端子の削減につながる。テ
スト端子の減少は、テストを十分に行えない、テスト時
間が長くなる等の問題を生じる。To avoid this, it is necessary to reduce the number of unnecessary pads as much as possible, which leads to a reduction in the number of test terminals. The reduction in the number of test terminals causes problems such as insufficient testing and increased testing time.

第２の問題として、通常、集積回路のテストにおいては
バット上に金属針を接触させて外部装置との電気的接続
を行うが、このとき、必然的に集積回路のバット上に針
傷が生してしまう。そしてこの針傷が大きい場合には、
これが後工程のワイヤボンディング時におけるまたはＴ
ＡＢ用のバンプ形成時における不良発生の原因となる。The second problem is that when testing integrated circuits, a metal needle is usually brought into contact with the butt to establish an electrical connection with an external device. Resulting in. And if this needle wound is large,
This is the or T during wire bonding in the later process.
This causes defects when forming AB bumps.

［問題点を解決するための手段］本発明の半導体装置は、集積回路が収容されたチップが
マトリクス状に配置され、これらのチップ間がスクライ
ブ領域となされている半導体ウェハにおいて、前記スク
ライブ領域上には集積回路をテストするためのテスト用
パッドが配置されているものである。[Means for Solving the Problems] The semiconductor device of the present invention provides a semiconductor wafer in which chips housing integrated circuits are arranged in a matrix, and a scribe region is formed between these chips. Test pads for testing integrated circuits are arranged in the area.

［実施例］次に、本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.

第１図は、本発明の第１の実施例を示ずウェハの平面図
である。同図に示すように、ウェハ上には、集積回路が
その内部に形成されたチップ１がマトリクス状に配置さ
れており、そして、各チップ間の領域は、チップを切断
、分離する際のスクライブ領域３として用いられる。チ
ップ１の外周部には、電源用および入出力信号用のパッ
ド５が設けられており、また、スクライブ領域３内には
スクライブ線６上にテスト用パッド２が設けられている
。テスト用パッド２は、配線４を介してチップ１の内部
回路あるいはパット５と接続されている。このウェハに
対してウェハ工程が終了した後、各チップに関してテス
ト用パット２を用いて試験、測定がなされ、良否判定あ
るいはクラス分けがなされる。その後、ウェハはスクラ
イブ線６に沿ってスクライブされるが、その際に、テス
ト用パッド２は除去乃至破壊される。FIG. 1 is a plan view of a wafer, not showing a first embodiment of the present invention. As shown in the figure, chips 1 with integrated circuits formed inside are arranged in a matrix on a wafer, and the area between each chip is used for scribing when cutting and separating the chips. Used as area 3. Pads 5 for power supply and input/output signals are provided on the outer periphery of the chip 1, and test pads 2 are provided on scribe lines 6 in the scribe area 3. The test pad 2 is connected to the internal circuit of the chip 1 or to the pad 5 via a wiring 4. After the wafer process is completed for this wafer, each chip is tested and measured using the test pad 2 to determine whether it is good or bad or to classify it. Thereafter, the wafer is scribed along the scribe line 6, but at this time the test pad 2 is removed or destroyed.

この実施例によれば、チップ１上には外部と接続するた
めのパッドのみが形成されテスト専用のパッドは設けら
れていないので、パッドの数を必要最小限にとどめるこ
とができ、集積回路を高集積化することができる。また
、チップ上のパッド５は金属針と接触することがないの
でテスト中に針傷を負うことがない。According to this embodiment, only pads for connection with the outside are formed on the chip 1, and no pads dedicated to testing are provided, so the number of pads can be kept to the minimum necessary, and the integrated circuit can be High integration is possible. Furthermore, since the pads 5 on the chip do not come into contact with metal needles, there is no risk of needle damage during the test.

第２図は、本発明の第２の実施例を示す平面図である。FIG. 2 is a plan view showing a second embodiment of the invention.

この実施例の第１実施例と異なる点は、テスト用パッド
２の全てはチップの内部回路に接続されており、パッド
５とは接続されていないことである。この実施例でも、
チップ１上には外部と接続するためのパッドのみが形成
されテスト専用のパッドは設けられていないので、パッ
ドの数を必要最小限にとどめることができ、集積回路を
高集積化することができる。また、この実施例では、チ
ップ上のパッド５の一部はテスト用に用いられるが、こ
の場合であってもテスト用の電気的接続を全てパッド５
を介して行う場合よりもパッド５に対する針傷を少なく
することができる。This embodiment differs from the first embodiment in that all of the test pads 2 are connected to the internal circuit of the chip and are not connected to the pads 5. Also in this example,
Since only pads for connection with the outside are formed on the chip 1 and no pads dedicated to testing are provided, the number of pads can be kept to the minimum necessary, and the integrated circuit can be highly integrated. . Further, in this embodiment, some of the pads 5 on the chip are used for testing, but even in this case, all electrical connections for testing are made to the pads 5.
It is possible to reduce needle damage to the pad 5 compared to when the needle is inserted through the pad 5.

第３図は、本発明の第３の実施例を示す平面図である。FIG. 3 is a plan view showing a third embodiment of the invention.

この実施例の第２実施例と異なる点は、テスト用パッド
２を隣接したチップ間で共用した点である。したがって
、この実施例によれは、チップ当たりのテスト用パット
の数を多くすることができる。This embodiment differs from the second embodiment in that the test pad 2 is shared between adjacent chips. Therefore, according to this embodiment, the number of test pads per chip can be increased.

第４図は、本発明の第４の実施例を示す平面図である。FIG. 4 is a plan view showing a fourth embodiment of the present invention.

この実施例では、テスト用パッド２は、スクライブ領域
３に２列に配置され、チップ上のパッド５と１対１に対
応して接続されている。この実施例は、パッド５に全て
のテストすべき回路が接続されている場合に有効である
。そして、この実施例ではパッド５の間を配線が走るこ
とがないので、チップの周辺部のすべてをパッドのため
に使用することができる。In this embodiment, the test pads 2 are arranged in two rows in the scribe area 3 and are connected to the pads 5 on the chip in a one-to-one correspondence. This embodiment is effective when all the circuits to be tested are connected to pad 5. In this embodiment, since no wiring runs between pads 5, the entire peripheral area of the chip can be used for pads.

ところで、本発明による半導体装置をスクライブする際
に、パッド２もしくは配線４の切屑で短絡事故が発生す
る恐れのある場合には、テスト終了後にチップ上にレジ
スト等の保護膜を形成し、不要となったスクライブ領域
のパッドおよび配線をエツチング除去し、然る後保護膜
を除去しスクライブするようにすればよい。By the way, when scribing the semiconductor device according to the present invention, if there is a possibility that a short circuit may occur due to chips from the pad 2 or the wiring 4, a protective film such as a resist is formed on the chip after the test is completed, and unnecessary The pads and wiring in the scribe area where the etch marks have been removed may be removed by etching, and then the protective film may be removed and scribed.

［発明の効果］以上説明したように、本発明は、ウェハのスクライブ領
域上にウェハ状態で集積回路のテストを行う場合にのみ
用いられるテスト用パッドを設けたものであるので、本
発明によれば、チップ上にテスト用パッドを配置する必
要がなくなり、集積回路の大規模化あるいはチップサイ
ズの縮小化が可能となる。また、テスト時の探針が容易
となるのて、テスト時間を短縮することができる。さら
に、本発明によれば、チップ上のパッドに触針する必要
がなくなるので、パッドに針傷を与えることがなくなり
、ホンティング不良の発生を防止することができる。[Effects of the Invention] As explained above, the present invention provides test pads on the scribe area of the wafer, which are used only when testing integrated circuits in the wafer state. For example, it is no longer necessary to arrange test pads on the chip, making it possible to increase the scale of the integrated circuit or reduce the chip size. Furthermore, since the probe during testing becomes easier, testing time can be shortened. Further, according to the present invention, there is no need to touch the pads on the chip with the needles, so the pads are not scratched by the needles, and it is possible to prevent the occurrence of defective honting.

・・・スクライブ線。...Scribe line.

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]集積回路が収容されたチップがマトリクス状に配置され
、前記チップ間がスクライブ領域となされている半導体
ウェハにおいて、前記スクライブ領域上には集積回路を
テストするためのテスト用パッドが配置されていること
を特徴とする半導体装置。In a semiconductor wafer in which chips containing integrated circuits are arranged in a matrix, and scribe areas are formed between the chips, test pads for testing the integrated circuits are arranged on the scribe areas. A semiconductor device characterized by: