【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数チャンネル画面マルチ表示を動画に近づ
けたテレビ受信機に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a television receiver in which multi-channel screen multi-display approaches a moving image.
従来の例えば全チャンネル画面マルチ表示は、チャンネ
ルを順次切り換えていって、コマ毎に順次動画から静止
画に変えて表示するものであり、最終的には全てのチャ
ンネルを静止画表示する方式である。For example, in the conventional all-channel screen multi-display, the channels are switched in sequence, and the display is changed from video to still image frame by frame, and ultimately all channels are displayed as still images. .
従って、−旦マルチ表示した後は、その後の画面情報を
各チャンネルについて得ることができなかった。Therefore, after the first multi-display, subsequent screen information could not be obtained for each channel.
本発明の目的は、複数チャンネルの現在の画面を常時表
示できるようにすることである。An object of the present invention is to enable the current screen of multiple channels to be displayed at all times.
このために本発明のテレビ受信機は、表示チャンネル分
のフレームメモリと、表示すべき各チャンネルを所定周
期で繰り返しサーチするサーチ手段と、各チャンネルの
受信画面情報を上記フレームメモリの対応するものに更
新書込みする書込み手段と、上記各フレームメモリの内
容を読み出しマルチ表示させる手段とを具備するように
した。For this purpose, the television receiver of the present invention includes a frame memory for display channels, a search means for repeatedly searching each channel to be displayed at a predetermined period, and a frame memory for storing received screen information of each channel in a corresponding frame memory. The present invention is provided with a writing means for writing an update and a means for reading and displaying the contents of each frame memory in multiple formats.
以下、本発明の実施例について説明する。第１図はその
一実施例の回路を示す図である。１はＴＶ用チューナ、
２は中間周波（ＩＦ）回路、３０１〜３１２は１２個の
Ａ／Ｄ変換器、４０１〜４１２は１２個のフレームメモ
リである。このフレームメモリ４０１〜４１２に格納さ
れた画面情報がマルチ表示に対応して公知の方法により
所定タイミングで読み出されて、ＣＲＴ５に１２コマと
して表示される。Examples of the present invention will be described below. FIG. 1 is a diagram showing a circuit of one embodiment. 1 is a TV tuner,
2 is an intermediate frequency (IF) circuit, 301 to 312 are 12 A/D converters, and 401 to 412 are 12 frame memories. The screen information stored in the frame memories 401 to 412 is read out at a predetermined timing by a known method in response to multi-display, and displayed on the CRT 5 as 12 frames.
６はＩＦ回路２で得られるＲＦＡＧＣ電圧をデジタル信
号に変換するＡ／Ｄ変換器、７は同ＩＦ回路２で得られ
るＡＦＴ電圧を規準化するコンパレータ、８はＡ／Ｄ変
換器からのデジタル信号及びコンパレータ７からの電圧
を取り込んで、ＲＦＡＧＣ電圧データを出力したり、チ
ューニングデータを出力するｃｐｕを有する制御回路（
マイクロコンピュータ）、９．１０はＤ／Ａ変換器であ
り、各々で変換されたアナログ電圧がＲＦＡＧＣ電圧、
チューニング電圧としてチューナ１に入力する。6 is an A/D converter that converts the RFAGC voltage obtained by the IF circuit 2 into a digital signal, 7 is a comparator that normalizes the AFT voltage obtained by the IF circuit 2, and 8 is a digital signal from the A/D converter. and a control circuit (with a CPU) that takes in the voltage from the comparator 7 and outputs RFAGC voltage data and tuning data.
microcomputer), 9.10 is a D/A converter, and the analog voltage converted by each is the RFAGC voltage,
Input to tuner 1 as tuning voltage.
さて、本実施例ではまず最初にチューナ１へのチューニ
ング電圧を制御回路８によって１チヤンネルから順に１
２チヤンネルまで発生する。そして、特定のチューニン
グ電圧によって受信した際に発生するＡＴＦ電圧を制御
回路８に取り込んで、チューニング電圧を調整し、当該
チャンネルの最適なチューニング電圧を制御回路８内の
メモリに格納する。また、同時に当該チャンネルの最適
チューニング電圧時のＲＦＡＧＣ電圧も取り込んでメモ
リに格納する。この初期サーチの動作は制御回路８によ
って、１〜１２チヤンネルの全てについて行い、全チャ
ネル分のチューングミ圧とＲＦＡＧＣ電圧情報をメモリ
に格納する。Now, in this embodiment, first, the tuning voltage to the tuner 1 is set to 1 by the control circuit 8 starting from channel 1.
Occurs on up to 2 channels. Then, the ATF voltage generated when received with a specific tuning voltage is taken into the control circuit 8, the tuning voltage is adjusted, and the optimum tuning voltage for the channel is stored in the memory within the control circuit 8. At the same time, the RFAGC voltage at the optimum tuning voltage of the channel is also captured and stored in the memory. This initial search operation is performed for all channels 1 to 12 by the control circuit 8, and the tuning pressure and RFAGC voltage information for all channels are stored in the memory.
次に、制御回路８によって、その格納した各チャンネル
のチューニング電圧とＲＦＡＧＣ電圧の情報を、１チヤ
ンネルから順に１２チヤンネルまでＤ／Ａ変換器９．１
０に対して出力し、これを高速で繰り返す。Next, the control circuit 8 transmits the stored tuning voltage and RFAGC voltage information of each channel to the D/A converter 9.1 from channel 1 to channel 12 in order.
Output for 0 and repeat this at high speed.
これにより、チャンネルがサーチ（表示サーチ）され、
１チヤンネルから１２チヤンネルにかけてのテレビ放送
が高速で順次受信されるようになる。This will search for the channel (display search) and
Television broadcasts from channels 1 to 12 will be received sequentially at high speed.
そこで、チャンネル１の受信画面をフレームメモリ４０
１に、チャンネル２の受信画面をフレームメモリ４０２
に、というようにチャンネル１２までの受信画面を各フ
レームメモリ４０１〜４１２に書き込む。そして、この
フレームメモリ４０１〜４１２に書き込まれた画面情報
を読みだして単位コマ画面として、ＣＲＴ５にマルチ表
示させる。Therefore, the reception screen of channel 1 is stored in the frame memory 40.
1, the reception screen of channel 2 is stored in the frame memory 402.
The received screens up to channel 12 are written into each frame memory 401 to 412 in this way. Then, the screen information written in the frame memories 401 to 412 is read out and multi-displayed on the CRT 5 as a unit frame screen.
この書込み／読み出しは制御回路８により行う。This writing/reading is performed by the control circuit 8.
このとき、受信画面の１フレームの構成には１７３０秒
の時間が必要であるので、全フレームメモリ４０１〜４
１２への書込みには全チャンネルの画像（垂直同期信号
）が同期していれば、１２／３０秒で済む。しかし、同
期している保証は全くないので、隣接チャネル間で１／
６０秒（最大）、つまり１フィールド分の余裕をみる必
要があり、この余裕を全チャンネルについてみると１２
／６０秒となる。従って、１２チヤンネル分の書込みに
は、１２／３０＋１２／６０＝１８／６０＝０．３秒が必要となる。At this time, since 1730 seconds is required to configure one frame of the reception screen, all frame memories 401 to 4
If the images (vertical synchronization signals) of all channels are synchronized, writing to 12 takes only 12/30 seconds. However, since there is no guarantee that they are synchronized,
It is necessary to have a margin of 60 seconds (maximum), that is, one field, and if you look at this margin for all channels, it is 12 seconds.
/60 seconds. Therefore, writing for 12 channels requires 12/30+12/60=18/60=0.3 seconds.
従って、制御回路８によるチャンネルサーチを１サイク
ル当たり０．３秒に設定すれば、フレームメモリ４０１
〜４１２の画面内容を０．３秒毎に更新できる。この結
果、ＣＲＴ５に表示される個々のコマ画面は、０．３秒
毎に変化するコマ送り画面となり、動画に近い画面とな
る。つまり、ＣＲＴ６で表示されるマルチ画面のすべて
が当該チャンネルの現在の画面を表示することになる。Therefore, if the channel search by the control circuit 8 is set to 0.3 seconds per cycle, the frame memory 401
~412 screen contents can be updated every 0.3 seconds. As a result, each frame screen displayed on the CRT 5 becomes a frame-by-frame screen that changes every 0.3 seconds, resulting in a screen close to a moving image. In other words, all the multi-screens displayed on the CRT 6 display the current screen of the channel.
なお、フレームメモリ４０１〜４１２の読み出しは、マ
ルチ表示に対応して行われるが、その読み出しに当たっ
たフレームメモリに書込みが行われている場合には、書
込みを優先させる。ただし、書込み／読み出しが同時に
できるフレームメモリを使用する場合はこの限りではな
い。Note that reading from the frame memories 401 to 412 is performed in response to multi-display, but if writing is being performed in the frame memory from which the reading is performed, priority is given to writing. However, this does not apply when using a frame memory that allows simultaneous writing and reading.
また、上記では１２チヤンネルの全てを表示する場合に
ついて説明したが、実際に受信する際は１２チヤンネル
全てを使用することは稀であるので、実際の受信チャン
ネル数に合わせて減少させれば、その分だけサーチ時間
を高速化でき、より動画に近いマルチ表示が可能となる
。In addition, although we have explained the case where all 12 channels are displayed above, it is rare to use all 12 channels when actually receiving, so if you reduce it according to the actual number of receiving channels, The search time can be speeded up by that amount, and multi-display that more closely resembles a video is possible.
以上から本発明によれば、複数チャンネル画面マルチ表
示を行う際に、動画に近い表示を行うことができ、現在
の放送内容を複数チャンネルに亘って同時に確認するこ
とができるという優れた特徴がある。As described above, according to the present invention, when performing multi-channel display, it is possible to perform a display similar to a moving image, and the present invention has the excellent feature that it is possible to simultaneously check the current broadcast content across multiple channels. .
第１図は本発明の一実施例のテレビ受信機の要部の回路
図である。代理人 弁理士 長 尾 常 明FIG. 1 is a circuit diagram of a main part of a television receiver according to an embodiment of the present invention. Agent Patent Attorney Tsuneaki Nagao
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016258AJPH02198283A (en) | 1989-01-27 | 1989-01-27 | tv receiver |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016258AJPH02198283A (en) | 1989-01-27 | 1989-01-27 | tv receiver |
| Publication Number | Publication Date |
|---|---|
| JPH02198283Atrue JPH02198283A (en) | 1990-08-06 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016258APendingJPH02198283A (en) | 1989-01-27 | 1989-01-27 | tv receiver |
| Country | Link |
|---|---|
| JP (1) | JPH02198283A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279968A (en)* | 1995-01-16 | 1996-10-22 | Lg Electron Inc | Multiple Quasi-Movie PIP / POP Screen Generator |
| WO1997015141A1 (en)* | 1995-10-18 | 1997-04-24 | Kabushiki Kaisha Toshiba | Television receiver |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257681A (en)* | 1984-06-01 | 1985-12-19 | Sharp Corp | Television receiver |
| JPS611114A (en)* | 1984-06-14 | 1986-01-07 | Matsushita Electric Ind Co Ltd | Channel selection device |
| JPS61376B2 (en)* | 1977-04-15 | 1986-01-08 | Matsushita Electric Works Ltd | |
| JPS61260776A (en)* | 1985-05-13 | 1986-11-18 | Sharp Corp | Television receiver |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61376B2 (en)* | 1977-04-15 | 1986-01-08 | Matsushita Electric Works Ltd | |
| JPS60257681A (en)* | 1984-06-01 | 1985-12-19 | Sharp Corp | Television receiver |
| JPS611114A (en)* | 1984-06-14 | 1986-01-07 | Matsushita Electric Ind Co Ltd | Channel selection device |
| JPS61260776A (en)* | 1985-05-13 | 1986-11-18 | Sharp Corp | Television receiver |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279968A (en)* | 1995-01-16 | 1996-10-22 | Lg Electron Inc | Multiple Quasi-Movie PIP / POP Screen Generator |
| WO1997015141A1 (en)* | 1995-10-18 | 1997-04-24 | Kabushiki Kaisha Toshiba | Television receiver |
| GB2309349A (en)* | 1995-10-18 | 1997-07-23 | Toshiba Kk | Television set |
| GB2309349B (en)* | 1995-10-18 | 1999-12-22 | Toshiba Kk | Television set |
| KR100320267B1 (en)* | 1995-10-18 | 2002-04-22 | 니시무로 타이죠 | TV receiver |
| Publication | Publication Date | Title |
|---|---|---|
| KR910003279B1 (en) | Channel tuning device by multi screen | |
| US4364090A (en) | Method for a compatible increase in resolution in television systems | |
| US4984082A (en) | Circuit for displaying picture of multiple channels | |
| JPS62102671A (en) | Two-screen television receiver | |
| JP2650186B2 (en) | Still image video signal processing device | |
| JPH02198283A (en) | tv receiver | |
| JPH1155569A (en) | Display control circuit | |
| JPS62181A (en) | Video processing device | |
| JPS6242555B2 (en) | ||
| JP2002271751A (en) | Display control method and device | |
| JPS61205080A (en) | Still picture apparatus | |
| JPH03287299A (en) | Image enlarging and reducing device | |
| US5045944A (en) | Video signal generating circuit for use in video tape recorder and television receiver | |
| JP2548017B2 (en) | Double speed converter | |
| JPH0631821Y2 (en) | Image display device | |
| JP3007634B2 (en) | Teletext receiver | |
| JPS61258582A (en) | Tv receiver | |
| JP3142708B2 (en) | Image display device | |
| JPH0315394B2 (en) | ||
| JPS6213173A (en) | Television receiver | |
| JPH0423993B2 (en) | ||
| JPS62182A (en) | Video processing device | |
| JPH06350978A (en) | Video signal converter | |
| JPH01248879A (en) | address control circuit | |
| JPH0294879A (en) | multi-screen display device |