【発明の詳細な説明】〔産業上の利用分野〕本発明は複数の画素をマトリックス配列してなる液晶表
示装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a liquid crystal display device having a plurality of pixels arranged in a matrix.
本発明は、夫々スイッチングトランジスタ及び付加容量
を有する複数の画素をマトリックス配列してなる液晶表
示装置において、各隣り合う２つの行の画素のスイッチ
ングトランジスタを同一の選択線に共通接続し、各列の
互いに異なる１つ置きの画素のスイッチングトランジス
タを夫々に同一の信号線に共通接続し、各選択線の間に
他の隣り合う２つの行の画素に共通な付加容量用の電極
配線を設けることによって、大画面、高解像度化を可能
にしたものである。The present invention provides a liquid crystal display device in which a plurality of pixels each having a switching transistor and an additional capacitance are arranged in a matrix, in which the switching transistors of pixels in two adjacent rows are commonly connected to the same selection line, and the switching transistors of pixels in each column are commonly connected. By commonly connecting the switching transistors of every other pixel that are different from each other to the same signal line, and providing electrode wiring for additional capacitance that is common to pixels in two adjacent rows between each selection line. This enabled large screens and high resolution.
従来の液晶デイスプレィパネルの１画素の構成を第７図
に示す。同図中、（１）は画素（液晶セル（１，、Ｃ）
）を構成する透明の表示電極、（２）は画素を駆動する
ためのスイッチング用の薄膜トランジスタを示す。表示
電極（１）の各行間に各画素の行を選択する選択線（３
）が配され、表示電極（１）の各列間に画像信号を供給
するための信号線（４）が配される。FIG. 7 shows the configuration of one pixel of a conventional liquid crystal display panel. In the figure, (1) is a pixel (liquid crystal cell (1,,C)
), and (2) indicates a thin film transistor for switching to drive the pixels. A selection line (3) for selecting each pixel row is provided between each row of display electrodes (1).
) are arranged, and a signal line (4) for supplying an image signal is arranged between each column of display electrodes (1).
そして薄膜トランジスタ（２）のドレイン（５Ｄ）が表
示電極（１）に接続され、ソース（５Ｓ）が信号線（４
）に接続され、ゲート（５Ｇ）が選択線（３）に接続さ
れる。The drain (5D) of the thin film transistor (2) is connected to the display electrode (1), and the source (5S) is connected to the signal line (4).
), and the gate (5G) is connected to the selection line (3).
液晶デイスプレィパネルでは、その画質を向上させるた
めに第８図の等価回路に示すように各画素（ＬＣ）
毎に付加容量即ちストレージ容量Ｃ９を付加する必要が
ある。ストレージ容量Ｃ８の値はフリッカ−防止のため
にも大きい方が望ましい。In order to improve the image quality of a liquid crystal display panel, each pixel (LC) is
It is necessary to add additional capacity, ie, storage capacity C9, for each storage capacity. It is desirable that the value of the storage capacity C8 be large in order to prevent flickering.
従来のストレージ容量Ｃｓ は表示電極（１）を選択線
（３）や信号線（４）に層間絶縁膜を介して重ね合せて
作られていた。本例では表示電極（１）と選択線（３）
間でストレージ容量Ｃ５が構成されている。A conventional storage capacitor Cs is made by overlapping a display electrode (1) with a selection line (3) or a signal line (4) via an interlayer insulating film. In this example, the display electrode (1) and the selection line (3)
A storage capacity C5 is configured between them.
成するためのＣｓ専用の電極配線を作ることが考えられ
る。このＣｓ専用の電極配線には固定電位を与えること
ができるために、選択線や信号線の電位変化を受けず画
質の向上が望める。しかし、画素の開口率を変化させず
に実現するにはＣｓ専用の電極配線を透明電極等で形成
しなければならず、製造プロセスが増し、歩留り、コス
ト面で不利となる。It is conceivable to create electrode wiring exclusively for Cs to achieve this. Since a fixed potential can be applied to this Cs-dedicated electrode wiring, image quality can be improved without being affected by potential changes in the selection line or signal line. However, in order to realize this without changing the aperture ratio of the pixel, it is necessary to form an electrode wiring exclusively for Cs using a transparent electrode or the like, which increases the manufacturing process and is disadvantageous in terms of yield and cost.
本発明は、上述の問題点を解決して大画面、高解像度化
を可能にした液晶表示装置を提供するものである。The present invention solves the above-mentioned problems and provides a liquid crystal display device that enables a large screen and high resolution.
液晶デイスプレィパネルにおいては、大画面、高解像度
化が進められている。しかし、高解像度化に伴って画素
ピッチが縮小してくると、上述の表示電極（１）と選択
線（３）や信号線（４）の重ね合せを利用して作るスト
レージ容量Ｃｓでは十分な容量値が得られない。従って
十分な容量値を得るために、例えば表示電極との間でス
トレージ容量Ｃｓを構〔課題を解決するための手段〕本発明は、夫々スイッチングトランジスタＴｒ及び付加
容量（即ちストレージ容量） Ｃｓを有する複数の画素
ＬＣがマ） ＩＪソックス列されてなる液晶表示装置に
おいて、各隣り合う２つの行ｘ１とＸ２．Ｘ３ とＸ４
．・・・・の画素のスイッチングトランジスタを同一の
選択線（１３）に共通接続し、各列Ｙの互に異なる１つ
置きの画素のスイッチングトランジスタを夫々に同一の
信号線（１２ａ） （１２ｂ）に共通接続し、各選択線
（１３）の間、即ち他の隣り合う行Ｘ２ とＸ３． Ｘ
、 とＸｓ、・・・・の間に、その他の隣り合う２つの
行の画素に共通な付加容量用の電極配線（１４）を設け
て成るもるである。Liquid crystal display panels are becoming larger and have higher resolution. However, as the pixel pitch decreases with higher resolution, the storage capacity Cs created by overlapping the display electrode (1), selection line (3), and signal line (4) described above is insufficient. Capacity value cannot be obtained. Therefore, in order to obtain a sufficient capacitance value, for example, a storage capacitor Cs is configured between the display electrode and the display electrode. In a liquid crystal display device in which a plurality of pixels LC are arranged in IJ sock columns, each of two adjacent rows x1 and X2 . X3 and X4
．． The switching transistors of the pixels of ... are commonly connected to the same selection line (13), and the switching transistors of every other different pixel in each column Y are connected to the same signal line (12a) (12b). between each selection line (13), i.e. other adjacent rows X2 and X3 . X
, Xs, . . . , an electrode wiring (14) for additional capacitance common to the pixels in the other two adjacent rows is provided.
各画素の付加容量Ｃ５は、上述の電極配線とこの電極配
線（１４）下に形成された絶縁膜（１６Ａ＞ と、導
電層（１５Ａ＞ とによって形成される。付加容量用
の電極配線は選択線と同一の層で形成することができる
。また、付加容量用の電極配線（１４）、導電層（１５
Ａ） 及び絶縁膜（１６Ａ） が信号線（１２ａ）
（１２ｂ）の下まで延在するように形成することもでき
る。The additional capacitance C5 of each pixel is formed by the above-mentioned electrode wiring, an insulating film (16A>) formed under this electrode wiring (14), and a conductive layer (15A>).The electrode wiring for the additional capacitance is selected. It can be formed in the same layer as the wire.Also, the electrode wiring (14) for additional capacitance, the conductive layer (15)
A) and the insulating film (16A) are the signal line (12a)
It can also be formed to extend below (12b).
上述の液晶表示装置では、フレーム画面を表示するよう
な画素数を有し、奇数行と偶数行に対応する上下２つの
画素が同時に選択されてノンインターレース駆動によっ
て表示される。そして、各隣り合う２つの行Ｘ１ と
Ｘ２．Ｘ３ とＸ６．・・・・の画素のスイッチングト
ランジスタＴｒが同一の選択線（１３）に共通接続され
るので、選択線（１３）の本数は１／２になる。同時に
各選択線（１３）間に、即ち選択線を省略した行間（Ｘ
２ とＸ３ 間、Ｘ４ とＸ５間・・・・）にその隣り
合う２つの画素に共通な付加容量用の電極配線（１４）
が設けられ、この電極配線（１４）が設けられた領域に
おいて付加容量Ｏ８が形成されることにより、画素の開
口率を変化させずに十分な値の付加容量Ｃｓが得られる
。即ち、画素ピッチを縮小化しても十分な値の付加容量
Ｃｓが得られる。電極配線（１４）には固定電位が与え
られ、付加容量は選択線（１３）の負荷にならない。し
たがって高速な動作が可能となり、大画面、高解像度が
可能となる。また付加容量が選択線の負荷容量にならな
いため、垂直スキャナー回路のドライバーが軽くでき、
回路が簡単化される。The above-mentioned liquid crystal display device has a number of pixels to display a frame screen, and two upper and lower pixels corresponding to odd-numbered rows and even-numbered rows are simultaneously selected and displayed by non-interlaced driving. Then, each adjacent two rows X1 and X2. X3 and X6. Since the switching transistors Tr of the pixels . . . are commonly connected to the same selection line (13), the number of selection lines (13) becomes 1/2. At the same time, between each selection line (13), that is, the line spacing (X
2 and X3, between X4 and X5...), electrode wiring for additional capacitance common to the two adjacent pixels (14)
By forming the additional capacitance O8 in the region where the electrode wiring (14) is provided, a sufficient value of the additional capacitance Cs can be obtained without changing the aperture ratio of the pixel. That is, even if the pixel pitch is reduced, a sufficient value of additional capacitance Cs can be obtained. A fixed potential is applied to the electrode wiring (14), and the additional capacitance does not become a load on the selection line (13). Therefore, high-speed operation is possible, and a large screen and high resolution are possible. In addition, since the additional capacitance does not become the load capacitance of the selection line, the driver of the vertical scanner circuit can be made lighter.
The circuit is simplified.
付加容量用の電極配線（１４）は選択線（１３）と同一
の層で形成することができるので、製造工程の追加は必
要としない。Since the electrode wiring (14) for additional capacitance can be formed in the same layer as the selection line (13), no additional manufacturing process is required.
通常、液晶表示装置では１フイールドで書き替えしない
とフリッカ−が目立つ。このため、垂直画素数を４００
程度有し、１フレーム相当のテレビ信号を表示するよう
な液晶デイスプレィパネルにおいては、液晶の交流駆動
から生じるフリッカ−（１５Ｈ２）対策のためにフィー
ルドメモリ等を用いて１フイールドに全ての画素を書き
替える。即ちノンインターレース駆動で表示する。この
場合、第５図に示すように画素ＬＣの各列に２本の信号
線（４ａ） （４ｂ） 〔（４ａ１） （４ｂＩ）、（
４ａ２） （４ｂ２＞、＝ ・・）を配し、各一方の信
号線（４ａ）に各列の奇数番目に相当する１つ置きの画
素同士（Ｌ Ｃ，、、Ｌ Ｃ，３，・・・・）。Normally, in a liquid crystal display device, flicker is noticeable unless rewriting is performed in one field. Therefore, the number of vertical pixels is reduced to 400.
In a liquid crystal display panel that displays a TV signal equivalent to one frame, field memory or the like is used to store all pixels in one field in order to prevent flicker (15H2) caused by AC drive of the liquid crystal. Rewrite. That is, the display is performed using non-interlaced driving. In this case, as shown in FIG. 5, two signal lines (4a) (4b) [(4a1) (4bI), (
4a2) (4b2>, = . . .), and every other pixel corresponding to the odd number of each column (LC, , LC, 3, . . . ) is arranged on one signal line (4a).・・）.
（Ｌ Ｃ２１，Ｌ Ｃ２３，・・・・）、・・・・を共
通接続し、各他方の信号線（４ｂ）に各列の偶数番目に
相当する１つ置きの画素同士（Ｌ ＣＩ２＋ Ｌ Ｃ
，４，・・・・）（Ｌ Ｃ２２，Ｌ Ｃ２，、・・・・
）、・・・・を共通接続し、また画素の各行毎に選択線
（３，）、 （３２）、 （３３）、 （３，）、・・
・・を配する。そして、駆動に際しては奇数行と偶数行
に対応する２つの選択線（３，）と（３２）、 （３３
） と（３４）、 ・・・・を同時に選択すると共
に、２本の信号線（４ａ）と（４ｂ）に奇数フィールド
及び偶数フィールドの信号を同時に供給して上下２つの
画素Ｌ Ｃ，１とＬ ＣＩ２． Ｌ Ｃ２１とＬＣ２
２，・・・・、ＬＣ＋ａとＬＣ，４゜ＬＣ２３とＬＣ２
４，・・・・を順次選択表示するような駆動方法が考え
られる。従って、このような駆動方法を採用するときは
、第６図に示すように隣り合う奇数行と偶数行の画素の
選択線を共通化し、１つ置きの行間に対応して選択線（
３ａ）、 （３ｂ）、・・・・を配することができる。(LC21, LC23, . . .), .
,4,...)(L C22,L C2,,...
), ... are commonly connected, and selection lines (3,), (32), (33), (3,), ... are connected for each row of pixels.
Arrange... When driving, two selection lines (3,) and (32), (33) corresponding to odd and even rows are used.
) and (34), . LCI2. LC21 and LC2
2,..., LC+a and LC, 4° LC23 and LC2
A driving method that sequentially selects and displays 4, . . . is conceivable. Therefore, when adopting such a driving method, as shown in FIG.
3a), (3b), . . . can be arranged.
これによって、選択線の本数を１７２とすることができ
る。パターンレイアウトを考えたときには、透明の表示
電極間は離さなければならない。本発明では、１つ置き
の行間に対応して選択線を配し、選択線の本数を１７２
となし、その選択線が省略された他の１つ置きの行間に
付加容量（ストレージ容量）を構成する電極配線を配し
、この電極配線に固定電位を与えるようになす。This allows the number of selection lines to be 172. When considering the pattern layout, the transparent display electrodes must be spaced apart. In the present invention, selection lines are arranged corresponding to every other row, and the number of selection lines is 172.
Electrode wiring constituting additional capacitance (storage capacitance) is arranged between every other row from which the selection line is omitted, and a fixed potential is applied to this electrode wiring.
以下、第１図乃至第３図を用いて本発明による液晶デイ
スプレィパネルの一例を説明する。なお本例は垂直画素
数が４００程度のフレーム画面を表示する液晶デイスプ
レィパネルに適用した場合である。An example of a liquid crystal display panel according to the present invention will be described below with reference to FIGS. 1 to 3. Note that this example is applied to a liquid crystal display panel that displays a frame screen with approximately 400 vertical pixels.
第１図において、（１１） ［（１１，、）、 （ＩＬ
２）、 （１１，３）。In Figure 1, (11) [(11,,), (IL
2), (11,3).
（１ｉｔ４）、 ・・・・、 （１１２，）、 （１
１２２）、 （１１２３）、 （１１２４）、 ・・
・・〕は画素（液晶セルＬＣ）を構成する例えば■Ｔｏ
（酸化インジウム錫）等よりなる透明の表示電極を示し
、夫々所定間隔を置いてマトリックス配列される。(1it4), ..., (112,), (1
122), (1123), (1124), ...
] constitutes a pixel (liquid crystal cell LC), for example ■To
(Indium Tin Oxide) etc. are shown, and are arranged in a matrix at predetermined intervals.
（１２ａ） （１２ｂ） （（１２ａ、） （１２ｂ、
）、 （１２ａ２）、 （１２ｂ２）、 ・・・・〕
はＡｊ２よりなる信号線であり、表示電極（１１）の各
列（Ｙ） Ｃ（Ｙｌ）、（Ｙ２）、 ・・・・〕の
間に夫々列（Ｙ）を挟むように２本づつ配される。(12a) (12b) ((12a,) (12b,
), (12a2), (12b2), ...]
is a signal line consisting of Aj2, two of which are arranged so that the column (Y) is sandwiched between each column (Y) C (Yl), (Y2), ...] of the display electrodes (11). be done.
（１３） （（１３ａ＞、 （１３ｂ）、 ＝ ＝ ）
は表示電極（１１）の隣り合う２つの行（ＸＩ）と（Ｉ
２）ノ間、行（Ｉ３）と（Ｘ、）の間、・・・・に配さ
れ、夫々両性（Ｘｌ）及び（Ｉ２）、 （Ｉ３）及び（
Ｉ４）、 ・・・・を同時に選択する選択線である。(13) ((13a>, (13b), = = )
are two adjacent rows (XI) and (I) of display electrodes (11).
2) Placed between rows (I3) and (X,), etc., and both sexes (Xl) and (I2), (I3) and (
This is a selection line that simultaneously selects I4), .
（Ｔｒ） Ｃ（Ｔｒｌ、）、 （Ｔｒｌ２）、 （Ｔ１
３）。(Tr) C(Trl, ), (Trl2), (T1
3).
（Ｔｒｌ４）、 −＝ −＝ （Ｔｒ２＋）、
（Ｔｒ２２）、 （Ｔｒ２３）、 （Ｔｒ２４）
。(Trl4), −= −= (Tr2+),
(Tr22), (Tr23), (Tr24)
.
・・・・〕は夫々の表示電極（１１，、）、 （ＩＬ２
）、 （ＩＬ３）。...] are the respective display electrodes (11,,), (IL2
), (IL3).
（１１，、）、 ・・・・（１１２，）、 （１１２
２）、 （１１２，）、 （１１２，）、・・・・即ち
画素Ｌ Ｃｚ、 Ｌ Ｃ＋２． Ｌ Ｃ＋３．
Ｌ Ｃ１４，・・・・Ｌ Ｃ２，、Ｌ Ｃ２□、 Ｌ
Ｃ２３，ＣＬ２４． ・・・・を駆動する薄膜トラ
ンジスタによるスイッチングトランジスタで、夫々信号
線（１２ａ） （１２ｂ）と選択線（１３）との各交点
部分に対応して配される。（１４） ［（１４ａ）。(11,,), ... (112,), (112
2), (112,), (112,), . . ., pixels L Cz, L C+2. L C+3.
L C14,...L C2,, L C2□, L
C23, CL24. Switching transistors are thin film transistors that drive . (14) [(14a).
（１４ｂ）、 （１４ｃ）、・・・・〕は表示電極（１
１）の行（Ｘｌ）の上側、以下性の隣り合う２つの行（
Ｉ２）とくＩ３）との間、（Ｉ４）と（Ｉ５）との間、
・・・・に配された該各両性に共通のストレージ容量Ｃ
ｓ用の電極配線（以下Ｃｓ用電極配線と云う）。本例で
は各Ｃ５用電極配線（１４）が夫々２つの行間に沿うと
共に、信号線（１２ａ） （１２ｂ） の下にも延長
して形成される。(14b), (14c),...] are display electrodes (1
Above the row (Xl) of 1), two adjacent rows below (
Between I2) and I3), between (I4) and (I5),
Storage capacity C common to each gender arranged in ...
Electrode wiring for s (hereinafter referred to as electrode wiring for Cs). In this example, each C5 electrode wiring (14) is formed along the space between two rows, and also extends under the signal lines (12a) (12b).
薄膜トランジスタ（Ｔｒ）は、絶縁基板上に第１層の多
結晶シリコン膜又は非晶質シリコン膜等による半導体薄
膜（１５）を形成し、この半導体薄膜（１５）のゲート
部上に例えば５１０２等よりなるゲート絶縁膜（１６）
を介して第２層の不純物ドープの半導体層例えば不純物
ドープした多結晶シリコン層（１９）よりなるゲート電
極（１７）を形成し、半導体薄膜（１５）のゲート電極
（１７）を挟む両頭域をソース領域（１８Ｓ） 及び
ドレイン領域（１８０） として構成される。この薄
膜トランジスタ（Ｔｒ）は、少くともゲート部が信号線
（１２ａ） （１２ｂ）下に存するように形成される。In a thin film transistor (Tr), a first layer of a semiconductor thin film (15) made of a polycrystalline silicon film or an amorphous silicon film is formed on an insulating substrate, and a semiconductor thin film (15) made of, for example, 5102 or the like is formed on the gate portion of this semiconductor thin film (15). Gate insulating film (16)
A gate electrode (17) made of a second layer of impurity-doped semiconductor layer, for example, an impurity-doped polycrystalline silicon layer (19), is formed through the semiconductor thin film (15), and the double-headed region sandwiching the gate electrode (17) is formed. It is configured as a source region (18S) and a drain region (180). This thin film transistor (Tr) is formed so that at least the gate portion is located below the signal lines (12a) (12b).
この薄膜トランジスタ（Ｔｒ）のパターンレイアウトを
第３図りに示す。The pattern layout of this thin film transistor (Tr) is shown in Figure 3.
各薄膜トランジスタ（Ｔｒ）を構成するた酌の半導体薄
膜（１５）の形成時に、ドレイン領域（１８０） よ
り信号線（１２ａ） （１２ｂ）及びＣｓ用電極配線（
１３）下に沿うように延長する略Ｔ字状の半導体薄膜延
長部（１５Ａ） が一体に形成される。また、ゲート
絶縁膜（１６）の形成時に、之と一体に半導体薄膜延長
部（１５Ａ＞ の全面に延長するゲート絶縁膜延長部
（１６Ａ）が同時に形成される。この半導体薄膜（１５
）及びゲート絶縁膜（１６）のパターンレイアウトを第
３図Ａに示す。When forming the semiconductor thin film (15) constituting each thin film transistor (Tr), the signal lines (12a) (12b) and the Cs electrode wiring (
13) A substantially T-shaped semiconductor thin film extension (15A) extending downward is integrally formed. Further, when forming the gate insulating film (16), a gate insulating film extension part (16A) which extends over the entire surface of the semiconductor thin film extension part (15A) is simultaneously formed integrally with the gate insulating film (16).
) and the pattern layout of the gate insulating film (16) are shown in FIG. 3A.
ゲート電極（１７）に接続される選択線（１３）はゲー
ト電極（１７）の形成と同時に同じ不純物ドープした多
結晶シリコン（１９）にて形成される。このとき、選択
線（１３ａ） が行（Ｘｌ）の各トランジスタＴｒ、
、。A selection line (13) connected to the gate electrode (17) is formed of polycrystalline silicon (19) doped with the same impurity at the same time as the gate electrode (17) is formed. At this time, the selection line (13a) is connected to each transistor Tr in the row (Xl),
,.
Ｔｒ２１． ’ｒｒｆｆ、、−、、と、行（Ｉ２）の各
トランジスタＴ ｒｌ ２１ Ｔ ｒ ２２＋ Ｔ ｒ
３２１ ・・・・の夫々のゲート電極（１７）に共通接
続するように形成され、選択線（１３ｋｌ） が行（
Ｉ３）の各トランジスタＴｒ１３． Ｔｒ２３． Ｔｒ
３＋、 ”・・と、行（Ｉ４）の各トランジスタＴ ｒ
Ｉ ４１ Ｔ ｒ ２４ ＋Ｔｒ３４．・・・・の夫
々のゲート電極（１７）に共通接続するように形成され
、選択！（１３ｃ） 以下も同様に２つの行のトランジ
スタＴｒ のゲート電極に共通接続するように形成され
る。Ｃｓ用電極配線（１４）［：（１４ａ）、 （１４
ｂ）、 （１４ｃ）、 ＝ ・・）はゲート電極（１７
）、選択線（１３）の形成と同時に、同じ不純物ドープ
の多結晶シリコン（１９）によって形成される。このと
き、Ｃｓ用電極配線（１４ａ） は行（ｘｌ）の各画
素Ｌ Ｃｚ、 Ｌ Ｃ２＋、 Ｌ Ｃ３１，・・・
・に対応する各ストレージ容量ＣＳ １ ＋ 、 ＣＳ
２１ 、 ＣＳ ３ ＋ 、・・・・に共通接続する
ように形成され、Ｃｓ用電極配線（１４ｂ） は行（
Ｉ２）及び（Ｉ３）ノ各画素ＬＣ１２，ＬＣ２２，ＬＣ
３２゜・・・及びＬ Ｃ＋３． Ｌ Ｃ２３，Ｌ Ｃ
！１３． ・・・・に対応する各ストレージ容量Ｃ３
Ｉ２． Ｃ８２２１Ｃ８２３１・・・・及びＣＳ Ｉ
４ 、 ＣＳ ２ ＜ 、 ＣＳ ３４ 、・・・・に
共通接続するように形成される。以下の各Ｃｓ用電極配
線り１４）も同様に行Ｘ４ とＸＳ、Ｉ６ とＩ７．
・・・・の各ストレージ容量に共通接続するように形成
される。このＣｓ用電極配線（１４）はゲート絶縁膜延
長部（１６八）上に形成される。第３図Ｂはゲート電極
（１７）、選択線（１３）及びＣｓ用電極配線（１４）
を構成する不純物ドープの多結晶シリコン（１９）のパ
ターンレイアウトを示す。Tr21. 'rrff,,-,, and each transistor T rl 21 T r 22+ T r of row (I2)
321... are formed so as to be commonly connected to the respective gate electrodes (17), and the selection line (13kl) is connected to the row (
I3), each transistor Tr13. Tr23. Tr
3+, ”...and each transistor T r in row (I4)
I 41 T r 24 +Tr34. It is formed so as to be commonly connected to each gate electrode (17) of..., and selected! (13c) The following transistors are similarly formed so as to be commonly connected to the gate electrodes of the transistors Tr in the two rows. Electrode wiring for Cs (14) [: (14a), (14
b), (14c), =...) are the gate electrodes (17
), are formed of the same impurity-doped polycrystalline silicon (19) simultaneously with the formation of the selection line (13). At this time, the Cs electrode wiring (14a) is connected to each pixel L Cz, L C2+, L C31, . . . in the row (xl).
・Each storage capacity corresponding to CS 1 +, CS
21 , CS 3 + , ..., and the Cs electrode wiring (14b) is formed in the row (
Each pixel of I2) and (I3) LC12, LC22, LC
32°...and L C+3. L C23, L C
! 13. Each storage capacity C3 corresponding to...
I2. C8221C8231... and CS I
4, CS 2 < , CS 34 , . . . The following Cs electrode wiring 14) is similarly arranged in rows X4 and XS, I6 and I7.
It is formed so as to be commonly connected to each storage capacity of... This Cs electrode wiring (14) is formed on the gate insulating film extension (168). Figure 3B shows the gate electrode (17), selection line (13), and Cs electrode wiring (14).
The pattern layout of impurity-doped polycrystalline silicon (19) constituting the structure is shown.
画素ＬＣの各列Ｙｌ、Ｙ２．・・・・に対応して２本づ
つ配されたＡＩ信号線（１２ａ） （１２ｂ）は夫々各
列の一方の１つ置きの画素のトランジスタ同士及び他方
の１つ置きの画素のトランジスタ同士に共通接続される
。即ち、信号線（１２ａ、）は列Ｙ１ の１つ置きの画
素Ｌ Ｃｚ、 Ｌ Ｃ＋３． Ｌ ＣＩＳ、 ・
・・・のトランジスタＴｒ＋＋、 Ｔｒ＋ｓ、 Ｔｒｌ
ｓ、 ＋＋ ＋＋の各ソース領域（１８Ｓ）に共通接続
して形成され、信号線（１２ｂ、）は他の１つ置きの画
素Ｌ Ｃ＋２． Ｌ ＣＩ４． Ｌ ＣＩＢ、
・・・・のトランジスタＴｒ、□、 Ｔｒｙ４． Ｔｒ
１６１・・・・のソース領域（１８Ｓ） に共通接続
される。信号線（１２ａ２）は列Ｙ２の１つ置きの画素
Ｌ Ｃ２１，Ｌ Ｃ２３，Ｌ Ｃ２５，・・・・ノトラ
ンジスタＴｒ２＋、 Ｔｒ２ｓ、 Ｔｒ２５． ・’
”のソース領域（１８Ｓ） に共通接続され、信号線
（１２ｂ２）は他の１つ置きの画素Ｌ Ｃ２２，Ｌ Ｃ
２４，Ｌ Ｃ２Ｓ、 ・・・・のトランジスタＴｒ２
２． Ｔｒ２４．Ｔｒ２ｅ＋・・・・のソース領域（１
８Ｓ） に共通接続される。以下の各信号線（１２ａ
）（１２ｂ） も同時にして形成される。（２０）は
各対応する信号線（１２ａ） （１２ｂ）とソース領域
（１８Ｓ） ＣＤコンタクト部を示す。第３図Ｃは信号
線（１２ａ） （１２ｂ）のパターンレイアウトを示す
。Each column Yl, Y2 . Two AI signal lines (12a) (12b) are arranged corresponding to ..., respectively, between transistors of every other pixel on one side of each column, and between transistors of every other pixel on the other side. Commonly connected. That is, the signal line (12a,) connects every other pixel L Cz, L C+3 . L CIS, ・
...transistors Tr++, Tr+s, Trl
The signal line (12b,) is formed to be commonly connected to each source region (18S) of pixels LC+2.s, ++++, and every other pixel LC+2. LCI4. L CIB,
The transistors Tr, □, Try4. Tr
Commonly connected to the source region (18S) of 161... The signal line (12a2) connects every other pixel L C21, L C23, L C25, . . . and transistors Tr2+, Tr2s, Tr25.・'
”, and the signal line (12b2) connects every other pixel L C22, L C
24, L C2S, ... transistor Tr2
2. Tr24. Source region (1
8S) are commonly connected. Each of the following signal lines (12a
)(12b) are also formed at the same time. (20) shows the corresponding signal lines (12a) (12b), source region (18S), and CD contact portion. FIG. 3C shows the pattern layout of the signal lines (12a) (12b).
各表示電極（１１）はＩＴ○で形成され、一部が対応す
るトランジスタ （Ｔｒ）のドレイン領域（１８０）に
接続される。このとき表示電極（１１）はドレイン領域
（１８０） のコンタクト部（２１）にＡ１電極（２
２）を介して接続される。各画素ＬＣのストレージ容量
Ｃｓ は、トランジスタＴｒ の半導体薄膜（１５）よ
り延長した第１層の半導体薄膜延長部（１５Ａ） と
、ゲート絶縁膜延長部（１６Ａ） と、第２層の不純
物ドープの多結晶シリコン（１９）よりなるＣｓ用電極
配線（１４）とにより構成される。Ｃｓ用電極配線（１
４）には固定電位が与えられる。Each display electrode (11) is formed of IT○, and a part thereof is connected to the drain region (180) of the corresponding transistor (Tr). At this time, the display electrode (11) is connected to the A1 electrode (2) at the contact part (21) of the drain region (180).
2). The storage capacitance Cs of each pixel LC is determined by the first layer semiconductor thin film extension (15A) extending from the semiconductor thin film (15) of the transistor Tr, the gate insulating film extension (16A), and the second layer impurity doping. It is composed of a Cs electrode wiring (14) made of polycrystalline silicon (19). Electrode wiring for Cs (1
4) is given a fixed potential.
内因示せざるも、かかる薄膜トランジスタ（Ｔｒ）、ス
トレージ容量Ｃ９及び表示電極（１１）が形成された透
明の絶縁基板に対向して内面全面に透明電極が形成され
た透明の絶縁基板が配され、側基板間に液晶が充填され
て目的の液晶デイスプレィパネルが構成される。Although the internal reason is not disclosed, a transparent insulating substrate with a transparent electrode formed on the entire inner surface is disposed opposite to the transparent insulating substrate on which the thin film transistor (Tr), storage capacitor C9, and display electrode (11) are formed. Liquid crystal is filled between the substrates to form the desired liquid crystal display panel.
上述の液晶デイスプレィパネルはフィールドメモリ等を
用い奇数と偶数の２つの行Ｘ、とＸ２．Ｘ３とＸ４．・
・・・に対応する夫々の上下２つの画素ＬＣとＬ Ｃ＋
２． Ｌ Ｃ２＋と０２□、・・・・を同時に選択し
て所謂ノンインターレース駆動によってフレーム相当の
テレビ画像を表示するようになされる。そして、この液
晶デイスプレィパネルによれば、２つの行Ｘ１ とＸ
２．Ｘ３ とｘ２．・・・・の選択線を夫々１つの選択
線（１３ａ）、 （１３ｂ）、・・・・によって共通化
し、これによって省略された行Ｘ１ の上側、２つの
行Ｘ２ とｘ３ の間、Ｘ、とＸ、の間、・・・・に夫
々共通のＣｓ用電極配線（１４） ［：（１４ａ）、
（１４ｂ）、 （１４ｃ）、 ・・・・〕を配し、この
Ｃｓ用電極配線（１４）と各画素に対応する半導体薄膜
延長部（１５Ａ） とゲート絶縁膜延長部（１６Ａ）
との間でストレージ容ｉＣｓを形成するようになし
たことにより、高解像度化した場合にも十分なＣｓ容量
値を得ることができる。そして、このストレージ容量Ｃ
ｓ は表示電極（１１）の各行間に形成され、更に容量
Ｃｓをかせぐ場合にも信号線下に延長して形成されるの
で画素の開口率を損なうことがない。The above-mentioned liquid crystal display panel uses field memory or the like to display two odd and even rows X, X2. X3 and X4.・
The upper and lower two pixels LC and LC+ corresponding to...
2. LC2+ and 02□, . . . are simultaneously selected to display a TV image corresponding to a frame by so-called non-interlace driving. According to this liquid crystal display panel, there are two rows X1 and X
2. X3 and x2. The selection lines of ... are made common by one selection line (13a), (13b), ..., respectively, and the lines X, Cs electrode wiring common to and X, respectively (14) [: (14a),
(14b), (14c), ...], and this Cs electrode wiring (14), semiconductor thin film extension part (15A) and gate insulating film extension part (16A) corresponding to each pixel.
By forming a storage capacity iCs between the two, a sufficient Cs capacity value can be obtained even when the resolution is increased. And this storage capacity C
s is formed between each row of display electrodes (11), and is also formed extending below the signal line when increasing the capacitance Cs, so that the aperture ratio of the pixel is not impaired.
また、Ｃｓ用電極配線（１４）には固定電位が与えられ
るのでストレージ容量Ｃｓ は選択線（１３）の負荷と
ならない。従って、高速な動作が可能となり、大画面、
高解像度化が可能となる。さらに垂直スキャナー回路の
ドライバーを軽くでき、回路を簡易化することができる
。Furthermore, since a fixed potential is applied to the Cs electrode wiring (14), the storage capacitance Cs does not become a load on the selection line (13). Therefore, high-speed operation is possible, large screen,
High resolution becomes possible. Furthermore, the driver of the vertical scanner circuit can be made lighter, and the circuit can be simplified.
また、ストレージ容量Ｃｓを構成する各Ｃｓ用電極配線
（１４）、ゲート絶縁膜延長部（１６Ａ）及び半導体薄
膜延長部（１５Ａ） は夫々ゲート電極（１７）、ゲ
ート絶縁膜（１６）及びトランジスタＴｒ の半導体薄
膜（１５）の形成と同時に形成される。したがって、製
造プロセスを追加することなくストレージ容量Ｃｓを形
成することができる。In addition, each Cs electrode wiring (14), gate insulating film extension part (16A), and semiconductor thin film extension part (15A) constituting the storage capacitor Cs are the gate electrode (17), gate insulating film (16), and transistor Tr. It is formed simultaneously with the formation of the semiconductor thin film (15). Therefore, the storage capacity Cs can be formed without adding any manufacturing process.
２画素を同時に駆動するために選択線が共通化できるが
、その結果生じたすき間に比較的厚い不純物ドープの多
結晶シリコンで形成された遮光性を有するＣｓ用電極配
線（１４）が形成されるので表示時にバックライトが上
記すき間を通過しないのでコントラストの低下を防ぐこ
とができる。なお、Ｃｓ用電極配線（１４）を不純物ド
ープの多結晶シリコンにより形成したが、コントラスト
の点からは、その他のＡＩ等の遮光性を有する材料で形
成することができる。A selection line can be shared in order to drive two pixels simultaneously, but a Cs electrode wiring (14) made of relatively thick impurity-doped polycrystalline silicon and having a light-shielding property is formed in the resulting gap. Therefore, since the backlight does not pass through the gap during display, a decrease in contrast can be prevented. Note that although the Cs electrode wiring (14) is formed of impurity-doped polycrystalline silicon, from the viewpoint of contrast, it can be formed of other light-shielding materials such as AI.
第４図は本発明の他の例を示す。同図は１画素に相当す
る領域のみを示す。液晶デイスプレィパネルでは選択線
に選択信号が与えられ、その選択期間で信号線よりの画
像信号を液晶セルに加えるため、スイッチングトランジ
スタである薄膜トランジスタのオン抵抗を下げなければ
ならない。しかし、通常用いられる非晶質シリコンや多
結晶シリコンの薄膜トランジスタではその低い移動度の
ために、例えば第７図に示すようにチャンネル幅Ｗをチ
ャンネル長しの比Ｗ／Ｌの値を大きくして薄膜トランジ
スタのオン抵抗を下げている。従って薄膜トランジスタ
の面積が画素部の面積に入り込むため、画素の開口率が
下がってしまう。第４図はこの点を改善したものである
。FIG. 4 shows another example of the invention. The figure shows only an area corresponding to one pixel. In a liquid crystal display panel, a selection signal is applied to a selection line, and an image signal from the signal line is applied to the liquid crystal cell during the selection period, so the on-resistance of the thin film transistor, which is a switching transistor, must be reduced. However, due to the low mobility of normally used thin film transistors made of amorphous silicon or polycrystalline silicon, the value of the ratio W/L of channel width W to channel length is increased, as shown in FIG. Lowers the on-resistance of thin film transistors. Therefore, since the area of the thin film transistor extends into the area of the pixel portion, the aperture ratio of the pixel decreases. Figure 4 shows an improvement on this point.
超薄膜トランジスタ等の高い移動度を有する薄膜トラン
ジスタの場合、そのオン抵抗を下げてもＷ／Ｌは小さく
ても良く、トランジスタを細長い形に形成できる。従っ
て、第４図に示すように信号線（１２）及び選択線（１
３）を直線状に形成し、選択線（１３）と信号線（１２
）に囲まれた四角形領域と之に連続して一部信号線（１
２）下に入り込むような形状の表示電極（１１）を形成
し、信号線（１２）と選択線（１３）の交点の下にＷ／
Ｌの小さい、細長い形の超薄膜トランジスタ等の高い移
動度を有する薄膜トランジスタ（３１〉を形成する。こ
の様に、高移動度を有する超薄膜トランジスタを液晶デ
イスプレィパネルのスイッチングトランジスタに用いる
ことにより、そのトランジスタを形成する第１層の半導
体薄膜を信号線（１２）の下に設けて選択線（１３）を
直線状に形成することができ、設計ルールの許す限り画
素の開口率を向上することができる。この構成は高解像
度化に伴って画素面積が縮小化されていくに従って有効
となる。In the case of a thin film transistor having high mobility such as an ultra-thin film transistor, W/L may be small even if its on-resistance is lowered, and the transistor can be formed into an elongated shape. Therefore, as shown in FIG. 4, the signal line (12) and the selection line (1
3) is formed into a straight line, and the selection line (13) and the signal line (12
) and a part of the signal line (1
2) Form a display electrode (11) in a shape that extends below, and place W/ below the intersection of the signal line (12) and selection line (13).
A thin film transistor (31) with high mobility such as an elongated ultra-thin film transistor with a small L is formed.In this way, by using an ultra-thin film transistor with high mobility as a switching transistor of a liquid crystal display panel, the transistor By providing the first layer of semiconductor thin film forming the signal line (12) under the signal line (12), the selection line (13) can be formed in a straight line, and the aperture ratio of the pixel can be improved as much as the design rules allow. This configuration becomes more effective as the pixel area becomes smaller as resolution increases.
この第４図の構成は第１図の液晶デイスプレィパネルに
適用できる。The configuration shown in FIG. 4 can be applied to the liquid crystal display panel shown in FIG.
本発明の液晶表示装置によれば、マトリックス配列され
た画素においてその奇数と偶数の隣り合う２つの行の選
択線を共通にし、各列の上下２つの画素を同時に表示で
きるように構成されるので、■フレーム相当の画像表示
が可能となる。そして、選択線の共通化で選択線の省略
された行間に固定電位が与えられるＣｓ用電極配線が配
されるので、高解像度にした場合にも十分な容量値の付
加容量Ｃｓが構成でき、液晶表示装置の画質を向上させ
ることができる。また、付加容量に接続されるＣｓ用電
極配線には固定電位が与えられるので、この付加容量が
選択線の負荷とならず、従って高速動作が可能となる。According to the liquid crystal display device of the present invention, the selection lines of two adjacent odd and even rows of pixels arranged in a matrix are made common, so that the two upper and lower pixels of each column can be displayed simultaneously. , ■It becomes possible to display an image equivalent to a frame. Since the selection line is shared, electrode wiring for Cs to which a fixed potential is applied is arranged between the rows where the selection line is omitted, an additional capacitance Cs with a sufficient capacitance value can be configured even when high resolution is used. The image quality of a liquid crystal display device can be improved. Further, since a fixed potential is applied to the Cs electrode wiring connected to the additional capacitance, this additional capacitance does not become a load on the selection line, thus enabling high-speed operation.
従って大画面、高解像度の液晶表示装置を提供できる。Therefore, a large screen, high resolution liquid crystal display device can be provided.
さらにＣｓ用電極配線は選択線と同時に形成できるので
製造プロセスを追加する必要がなく、歩留り、コスト面
で有利となる。Furthermore, since the Cs electrode wiring can be formed at the same time as the selection line, there is no need to add a manufacturing process, which is advantageous in terms of yield and cost.
第１図は本発明による液晶表示装置の一例を示す平面図
、第２図はその等価回路図、第３図Ａは第１層の半導体
薄膜とゲート絶縁膜のパターンレイアウト図、第３図Ｂ
は選択線とＣｓ用電極配線のパターンレイアウト図、第
３図Ｃは信号線のパターンレイアウト図、第３図りは薄
膜トランジスタのパターンレイアウト図、第４図は本発
明の他の例を示す１画素の平面図、第５図及び第６図は
夫々本発明の説明に供する液晶表示装置の等価回路図、
第７図は従来の液晶表示装置の１画素の平面図、第８図
はその等価回路図である。ＬＣは画素（液晶セル）、Ｃ８はストレージ容量、（２
） （Ｔｒ）は薄膜トランジスタによるスイッチングト
ランジスタ、（１１）は表示電極、（１２） （（１２
ａ、）（１２ｂ、）、 （１２ａ２） （１２ｂ２）、
＝ ＝は〕信号線、（１３）Ｃ（１３ａ） （１３ｂ
）、 ＝−ｒはＣｓ用電極配線、（１４）同松 隈 秀 盛FIG. 1 is a plan view showing an example of a liquid crystal display device according to the present invention, FIG. 2 is an equivalent circuit diagram thereof, FIG. 3A is a pattern layout diagram of the first layer semiconductor thin film and gate insulating film, and FIG. 3B
3C is a pattern layout diagram of a selection line and a Cs electrode wiring, FIG. 3C is a pattern layout diagram of a signal line, the third diagram is a pattern layout diagram of a thin film transistor, and FIG. The plan view, FIG. 5, and FIG. 6 are equivalent circuit diagrams of a liquid crystal display device used for explaining the present invention, respectively.
FIG. 7 is a plan view of one pixel of a conventional liquid crystal display device, and FIG. 8 is an equivalent circuit diagram thereof. LC is pixel (liquid crystal cell), C8 is storage capacity, (2
) (Tr) is a switching transistor using a thin film transistor, (11) is a display electrode, (12) ((12
a, ) (12b,), (12a2) (12b2),
= = is] Signal line, (13) C (13a) (13b
), =-r is electrode wiring for Cs, (14) Hidemori Kuma, Domatsu
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331341AJPH02176724A (en) | 1988-12-28 | 1988-12-28 | Liquid crystal display device |
| KR1019890019825AKR0166580B1 (en) | 1988-12-28 | 1989-12-28 | Lcd unit |
| DE68921591TDE68921591T2 (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display device. |
| US07/458,397US5159476A (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display unit having large image area and high resolution |
| EP89124104AEP0376329B1 (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331341AJPH02176724A (en) | 1988-12-28 | 1988-12-28 | Liquid crystal display device |
| Publication Number | Publication Date |
|---|---|
| JPH02176724Atrue JPH02176724A (en) | 1990-07-09 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331341APendingJPH02176724A (en) | 1988-12-28 | 1988-12-28 | Liquid crystal display device |
| Country | Link |
|---|---|
| JP (1) | JPH02176724A (en) |
| KR (1) | KR0166580B1 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259117B1 (en) | 1994-06-02 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display having storage capacitor associated with each pixel transistor |
| JP2002014643A (en)* | 2000-04-24 | 2002-01-18 | Sony Corp | Active matrix display device |
| JP2008009433A (en)* | 2006-06-27 | 2008-01-17 | Samsung Electronics Co Ltd | Display substrate and display panel having the same |
| JP2009092912A (en)* | 2007-10-09 | 2009-04-30 | Hitachi Displays Ltd | Liquid crystal display device |
| JP2016164678A (en)* | 2016-04-21 | 2016-09-08 | Ｎｌｔテクノロジー株式会社 | Display device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101673508B (en) | 2002-01-18 | 2013-01-09 | 株式会社半导体能源研究所 | Light-emitting device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076794A (en)* | 1983-10-04 | 1985-05-01 | セイコーインスツルメンツ株式会社 | Matrix type liquid crystal panel |
| JPS6120929A (en)* | 1984-07-10 | 1986-01-29 | Sanyo Electric Co Ltd | Liquid crystal display device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076794A (en)* | 1983-10-04 | 1985-05-01 | セイコーインスツルメンツ株式会社 | Matrix type liquid crystal panel |
| JPS6120929A (en)* | 1984-07-10 | 1986-01-29 | Sanyo Electric Co Ltd | Liquid crystal display device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259117B1 (en) | 1994-06-02 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display having storage capacitor associated with each pixel transistor |
| US6297518B1 (en) | 1994-06-02 | 2001-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US6495858B1 (en) | 1994-06-02 | 2002-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having thin film transistors |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| JP2002014643A (en)* | 2000-04-24 | 2002-01-18 | Sony Corp | Active matrix display device |
| JP2008009433A (en)* | 2006-06-27 | 2008-01-17 | Samsung Electronics Co Ltd | Display substrate and display panel having the same |
| JP2009092912A (en)* | 2007-10-09 | 2009-04-30 | Hitachi Displays Ltd | Liquid crystal display device |
| US8614773B2 (en) | 2007-10-09 | 2013-12-24 | Japan Display Inc. | Liquid crystal display device having a pixel region with two TFT elements and two pixel electrodes each having slits extending in two directions wherein each of the two TFT elements is connected to a different video signal line |
| JP2016164678A (en)* | 2016-04-21 | 2016-09-08 | Ｎｌｔテクノロジー株式会社 | Display device |
| Publication number | Publication date |
|---|---|
| KR0166580B1 (en) | 1999-03-20 |
| KR900010456A (en) | 1990-07-07 |
| Publication | Publication Date | Title |
|---|---|---|
| US5159476A (en) | Liquid crystal display unit having large image area and high resolution | |
| JP5215536B2 (en) | Liquid crystal display | |
| JP3730161B2 (en) | Liquid crystal display device | |
| US7764350B2 (en) | Liquid crystal display | |
| TWI326776B (en) | Liquid crystal panel and liquid crystal display device | |
| JPH07119919B2 (en) | Liquid crystal display | |
| TWI307074B (en) | Liquid crystal display panel | |
| JPH06148680A (en) | Matrix type liquid crystal display device | |
| JPH1144893A (en) | Liquid crystal display device and its production | |
| US12307043B2 (en) | Touch display panel | |
| JPH02176725A (en) | Liquid crystal display device | |
| JP3305259B2 (en) | Active matrix type liquid crystal display device and substrate used therefor | |
| US7084842B2 (en) | Apparatus and method for driving liquid crystal display device | |
| WO2011061964A1 (en) | Substrate for liquid crystal display device, liquid crystal display device, and method for driving liquid crystal display device | |
| CN100394292C (en) | Liquid crystal display device capable of reducing row creep | |
| JPH08146464A (en) | Liquid crystal display | |
| JPH02176724A (en) | Liquid crystal display device | |
| JPH0333724A (en) | Liquid crystal display device | |
| EP0760966B1 (en) | Large aperture ratio array architecture for active matrix liquid crystal displays | |
| JP3286843B2 (en) | LCD panel | |
| JP3352944B2 (en) | Active matrix type liquid crystal display device and substrate used therefor | |
| KR960016796B1 (en) | LCD and its manufacturing method | |
| JP2008309884A (en) | Liquid crystal display device | |
| JPH03294824A (en) | Active matrix type liquid crystal display element array | |
| JP2005505800A (en) | Active matrix display device |