【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体装置の製造方法に係り、特にＭ ＯＳ
Ｌ Ｓ Ｉ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍｌｃ
ｏｎｄｕｃｔｏｒＬａｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕ１ｔ）の素子間分離技術を改良
した半導体装置の製造方法に関するものである。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for manufacturing a semiconductor device.
LSI (Metal Oxide Semlc)
onductorLarge 5cale Integ
The present invention relates to a method of manufacturing a semiconductor device that improves the isolation technology of C1rcul1t).
従来、半導体装置、特にＭＯＳＬＳＩの製造工程での素
子間分離方法としては、選択酸化法が一般的に用いられ
ている。この方法をｎ−チャンネルＭＯ３ＬＳＩを例に
して以下に説明する。Conventionally, a selective oxidation method has been generally used as a method for isolating elements in the manufacturing process of semiconductor devices, particularly MOSLSI. This method will be explained below using an n-channel MO3LSI as an example.
まず、第１図（ａ）に示す如＜ （１００）の結晶面を
もつｐＩＪｌＳｉ基板１上に５ＬＯ２膜２を熱酸化によ
り成長させ、更にこの５ｉ０２膜２上にＳｉ３Ｎ４膜３
を堆積する。つづいて、写真蝕刻法により素子形成部に
レジスト膜４を形成し、これをマスクとして素子成形部
以外のＳｉ３Ｎ４膜をエツチング除去してＳｉ３Ｎ４パ
ターン３′を形成する。その後、例えばボロンのイオン
注入を行なってフィールド部にチャンネルストッパ領域
としてのｐ＋領域５を形成する（第１図（ｂ）図示）。First, a 5LO2 film 2 is grown by thermal oxidation on a pIJlSi substrate 1 having a < (100) crystal plane as shown in FIG.
Deposit. Subsequently, a resist film 4 is formed on the element forming area by photolithography, and using this as a mask, the Si3N4 film other than the element forming area is etched away to form a Si3N4 pattern 3'. Thereafter, for example, boron ions are implanted to form a p+ region 5 as a channel stopper region in the field portion (as shown in FIG. 1(b)).
レジスト膜４を除去後、５ｔ３Ｎ４パターン３′をマス
クとしてウェット酸化を施し選択的に厚いフィールド酸
化膜６を成長させる（ｆｆｉ１図（ｃ）図示）。ひきつ
づき、Ｓｉ３Ｎ４パターン３゛及び５ｉ０２膜２′をエ
ツチング除去してフィールド酸化膜６で分離された素子
形成領域７を形成する（第１図（ｄ）図示）。次いで、
第１図（ｅ）に示す如く素子形成領域７にゲート酸化膜
８を介して多結晶シリコンからなるゲート電極９を形成
した後、例えば砒素を拡散してソース、ドレインとして
のｎ“領域１０．１１を形成する。最後に層間絶縁膜と
してのＣＶＤ−３ｉ０２膜１２を堆積し、ｎ＋領域１０
．１１及びゲー）［極９に対応するＣＶＤ−５ＬＯ２膜
１２部分に悪数のコンタクトホール１３を開孔した後、
Ａｊ７配線１４を形成してｎチトンネルＭＯＳＬＳＩを
製造する（第１図（ｆ）図示）。After removing the resist film 4, wet oxidation is performed using the 5t3N4 pattern 3' as a mask to selectively grow a thick field oxide film 6 (as shown in FIG. 1(c) of ffi1). Subsequently, the Si3N4 pattern 3' and the 5i02 film 2' are removed by etching to form an element formation region 7 separated by a field oxide film 6 (as shown in FIG. 1(d)). Then,
As shown in FIG. 1(e), after forming a gate electrode 9 made of polycrystalline silicon through a gate oxide film 8 in the element forming region 7, for example, arsenic is diffused to form n'' regions 10 as sources and drains. Finally, a CVD-3i02 film 12 as an interlayer insulating film is deposited to form an n+ region 10.
．． 11 and Ga) [After opening a bad number of contact holes 13 in the CVD-5LO2 film 12 portion corresponding to the pole 9,
Aj7 wiring 14 is formed to manufacture an n-channel MOSLSI (as shown in FIG. 1(f)).
しかしながら、上述した従来の選択酸化法を用いてＭＯ
ＳＬＳＩを製造する方法にあっては次に示すように種々
の欠点があった。However, using the conventional selective oxidation method mentioned above, MO
The method of manufacturing SLSI has various drawbacks as shown below.
第２図は前記第１図（Ｃ）に示すＳｉ３Ｎ４パターン３
゛をマスクにしてフィールド酸化膜６を形成した時の断
面構造を詳しく描いたものでる。Figure 2 shows the Si3N4 pattern 3 shown in Figure 1 (C) above.
This is a detailed depiction of the cross-sectional structure when the field oxide film 6 is formed using the mask as a mask.
股に選択酸化法ではフィールド酸化Ｈ６がＳｉ３Ｎ４パ
ターン３゛の下の領域に喰い込んで成長することが知ら
れている（同第２図のＦ領域）。これは、フィールド酸
化中に酸化剤がＳｉ３Ｎ４パターン３′下の薄い５ｉ０
２膜２を通して拡散していくために酸化膜が形成される
部分Ｄ１いわゆるバードビークとフィールド酸化膜６の
厚い部分が横方向にも回り込んだ部分Ｅとからなる。Ｆ
の長さは、例えば５１３Ｎ４パターン３゛の厚さが１０
００人、その下の５ｉ０２膜２が１０００人の条件で１
μｍの膜厚のフィールド酸化膜６を成長させた場合、約
１μｍに達する。このため、フィールド領域の巾ＣはＳ
ｉ３Ｎ４パターン３′間の距離へを２μｍとすると、Ｆ
が１μｍで、あるから４μｍ以下に小さくできずＬＳＩ
の集積化にとって大きな妨げとなる。このようなことか
ら、最近、Ｓｉ３Ｎ４パターン３−を厚くし、この下の
５ｉ０２膜２を薄くしてバードビーク（図中のＤ部分）
を抑制する方法やフィールド酸化膜６の成長膜厚を薄く
しフィールド酸化膜の喰い込み（Ｐ）を抑制する方法が
試みられている。しかし、前者ではフィールド端部にお
けるストレスが大きくなり、欠陥が生じ易くなり、後者
ではフィールド反転電圧低下などの問題があり、選択酸
化法による高集積化には限界がある。It is known that in the selective oxidation method, field oxidation H6 grows by digging into the region below the Si3N4 pattern 3 (region F in FIG. 2). This is due to the fact that during field oxidation, the oxidant is exposed to a thin 5i0
The field oxide film 6 consists of a portion D1 where an oxide film is formed due to diffusion through the two films 2, a so-called bird's beak, and a portion E where a thick portion of the field oxide film 6 wraps around in the lateral direction. F
For example, the length of 513N4 pattern 3゛ is 10
00 people, and the 5i02 membrane 2 below it is 1 under the condition of 1000 people.
When the field oxide film 6 is grown to a thickness of 1 μm, the thickness reaches approximately 1 μm. Therefore, the width C of the field area is S
If the distance between i3N4 patterns 3' is 2 μm, F
is 1μm, so it cannot be made smaller than 4μm, so LSI
This is a major hindrance to the integration of For this reason, we have recently made the Si3N4 pattern 3- thicker and thinned the 5i02 film 2 underneath to form a bird beak (part D in the figure).
Attempts have been made to suppress the field oxide film 6 and to reduce the growth thickness of the field oxide film 6 to suppress the digging-in (P) of the field oxide film. However, in the former case, the stress at the edge of the field becomes large and defects are likely to occur, and in the latter case, there are problems such as a drop in field inversion voltage, and there is a limit to the high degree of integration achieved by selective oxidation.
また、チャンネルストッパーを設けた場合はチャンネル
ストッパー用にイオン注入したボロンがフィールド酸化
中に横方向に再拡散して、第３図（ａ）に示す如く素子
形成領域７の一部がｐ＋領域５となり、実効的な素子領
域がＧの幅からＨの幅まで狭くなってしまう。この結果
、トランジスタの電流が減少したり、しきい値電圧が上
がってしまうなどのナロウチャンネル効果が生じ、素子
の微細化と共に問題となる。しかも、ｐ１領域が横方向
に広がることにより、第３図（ｂ）の如く素子形成領域
７におけるｎ゛領域１１（１（１）とｐ＋領域５の接合
部が広（なり、ｎ１領域ｔｏ、ｔｔと基板１間の浮遊キ
ャパシタが大きくなる。この浮遊キャパシタは素子が小
さくなるに従い無視できなくなる。In addition, when a channel stopper is provided, boron ion-implanted for the channel stopper is laterally re-diffused during field oxidation, and a part of the element forming region 7 becomes a p+ region 5 as shown in FIG. 3(a). Therefore, the effective device area becomes narrow from the width of G to the width of H. As a result, narrow channel effects such as a decrease in transistor current and an increase in threshold voltage occur, which becomes a problem as devices become smaller. Moreover, as the p1 region expands in the lateral direction, the junction between the n' region 11(1(1) and the p+ region 5 in the element forming region 7 becomes wider) as shown in FIG. 3(b), and the n1 region to The floating capacitor between tt and the substrate 1 becomes larger. This floating capacitor cannot be ignored as the element becomes smaller.
以上のように選択酸化法を用いるとＬＩＳの集積化にと
って種々の問題が生ずることになるが、さらは次に上げ
るような問題がある。これを第４図を参照して説明する
。As described above, when the selective oxidation method is used, various problems arise in the integration of LIS, and the following problems arise. This will be explained with reference to FIG.
完成したＬＳＩのペレットをパッケージするには基板１
をパッケージのベツド１５にマウントする。Substrate 1 to package the completed LSI pellet
Mount it on bed 15 of the package.
ＬＩＳの動作状態では、ソース、ドレインなどの各素子
領域ＩＢ、〜ｔｅ３の電位は回路動作により任意に変動
する。この場、合基板１には素子領域１６１〜１８３の
電位の変動に応じた変位電流が流れることになる。例え
ば、素子領域１６１に対する変位電流はベツドＩ５が導
電性で、基板１とベツドＩ５が電気的に接続されている
場合は、たとえば素子領域ＩＬ−抵抗Ｒ，−ベツド］５
、素子領域１６アー抵抗Ｒ２−ベツド１５１、素子領域
１６１−抵抗Ｒ３ベツド１５・・・などのバスを通って
流れ、この電圧降下分だけ素子領域１６．近傍の基板１
の電位が変動することになる。このような基板電位の変
動は、回路動作上好ましくない。特に、素子領域１Ｂ、
の電圧が変動し、素子領域ｔｅ２は変動しない場合は素
子領域１６１と１６２間近傍の基板１の電位も異なるこ
とになってしまい、ペレット上の場所によって素子特性
が異なってくるというような不都合が生ずる。これを改
善するには基板中の抵抗を減らせば良いが、抵抗Ｒ５〜
Ｒ８＊ Ｒ９〜Ｒ１１などは素子特性から設定される基
板の濃度と基板をベツドに接続するときの基板の膜厚と
の関係できまってしまい、−膜内には１００Ω〜数１０
０Ω程度の値となっており、これを極端に下げることは
難しい。In the operating state of the LIS, the potential of each element region IB, ~te3, such as the source and drain, varies arbitrarily depending on the circuit operation. At this time, a displacement current flows through the composite substrate 1 in accordance with fluctuations in the potentials of the element regions 161 to 183. For example, when the bed I5 is conductive and the substrate 1 and the bed I5 are electrically connected, the displacement current for the element region 161 is, for example, element region IL-resistance R,-bed]5.
, element region 16 - resistor R2 - bed 151, element region 161 - resistor R3 - bed 15, etc., and the voltage drop in the element region 16 . Nearby board 1
The potential of will fluctuate. Such variations in substrate potential are unfavorable in terms of circuit operation. In particular, the element region 1B,
If the voltage in the element region te2 fluctuates while the voltage in the element region te2 remains unchanged, the potential of the substrate 1 in the vicinity of the element regions 161 and 162 will also differ, causing the inconvenience that the element characteristics will differ depending on the location on the pellet. arise. To improve this, it would be better to reduce the resistance in the board, but the resistance R5~
R8* R9 to R11 etc. are determined by the relationship between the concentration of the substrate set from the element characteristics and the thickness of the substrate when connecting the substrate to the bed.
The value is approximately 0Ω, and it is difficult to lower this value to an extreme degree.
抵抗Ｒ０〜Ｒ５は、フィールド領域６なので本来は素子
特性に関係なく下げるべきものである。しかしながら、
前述した方法ではｐｌの濃度を上げることができず抵抗
は非常に高い。例えば、フィールドイオン注入ｌｉｔ
Ｉ Ｘ １０１３／ ｃｄ径程度ｐ＋層のシート抵抗は
約１０に０７口以上である。Since the resistors R0 to R5 are in the field region 6, they should originally be lowered regardless of the device characteristics. however,
With the method described above, the concentration of pl cannot be increased and the resistance is extremely high. For example, field ion implantation lit
The sheet resistance of the p+ layer, which has a diameter of I x 1013/cd, is about 10 to 07 or more.
（発明が解決しようとする課題）本発明は、上記従来の課題を解消するためになされたも
ので、新規な素子分離方式の確立により高集積化と高性
能化を達成した半導体装置の製造方法を提供しようとす
るものである。(Problems to be Solved by the Invention) The present invention has been made to solve the above-mentioned conventional problems, and is a method for manufacturing a semiconductor device that achieves high integration and high performance by establishing a new element isolation method. This is what we are trying to provide.
［発明の構成］（課題を解決するための手段及び作用）以下、本発明の
詳細な説明する。[Structure of the Invention] (Means and Effects for Solving the Problems) The present invention will be described in detail below.
本願第１の発明の詳細な説明する。The first invention of the present application will be explained in detail.
まず、半導体基板上に溝部形成予定部が除去されたマス
ク材、例えばレジストパターンを形成した後、該マスク
材から露出する基板部分を所望深さ選択エツチングして
溝部を設ける。この場合、エツチング手段として反応性
イオンエツチング又はリアクティブイオンエツチングを
用いれば、側面が垂直な溝部を設けることが可能となる
。但し、その他のエツチング手段で逆テーバ状の側面を
有する溝部を設けてもよい。溝部の数は、基板中に１つ
或いは２つ以上設けてもよ＜、溝部の深さを変えてもよ
い。First, a mask material, such as a resist pattern, from which a portion where a groove is to be formed is removed is formed on a semiconductor substrate, and then a portion of the substrate exposed from the mask material is selectively etched to a desired depth to form a groove. In this case, if reactive ion etching or reactive ion etching is used as the etching means, it is possible to provide a groove portion with vertical side surfaces. However, the groove portion having the inverted tapered side surface may be provided by other etching means. One or more grooves may be provided in the substrate, and the depth of the grooves may be changed.
次いで、レジストパターンなどのマスク材をマスフとし
て溝部に基板と同導電型の不純物（例えば基板がｐ型の
場合はボロン等、ｎ型の場合は′燐。Next, using a mask material such as a resist pattern as a mask, the groove is filled with an impurity of the same conductivity type as the substrate (for example, boron if the substrate is p-type, phosphorus if it is n-type).
砒素など）をｌＸｌ０”／ｃ−以上のドーズ量でイオン
注入、あるいは拡散法などにより注入又は拡散して不純
物領域を形成する。不純物のドーピングは、溝部すべて
に行なう場合に限らず、写真蝕刻法などにより溝部の一
部あるいは他のいくつかの溝部を塞ぎ、いくつかの溝部
あるいは溝部の一部にのみ行なってもよい。また、この
ドーピングはイオン注入を斜めに行なうか、又は横方向
への拡散などにより溝の側面に行なってもよい。Arsenic, etc.) is implanted or diffused by ion implantation or diffusion method at a dose of lXl0''/c- or more to form an impurity region.Doping with impurities is not limited to the case where the entire groove is doped; photolithography is also used. The doping may be carried out only in some grooves or a part of the groove by blocking a part of the groove or some other grooves.Alternatively, this doping may be performed by performing ion implantation obliquely or by implanting ions in the lateral direction. It may also be applied to the side surfaces of the groove by diffusion or the like.
つづいて、マスク材の除去後、溝部を含む半導体基板全
面に絶縁材料を少なくとも１つの溝部の開口部の短い幅
の半分以上の厚さとなるように堆積して少なくとも１つ
の溝部の開口部まで絶縁材料で埋める。かかる絶縁材料
としては、例えば５ｉ０２．Ｓｉ３Ｎ４或いはＡｎ）２
０３等を挙げることができ、場合によってはリン珪化ガ
ラス。Subsequently, after removing the mask material, an insulating material is deposited over the entire surface of the semiconductor substrate including the grooves to a thickness equal to or more than half the short width of the opening of at least one groove to insulate the opening of at least one groove. Fill with materials. Examples of such an insulating material include 5i02. Si3N4 or An)2
03, and in some cases, phosphorus silicide glass.
ボロン珪化ガラス等の低温溶融性絶縁材料を用いてもよ
い。この絶縁材料の堆積手段としてＣＶＤ法、スパッタ
法などのＰＶＤ法等を挙げることができる。また、この
堆積時において、絶縁材料を溝部の開口部の短い巾の半
分より小さい厚さで堆積すると、溝部内に埋め込まれた
絶縁材料に開口部と連通ずる凹状穴が形成され、エツチ
ングに際し、凹状穴を介して溝部内の絶縁材料がエツチ
ングされるという不都合さを生じる。なお、絶縁材料の
堆積に先立って溝部を有する半導体基板全体、もしくは
溝部の少なくとも一部を酸化又は窒化処理して溝が塞が
れない程度の酸化膜又は窒化膜を成長されてもよい。こ
の時、不純物のドーピングは酸化又は窒化の前でもよい
し後でもよい。このような方法を併用することによって
、得られたフィールド領域は溝部の基板に接した緻密性
の優れた酸化膜又は窒化膜の堆積により形成された絶縁
材料とから構成され、絶縁材料のみからなるものに比べ
て素子分離性能を著しく向上できる。更に絶縁祠料の堆
積後、その絶縁膜の全体もしくは一部の表層に低温溶融
化物質、例えばボロン、リン。A low temperature melting insulating material such as boron silicide glass may also be used. As a means for depositing this insulating material, a CVD method, a PVD method such as a sputtering method, etc. can be used. Furthermore, during this deposition, if the insulating material is deposited to a thickness less than half the short width of the opening of the groove, a concave hole communicating with the opening will be formed in the insulating material embedded in the groove, and during etching, The disadvantage is that the insulating material within the groove is etched through the recessed hole. Note that, prior to depositing the insulating material, the entire semiconductor substrate having a groove, or at least a portion of the groove, may be oxidized or nitrided to grow an oxide film or a nitride film to an extent that the groove is not blocked. At this time, impurity doping may be done before or after oxidation or nitridation. By using these methods in combination, the obtained field region is composed of an insulating material formed by depositing a highly dense oxide film or nitride film in contact with the substrate in the trench, and is made of only an insulating material. The element isolation performance can be significantly improved compared to the conventional method. Furthermore, after depositing the insulating material, a low-temperature melting substance such as boron or phosphorus is applied to the entire or part of the surface layer of the insulating film.
砒素等をドーピングし、熱処理して該絶縁膜のドーピン
グ層を溶融するか、或いは前記絶縁膜の全体もしくは一
部の上に低温溶融性絶縁材料、例えばボロン硅化ガラス
（ＢＳＧ）、リン硅化ガラス（ＰＳＧ）、或いは砒素硅
化ガラス（Ａ ｓ Ｓ Ｇ）等を堆積し、この低温溶融
性絶縁膜を溶融するか、いずれかの処理を施してもよい
。このような手段を採用することによって、絶縁材料の
堆積条件によって溝部に対応する部分が凹状となった場
合、その凹状部を埋めて平坦化でき、その結果全面エツ
チングに際して溝部に残存した絶縁材料がその開口部の
レベルより下になるという不都合さを防止できる等の効
果を有する。Either arsenic or the like is doped and heat treated to melt the doped layer of the insulating film, or a low-temperature melting insulating material such as boron silicide glass (BSG), phosphorus silicide glass ( PSG) or arsenic silicide glass (A s S G), etc. may be deposited, and this low-temperature melting insulating film may be melted, or any one of the following treatments may be performed. By adopting such a method, if the part corresponding to the groove becomes concave due to the deposition conditions of the insulating material, the concave part can be filled and flattened, and as a result, the insulating material remaining in the groove can be removed when the entire surface is etched. This has the effect of preventing the inconvenience of being below the level of the opening.
次いで、半導体基板上に堆積した絶縁膜をマスク材を用
いずに溝部以外の半導体基板部が露出するまでエツチン
グ除去して溝部内に絶縁材料を残置させたフィールド領
域を形成する。この工程におけるエツチング手段として
は、例えばエツチング液或いはプラズマエッチャントを
用いた全面エツチング法さらにはりアクティブイオンエ
ツチング法などが採用し得る。その後、フィールド領域
で分離された素子形成領域にＭＯＳ、バイポーラ等の能
動素子を形成して半導体を製造する。Next, the insulating film deposited on the semiconductor substrate is removed by etching without using a mask material until the semiconductor substrate portion other than the groove is exposed, thereby forming a field region in which the insulating material remains in the groove. As the etching means in this step, for example, a whole surface etching method using an etching solution or a plasma etchant, or even an active ion etching method can be adopted. Thereafter, active elements such as MOS and bipolar are formed in element formation regions separated by field regions to manufacture a semiconductor.
しかして、本願節１の発明によれば半導体基板に溝部を
設け、この溝部の一部に基板と同導電型の不純物を所定
のドーズ量でドーピングし、該溝部を含む基板全面に絶
縁材料を少なくとも１つの溝部の開口部の短い巾の半分
以上の厚さとなるように堆積した後、絶縁膜を溝部以外
の基板部分が露出するまでエツチングすることによって
、マスク合せ余裕度をとることなく溝部に対してセルフ
ァラインで埋込み拡散層を設け、その上に絶縁材料を残
置でき、これによりフィールド領域を形成できるため、
以下に示すような種々の効果を有する半導体装置を提供
できる。According to the invention of Section 1 of the present application, a groove is provided in a semiconductor substrate, a part of this groove is doped with an impurity of the same conductivity type as the substrate at a predetermined dose, and an insulating material is applied to the entire surface of the substrate including the groove. After the insulating film is deposited to a thickness that is more than half the short width of the opening of at least one trench, the insulating film is etched until the parts of the substrate other than the trench are exposed. On the other hand, a buried diffusion layer can be provided with self-line, and an insulating material can be left on top of it, which can form a field region.
A semiconductor device having various effects as shown below can be provided.
（１）フィールド領域の面積は基板に予め設けた溝部の
面積で決まるため、溝部の面積を縮小化することによっ
て容易に所期目的の微細なフィールド領域を形成でき、
高集積度の半導体装置を得ることができる。(1) Since the area of the field region is determined by the area of the groove portion prepared in advance on the substrate, the desired fine field region can be easily formed by reducing the area of the groove portion.
A highly integrated semiconductor device can be obtained.
（２）フィールド領域の深さは面積に関係なく、基板に
設けた溝部の深さで決まるため、その深さを任意に選択
することが可能であると共に、素子間の電流リーク等を
フィールド領域で確実に阻止でき高性能の半導体装置を
得ることができる。(2) The depth of the field region is determined by the depth of the groove provided in the substrate, regardless of the area, so the depth can be arbitrarily selected, and current leakage between elements can be prevented in the field region. This can be reliably prevented and a high-performance semiconductor device can be obtained.
（３）溝部を設け、反転防止用の不純物を溝部に選択的
にドーピングした後においては、従来の選択酸化法のよ
うな高温、長時間の熱酸化工程をとらないため、該不純
物領域が再拡散して素子形成領域の表面まで延びて実効
的なフィールド領域の縮小化を防止できる。さらに不純
物がアウトデイフュージョンして基板表面に不純物がド
ーピングされることも防止できる。この場合、不純物の
ドーピングをイオン注入により行なえばその不純物イオ
ン注入層を溝部の底部に形成することができ、そのイオ
ン注入層が再拡散しても素子形成領域の表層（素子形成
部）にまで延びることがないため、実効的なフィールド
領域の縮小を防止できる。(3) After forming the groove and selectively doping the groove with an impurity to prevent inversion, the impurity region is regenerated because it does not require a high-temperature, long-time thermal oxidation process like the conventional selective oxidation method. It is possible to diffuse and extend to the surface of the element forming region, thereby preventing reduction of the effective field area. Furthermore, it is also possible to prevent out-diffusion of impurities and doping of the substrate surface with impurities. In this case, if the impurity is doped by ion implantation, the impurity ion implantation layer can be formed at the bottom of the groove, and even if the ion implantation layer is re-diffused, it will still reach the surface layer of the element formation region (element formation area). Since it does not extend, reduction of the effective field area can be prevented.
（４）前記（３）の結果として不純物ドーピングの濃度
を高くすることができ、不純物領域の抵抗をドげ、基板
電位の変動、チップ上の場所によって基板電位が異なる
という不都合さを改善することができる。(4) As a result of (3) above, it is possible to increase the concentration of impurity doping, reduce the resistance of the impurity region, and improve the inconvenience of fluctuations in substrate potential and differences in substrate potential depending on the location on the chip. Can be done.
（５）溝部の全てに絶縁材料を残置させてフィールド領
域を形成した場合、基板は平坦化されるため、その後の
電極配線の形成に際して段切れを生じることを防止でき
る。(5) When a field region is formed by leaving an insulating material in all of the grooves, the substrate is flattened, so that it is possible to prevent breakage from occurring during the subsequent formation of electrode wiring.
次に、本願第２の発明の詳細な説明する。Next, the second invention of the present application will be explained in detail.
前述した本願第１の発明と同様な工程を経て不純物を溝
部に所定のドーズ量でドーピングした後、半導体基板上
に絶縁材料を少なくともその基板に設けられた１つの溝
部の開口部の短い幅の半分以上の厚さとなるように堆積
する。次いで、少なくとも絶縁材料により開口部まで埋
め込まれた溝部上の一部を含む絶縁膜の領域もしくは溝
部以外のフィールド領域となるべき絶縁膜の領域のうち
少なくともいずれかをマスク材、例えばレジストパター
ン等で覆う。つづいて、マスク材及び溝部以外の基板部
分が露出するまでエツチングし、溝部内に絶縁材料を残
置させてフィールド領域を、溝部以外の基板上にもフィ
ールド領域を形成する。After doping the impurity into the groove at a predetermined dose through a process similar to that of the first invention described above, an insulating material is applied onto the semiconductor substrate at least in the short width of the opening of one groove provided in the substrate. Deposit to more than half the thickness. Next, at least one of the region of the insulating film including a part of the trench filled up to the opening with an insulating material or the region of the insulating film that is to become a field region other than the trench is covered with a mask material, for example, a resist pattern. cover. Subsequently, etching is performed until the mask material and parts of the substrate other than the grooves are exposed, and the insulating material is left in the grooves to form a field region and also on the substrate other than the grooves.
この場合、溝部以外の基板上に形成されたフィールド領
域は該溝部のフィールド領域と一体化されたものをも含
む。その後、フィールド領域で分離された素子形成領域
にＭＯＳ、バイポーラ等の能動素子を形成して半導体装
置を製造する。In this case, the field regions formed on the substrate other than the trench include those that are integrated with the field region of the trench. Thereafter, active elements such as MOS and bipolar are formed in element formation regions separated by field regions to manufacture a semiconductor device.
しかして、本願第２の発明によれば、前述した種々の効
果を有する他に、半導体基板内に埋込まれたフィールド
領域と、溝部以外の半導体基板上に該フィールド領域と
一体的もしくは分離された異柾形態のフィールド領域と
を備えた半導体装置を得ることができる。According to the second invention of the present application, in addition to having the various effects described above, the field region embedded in the semiconductor substrate and the field region on the semiconductor substrate other than the groove portion are integrated with or separated from the field region. A semiconductor device having a field region having an irregular shape can be obtained.
次に、本願第３の発明を説明する。Next, the third invention of the present application will be explained.
まず、半導体基板上に少なくとも近接した２つ以上の溝
部形成予定部が除去されたマスク材、例えばレジストパ
ターンを形成した後、該マスク材から露出する基板部分
を前記と同様な手段で所望深さ選択エツチングして少な
くとも近接した第１の溝部を設ける。この場合、第１の
溝部は近接した２つ以上の溝部群の他に、この溝部群と
離れた基板部分に１つ以上の溝部を設ける構成にしても
よい。First, after forming a mask material, such as a resist pattern, from which at least two or more adjacent groove formation areas are removed on a semiconductor substrate, the portion of the substrate exposed from the mask material is removed to a desired depth by the same means as described above. Selective etching provides at least adjacent first grooves. In this case, the first groove may have a configuration in which, in addition to two or more adjacent groove groups, one or more grooves are provided in a portion of the substrate that is distant from this groove group.
つづいてマスク材を用いて基板と同導電型の不純物を第
１の溝部に所定のドーズ量でドーピングする。ひきつづ
き、マスク材の除去後、第１の溝部を含む半導体基板全
面に絶縁材料を少なくとも近接した２つ以上の溝部の開
口部の短い幅の半分以上の厚さとなるように堆積してそ
れら溝部の開口部まで絶縁材料で埋める。かかる絶縁材
料としては、例えばＳ ｉ ０２ 、 Ｓ ｉ３ Ｎ
、１或いはＡｌ１０３等を挙げることができ、場合によ
ってはリン硅化ガラス（ＰＳＧ）、砒素硅化ガラス（Ａ
ｓＳＧ）、ボロン硅化ガラス（ＢＳＧ）などの低温溶融
性絶縁材料を用いてもよい。このよう、な絶縁材の堆積
手段としては、例えばＣＶＤ法、スパッタ法などのＰＶ
Ｄ法等を挙げることができる。なお、絶縁材料の堆積に
先端って第１の溝部内の一部に基板と同導電型の不純物
を選択的にドーピングして基板にチャンネルストッパ領
域を形成してもよい。また、絶縁材料の堆積に先端って
第１の溝部を有する半導体基板全体、もしくは溝部の少
なくとも一部を酸化又は窒化処理して溝部が塞がれない
程度の酸化膜又は窒化膜を成長されてもよい。更に、前
述したのと同様絶縁材料の堆植後、低温溶融性絶縁材料
を形成してもよい。Subsequently, the first groove is doped with an impurity of the same conductivity type as the substrate at a predetermined dose using a mask material. Subsequently, after removing the mask material, an insulating material is deposited over the entire surface of the semiconductor substrate including the first trench to a thickness that is at least half the short width of the openings of two or more adjacent trenches, thereby forming a barrier between the trenches. Fill the opening with insulating material. Such insulating materials include, for example, S i 02 , S i3 N
, 1 or Al103, and in some cases, phosphorus silicide glass (PSG), arsenic silicide glass (A
A low-temperature melting insulating material such as boron silicide glass (BSG) or boron silicide glass (BSG) may also be used. As a method for depositing such an insulating material, for example, a PV method such as a CVD method or a sputtering method is
Method D etc. can be mentioned. Note that a channel stopper region may be formed in the substrate by selectively doping a portion of the first groove with an impurity having the same conductivity type as the substrate prior to the deposition of the insulating material. Furthermore, prior to the deposition of the insulating material, the entire semiconductor substrate having the first groove portion, or at least a portion of the groove portion, is oxidized or nitrided to grow an oxide film or nitride film to an extent that the groove portion is not blocked. Good too. Further, a low-temperature melting insulating material may be formed after depositing the insulating material as described above.
次いで、半導体基板上に堆積した絶縁膜をマスク材を用
いずに第１の溝部以外の半導体基板部分が露出するまで
エツチング除去して少なくとも近接した２つの溝部内に
絶縁材料を残置させる。この工程におけるエツチング手
段としては、例えばエツチング液或いはプラズマエッチ
ャントさらにはりアクティブイオンエツチングを用いた
全面エツチング法が採用し得る。Next, the insulating film deposited on the semiconductor substrate is removed by etching without using a mask material until portions of the semiconductor substrate other than the first groove are exposed, leaving the insulating material in at least two adjacent grooves. As the etching means in this step, for example, an entire surface etching method using an etching solution, a plasma etchant, or even active ion etching can be adopted.
次いで、絶縁材料が残置し、近接した２つ以上の溝部間
の半導体基板部分を選択エツチングして近接した第１の
溝部間に第２の溝部を設ける。この場合、第１の溝部に
は絶縁材料で埋め込まれ、エツチングすべき溝部間の半
導体基板は該絶縁材料に対して選択エツチング性を有す
るため、近接した２つ以上の第１の溝部が一部露出した
状態でエツチングしても第１の溝部に対しセルファライ
ンで第２の溝部を形成できる。つづいて、第２の溝部に
必要に応じて基板と同導電型の不純物をドーピングした
後、半導体基板全面に絶縁材料を第２の溝部の開口部の
短い幅の半分以上の厚さとなるように堆積する。Next, a portion of the semiconductor substrate between two or more adjacent trenches is selectively etched, leaving an insulating material behind, to provide a second trench between adjacent first trenches. In this case, the first grooves are filled with an insulating material, and the semiconductor substrate between the grooves to be etched has selective etching properties with respect to the insulating material, so that two or more adjacent first grooves are partly etched. Even if etching is performed in an exposed state, the second groove can be formed with self-line in relation to the first groove. Next, after doping the second groove with an impurity of the same conductivity type as the substrate as necessary, an insulating material is applied to the entire surface of the semiconductor substrate to a thickness that is more than half the short width of the opening of the second groove. accumulate.
ここに用いる絶縁材料は前述したのと同様のものでよい
。ひきつづき、絶縁膜を半導体基板主面が露出するまで
エツチングして第２の溝部に絶縁材料を残置させ、この
溝部の両側の第１の溝部に残置した絶縁材料と一体化さ
せることにより広幅のフィールド領域を形成する。その
後、フィールド領域で分離された素子形成領域にＭＯＳ
バイポーラ等の能動素子を形成して半導体装置を製造す
る。The insulating material used here may be the same as mentioned above. Subsequently, the insulating film is etched until the main surface of the semiconductor substrate is exposed, leaving the insulating material in the second groove, and is integrated with the insulating material left in the first groove on both sides of this groove to form a wide field. Form a region. After that, MOS is installed in the element formation region separated by the field region.
A semiconductor device is manufactured by forming active elements such as bipolar.
しかして、本発明によれば既述した（１）〜（５）の優
れた効果を有するとともに、段差を有さない任意の広幅
のフィールド領域を形成でき、ひいては高集積化、高性
能化及び高信頼性を達成した半導体装置を得ることがで
きる。According to the present invention, in addition to having the excellent effects (1) to (5) described above, it is possible to form an arbitrarily wide field region without a step, and as a result, it is possible to achieve high integration, high performance, and A semiconductor device that achieves high reliability can be obtained.
次に、本願箱４の発明の詳細な説明する。Next, the invention of Box 4 will be explained in detail.
まず、半導体基板上に溝部形成予定部が除去されたマス
ク材、例えばレジストパターンを形成した後、該マスク
材から露出する基板部分を前記と同様な手段で所望深さ
選択エツチングして第１の溝部を設ける。First, a mask material, such as a resist pattern, from which the groove portion is to be formed is removed is formed on a semiconductor substrate, and then the portion of the substrate exposed from the mask material is selectively etched to a desired depth by the same means as described above. Provide a groove.
つづいて、マイク材を用いて基板と同導電型の不純物を
第１の溝部のうちの少なくとも一部にＩＸ １０１４／
ｃｄ以上のドーズ量でドーピングする。ひきつづき、
マスク材の除去後、第１の溝部を含む半導体基板全面に
前述したのと同様で絶縁材料を堆積してそれら溝部を埋
める。Subsequently, an impurity having the same conductivity type as the substrate is applied to at least a portion of the first groove using a microphone material.
Doping is performed at a dose of cd or more. Continuing,
After removing the mask material, an insulating material is deposited over the entire surface of the semiconductor substrate including the first grooves to fill the grooves in the same manner as described above.
次いで、半導体基板上の絶縁膜をマスク材を用いずにエ
ツチング除去して第１の溝部内に絶縁材料を残置させる
。つづいて、絶縁膜が残置した半導体基板主面に直接も
しくは絶縁層を介して耐酸化性膜を選択的に形成する。Next, the insulating film on the semiconductor substrate is removed by etching without using a mask material, leaving the insulating material in the first groove. Subsequently, an oxidation-resistant film is selectively formed directly or via an insulating layer on the main surface of the semiconductor substrate where the insulating film remains.
かかる耐酸化性膜としてはＳｉ３Ｎ４膜、ＡＮ２０３膜
等を挙げることができる。ひきつづき、耐酸化性膜をマ
スクとして第１の溝部間を選択エツチングして第２の溝
部を形成する。その後、この耐酸化性膜をマスクとして
フィールド酸化を行ない第１の溝部間を酸化膜で埋め、
前記第１の溝部に残置した絶縁膜と一体化させることに
より広幅のフィールド領域を形成する。Examples of such oxidation-resistant films include Si3N4 film and AN203 film. Subsequently, using the oxidation-resistant film as a mask, selective etching is performed between the first trenches to form second trenches. After that, field oxidation is performed using this oxidation-resistant film as a mask, and the space between the first trenches is filled with an oxide film.
By integrating it with the insulating film left in the first trench, a wide field region is formed.
（実施例）次に、本発明をｎチャンネルＭＯＳＬＳＩの製造に適用
した例について図面を参照して説明する。(Example) Next, an example in which the present invention is applied to manufacturing an n-channel MOSLSI will be described with reference to the drawings.
実施例１まず、（１００）の結晶面をもつｐ型シリコン基板ｌ。Example 1First, a p-type silicon substrate l having a (100) crystal plane.
ｌ上に光蝕刻法により溝部形成予定部が除去されたレジ
ストパターン１０２を形成した（第５図（ａ）図示）。A resist pattern 102 in which the groove portions were to be formed was removed was formed on the resist pattern 102 by photoetching (as shown in FIG. 5(a)).
つづいて、レジストパターン１０２をマスクとしてシリ
コン基板１０１をリアクティブイオンエツチングにより
エツチングした。この時、第５図（ｂ）に示す如く垂直
に近い側面をもち、幅１μｍ、深さ２μｍの格子状の溝
部１０３が形成された。Subsequently, the silicon substrate 101 was etched by reactive ion etching using the resist pattern 102 as a mask. At this time, as shown in FIG. 5(b), a lattice-shaped groove 103 having nearly vertical side surfaces, a width of 1 μm, and a depth of 2 μm was formed.
ひきつづき、同レジストパターン１０２をマスクとして
基板１０１と同導電型の不純物であるボロンを加速電圧
５０ｋｅＶ 、 ドーズ量Ｉ Ｘ １０】６／ ｃｄの
条件でイオン注入した後、熱処理を施して溝部１０３底
部に反転防止としてのｐ十領域１０４を形成した（第５
図（ｃ）図示）。Subsequently, using the same resist pattern 102 as a mask, boron, which is an impurity of the same conductivity type as the substrate 101, is ion-implanted under the conditions of an acceleration voltage of 50 keV and a dose of I x 10]6/cd, and then heat treatment is performed to implant the impurity into the bottom of the groove 103. A p-domain region 104 was formed to prevent inversion (fifth
Figure (c) shown).
次いで、レジストパターン１０２を除去した後、５ｉ０
２をＣＶＤ法により溝部１０３の開口部の幅（Ｓ）の半
分（０，５μｍ）以上の厚さ（０，ｆ）μｍ）となるよ
うに堆積した。この時、５ｉ０２は基板１０１及び溝部
１０３内面に徐々に堆積され、第５図（ｄ）に示す如く
溝部１０３の開口部まで十分埋めまれたＣＶＤ−９ｉ０
２膜１０５が形成された。なお、この堆積時においては
選択酸化法の如く高温、長時間の熱酸化処理が解消され
ることにより、ｐ＋領域！０４の再拡散は殆んど起きな
かった。Next, after removing the resist pattern 102, 5i0
2 was deposited by the CVD method so that the thickness (0, f) μm) was more than half (0.5 μm) of the width (S) of the opening of the groove 103. At this time, CVD-9i02 was gradually deposited on the substrate 101 and the inner surface of the groove 103, and the CVD-9i0 was sufficiently filled up to the opening of the groove 103, as shown in FIG.
Two films 105 were formed. Note that during this deposition, the p+ region! Almost no rediffusion of 04 occurred.
次いで、ＣＶＤ−３ｉ０２膜１０５を弗化アンモンで、
溝部１０３以外のシリコン基板１０１部分が露出するま
で全面エツチングした。この時基板１０１上のＣＶＤ−
３ｉ０２膜部分の膜厚分だけ除去され、第５図（ｃ）に
示す如く溝部１０３内にのみＣＶＤ−３ｉＯｚが残置し
、これによって基板１０１内に埋め込まれたフィールド
領域１０６が形成された。その後、常法に従ってフィー
ルド領域１０６で分離された島状の素子形成領域にゲー
ト酸化膜１０７を介して多結晶シリコンからなるゲート
電極１０８を形成し、砒素拡散を行なってソース、ドレ
インとしてのｎ＋領域１０９．１１０を形成した。更に
、ＣＶＤ−５ｉＯ；＋からなる居間絶縁膜１１１を堆積
し、ゲート電極１０８及びｎ＋領域１０９．１１０に対
応する層間絶縁膜ｔｘｔ部分にコンタクトホール１１２
（ゲート電極のコンタクトホールは図示せず）を開孔し
た後、全面にＡｌ１膜を蒸着し電極分離を施してソース
取出しＡ、１７電極１１３ 、ドレイン取出しＡ、１７
電極１１４及びゲート取出しＡｇ電極（図示せず）を形
成してｎチャンネルＭＯ３ＬＳＩを製造した（第５図（
ｒ）図示）。Next, the CVD-3i02 film 105 was treated with ammonium fluoride.
The entire surface of the silicon substrate 101 other than the groove 103 was etched until it was exposed. At this time, CVD- on the substrate 101
The thickness of the 3i02 film was removed, leaving CVD-3iOz only in the groove 103 as shown in FIG. 5(c), thereby forming a field region 106 buried in the substrate 101. Thereafter, a gate electrode 108 made of polycrystalline silicon is formed via a gate oxide film 107 in an island-shaped element formation region separated by a field region 106 according to a conventional method, and arsenic is diffused to form n+ regions as a source and drain. 109.110 was formed. Furthermore, a living room insulating film 111 made of CVD-5iO;
(The contact hole for the gate electrode is not shown) After opening the hole, an Al1 film is deposited on the entire surface to separate the electrodes and connect the source to the source A, 17 electrode 113, the drain A, 17
An n-channel MO3LSI was manufactured by forming an electrode 114 and a gate lead-out Ag electrode (not shown) (see Fig. 5).
r) As shown).
本実施例１で得られたＭＯ３ＬＳＩは、フィールド領域
１０６が溝部１０３の幅で決定されることにより、幅が
１μｍという極めて微細な面積にでき、ＬＳＩ中に占め
るフィールド領域の面積の縮小化ひいては高集積化を達
成できた。また、従来の選択酸化法で第６図の如く狭い
幅のフィールド酸化膜６を形成すると、埋込みｐ＋層と
表面のｎ゛層間距離Ｍ１ 、Ｍ２が短くなり、００層間
にリーク電流が流れ易くなる傾向にあった。これに対し
て、本実施例のフィールド領域１０Ｇは第７図に示す如
く幅が狭（とも、深さが例えば２μｍと十分法いために
、ｎ＋層間の距離を十分長くでき、ｎ＋層間にリーク電
流が流れるのを防止することができた。In the MO3LSI obtained in Example 1, since the field region 106 is determined by the width of the groove 103, it can be made into an extremely fine area with a width of 1 μm, which reduces the area occupied by the field region in the LSI and increases the height of the field region. We were able to achieve integration. Furthermore, if a field oxide film 6 with a narrow width is formed using the conventional selective oxidation method as shown in FIG. 6, the interlayer distances M1 and M2 between the buried p+ layer and the surface become shorter, making it easier for leakage current to flow between the 00 layers. It was a trend. On the other hand, as shown in FIG. 7, the field region 10G of this embodiment has a narrow width (and a sufficient depth of 2 μm, for example), so the distance between the n+ layers can be sufficiently long, and the leakage current between the n+ layers can be increased. was able to prevent it from flowing.
更に、フィールド領域ＬＯＧ形成後のシリコン基板１０
１は前記工程の第５図（ｅ）に示す如くフィールド領域
と素子形成領域の間に段差がなく平坦であるため、Ａｇ
電極１１３，１１４を形成した場合、フィールド領域と
素子形成領域間で段切れを起こすことを防止できた。Furthermore, the silicon substrate 10 after the field region LOG is formed
As shown in FIG. 5(e) in the step 1, there is no step difference between the field region and the element formation region, and the Ag
When the electrodes 113 and 114 were formed, it was possible to prevent a break from occurring between the field region and the element formation region.
更にまた、選択酸化法のようなフィールド酸化がないた
めに、フィールド酸化膜がＳｉ３Ｎ４膜下に喰い込むと
きに生じるストレスに伴なうシリコン基板の欠陥発生を
防止できる。更に、ｐ＋領域＋０４は高濃度化でき、低
抵抗（シート抵抗で１０〜２００７口）にすることが可
能なため、基板電位のゆれ、及び場所による基板電位の
ゆれが異なるという不都合さを改善できる。Furthermore, since there is no field oxidation as in the selective oxidation method, it is possible to prevent defects in the silicon substrate due to stress caused when the field oxide film digs under the Si3N4 film. Furthermore, since the p+ region +04 can be highly concentrated and have a low resistance (10 to 2007 in sheet resistance), it is possible to improve the inconvenience of fluctuations in substrate potential and variations in substrate potential depending on location. .
なお、上記実施例１ではシリコン基板１０１に直接レジ
ストパターン１０２を形成した後、このレジストパター
ンをマスクとして基板ｌｏｔに溝部１０３を設けたが、
第８図（ａ）に示す如く、シリコン基板ｌｏｔに絶縁膜
１１５を堆積した後、この上にレジストパターン１０２
を形成し、これをマスクとしてリアクティブイオンエツ
チングにより絶縁膜１１５をエツチングして開孔１１Ｂ
を設け、更にその下の基板１０１に溝部１０３を設ける
（第８図（ｂ）図示）工程によって行なってもよい。こ
の場合、第９図（ａ）の如くシリコン基板１０１の絶縁
膜１１５をパタニングした後、この絶縁膜をマスクとし
てリアクティブイオンエツチングを行ない溝部１０３を
形成してもよい（第９図（ｂ）図示）。Note that in the first embodiment, after forming the resist pattern 102 directly on the silicon substrate 101, the groove portion 103 was provided in the substrate lot using this resist pattern as a mask.
As shown in FIG. 8(a), after depositing an insulating film 115 on a silicon substrate lot, a resist pattern 102 is placed on the insulating film 115.
is formed, and using this as a mask, the insulating film 115 is etched by reactive ion etching to form the opening 11B.
This may be performed by a step of providing a groove 103 in the substrate 101 below it (as shown in FIG. 8(b)). In this case, after patterning the insulating film 115 of the silicon substrate 101 as shown in FIG. 9(a), reactive ion etching may be performed using this insulating film as a mask to form the groove 103 (see FIG. 9(b)). (Illustrated).
実施例２まず、第１０図（ａ）に示す如く、ｐ型シリコン基板１
０１にリアクティブイオンエツチングを用いた写？４蝕
刻法によりｖｎ口部の幅がＳ、、Ｓ２．Ｓ３と異なる３
種の溝部１０３，１０３’ 、ｔｏｆ’を設けた。なお
、開口部幅の大小はＳｌくＳ２くＳ３の関係とする。Example 2 First, as shown in FIG. 10(a), a p-type silicon substrate 1
Photo using reactive ion etching on 01? 4 The width of the vn opening is S, , S2, by the etching method. 3 different from S3
Seed grooves 103, 103' and tof' were provided. Note that the size of the opening width is determined by the relationship Sl x S2 x S3.
次に実施例１と同様にして溝部に不純物（ボロン）を例
えばＩ Ｘ １０１６／ ｃＪのシーズ量でドーピング
しｐ十領域を形成した。このとき溝部、Ｓ３は写真蝕刻
法などを用いてレジストで覆い不純物のドーピングは行
なわなかった。つづいて、５ｉ０２をＣＶＤ法により溝
部１０３″の開口部の幅（Ｓ２）の１７２より若干厚く
なるように堆積した。この時、第１０図（１＋）に示す
如く溝部１０３，１０３’にＣＶＤ−３ｉ０２膜＋０５
がその開口部まで十分埋まるが、該溝部１０３，１０３
″より開口部幅の大きい溝部１０３”にはＣＶＤ−３ｉ
０２膜１０５がその内周面にしか堆積されず凹状の窪み
部１１７が形成された。Next, in the same manner as in Example 1, the groove portion was doped with an impurity (boron) at a seed amount of, for example, I x 1016/cJ to form a p-do region. At this time, the groove S3 was covered with a resist using a photolithography method or the like and no impurity doping was performed. Subsequently, 5i02 was deposited by the CVD method so that it was slightly thicker than 172, which is the width (S2) of the opening of the groove 103''.At this time, CVD- 3i02 membrane +05
is fully filled up to the opening, but the grooves 103, 103
CVD-3i in the groove 103 whose opening width is larger than
The 02 film 105 was deposited only on the inner peripheral surface, and a concave depression 117 was formed.
次いで、基板１０１上のＣＶ Ｄ Ｓ ｉ ０２膜１
０５の厚さ分（略Ｓ２／２）だけ弗化アンモンでエツチ
ングしたところ、第１Ｏ図（Ｃ）に示す如く開口部の幅
がＳ、、Ｓ２の溝部１０３，１０３’ １．： ｉ；ｔ
ＣＶ Ｄ −３ｉ０２か残置され所定のフィールド領
域１０６゜１０Ｇ’カ形成さレタカ、溝部１０３１内（
７）ＣＶＤ−５ｉ０２は全て除去され凹状部となった。Next, the CV D Si 02 film 1 on the substrate 101
When etched with ammonium fluoride by a thickness of 05 (approximately S2/2), the grooves 103, 103' have opening widths of S, S2, as shown in FIG. 10(C). :i;t
CV D-3i02 is left behind and a predetermined field area 106°10G' is formed inside the groove 1031 (
7) CVD-5i02 was completely removed to form a concave portion.
こうした凹状部はその後の工程でＶＭＯ３領域等として
利用でき、フィールド領域形成後に再度凹部を作るため
の写真蝕刻工程を略くことができた。These concave portions can be used as the VMO3 region in subsequent steps, and the photolithographic process for creating the concave portions again after the field region is formed can be omitted.
実施例３まず、第１１図（ａ）に示す如くｐ型シリコン基板１０
１にリアクティブイオンエツチングを用いた写真蝕刻法
により開口部の幅がＳＩ ｒ ｓ２＋ ｓ。Example 3 First, as shown in FIG. 11(a), a p-type silicon substrate 10 is prepared.
1, the width of the opening is SI r s2+ s by photolithography using reactive ion etching.
Ｓ３と断続的に変化する溝部１０３”を設けた。なお、
溝部１０３’における開口部幅の大小はＳｌ＜３２ ＜
８３の関係とする。次いでボロンをＩ Ｘ １０１６／
ｃＪのドーズ量でドーピングし５ｔ０２をＣＶＤ法に
より開口部の幅（Ｓ２）のｌ／２より若干厚くなるよう
に堆積して溝部１０３”の開口部幅がＳｌ、Ｓ２の部分
にＣＶＤ−９ｉ０２膜を十分埋め込み開口部幅が８３の
部分には内周面に堆積した後基板！旧上のＣＶＤ−５ｉ
０２膜の厚さ分だけ弗化アンモンでエツチングしたとこ
ろ、第ｉｔ図（ｂ）の如く開口部は幅７＞’Ｓ１．Ｓ２
１．−ｃｖｌ） Ｓ ｉ ０２膜１、０５が残置され
、同幅Ｓ、の部分が除去されて開口したフィールド領域
１０ Ｂ”が得られた。A groove 103'' that changes intermittently from S3 is provided.
The width of the opening in the groove 103' is determined by Sl<32<
The relationship is 83. Then the boron is I x 1016/
A CVD-9i02 film is doped at a dose of cJ and deposited by CVD to be slightly thicker than 1/2 of the opening width (S2) of the groove 103'', where the opening width is Sl and S2. After fully filling the opening width of 83 and depositing it on the inner peripheral surface of the substrate!CVD-5i on the old
When etching was performed with ammonium fluoride by the thickness of the 02 film, the opening had a width of 7>'S1. S2
1. -cvl) The S i 02 films 1 and 05 were left, and a portion of the same width S was removed to obtain an open field region 10 B''.
実施例４まず、第１２図（ａ）に示す如く、ｐ型シリコン基板１
０１に互に連結する夫々間中の複数の溝部１０３＋ 、
１０３２ 、 １０３３ 、 １０３４を設けた後
ｐ型不純物たとえばボロンをＩ Ｘ １０１６／ ｃｄ
でドーピングしｐ＋領域１０４を設け５ｉ０２をＣＶＤ
法ＩＪ。Example 4 First, as shown in FIG. 12(a), a p-type silicon substrate 1
01, a plurality of grooves 103+ between each other,
After providing 1032, 1033, 1034, a p-type impurity such as boron is added to I x 1016/cd
Doping with p+ region 104 and CVDing 5i02
Law IJ.
り各溝部」０３１〜１０３４の開口部の幅の半分以上の
厚さとなるように堆積してＣＶ Ｄ Ｓ ｔ Ｏ２膜
１０５を形成した（第１２図（ｂ）図示）。The CVD S t O 2 film 105 was formed by depositing the CVD S t O 2 film 105 so as to have a thickness equal to or more than half the width of the opening of each of the grooves 031 to 1034 (as shown in FIG. 12(b)).
次いで、基板１０１から溝部１０３２の一部にかかるＣ
ＶＤ−３ｉ０２膜１０５部分、溝部１０３３の一部から
溝部１０３４の一部に渡るＣ Ｖ Ｄ −Ｓ ｉ Ｏ２
膜１０５部分及び基板＋０１上のＣＶＤ−３ｉ０２膜１
０５部分に夫々写真蝕刻法によりレジスト膜１１８１
、 １１８２ 、 １１８３で覆ッた（第１２図（ｅ）
図示）。その後、レジスト膜１１８１〜１１８３及び溝
部１０３１〜ｌ ０３ 、、以外の基板１０１部分が露
出するまで弗化アンモンでエツチングしたところ第１２
図（ｄ）に示す如く溝部 １０３．内にＣＶＤ−８ｉ０
２が残置したフィールド領域１０６、溝部ψ南向に残置
したＣＶＤ−３ｔ０２と基板ｔｏｉ上に残置したＣ Ｖ
Ｄ −Ｓ ｉ Ｏ２が一体化されて構成されたフィー
ルド領域１０Ｂ□、溝部１０３３及び１０３４１、：残
Ｋ Ｌ 、？、： ＣＶ Ｄ −Ｓ ｉ Ｏ２と基板１
０１上に残置したＣＶＤ−８ｉ０２が一体化されて構成
されたフィールド領域ｔｏａ２ 、並びに基板１０１上
に残置されたＣＶＤ−３ｉ０２からなる広幅のフィール
ド領域１０８°°１が形成された。こうしたシリコン基
板１０１に常法に従ってＭＯＳトランジスタを複数設け
る際、基板１０１上のＣＶ Ｄ Ｓ ｉ ０２が残置
した形態のフィールド領域 １０［ｉ、、 １００□
、ｌｏｄ’を利用して金属配線を形成することができた
。Next, the C applied from the substrate 101 to a part of the groove 1032 is
C V D -S i O2 extending from a part of the VD-3i02 film 105 and a part of the groove part 1033 to a part of the groove part 1034
CVD-3i02 film 1 on film 105 portion and substrate +01
A resist film 1181 is formed on each portion of 05 by photolithography.
, 1182, 1183 (Fig. 12(e)
(Illustrated). Thereafter, etching was performed with ammonium fluoride until the parts of the substrate 101 other than the resist films 1181 to 1183 and the grooves 1031 to l 03 were exposed.
Groove portion 103 as shown in figure (d). CVD-8i0 inside
Field area 106 left by 2, CVD-3t02 left in the groove ψ southward, and CVD-3t02 left on the substrate toi.
Field region 10B□ configured by integrating D-S i O2, grooves 1033 and 10341: Remaining K L , ? ,: CV D -S i O2 and substrate 1
A field region toa2 formed by integrating the CVD-8i02 left on the substrate 101, and a wide field region 108°1 made of the CVD-3i02 left on the substrate 101 were formed. When a plurality of MOS transistors are provided on such a silicon substrate 101 according to a conventional method, a field region 10 [i,, 100□ in the form of CV D Si 02 on the substrate 101 remains.
, lod' could be used to form metal wiring.
なお実施例４でｐ＋領域１０４を設けた直後に写真蝕刻
法などで形成されたレジストパターン１１８″をマスク
としてボロンのドーピングを行なってその後の工程で形
成されるフィールド領域１０６１１０６２ ドにｐ″
鎮域１０４を形成してもよい（第１３図（ａ） 、 （
ｂ）図示）。また、ｐ″″領域１０４“の一部を必要で
あれば、ｎ′領領域して配線層にしてもよい。Immediately after providing the p+ region 104 in Example 4, boron doping is performed using the resist pattern 118'' formed by photolithography as a mask, and the field region 10611062 formed in the subsequent process is p''.
A town area 104 may be formed (see FIG. 13(a), (
b) As shown). Further, if necessary, a part of the p"" region 104" may be made into an n' region and used as a wiring layer.
実施例５まず、ｐ型シリコン基板１０１にリアクティブイオンエ
ツチングを用いた写真蝕刻法により夫々開口部幅が同等
の３つの溝部ｔｏａ、、 １０３２． １０３、を設
けた後、ボロンなどをイオン注入して（１ｘ ＩＱＩｂ
／ ｃｄ ） ｐ ”領域１０４を設は光蝕刻法によ
り溝部１０３２ 、 １０３ｉ間の基板１０１部分が除
去されたレジストパターン１１９を形成した（第１４図
（ａ）図示）。つづいてレジストパターン１１９をマス
クとして溝部１０３２． １０３３間の基板１０１部分
の表面をエツチングして除去部１２０を形成した後、レ
ジストパターン１１９を除去した（第１４図（ｂ）図示
）。なお、ｐ゛領域１０４はこの後に形成してもよい。Example 5 First, three grooves toa, each having the same opening width, are formed on a p-type silicon substrate 101 by photolithography using reactive ion etching. 103, then ion implantation of boron etc. (1x IQIb
/cd) p'' region 104 was formed by photoetching to form a resist pattern 119 in which the substrate 101 portion between the grooves 1032 and 103i was removed (as shown in FIG. 14(a)).Subsequently, the resist pattern 119 was masked. After etching the surface of the substrate 101 between the grooves 1032 and 1033 to form a removed portion 120, the resist pattern 119 was removed (as shown in FIG. 14(b)). You may.
次いで、５ｉ０２をＣＶＤ法により各溝部１０３１〜１
０３３の幅の半分より若干厚くなるように堆積した。こ
の時、第１４図（ｃ）に示す如く溝部１０３、〜１０３
． ノ開ロ部までｃＶＤ−８ｉ０２膜１０５で十分埋め
られると共に、除去部１２０に対応するＣＶＤ−８ｉ０
２膜１０５’部分が他の領域より陥没した。Next, 5i02 is formed into each groove part 1031 to 1 by CVD method.
It was deposited so that it was slightly thicker than half the width of 033. At this time, as shown in FIG. 14(c), the grooves 103, to 103
．． The CVD-8i0 film 105 is fully filled up to the opening part, and the CVD-8i0 film 105 corresponding to the removed part 120 is
2 membrane 105' portion was more depressed than other areas.
次いで、第１４図（ｄ）に示す如く光蝕刻法により陥没
したＣ Ｖ Ｄ −Ｓ ｉ Ｏ２膜１０５′部分をレジ
スト膜１２１で覆った後、レジスト膜１２１及び溝部１
０３１〜１０３３以外の基板１０１部分が露出するまで
弗化アンモンでエツチングしたところ、溝部１０３１〜
１０３３内ニＣＶＤ−５ｉ ０２ カ装置したフィール
ド領域１０６１〜１００３及び溝部１０３２ 。Next, as shown in FIG. 14(d), after covering the depressed portion of the CVD-SiO2 film 105' by the photoetching method with a resist film 121, the resist film 121 and the groove portion 1 are removed.
When etching was performed with ammonium fluoride until the parts of the substrate 101 other than 031 to 1033 were exposed, grooves 1031 to 1033 were etched.
Field regions 1061 to 1003 and groove portions 1032 are formed using CVD-5i 02 in 1033.
１０３３ （７）ＣＶＤ−Ｓ ｉ ０２ （！： 一体
化すレ、上面カ基板１０１のレベルとなる広幅のＣＶＤ
−５ｉ０２からなるフィールド領域１００°”′が形成
された（第１４図（Ｃ）図示）。こうしたシリコン基板
１０１に常法に従ってＭＯＳｌ−ランジスタを複数設け
る際、基板１０１上のＣＶＤ−３ｉ０２からなる広幅の
フィールド領域１０ Ｂ”’を利用して金属配線等を形
成できると共に、該フィールド領域１０６１は基板１０
１と同レベルであるため配線の段切れも防止できた。1033 (7) CVD-S i 02 (!: A wide CVD whose upper surface is at the level of the board 101 to be integrated.
A field region of 100°''' consisting of -5i02 was formed (as shown in FIG. 14(C)). Metal wiring etc. can be formed using the field region 10B"' of the substrate 10B", and the field region 1061 is
Since it is at the same level as 1, it was possible to prevent wiring breaks.
なお、第１５図に示す如くフィールド領域１０Ｂ”下の
基板領域に拡散配線層としてのｎ＋領域１０４ａを形成
してもよい。Incidentally, as shown in FIG. 15, an n+ region 104a as a diffusion wiring layer may be formed in the substrate region under the field region 10B''.
実施例６まず、（１００）の結晶面をもつｐ型シリコン基板２０
１上に光蝕刻により溝部形成予定部が除去されたレジス
トパターン２０２を形成した（第１６図（ａ）図示）。Example 6 First, a p-type silicon substrate 20 with a (100) crystal plane was prepared.
A resist pattern 202 in which the groove portions were to be formed was removed was formed on the resist pattern 202 by photoetching (as shown in FIG. 16(a)).
つづいて、レジストパターン２０２をマスクとしてシリ
コン基板２０１をリアクティブイオンエツチングにより
エツチングした。この時、第１６図（ｂ）に示す如く、
垂直に近い側面をもつ複数の第１の溝部２０３１〜２０
３５が形成された。なお、溝部２０３１は幅１．５μｍ
、深さ２μｍの寸法をなし、他の溝部とは十分離れて設
けた。−刃溝部２０３２〜２０３５はそれぞれ幅１μｍ
、深さ２μｍの寸法をなし、互に１μｍの間隔をあけて
近接して設けた。ひきつづき、同レジストパターン２０
２をマスクとして基板２０１と同導電型の不純物である
ボロンを加速電圧５０ＫｅＶ −ドーズｆｆ１ｌＸＩＯ
＋６／ ｃｄの条件でイオン注入した後、熱処理を施し
て溝部２０３１〜２０３５底部に反転防止層としてのｐ
１領域２０４を形成した（ｉｌＧ図（ｅ）図示）。Subsequently, the silicon substrate 201 was etched by reactive ion etching using the resist pattern 202 as a mask. At this time, as shown in Figure 16(b),
A plurality of first grooves 2031 to 20 with nearly vertical side surfaces
35 were formed. Note that the groove portion 2031 has a width of 1.5 μm.
, had a depth of 2 μm, and was provided at a sufficient distance from other grooves. - Blade grooves 2032 to 2035 each have a width of 1 μm
, had a depth of 2 μm, and were placed close to each other with an interval of 1 μm. Continuing, same resist pattern 20
2 as a mask, boron, which is an impurity of the same conductivity type as the substrate 201, is accelerated at a voltage of 50 KeV and a dose of ff1lXIO.
After ion implantation under the condition of +6/cd, heat treatment is performed to form a p layer as an inversion prevention layer at the bottom of the grooves 2031 to 2035.
One region 204 was formed (as shown in Figure ilG (e)).
次いで、レジストパターン２０２を除去した後、５ｉ０
２をＣＶＤ法により溝部２０３１の開口部幅の半分（０
，７５μｍ）以上の厚さ（１，０μｍ）となるように堆
積した。この時、５１０２は基板２０１上及び溝部２０
３１〜２０３５内面に徐々に堆積され、第１６図（ｄ）
に示す如く溝部２０３１〜２０３５の開口部まで十分埋
め込まれたＣ Ｖ Ｄ −Ｓ ｉ Ｏ２膜２０５が形成
された。なお、この堆積時においては選択酸化法の如く
高温、長時間の熱処理が解消されることにより、ｐ＋領
域２０４の再拡散は殆んど起きなかった。Next, after removing the resist pattern 202, 5i0
2 to half the opening width (0) of the groove 2031 by CVD method.
, 75 μm) or more (1.0 μm). At this time, 5102 is on the substrate 201 and the groove 20
Fig. 16(d)
As shown in FIG. 2, a CVD-SiO2 film 205 was formed which was sufficiently filled up to the openings of the grooves 2031 to 2035. It should be noted that during this deposition, re-diffusion of the p+ region 204 hardly occurred because the high-temperature, long-term heat treatment as in the selective oxidation method was eliminated.
次イテ、ＣＶＤ−９ｉ０２膜２０５を弗化アンモンでシ
リコン基板２０１主面が露出するまで全面エツチングし
た。この時、基板２０１上のＣＶＤ−５ｉ０２膜部分の
膜厚骨だけ除去され、第１６図（ｅ）に示す如く第１の
溝部２０３１〜２０３５内にのミＣＶＤ−５ｉ ０２２
０５が残置した。Next, the entire surface of the CVD-9i02 film 205 was etched with ammonium fluoride until the main surface of the silicon substrate 201 was exposed. At this time, only the thick bone of the CVD-5i02 film on the substrate 201 is removed, and as shown in FIG.
05 remained.
次いで、互に近接して設けられた第１の溝部２０３２〜
２０３５の両端の溝部２０３□〜２０３．の残存ＣＶＤ
−５ｉ０２２０５’上の一部から該溝部間の領域以外を
レジスト膜２０６で覆った後、リアクティブイオンエツ
チングを施した。この時、第１６図（ｒ）に示すように
レジスト膜２０Ｂから露出した溝部２０３２〜２０３５
間のシリコン基板２０１部分が選択的に除去され垂直に
近い側面をもち、幅１μｍ１高さ２μｍの３つの第２の
溝部２０７１〜２０７３が形成された。ひきつづき、前
記レジスト膜２０６をマスクして基板２０１と同導電型
の不純物であるボロンを加速電圧５０ＫｅＶ、ドーズ量
Ｉ Ｘ １０” ／ｃｄの条件でイオン注入した後、熱
処理を施して前記第２の溝部２０７１〜２０７３の底部
に反転防止層としてのｐ１領域２０４゛を形成した（第
１６図（ｇ）図示）次いで、レジスト膜２０Ｇを除去し
た後、５ｉ０２をＣＶＤ法ニより溝部２０７１〜２０７
３ （７）開口部幅の半分（０，５μｍ）以上の厚さ（
０，８μｍ）となるように堆積した。この時、５ｉ０２
は基板２０１上及び第２の溝部２０７１〜２ｏ７３内面
に徐々に堆積され、第１６図（ｈ）に示す如く第２の溝
部２０７１〜２０７３の開口部まで十分埋め込まれたＣ
ＶＤ−３ｉ０２膜２０８が形成された。なお、このＣＶ
Ｄ過程で第１の溝部２０３２〜２０３５底部のｐ＋領域
２０４と第２の溝部２０７１〜２０７３底部のｐ゛領域
２０νが一体化されて広幅のｐ＋領域２０４゛が形成さ
れた。Next, the first groove portions 2032 to 2032 provided close to each other
Groove portions 203□ to 203. at both ends of 2035. Residual CVD of
After covering a portion of -5i02205' with a resist film 206 other than the area between the grooves, reactive ion etching was performed. At this time, as shown in FIG. 16(r), grooves 2032 to 2035 exposed from the resist film 20B
The portions of the silicon substrate 201 in between were selectively removed to form three second grooves 2071 to 2073 having nearly vertical side surfaces and each having a width of 1 μm and a height of 2 μm. Subsequently, the resist film 206 is masked and boron, which is an impurity having the same conductivity type as the substrate 201, is ion-implanted under the conditions of an acceleration voltage of 50 KeV and a dose of I x 10''/cd, and then heat treatment is performed to form the second impurity. A p1 region 204' as an anti-inversion layer was formed at the bottom of the grooves 2071-2073 (as shown in FIG. 16(g)). After removing the resist film 20G, 5i02 was deposited on the grooves 2071-207 by CVD.
3 (7) Thickness (0.5 μm) or more of half the opening width (0.5 μm)
0.8 μm). At this time, 5i02
C is gradually deposited on the substrate 201 and on the inner surfaces of the second grooves 2071 to 2073, and as shown in FIG.
A VD-3i02 film 208 was formed. Furthermore, this CV
In process D, the p+ region 204 at the bottom of the first grooves 2032-2035 and the p' region 20v at the bottom of the second grooves 2071-2073 were integrated to form a wide p+ region 204'.
次イテ、ＣＶＤ−５ｉ０２膜２０８を弗化アンモンで、
シリコン基板２０１主面が露出するまで全面エツチング
した。この時、第１８図（１）に示す如く基板２０１上
のＣＶＤ−５ｉ０２膜部分の膜厚分だケ除去すレ、ｍ
２ （７）溝Ｎ２０７１〜２０７３１： ＣＶ ＤＳ
ｉ ０２２０８°ｌが残置し、コノ溝部２０７〜２０７
３両側の第１の溝部２０３２〜２ｏ３５に残置したＣ
ＶＤ −Ｓ ｉ ０２２０５’と一体化されることによ
り広幅（７ｐ ｍ ）のフィールド領域２０９が形成さ
れた。なお、第１の溝部２０３．に残置したＣＶＤ５ｉ
０２２０５°は幅１．５μｍのフィ−ルド領域２０９″
として利用される。その後、狭いフィールド領域２０９
′と広幅のフィールド領域２０９で分離された島状の素
子形成領域にゲート酸化膜２１０を介して多結晶シリコ
ンからなるゲート電極２１１を形成し、砒素拡散を行な
って、ソース、ドレインとしてのｎ＋領域２１２ 、２
１３を形成した。更に、ＣＶＤ−５ｉ０２からなる層間
絶縁膜２１４を堆積し、ゲート電極２１１及びｎ＋領域
２１２ 、２１３に対応する層間絶縁膜２１４部分にコ
ンタクトホール２１５（ゲート電極のコンタクトホール
は図示せず）を開孔した後、全面にＡｌ膜を真空蒸着し
、電極分離を施してソース取出しＡ１１！極２１１３
、ドレイン取出しＡｇ電極２１７及びゲート取出しＡｆ
１％極（図示せず）を形成してｎチャンネルＭＯＳ −
ＬＳＩを製造した（第１６図（ｊ）図示）。Next, coat the CVD-5i02 film 208 with ammonium fluoride.
The entire surface of the silicon substrate 201 was etched until the main surface was exposed. At this time, as shown in FIG. 18(1), the thickness of the CVD-5i02 film on the substrate 201 is removed by m.
2 (7) Groove N2071-20731: CV DS
i 02208°l remains, and grooves 207 to 207
3 C left in the first grooves 2032 to 2o35 on both sides
By integrating with VD-S i 02205', a wide (7 pm) field region 209 was formed. Note that the first groove portion 203. CVD5i left in
02205° is a field area 209″ with a width of 1.5 μm
used as. Then, the narrow field area 209
A gate electrode 211 made of polycrystalline silicon is formed via a gate oxide film 210 in an island-shaped element formation region separated by a wide field region 209, and arsenic is diffused to form n+ regions as a source and drain. 212, 2
13 was formed. Furthermore, an interlayer insulating film 214 made of CVD-5i02 is deposited, and a contact hole 215 (the contact hole for the gate electrode is not shown) is opened in a portion of the interlayer insulating film 214 corresponding to the gate electrode 211 and the n+ regions 212 and 213. After that, an Al film is vacuum-deposited on the entire surface, the electrodes are separated, and the source is taken out A11! pole 2113
, drain lead-out Ag electrode 217 and gate lead-out Af
A 1% pole (not shown) is formed to form an n-channel MOS −
An LSI was manufactured (as shown in FIG. 16(j)).
本実施例６で得たＭＯＳＬＳＩは狭い幅のフィールド領
域２０９′と広幅のフィールド領域２０９を有すると共
に、フィールド領域２０９ 、２０９’形成後のシリコ
ン基板２（１１は前記工程の第１８図（］）に示す如く
、フィールド領域と素子形成領域の間に段差がな（平坦
であるため、ｌ電極２１８ 、２１７を形成した場合、
フィールド領域と素子形成領域間で段切れなどに対し有
利な構造となっている。また、埋め込み拡散領域として
のｐ＋領域２０４ 、２０４”は溝部２０３１．２０３
２〜２０３ ｓ 、 ２０７１〜２０７３底部に存在す
るため、素子形成領域まで拡散することなく、ＬＳＩの
集積化に大いに貢献した。The MOSLSI obtained in Example 6 has a narrow field region 209' and a wide field region 209, and the silicon substrate 2 after the field regions 209 and 209' are formed (11 is shown in FIG. 18 (]) of the above process). As shown in FIG.
This structure is advantageous against breakage between the field region and the element formation region. In addition, the p+ regions 204 and 204'' as buried diffusion regions are formed in the groove portions 2031 and 203.
Since it exists at the bottom of 2 to 203 s and 2071 to 2073, it does not diffuse to the element formation region and greatly contributes to the integration of LSI.
サテ、本実ｈ 例テＧＥＬ ＣＶ Ｄ −Ｓ ｉ Ｏ２
膜２０５．２０８下の両者の部分にｐ“領域を設けたが
、少なくともどちらか一方だけｐ１領域であればよい（
第１７図（ａ）、（ｂ）図示）。更にＣＶＤ−３ｉ０２
膜２０５′下又は２０８′下の全領域でなく、極く一部
の領域がｐ＋領領域あってもよい。また、ＣＶＤ−３ｉ
０２膜２０５′、２０８′の下のどちらか一方だけがｐ
＋領領域あってもよいし、更にＣＶＤ−５ｉＯ□膜２０
５′、２０８′に関係なく写Ａ蝕刻法などを用いること
により、ｐ＋領領域ｎ＋領領域配線層）が混在していて
もよい。特に第１８図に示すようにフィールドの端の部
分はｐ＋層２０４、フィールドの中央部はｎ４層２０４
ａとすればフィールドの反転防止に対しても余裕ができ
る。又本実施例６において半導体基板に第１の溝部又は
第２の溝部を設けた後に半導体基板全面もしくは少なく
とも溝部の一部を酸化膜又は窒化膜を成長させてもよい
。この場合不純物のドーピングは酸化膜又は窒化膜の形
成前に行なってもよいし形成後に行なってもよい。Sate, Honji h Example Te GEL CV D -S i O2
Although p" regions are provided in both parts under the films 205 and 208, it is sufficient that at least one of them is a p1 region (
(Illustrated in FIGS. 17(a) and (b)). Furthermore, CVD-3i02
Rather than the entire area under the film 205' or 208', only a portion of the area may be a p+ region. Also, CVD-3i
Only one under the 02 membranes 205' and 208' is p.
There may be a + region, and there may also be a CVD-5iO□ film 20
5' and 208', a p+ region and an n+ region wiring layer may be mixed together by using the photo-A etching method or the like. In particular, as shown in FIG.
If it is set to a, there is a margin for preventing field inversion. Further, in the sixth embodiment, after providing the first groove portion or the second groove portion in the semiconductor substrate, an oxide film or a nitride film may be grown on the entire surface of the semiconductor substrate or at least a part of the groove portion. In this case, impurity doping may be performed before or after the formation of the oxide film or nitride film.
本実施例６において少なくとも第１の溝部を設けた半導
体基板に絶縁材を堆積後、又は第２の溝部を設けた半導
体基板に絶縁材料を堆積後、絶縁膜の全体もしくは一部
の表層に低温溶融化物質をドーピングし、しかる後に絶
縁膜のドーピング層を溶融させてもよい。In Example 6, after depositing an insulating material on a semiconductor substrate provided with at least a first groove, or after depositing an insulating material on a semiconductor substrate provided with a second groove, the whole or part of the surface layer of the insulating film is heated at a low temperature. The doping material may be doped and the doped layer of the insulating film may then be melted.
更に、本実施例６において少なくとも第１の溝部を設け
た半導体基板に絶縁材料を堆積後又は第２の溝部を設け
た同基板に絶縁材料を堆積後、絶縁膜の全体もしくは一
部の上に低温溶融性絶縁膜を堆積し、しかる後これを溶
融化せしめてもよい。Furthermore, in this Example 6, after depositing an insulating material on the semiconductor substrate provided with at least the first groove, or after depositing the insulating material on the same substrate provided with the second groove, the insulating material is deposited on the entire or part of the insulating film. A low-temperature melting insulating film may be deposited and then melted.
実施例７まず、シリコン基板（ｐ型、結晶方位： （１００）
）３０１に写真蝕刻法などを用いてレレジスト膜３０２
のパターニングを行なう（第１９図（ａ）図示）。Example 7 First, a silicon substrate (p type, crystal orientation: (100)
) 301 using a photolithography method etc. to form a resist film 302.
Patterning is performed (as shown in FIG. 19(a)).
レジストパターン３０２をマスクとして、エツチングを
行ない、垂直又は垂直に近い側面をもった幅の狭い溝＃
３０３を形成する。この溝部３０３の深さは、例えば２
μｍとする。また、エツチングの方法は、イオンエツチ
ングやりアクティブイオンエツチングであってもよい（
第１９図（ｂ）図示）。Using the resist pattern 302 as a mask, etching is performed to form narrow grooves # with vertical or nearly vertical side surfaces.
303 is formed. The depth of this groove portion 303 is, for example, 2
Let it be μm. Further, the etching method may be ion etching or active ion etching (
(Illustrated in FIG. 19(b)).
次いで、レジストパターン３０２をマスクとして例えば
ボロンを加速電圧５０ｋｅＶ 、 ドーピング量ＩＸ
１０１６／ ｃｄの条件でイオン注入し、溝部３０３
の底部にｐ゛領域反転防止層）３０４を形成する（第１
９図（Ｃ）図示）。レジストパターン３０２を剥離した
後、溝部３０３）幅の半分以上の膜厚（例えば溝部３０
３の幅が１．０μｍのときは０．５μｍ以上の膜厚とし
て例えば０．６−μｍ）の絶縁膜（例えばＣＶＤ−３ｉ
Ｏ□膜またはＳｉ３Ｎ４膜）３０５を堆積し溝部３０３
を埋める（第１９図（ｄ）図示）。絶縁膜Ｗダをシリコ
ン基板３０１が露出するまでエツチングする。これによ
り溝部３０３部にのみ埋め込みフィルド絶縁膜３０５＋
、 ３０５２ 、 ３０５３が残る（２１９図（ｃ
）図示）。Next, using the resist pattern 302 as a mask, for example, boron is doped at an acceleration voltage of 50 keV and a doping amount IX.
Ion implantation was performed under the condition of 1016/cd, and the groove portion 303 was
A p-region inversion prevention layer) 304 is formed at the bottom of the first
Figure 9 (C) diagram). After peeling off the resist pattern 302, the thickness of the resist pattern 302 is at least half the width of the groove 303 (for example, the groove 303).
When the width of 3 is 1.0 μm, an insulating film (e.g. CVD-3i) with a thickness of 0.5 μm or more, e.g.
305 (O□ film or Si3N4 film) is deposited on the groove portion 303.
(as shown in FIG. 19(d)). The insulating film W is etched until the silicon substrate 301 is exposed. As a result, the filled insulating film 305+ is buried only in the groove portion 303.
, 3052 and 3053 remain (Figure 219(c)
).
次いで、シリコン基板３０１上に薄い絶縁膜（例えば５
００人の熱酸化膜）３０Ｇを形成し、この絶縁膜３０６
上に耐酸化性膜（例えば３０００人のＳｉ３Ｎ４膜）３
０７を堆積する（第１９図（ｆ）図示）。写真蝕刻法を
用いて埋め込みフィールド絶縁膜３０５１〜３０５３上
に境界の全部又は一部が来るようにレジスト膜３０８を
パターニングする。そして、このレジスト膜３０８をマ
スクにして耐酸化性膜３０７をエツチングし、薄い絶縁
膜３０６をエツチングし、さらにシリコン基板３０１を
エツチングし溝部３０９を形成する。このシリコン基板
３０１をエツチングするとぎには、埋め込みフィールド
絶縁膜３０５１〜３０５３が全くエツチングされないか
、又は殆んどエツチングされないようにする（第１９図
（ｇ）図示）。なお、薄い絶縁膜３０６又はシリコン基
板３０１をエツチングする前にレジスト膜３０８を剥離
してその後のエツチングは耐酸化性膜３０７をマスクに
して行なってもよい。また、シリコン基板３０１のエツ
チング深さは後の酸化条件などによっても食えるが、こ
こでは例えば５０００人とする。Next, a thin insulating film (for example, 5
00 thermal oxide film) 30G is formed, and this insulating film 306
Oxidation resistant film on top (e.g. 3000 Si3N4 film) 3
07 (as shown in FIG. 19(f)). The resist film 308 is patterned using photolithography so that all or part of the boundary is on the buried field insulating films 3051 to 3053. Then, using this resist film 308 as a mask, the oxidation-resistant film 307 is etched, the thin insulating film 306 is etched, and the silicon substrate 301 is further etched to form a groove 309. When etching this silicon substrate 301, the buried field insulating films 3051 to 3053 are not etched at all or are hardly etched (as shown in FIG. 19(g)). Note that the resist film 308 may be peeled off before etching the thin insulating film 306 or the silicon substrate 301, and the subsequent etching may be performed using the oxidation-resistant film 307 as a mask. Further, the etching depth of the silicon substrate 301 can be changed depending on the oxidation conditions later, but here it is assumed to be 5,000 etching depths, for example.
次いで、レジストパターン３０８（前記工程でレジスト
パターン３０８を剥離した場合は耐酸化性膜３０７）を
マスクにして例えば砒素又は燐を加速電圧５０ｋｅＶ
、 ドーズｆｆ１ｌＸｌｏ１６／ｃ−でイオン注入し
溝部３０９の底部に０１領域３１０を形成する（ｉｌＱ
図（ｈ）図示）。つづいて、レジストパターン３０８を
剥離した後、耐酸化性膜３０７をマスクとしてフィール
ド酸化を行ない、埋め込みフィールド絶縁膜３０５ ＋
、 ３０５２の間にフィールド酸化膜３１１を例えば
膜厚１μｍで形成し、幅の広いフィールド絶縁膜を形成
する。ここで、シリコン基板３０１のエツチング深さの
２倍のフィールド酸化ＪＩＩ ３１１を形成すれば、素
子形成領域と平坦な幅の広いフィルド絶縁領域を形成す
ることができる（第１９図（ｉ）図示）。この時、埋め
込みフィールド絶縁膜３０５ 、 、３０５２としてＳ
ｉ３Ｎ４膜などを用いれば、フィールド酸化時における
フィールド酸化膜３１１の横方向への喰い込み（バード
ビーク）は原理的に全（生じないし、また埋め込みフィ
ールド絶縁膜３０５２ 、３０５ ｑとして５ｉ０２膜
を用いた場合もバードビークは殆んど問題とならない。Next, using the resist pattern 308 (the oxidation-resistant film 307 if the resist pattern 308 is peeled off in the above step) as a mask, arsenic or phosphorus is heated at an accelerating voltage of 50 keV.
, ion implantation is performed at a dose of ff1lXlo16/c- to form an 01 region 310 at the bottom of the trench 309 (ilQ
Figure (h) shown). Subsequently, after peeling off the resist pattern 308, field oxidation is performed using the oxidation-resistant film 307 as a mask, and the buried field insulating film 305 +
, 3052, a field oxide film 311 with a film thickness of, for example, 1 μm is formed to form a wide field insulating film. Here, by forming field oxidation JII 311 twice the etching depth of the silicon substrate 301, it is possible to form a flat wide filled insulating region with the element formation region (as shown in FIG. 19(i)). . At this time, as the buried field insulating films 305, 3052, S
If an i3N4 film or the like is used, lateral engraving (bird's beak) of the field oxide film 311 during field oxidation will not occur in principle, and if a 5i02 film is used as the buried field insulating films 3052 and 305q. However, bird beaks are rarely a problem.
次いで、耐酸化性膜３０７及びその下の薄い絶縁＠ ３
０８をエツチング除去する（第１９図（ｊ）図示）。Next, the oxidation-resistant film 307 and the thin insulation below it @ 3
08 is removed by etching (as shown in FIG. 19(j)).
最後に、ゲート酸化膜３１２、ゲート電極（例えば多結
晶シリコン）３１３を設は例えば砒素を拡散してソース
、ドレインとなるｎ＋領域３１４ 、３１５を形成し、
層間絶縁膜（例えばＣＶＤ−３ｉＯ−２膜）３１６を堆
積し、コンタクトホール３１７を開け、例えばＡｌｌの
配線３１８ 、３１９を施し、ＬＩＳの主要な工程を終
える（第１９図（ｋ）図示）。Finally, a gate oxide film 312 and a gate electrode (for example, polycrystalline silicon) 313 are formed, and arsenic, for example, is diffused to form n+ regions 314 and 315 that will become sources and drains.
An interlayer insulating film (for example, a CVD-3iO-2 film) 316 is deposited, a contact hole 317 is opened, and, for example, All interconnections 318 and 319 are provided, thereby completing the main steps of the LIS (as shown in FIG. 19(k)).
以上のような工程を用いることにより、前述の選択酸化
法を用いた場合の種々の欠点を克服することができると
共に、埋め込み拡散層を下に有する段差を有しない任意
の幅のフィールド絶縁領域を形成することが可能となる
。従って、ＬＳＩの高集積化及び高性能化に大いに貢献
することができる。By using the above steps, it is possible to overcome various drawbacks when using the selective oxidation method described above, and also to form a field insulating region of any width with no step and having a buried diffusion layer underneath. It becomes possible to form. Therefore, it can greatly contribute to higher integration and higher performance of LSI.
ここでｎ＋層と２１層の関係は第２０図のようにフィー
ルド酸化膜３１１の下もｐ＋層３０４′にしてもよいし
・、逆に第２１図のようにフィールド酸化膜３１１下の
みｐ＋層３０４′とし、他は００層３０４ａなどフィー
ルドの下のどこか一部がｐ゛層であればどのような組合
わせでもよい。Here, regarding the relationship between the n+ layer and the 21st layer, the p+ layer 304' may be formed under the field oxide film 311 as shown in FIG. 304' and the other 00 layer 304a, any combination may be used as long as a part of the layer below the field is the p' layer.
なおシリコン基板３０１に溝部３０３を形成する場合、
第１９図（ａ）〜（ｋ）に示した実施例ではレジスト膜
３０２をマスクにして開いたが、これは写真蝕刻法を行
なう前にシリコン基板３０１に絶縁ｐｌ！（例えば５ｉ
０２膜）３２０を成長させ、その後写真蝕刻法を用いレ
ジスト膜３２１をマスクにして絶縁膜３２０、及びシリ
コン基板３０１をエツチングして溝部３０３″を形成し
てもよい（第２２図図示）。Note that when forming the groove portion 303 in the silicon substrate 301,
In the embodiment shown in FIGS. 19(a) to 19(k), the resist film 302 was used as a mask to open the insulating PL! film on the silicon substrate 301 before photolithography. (For example, 5i
02 film) 320 may be grown, and then the insulating film 320 and the silicon substrate 301 may be etched using photolithography using the resist film 321 as a mask to form the groove portion 303'' (as shown in FIG. 22).
また、この絶縁膜３２０をパターニングした（第２３図
（ａ）図示）後、この絶縁膜３２０をマスクにしてエツ
チングを行ない、溝部３０３を形成してもよい（第２３
図（ｂ）図示）。Further, after patterning this insulating film 320 (as shown in FIG. 23(a)), etching may be performed using this insulating film 320 as a mask to form the groove portion 303 (see FIG. 23(a)).
Figure (b) shown).
更に、溝部３０３に絶縁膜３０５を埋め込む前に予め溝
部３０３の内部に絶縁膜３２２を成長させておいてもよ
い（第２４図図示）。この絶縁膜３２２は、例えばシリ
コン基板３０１を酸化して形成してもよいし、ＣＶＤ膜
などを堆積してもよい。なお、この時のＦｊ部３０３の
開口部の幅は絶縁膜３２２の膜厚の２倍分だけ狭くなっ
ている。Furthermore, an insulating film 322 may be grown inside the trench 303 before filling the trench 303 with the insulating film 305 (as shown in FIG. 24). This insulating film 322 may be formed by, for example, oxidizing the silicon substrate 301, or may be formed by depositing a CVD film or the like. Note that the width of the opening of the Fj section 303 at this time is narrowed by twice the thickness of the insulating film 322.
絶縁膜３０４をエツチングして溝部３０３にのみ埋め込
みフィールド絶縁膜３０５．〜３０５３を残すとき、こ
のフィールド絶縁膜３０５１〜３０Ｂ３がシリコン基板
３０１の表面から落ち込むような構造をとってもよい。The insulating film 304 is etched and the field insulating film 305 is buried only in the trench 303. 3053, a structure may be adopted in which the field insulating films 3051 to 30B3 fall down from the surface of the silicon substrate 301.
第１９図（ａ）〜（ｋ）に示した実施例では、耐酸化性
膜３０７を堆積してから写真蝕刻法を用い耐酸化性膜３
０７及びシリコン基板３０１をエツチングしたが、始め
にシリコン基板３０１をエツチングして溝部３０９を設
け、後で耐酸化性膜３０７を堆積し、写真蝕刻法を用い
て溝部３０９部の耐酸化性膜３０７をエツチングした後
でフィールド酸化を行なってもよい。In the embodiment shown in FIGS. 19(a) to 19(k), the oxidation-resistant film 307 is deposited and then the oxidation-resistant film 307 is deposited using photolithography.
07 and the silicon substrate 301 were etched. First, the silicon substrate 301 was etched to form the groove 309, and then the oxidation-resistant film 307 was deposited, and the oxidation-resistant film 307 in the groove 309 was etched using photolithography. Field oxidation may be performed after etching.
第１９図（ａ）〜（ｋ）に示した実施例では、耐酸化性
膜３０７をエツチングした後シリコン基板３０１をエツ
チングして溝部３０９を設けてからフィールド酸化を行
なっていたが、耐酸化性膜３０７をエツチングした後シ
リコン基板３０３をエツチングせずにフィールド酸化を
行なってもよい（第２５図（ａ）。In the embodiment shown in FIGS. 19(a) to (k), field oxidation was performed after etching the oxidation-resistant film 307 and etching the silicon substrate 301 to form a groove 309. After etching the film 307, field oxidation may be performed without etching the silicon substrate 303 (FIG. 25(a)).
（ｂ）図示）。この時、絶縁膜３０６は必ずしも堆積し
なくてもよい。また、絶縁膜３０６が５ｉ０２膜のよう
に基板上に残置されても下の基板（例えばシリコン基板
３０１）がフィールド酸化時に酸化されるものであれば
、第２５図（ａ）に示すようにではなく、薄い絶縁膜３
０Ｂをエツチングせずにフィールド酸化を行なってもよ
い。(b) As shown). At this time, the insulating film 306 does not necessarily need to be deposited. Furthermore, even if the insulating film 306 is left on the substrate like the 5i02 film, if the underlying substrate (for example, the silicon substrate 301) is oxidized during field oxidation, it will not be as shown in FIG. 25(a). Thin insulating film 3
Field oxidation may be performed without etching 0B.
また、第２５図（ｂ）の後耐酸化性膜３０７をマスクと
してフィールド酸化膜ａｌｌをエツチングして平坦な構
造としてもよい（第２６図図示）。この場合、シリコン
基板３０１をエツチングせずにフィールド酸化を行なっ
たもののみならず、シリコン基板３０１をエツチングし
てフィールド酸化を行なったものについても適用される
。これは、シリコン基板３０１をエツチングしたにもか
かわらず、フィールド酸化膜３１１が厚くつきシリコン
基板３０１表面より上に出て平坦性が損なわれている場
合に有効である。Alternatively, after the oxidation-resistant film 307 shown in FIG. 25(b) is used as a mask, the field oxide film all may be etched to form a flat structure (as shown in FIG. 26). In this case, the present invention is applicable not only to a case where the silicon substrate 301 is subjected to field oxidation without being etched, but also to a case where the silicon substrate 301 is etched and then subjected to field oxidation. This is effective when the field oxide film 311 has become thick and extends above the surface of the silicon substrate 301, impairing its flatness, even though the silicon substrate 301 has been etched.
なお、以上の実施例１〜７では基板と同導電型の不純物
のドーピングをイオン注入を基板３０１に対しほぼ垂直
に行なっていたが、第２７図に示すようにイオン注入を
斜めに打つことにより溝部３０３の側面にもｐ＋領域３
０４ ’を形成してもよく、またこれをイオン注入でな
く拡散法によって行なってもよい。In Examples 1 to 7 above, ion implantation was performed almost perpendicularly to the substrate 301 for doping with impurities of the same conductivity type as the substrate, but as shown in FIG. 27, ion implantation was performed diagonally. There is also a p+ region 3 on the side surface of the groove portion 303.
04' may be formed, and this may be performed by a diffusion method instead of ion implantation.
また、以上の実施例では溝は垂直又は垂直に近いものを
用いたが、必ずしもこれにかぎらず側面が傾斜角θを有
する溝部４０３を形成してもよい（第２８図（ａ） 、
（ｂ）図示）、このとき堆積すべき絶縁膜４０５の厚
さは溝の開口部の巾をａとすれば［ａｃｏｔ（θ／２）
］ ／２以上となる。この場合、底部が平坦で側面が傾
斜した溝部を用いてもよい。Further, in the above embodiments, the grooves are vertical or nearly vertical, but the grooves 403 are not necessarily limited to this, and the grooves 403 whose side surfaces have an inclination angle θ may be formed (see FIG. 28(a),
(b) shown), the thickness of the insulating film 405 to be deposited at this time is [acot (θ/2), where a is the width of the trench opening.
] /2 or more. In this case, a groove with a flat bottom and sloped sides may be used.
更に第２９図（ａ）を示すように基板５０１上の絶縁膜
５０２をエツチングするときに必ずしも基板５０１が露
出するまでエツチングする必要はなく同図（ｂ）に示す
ように絶縁膜５０２″を残してゲート膜２層間絶縁膜な
どあるいはその一部として使用してもよい。Furthermore, as shown in FIG. 29(a), when etching the insulating film 502 on the substrate 501, it is not necessary to etch until the substrate 501 is exposed; instead, as shown in FIG. 29(b), the insulating film 502'' is left. It may also be used as an interlayer insulating film between two gate films or a part thereof.
その他、第３０図（ａ＞に示すように基板５０１上のマ
スク材５０４をマスクとして基板５０１に溝部５０３を
設けたときにはこのマスクを残しておいて絶縁膜５０２
を堆積し、次に絶縁膜５０２をエツチングするときマス
ク材５０４が残るようにしてもよい（第３０図（ｂ）図
示）。In addition, as shown in FIG. 30 (a), when the groove 503 is provided in the substrate 501 using the mask material 504 on the substrate 501 as a mask, this mask may be left and the insulating film 502
The mask material 504 may be left behind when the insulating film 502 is etched (as shown in FIG. 30(b)).
［発明の効果］以上詳述した如く、本発明によれば新規な素子分離方式
の確立により高集積化と高性能化を達成したＭＯＳＬＳ
Ｉ等の半導体装置を製造し得る方法を提供できる。[Effects of the Invention] As detailed above, the present invention provides a MOSLS that achieves high integration and high performance by establishing a new element isolation method.
A method for manufacturing semiconductor devices such as I can be provided.
第１図（ａ）〜（「）は従来の選択酸化法を採用したｎ
チトンネルＭＯ５ＬＳＩの製造工程を示す断面図、第２
図は前記工程の選択酸化後の半導体基板状態を示す拡大
断面図、第３図（ａ） 、 （ｂ）は従来の選択酸化法
の問題点を説明するための断面図、第４図は従来の選択
酸化法を用いた場合に発生する基数電位のゆれを説明す
るための断面図、第５図（ａ）〜（ｒ）は本発明の実施
例１におけるｎチャンネルＭＯ８ＬＳＩの製造工程を示
す断面図、第６図、第７図は従来法及び実施例１で形成
したフィールド領域で分離された素子間の長さ変化を示
す断面図、第８図（ａ） 、 （ｂ） 、第９図（ａ）
。（ｂ）、は夫々本発明の実施例１の変形例を示す溝部形
成までの工程の断面図、第１Ｏ図（ａ）〜（Ｃ）は本発
明の実施例２におけるＭＯＳＬＳＩのフィールド領域形
成工程を示す断面図、第１１図（ａ） 、 （ｂ）は本
発明の実施例３におけるＭＯＳＬＳＩのフィールド領域
形成工程を示す平面図、第１２図（ａ）〜（ｄ）は本発
明の実施例４におけるＭＯＳＬＳＩのフィールド領域形
成工程を示す断面図、第１３図（ａ） 、 （ｂ）は実
施例４の変形例であるフィールド領域形成工程を示す断
面図、第１４図（ａ）〜（ｅ）は本発明の実施例５にお
けるＭＯＳＬＳＩのフィールド領域形成工程を示す断面
図、第１５図は実施例５の変形例であるフィールド領域
形成後の状態を示す断面図、第１６図（ａ）〜（ｊ）は
本発明の実施例６におけるＭＯＳＬＳＩの製造工程を示
す断面図、第１７図（ａ） 、 （ｂ） 、第１８図は
夫々実施例６の変形例であるフィールド領域形成後の状
態を示す断面図、第１９図＜ａ）〜（に）は本発明の実
施例７におけるＭＯＳＬＳＩの製造工程を示す断面図、
第２０図。第２１図は夫々実施例７の変形例であるフィールド領域
形成後の状態を示す断面図、第２２図、第２３図（ａ）
、 （ｂ）は前記実施例７の溝部形成の変形例を示す
断面図、第２４図は実施例７の更に他の変形例を示す断
面図、第２５図（ａ） 、 （ｂ） 、第２６図は夫
々前記実施例７のフィー・ルド領域形成の変形例を示す
断面図、第２７図、第２８図（ａ） 、 （ｂ） 、第
２９図（ａ） 、 （１１） 、第３０図（ａ） 、
（ｂ）は夫々本発明の他の実施例を示すフィールド領域
形成工程を示す断面図である。１０１．２０１，３０１，４０１，５０１・・・半導体
基板、１０３゜１０３＋ ＋ 〜 １０３４． ２０
３．〜２０３５． ３０３．４０３．５０３・・・溝部
、ｌ ０４．２０４．２０４’ 、 ２０４” 、 ２
０４”’、 ３０４．３０４’・・・ｐ＋領領域反転防
止層） 、１０４ａ、２０４ａ、３０４ａ・・・ｎ＋領
領域配線層） １０５，２０５，３０５・・・ＣＶＤ
−ＪＤｒ。５ｉ０２膜、１００． ｌＯＧ＋ 、１００；＋ 、１
０［ｉ−，２０９，２０９’ 、汐幽〜３０５． 、３
１１・・・フィールド領域、１０８，２１１゜３１３・
・・ゲート７代極、１０９，２１２，３１４・・・ｎ＋
ソース領域、１１０，２１３，３１５−・−ｎ ”型ド
レイン領域、１１３゜１１４．２１８，２１７，３１８
，３１９ ＝−Ａ ｒＩ配線。第図第図第５図第５図第６図第図第】０図第８図第９図（ａ）（ｂ）第７１図第１４図第１４図第１５図第１７図３０ム第２２図第２３図ツー、 ２４図第２０図第２Ｓ図第２６図第２７図第２９図Figure 1 (a) to ('') show n
Cross-sectional diagram showing the manufacturing process of chitunnel MO5LSI, 2nd
The figure is an enlarged cross-sectional view showing the state of the semiconductor substrate after selective oxidation in the above process, Figures 3(a) and (b) are cross-sectional views for explaining the problems of the conventional selective oxidation method, and Figure 4 is the conventional method. 5(a) to (r) are cross-sectional views showing the manufacturing process of an n-channel MO8LSI in Example 1 of the present invention. 6 and 7 are cross-sectional views showing changes in length between elements separated by field regions formed by the conventional method and Example 1, and FIGS. 8(a), (b), and 9. (a)
. (b) is a cross-sectional view of the steps up to groove formation showing a modification of the first embodiment of the present invention, and FIGS. 10(a) to (C) are MOSLSI field region forming steps in the second embodiment of the present invention. 11(a) and 11(b) are plan views showing the MOSLSI field region forming process in Example 3 of the present invention, and FIGS. 12(a) to (d) are cross-sectional views showing the example of the present invention. 13(a) and 13(b) are cross-sectional views showing the field region forming step of MOSLSI in Example 4, and FIGS. 14(a) to (e) ) is a cross-sectional view showing the MOSLSI field region forming step in Example 5 of the present invention, FIG. 15 is a cross-sectional view showing the state after field region formation is a modification of Example 5, and FIGS. 16(a) to 16(a)- (j) is a cross-sectional view showing the manufacturing process of MOSLSI in Example 6 of the present invention, and FIGS. 17(a), (b), and 18 are modified examples of Example 6 after forming the field region. FIGS. 19(a) to 19(a) are cross-sectional views showing the manufacturing process of MOSLSI in Example 7 of the present invention,
Figure 20. FIG. 21 is a cross-sectional view showing the state after field region formation, which is a modified example of Example 7, FIG. 22, and FIG. 23(a).
, (b) are cross-sectional views showing a modification of the groove formation in the seventh embodiment, FIG. 24 is a cross-sectional view showing still another modification of the seventh embodiment, and FIGS. 25(a), (b), and 26 is a sectional view showing a modification of the field field region formation in Example 7, FIG. 27, FIG. 28 (a), (b), FIG. 29 (a), (11), and 30. Figure (a),
(b) is a sectional view showing a field region forming process showing other embodiments of the present invention. 101.201,301,401,501...Semiconductor substrate, 103°103+ + ~ 1034. 20
3. ~2035. 303.403.503...Groove, l 04.204.204', 204'', 2
04"', 304.304'...p+ area inversion prevention layer), 104a, 204a, 304a...n+ area wiring layer) 105, 205, 305...CVD
-JDr. 5i02 membrane, 100. lOG+, 100;+, 1
0[i-,209,209', Shioyu~305. ,3
11...Field area, 108,211°313・
・Gate 7th generation pole, 109, 212, 314...n+
Source region, 110,213,315--n'' type drain region, 113°114.218,217,318
,319 =-A rI wiring. Figure 5 Figure 5 Figure 6 Figure 0 Figure 8 Figure 9 (a) (b) Figure 71 Figure 14 Figure 14 Figure 15 Figure 17 Figure 30 Figure 22 Figure 23 Figure 2, Figure 24 Figure 20 Figure 2 S Figure 26 Figure 27 Figure 29
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27986189AJPH02161750A (en) | 1989-10-30 | 1989-10-30 | Manufacturing method of semiconductor device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27986189AJPH02161750A (en) | 1989-10-30 | 1989-10-30 | Manufacturing method of semiconductor device |
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