【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ回路に対する書き込み及び読み出し時の
メモリエラー検出修正方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory error detection and correction method when writing to and reading from a memory circuit.
従来、ダイナミックランダムアクセスメモリ素子を使用
したメモリ回路のエラー検出及び修正方式においては、
制御回路（ＣＰＵ）がメモリ回路に書き込む場合及びメ
モリ回路から読み出す場合のいずれもエラー検出修正回
路（ＥＤＣＵ）の動作により修正可能ビット数を越える
第１のエラー（ＵＣＥ）−ｉ検出したときは割込みが発
生し、特に書き込みの場合にＵＣＥを検出したときはメ
モリ素子そのものへのデータ書き込みも行なわない構成
である。また、修正可能ビット数の範囲内の第２のエラ
ー（ＣＥ）ｔ−検出したときはＥＤＣＵが自動的に修正
する丸め、ＣＰＵへの割込みを発生させない構成が一般
的である（１９８１年９月３０日発行の「エレクトロニ
ックデザイン」参照）。Conventionally, in error detection and correction methods for memory circuits using dynamic random access memory devices,
When the control circuit (CPU) writes to the memory circuit or reads from the memory circuit, an interrupt is generated when the first error (UCE)-i is detected that exceeds the number of bits that can be corrected by the operation of the error detection and correction circuit (EDCU). occurs, and in particular, when UCE is detected in the case of writing, data is not written to the memory element itself. In addition, when a second error (CE) within the correctable number of bits is detected, the EDCU automatically corrects rounding, and a configuration that does not generate an interrupt to the CPU is common (September 1981). (See "Electronic Design" published on the 30th).
上述した従来のメモリエラー検出修正方式においては、
ＵＣＥが発生したとき必ずＣＰＵに割込みが発生し、Ｃ
ＰＵはＵＣＥがメモリ回路の制御で発生したということ
は認識可能であるが、認識するだけであシ制御を正常復
帰させることは困難である。また、メモリ書き込みの場
合にＵＣＥが発生すると、ＣＰＵが書き込むデータにエ
ラーが存在するのではなく、ＥＤＣＵがメモリ素子から
読み出したデータにエラーが存在するということであり
、ＣＰＵからの書き込みデータのバイト構成とエラー発
生ビット位置によっては正常なデータが書き込まれる可
能性もある。したがって、ＣＰＵはその後伺の支障もな
く動作することもあり得ることから、メモリ書き込みの
場合にＵＣＥが発生したときにメモリ素子そのものへの
書き込みを行なわないのは必ずしも良いことではない。In the conventional memory error detection and correction method described above,
When a UCE occurs, an interrupt is always generated to the CPU, and the C
Although the PU can recognize that the UCE has occurred under the control of the memory circuit, it is difficult to restore normal control just by recognizing it. Additionally, when a UCE occurs during memory write, it does not mean that there is an error in the data written by the CPU, but that there is an error in the data read from the memory element by the EDCU, and the byte of the write data from the CPU Depending on the configuration and the position of the error bit, normal data may be written. Therefore, it is not necessarily a good idea not to write to the memory element itself when a UCE occurs in the case of memory writing, since the CPU may operate without any subsequent problems.
このように従来の方式はある割合で全くランダムなアド
レス及びビット位置に発生する修正可能ビット数の範囲
内のメモリ素子のα線によるンフトウェアエラーに関し
ては有効であるが、メモリ素子の不具合によるハードウ
ェアエラーとンフトウェアエラーとが複合して修正可能
ビット数を越えるエラーであるＵＣＥが発生する確率が
高く、ＵＣＥが発生したときＣＰＵの動作を保障できな
い。In this way, conventional methods are effective against software errors caused by alpha rays in memory devices within the range of correctable bit numbers that occur at completely random addresses and bit positions at a certain rate; There is a high probability that a UCE, which is an error exceeding the correctable bit number due to a combination of a software error and a software error, will occur, and when a UCE occurs, the operation of the CPU cannot be guaranteed.
本発明のメモリエラー検出修正方式は修正可能ビット数
を越える第１のエラー及び修正可能と。The memory error detection and correction method of the present invention detects a first error that exceeds the number of correctable bits and is correctable.
ト数の範囲内の第２のエラーをそれぞれ検出し修正する
手段金有し、かつエラー検出時に制御回路に対して割込
みをかけるメモリ回路を備え、前記制御回路が前記メモ
リ回路に書き込む場合、前記メモリ回路からデータ読み
出しを行ない、読み出したデータが前記第２のエラーで
あるとき前記手段によフ修正されたデータを、かつ前記
第１のエラー及びエラーなしのとき無修正のデータをそ
れぞれ前記制御回路からの書き込みデータの構成により
前記制御回路からの書き込みデータに組み込みあるいは
組み込まないで書き込むと共に、前記第１のエラー、前
記第２のエラー及びエラーなしに拘らず割込みを発生さ
せない機能と、前記制御回路が前記メモリ回路から読み
出す場合、前記メモリ回路からデータ読み出しを行ない
、読み出したデータが前記第２のエラーであるとき前記
手段により修正されたデータを、かつ前記第１のエラー
及びエラーなしのとき無修正のデータをそれぞｒ前記制
御回路に送出し、前記第２のエラーのとき修正されたデ
ータを前記メモリ回路に書き込み、前記第１のエラー及
び前記第２のエラーのときは割込みを発生させる機能と
、割込み発生の場合、前記第１のエラーか前記第２のエ
ラーかの判別。a memory circuit having a means for detecting and correcting each second error within the range of the number of errors, and interrupting the control circuit when an error is detected, and when the control circuit writes to the memory circuit; Reading data from the memory circuit, and controlling the data corrected by the means when the read data has the second error, and the uncorrected data when there is the first error and no error, respectively. A function of writing data incorporated or not incorporated into the write data from the control circuit depending on the structure of the write data from the circuit, and not generating an interrupt regardless of the first error, the second error, or no error, and the control When the circuit reads data from the memory circuit, it reads data from the memory circuit, and when the read data has the second error, the data corrected by the means, and when there is the first error and no error, the circuit reads data. Sending unmodified data to the control circuit, writing corrected data to the memory circuit in the case of the second error, and generating an interrupt in the case of the first error and the second error. and, in the case of an interrupt, determining whether it is the first error or the second error.
前記第１のエラー及び前記第２のエラーの発生アドレス
の判別及び前記第２のエラーの発生ビットの判別を行な
う機能と、前記第２のエラーの発生ｆＩＡ度によジ前記
メモリ回路の不具合メモリエリアを検出する機能とを備
える。A function for determining the address where the first error and the second error occur and a bit at which the second error occurs; It also has a function to detect areas.
〔実施例〕次に、本発明について図面を参照して説明する。〔Example〕Next, the present invention will be explained with reference to the drawings.
一実施例の構成を示す第１図を参照すると、メモリ素子
１１工ラー検出修正回路（ＥＤＣＵ）２、エラー情報保
持フリップフロップ３、エラーアドレス保持フリップフ
ロッグ４．０凡ゲート５、ＡＮＤゲート６、及び制御回
路（ＣＰＵ）７から構成される。メモリ素子ｌとＥＤＣ
Ｕ２とエラー情報保持フリップフロップ３とエラーアド
レス保持フリップフロップ４とはＣＰＵ７と信号バス８
により接続され、またメモリ素子１とエラー情報保持フ
リ、ブフロップ３とエラーアドレス保持クリップフロッ
プ４とはＥＤＣＵ２信号バス９により接続されている。Referring to FIG. 1 showing the configuration of one embodiment, a memory element 11, an error detection and correction circuit (EDCU) 2, an error information holding flip-flop 3, an error address holding flip-flop 4.0, an AND gate 5, an AND gate 6, and a control circuit (CPU) 7. Memory element l and EDC
U2, the error information holding flip-flop 3, and the error address holding flip-flop 4 are connected to the CPU 7 and the signal bus 8.
The memory element 1, error information holding clip-flop 3, and error address holding clip-flop 4 are connected by an EDCU2 signal bus 9.
ＣＰＵ７の割込み入力端子にはメモリ読み出し時にエラ
ーが発生すると、ＯＲゲート５及びＡＮＤゲート６ｆ、
介して割込み信号が入力される構成となっている。When an error occurs during memory reading, the interrupt input terminal of the CPU 7 is connected to the OR gate 5 and the AND gate 6f.
The configuration is such that an interrupt signal is input through the interface.
次に、第１図〜第５図を参照してこの発明の詳細な説明
する。この実施例ではＥＤＣＵ２はエラー検出及び修正
を２バイト（１６ビツト）単位で行なう構成である。メ
モリ素子ｌはデータの１６ビ、トの他にエラー検出修正
機能を実現するにあたり必要となる冗長用６ビツト（Ｃ
Ｂ）を有し、合計２２ビツトの構成である。ＥＤＣＵ２
は２ビツト以上のエラーの検出、１ビツトエラーの検出
修正機能を有している。また、ＣＰＵ７のメモリ制御ハ
バイト（８ビ、ト）アクセスとワード（１６ビツト）ア
クセスとの２方式を採っているため、ＣＰＵ７のアクセ
ス方式によりＢＤＣＵ２の動作が異なる。但し、ＥＤＣ
Ｕ２の動作が異なるのはＣＰＵ７のメモリ素子１への書
込みの場合であシ、メモリ素子ｌからの読み出しの場合
はアクセス方式によってＥＤＣＵ２の動作が異ることは
ない。Next, the present invention will be explained in detail with reference to FIGS. 1 to 5. In this embodiment, the EDCU 2 is configured to perform error detection and correction in units of 2 bytes (16 bits). In addition to 16 bits of data, the memory element 1 contains 6 redundant bits (C
B), and has a total of 22 bits. EDCU2
It has functions for detecting errors of 2 bits or more and detecting and correcting 1 bit errors. Further, since the memory control of the CPU 7 uses two methods, high byte (8 bits) access and word (16 bits) access, the operation of the BDCU 2 differs depending on the access method of the CPU 7. However, EDC
The operation of U2 differs when the CPU 7 writes to the memory element 1, and the operation of the EDCU 2 does not differ depending on the access method when reading from the memory element 1.
第２図はＣＰＵ７がバイトアクセス１２よすするメモリ
アドレスのデータ人をデータＣに書き替えようとする際
の動作説明図である。先ず、ＣＰＵ７からの書き込み要
求により、ＥＤＣＵ２はメモリ素子１からデータＡの他
にデータＢ及びＣＢを読み出し、エラー検出及び修正を
行なうと共に、エラービット位置データ（ｓｙ）を作成
する。次に、ＣＰＵ７からのデータＣを書き替える必要
のないデータＢに組み込み新しいＣＢを作成し、データ
ＣとデータＢとＣＢとを同時にメモリ素子１に書き込む
。この動作において、修正可能ビット数を越える第１の
エラー（ＵＣＥ）が発生した場合、その発生位置が書き
替えようとするデータＡの中で発生したときは、ＵＣＥ
であっても正常なデータＣに変更されるため伺ら問題は
ない。FIG. 2 is an explanatory diagram of the operation when the CPU 7 attempts to rewrite the data person at the memory address accessed by byte access 12 to data C. First, in response to a write request from the CPU 7, the EDCU 2 reads data B and CB in addition to data A from the memory element 1, performs error detection and correction, and creates error bit position data (sy). Next, data C from the CPU 7 is incorporated into data B that does not need to be rewritten to create a new CB, and data C, data B, and CB are written into the memory element 1 at the same time. In this operation, if the first error (UCE) that exceeds the number of correctable bits occurs, and the location of the error occurs in data A to be rewritten, the UCE
Even if it is, there is no problem because it will be changed to normal data C.
第３図は第２図と同様にＣＰＵ７がバイトアクセスによ
りメモリアドレスのデータＡｉデータＣに書き替えよう
とする際の動作説明図であｐ１第２図と全く同じ動作を
行なうが、ＵＣＥが発生した場合、その発生位置が書き
替える必要のないデータＢの中で発生したときは誤った
データがメモリ素子】に書き込まれ問題となる。Figure 3 is an explanatory diagram of the operation when the CPU 7 attempts to rewrite data Ai to data C at the memory address by byte access, similar to Figure 2. p1 The operation is exactly the same as in Figure 2, but UCE occurs. In this case, if the occurrence position occurs in data B that does not need to be rewritten, erroneous data will be written to the memory element, causing a problem.
第４図ｒｉｃＰＵ７がワードアクセスによりデータ人を
データＣにかつデータＢをデータＤに書き替えようとす
る際の動作説明図であり、ＣＰＵ７からの書き込み要求
ＶＣより、ＥＤＣＵ２はメモリ素子１からデータＡ、デ
ータＢ及びＵＢｉ読み出してエラー検出及び修正を行な
うと共ｔｉｃ ８ Ｙ ’？作成する。次に、ＣＰＵ７
からのデータＣとデータＤどを取り込みそｎに対応する
新しいＣＢ全全作し、データＣ，データＤ及びＣＢｉ同
時にメモリ素子１に書き込む。この動作において、ＵＣ
Ｅが発生したとき、その発生位置がデータＡ、データＢ
及びＣＢのいずれＫあろうとも全てデータが正常なデー
タＣ，テータＤ及び新しいＣＢに書き替えられるため何
ら問題はない。FIG. 4 is an explanatory diagram of the operation when the ricPU7 tries to rewrite the data person to data C and the data B to data D by word access. In response to the write request VC from the CPU 7, the EDCU 2 transfers the data from the memory element 1 to the data A. , data B and UBi are read and error detection and correction are performed. create. Next, CPU7
Data C, data D, etc. are taken in, a new CB corresponding to n is created, and data C, data D, and CBi are simultaneously written to memory element 1. In this operation, UC
When E occurs, its occurrence position is data A and data B.
No matter which K or CB exists, there is no problem because all data is rewritten to normal data C, data D, and a new CB.
第５図はＣＰＵ７かあるメモリアドレスのデータＡ及び
データＢの読み出し全行なう際の動作説明図である。読
み出しの場合はＣＰＵ７のアクセス方式には関係なく常
にＥＤＣＵ２はワード単位の読み出しを行なう。ＣＰＵ
７からの読み出し要求により、ＥＤＣＵ２はデータＡ、
データＢ及びＣＢを読み出してエラー検出及び修正全行
なうと共に８Ｙ＝ｉ作成する。ここで、修正可能ビット
数の範囲内の第２のエラー（ＣＥ）及びＵＣＥ発生時に
は、ＣＥ種情報ＵＣＥ情報及び８Ｙｉエラー情報保持フ
リツプフロツプ３に保持させ、エラーアドレス保持フリ
ップフロップ４にＣＥ及びＵＣＥが発生したアドレス情
報を保持させると共に、割込み信号をＣＰＵ７に送出す
る。次に、ＥＤＣＵ２はＣＰＵ７に対してＣＥのときは
修正したデータ人及びデータＢｉ、かつエラーなし及び
ＵＣＥのときは無修正のデータ人及びデータＢ金送出し
、さらにＣＥのときは修正されたデータＡ、データＢ及
びＣＢ＝ｉメモリ素子１に書き込む。この動作において
、ＵＣＥが発生したとき誤ったデータがＣＰＵ７に送出
さｎるため問題となる。FIG. 5 is an explanatory diagram of the operation when the CPU 7 reads out all data A and data B at a certain memory address. In the case of reading, the EDCU 2 always reads in units of words, regardless of the access method of the CPU 7. CPU
Due to the read request from 7, EDCU2 reads data A,
Data B and CB are read out, error detection and correction are performed, and 8Y=i is created. Here, when a second error (CE) and UCE occur within the range of the number of correctable bits, the CE type information, UCE information, and 8Yi error information holding flip-flop 3 are held, and the error address holding flip-flop 4 holds CE and UCE. The generated address information is held and an interrupt signal is sent to the CPU 7. Next, EDCU2 sends the corrected data person and data Bi to CPU7 when there is a CE, and uncorrected data person and data B money when there is no error and UCE, and further sends the corrected data when it is CE. A, data B and CB=i are written to memory element 1. In this operation, a problem arises because incorrect data is sent to the CPU 7 when UCE occurs.
以上説明したように、ＵＣＥの発生によって問題となる
のはＣＰＵ７がメモリ素子１に書き込む場合よりもメモ
リ素子１から読み出す場合の方が多い。したがって、書
き込む場合にＵＣＥが発生したときはＣＰＵ７に対して
割込み発生を行なわない。しかし、ＵＣＥの発生によっ
て問題となる場合は、それ以降のＣＰＵ７の動作は保障
されないことから、ＵＣＥそのものの発生を防止するた
めに、ＣＰＵ７がメモリ素子Ｉｔ読み出す場合のＣＥ発
生で割込みを発生させる構成である。ＣＰＵ７に割込み
が発生した場合、ＣＰＵ７はエラー情報保持フリップフ
ロップ３とエラーアドレス保持７１ｆ２プフロツプ４と
の内容を読み出し、同一アドレスの同一ビットにＣＥに
よる割込みが一定の頻度以上で発生したときはそのアド
レスのメモリエリアをハードウェア的に不具合なものと
みなし、以降ＣＰＵ７はそのメモリエリアのアクセスを
行なわないようにする。As explained above, the occurrence of UCE causes more problems when the CPU 7 reads from the memory element 1 than when it writes to the memory element 1. Therefore, when a UCE occurs during writing, no interrupt is generated to the CPU 7. However, if a problem arises due to the occurrence of UCE, the subsequent operation of the CPU 7 is not guaranteed. Therefore, in order to prevent the occurrence of UCE itself, an interrupt is generated when a CE occurs when the CPU 7 reads the memory element It. It is. When an interrupt occurs in the CPU 7, the CPU 7 reads the contents of the error information holding flip-flop 3 and the error address holding flip-flop 4, and if an interrupt by CE occurs on the same bit at the same address more than a certain frequency, the CPU 7 reads the contents of the error information holding flip-flop 3 and the error address holding flip-flop 4. The CPU 7 regards the memory area as defective in terms of hardware, and prevents the CPU 7 from accessing that memory area thereafter.
以上説明したように本発明によれば、修正可能ビット数
の範囲内の第２のエラーの発生頻度が一定値を越えたと
き該当メモリエリアｆ）＼−ドウエア的な不具合がある
ものとしてそのメモリエリアのアクセスを禁止し、α線
によるソフトウェアエラーとハードウェア的な不具合に
よるエラーとが複合して修正可能ビット数を越える第１
のエラーAs explained above, according to the present invention, when the frequency of occurrence of the second error within the range of the number of correctable bits exceeds a certain value, the corresponding memory area f)\- is determined to have a hardware defect. The first case where access to the area is prohibited and software errors due to alpha rays and errors due to hardware defects combine to exceed the number of correctable bits.
error
第１図は本発明の一実施例を示す構成図、第２図、第３
図、第４図及び第５図は同実施例の動作を説明する図で
ある。１・・・・−・メモリ素子、２・・・・・・エラー検出
修正回路、３・・・・・・エラー情報保持フリップフロ
ップ、４・・・・・・エラーアドレス保持フリップフロ
ップ、７・・・・・・制御回路。Fig. 1 is a configuration diagram showing one embodiment of the present invention, Fig. 2, Fig. 3
FIG. 4, and FIG. 5 are diagrams for explaining the operation of the same embodiment. 1... Memory element, 2... Error detection correction circuit, 3... Error information holding flip-flop, 4... Error address holding flip-flop, 7... ...Control circuit.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297667AJPH02143352A (en) | 1988-11-24 | 1988-11-24 | Memory error detection and correction system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297667AJPH02143352A (en) | 1988-11-24 | 1988-11-24 | Memory error detection and correction system |
| Publication Number | Publication Date |
|---|---|
| JPH02143352Atrue JPH02143352A (en) | 1990-06-01 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297667APendingJPH02143352A (en) | 1988-11-24 | 1988-11-24 | Memory error detection and correction system |
| Country | Link |
|---|---|
| JP (1) | JPH02143352A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146849A (en)* | 1995-11-21 | 1997-06-06 | Nec Corp | Information processing system and its memory reconstituting method |
| US8589763B2 (en) | 2010-11-09 | 2013-11-19 | Fujitsu Limited | Cache memory system |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146849A (en)* | 1995-11-21 | 1997-06-06 | Nec Corp | Information processing system and its memory reconstituting method |
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