JPH02137825A - active matrix substrate - Google Patents

Abstract

Translated fromJapanese

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

Translated fromJapanese

【発明の詳細な説明】（産業上の利用分野）本発明は液晶、　ＥＬ発光体、プラズマ等の表示媒体と
組合せてアクティブマトリクス型の表示装置を構成する
ための、薄膜トランジスタ（以下ではＦＴＰＴ　、と称
する）等のスイッチング素子を備えたアクティブマトリ
クス基板に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a thin film transistor (hereinafter referred to as FTPT) for constructing an active matrix display device in combination with a display medium such as a liquid crystal, an EL light emitter, or a plasma. The present invention relates to an active matrix substrate equipped with a switching element such as the following.

（従来の技術）第５図はマトリクス型液晶表示装置を構成するための従
来のアクティブマトリクス基板の一例を示す図であり、
第６図は第５図のＶｌ−Ｖｌ線に沿った断面図である。(Prior Art) FIG. 5 is a diagram showing an example of a conventional active matrix substrate for configuring a matrix type liquid crystal display device.
FIG. 6 is a sectional view taken along the line Vl--Vl in FIG. 5.

透明絶縁性基板１上に絵素電極１１がマトリクス状に配
され、各絵素電極１１にはスイッチング素子としてＴＰ
Ｔ　１３が備えられている。Picture element electrodes 11 are arranged in a matrix on a transparent insulating substrate 1, and each picture element electrode 11 has a TP as a switching element.
T 13 is provided.

ＴＦＴ　１３には走査線として作用するゲートパスライ
ン２．及び信号線として作用するソースパスライン３が
接続されている。ゲートパスライン（ゲート電極）２は
絶縁性基板１の全面にスパッタリングにより９例えばＴ
ａ等の金属膜が２０００〜３０００人の厚さで形成され
、フォトリソグラフ法等によってパターン形成される。The TFT 13 has a gate pass line 2. which acts as a scanning line. and a source path line 3 acting as a signal line are connected thereto. A gate pass line (gate electrode) 2 is formed by sputtering 9, for example, T on the entire surface of the insulating substrate 1.
A metal film such as a is formed to a thickness of 2000 to 3000 mm, and patterned by photolithography or the like.

その上に窒化シリコン膜（以下ではＳｉＮｘと称す）に
より、全面にゲート絶縁膜４が形成される。ソースパス
ライン３はゲート絶縁膜４上にスパッタリング、あるい
は電子ビーム蒸着により、　ＴｉやＭｏ等の金属膜か２
０００〜３０００人の厚さで形成された後、フォトリソ
グラフ法等によってパターン形成される。Thereon, a gate insulating film 4 is formed over the entire surface using a silicon nitride film (hereinafter referred to as SiNx). The source pass line 3 is made of a metal film such as Ti or Mo by sputtering or electron beam evaporation on the gate insulating film 4.
After the film is formed to a thickness of 0.000 to 3000, a pattern is formed by photolithography or the like.

精細な画像を要求されるマトリクス表示装置においては
、絵素は微小化され、絵素数は膨大な数となっている。In matrix display devices that require fine images, picture elements are miniaturized and the number of picture elements is enormous.

そのため、各パスラインも微細化され、フォトエツチン
グ等で形成される際には。Therefore, each pass line is also miniaturized when formed by photo etching or the like.

フォトレジストのわずかな欠陥が断線不良の発生につな
がる。従来よりこの断線不良を防ぐためにソースパスラ
イン３の上に接してさらに断線を防止するための断線防
止配線を３８を形成することが行われている。A slight defect in the photoresist can lead to disconnection defects. Conventionally, in order to prevent this disconnection defect, a disconnection prevention wiring 38 has been formed on top of the source path line 3 in contact with the source path line 3 to further prevent disconnection.

（発明が解決しようとする課題）断線防止配線３ａは通常次の２つの方法のいずれかによ
って形成される。(Problems to be Solved by the Invention) The disconnection prevention wiring 3a is usually formed by one of the following two methods.

■別の金属膜を形成する。■ Form another metal film.

■絵素電極形成時に、絵素電極と同じ材質で形成する。■When forming the picture element electrode, use the same material as the picture element electrode.

■の方法は、断線防止配線を形成するための膜形成及び
パターン形成の工程が別に増えるので好ましくない。■
の方法によれば工程数は増加しない。工程数の点からは
■の方法は有利であるが以下に示すように他の問題点が
生ずる。■の場合には断線防止配線３ａが絵素電極１１
の形成時に同時に形成されないので一回パターニングで
絵素電極材料が除去される部分の幅はａ＋ｃ＋ｄであり
。Method (2) is not preferable because it requires additional steps for film formation and pattern formation for forming disconnection prevention wiring. ■
According to this method, the number of steps does not increase. Although method (2) is advantageous in terms of the number of steps, other problems arise as shown below. In the case of (3), the disconnection prevention wiring 3a is connected to the pixel electrode 11.
Since the pixel electrode material is not formed at the same time when the pixel electrode material is formed, the width of the portion where the pixel electrode material is removed in one patterning is a+c+d.

比較的広い。ここでａはソースパスライン３の幅。Relatively spacious. Here, a is the width of the source path line 3.

Ｃ及びｄはソースパスライン３（断線防止配線３ａ）と
隣接する絵素電極１１．１１との距離である。ところが
、■の場合には断線防止配線３ａが絵素電極１１の形成
時と同時に形成されるので一回のパターニングで電極材
料が除去される部分の幅は、Ｃ及びｄであり、狭くなる
。そのため、パターニングの解像度によっては、電極材
料の充分な除去が行われず絵素電極１１と断線防止配線
３ａとの間の電荷のリークが発生する。このリークを防
止するためには、Ｃ及びｄの幅を十分広くする必要があ
る。C and d are distances between the source pass line 3 (disconnection prevention wiring 3a) and the adjacent picture element electrode 11.11. However, in the case of (2), since the disconnection prevention wiring 3a is formed at the same time as the picture element electrode 11 is formed, the width of the portion where the electrode material is removed in one patterning is C and d, which is narrow. Therefore, depending on the resolution of the patterning, sufficient removal of the electrode material may not be performed, resulting in charge leakage between the picture element electrode 11 and the disconnection prevention wiring 3a. In order to prevent this leakage, it is necessary to make the widths of C and d sufficiently wide.

しかし、Ｃ及びｄを大きく設定すれば、基板全体の面積
に対する絵素電極の面積の比率、すなわち開口率が小さ
くなり２表示画面全体が暗くなるという問題が生ずる。However, if C and d are set large, a problem arises in that the ratio of the area of the picture element electrode to the area of the entire substrate, that is, the aperture ratio decreases, and the entire two display screens become dark.

このような問題点に鑑み９本発明の目的はソースバス配
線の断線を防止するための断線防止配線を、工程数をあ
まり増加させることなく形成し。In view of these problems, it is an object of the present invention to form a disconnection prevention wiring for preventing disconnection of source bus wiring without increasing the number of steps.

しかも絵素電極と断線防止配線との間の電荷のリークの
発生が少なく、開口率を低下させることのない断線防止
配線を備えたアクティブマトリクス基板を提供すること
である。Moreover, it is an object of the present invention to provide an active matrix substrate having a disconnection prevention wiring that causes less leakage of charge between the picture element electrode and the disconnection prevention wiring and does not reduce the aperture ratio.

（課題を解決するための手段）本発明のアクティブマトリクス基板は絶縁性基板、該絶
縁性基板上にマトリクス状に配された絵素電極、該絵素
電極のそれぞれに接続されたスイッチング素子、並びに
該スイッチング素子を駆動するための走査線及び信号線
を備えたアクティブマトリクス基板であって、該信号線
に、接して断線防止配線が備えられ、該断線防止配線が
、該信号線と該走査線との交差領域では該絵素電極と同
じ材質で、形成され、該信号線と該走査線との交差領域
以外の領域では該走査線と同じ材質で形成されておりそ
のことにより上記目的が達成される。(Means for Solving the Problems) The active matrix substrate of the present invention includes an insulating substrate, picture element electrodes arranged in a matrix on the insulating substrate, switching elements connected to each of the picture element electrodes, and An active matrix substrate including a scanning line and a signal line for driving the switching element, and a disconnection prevention wiring is provided in contact with the signal line, and the disconnection prevention wiring connects the signal line and the scanning line. The area where the signal line intersects with the scanning line is made of the same material as the picture element electrode, and the area other than the area where the signal line intersects with the scanning line is made of the same material as the scanning line, thereby achieving the above purpose. be done.

（実施例）本発明を実施例について以下に説明する。(Example)The invention will now be described with reference to examples.

第１図は本発明のアクティブマトリクス基板の一実施例
を表す平面図である。FIG. 1 is a plan view showing an embodiment of an active matrix substrate of the present invention.

第２図から第４図はそれぞれ第１図のＩＩ−Ｕ線■−■
線、　ＩＶ−ＩＶ線に沿った断面図である。以下製造工
程に従って本実施例を説明する。透明絶縁性基板１上に
、スパッタリングにより、　Ｔａ等の金属薄膜が２００
０〜３０００人の厚さで形成され、フォトリソグラフ法
により、ゲートパスライン（ゲート電極）２及び断線防
止配線３ｂがパターン形成される。断線防止配線３ｂは
、ゲートパスライン２に直角に配され、ゲートパスライ
ンに接しないように断続して形成される。次にプラズマ
ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉ
ｏｎ）法により、　ＳｉＮｘの絶縁膜が２０００〜４０
００人の厚さで全面に堆積され、引続いてアモルファス
シリコン（以下ではｒａ−Ｓｉ　」と称す）の半導体膜
が約３００人の厚さで堆積される。さらにＳｉＮｘの絶
縁膜が約２０００人の厚さで堆積される。これら３つの
膜はそれぞれフォトリソグラフ法により、パターニング
されて、ゲート絶縁膜４　、ａ−５ｉ半導体膜５．絶縁
膜６として形成される。断線防止配線３ｂの上ではこれ
ら３つの膜はすべて除去されている（第２図及び第３図
）。次にプラズマＣｖＯにより、ｎ“−ａ−３ｉ半導体
膜が形成され、パターニングによってソース及びドレイ
ンのコンタクト用の半導体膜７が形成される。次にスパ
ッタリング又は電子ビーム蒸着により、　Ｔｉ、　Ｍｏ
等の金属膜が２０００〜３０００人の厚さで形成され、
パターニングによって。Figures 2 to 4 are the lines II-U of Figure 1 ■-■
FIG. 4 is a cross-sectional view taken along line IV-IV. This example will be explained below according to the manufacturing process. A thin film of metal such as Ta is deposited on the transparent insulating substrate 1 by sputtering.
The gate pass line (gate electrode) 2 and the disconnection prevention wiring 3b are patterned by photolithography. The disconnection prevention wiring 3b is disposed perpendicular to the gate pass line 2 and is formed intermittently so as not to touch the gate pass line. Next, plasma CVD (Chemical Vapor Deposition)
On) method, the SiNx insulating film has a thickness of 2000 to 40
A semiconductor film of amorphous silicon (hereinafter referred to as RA-Si) is deposited over the entire surface to a thickness of approximately 300 nm. Additionally, an insulating film of SiNx is deposited to a thickness of approximately 2000 nm. These three films are each patterned by photolithography to form a gate insulating film 4, an a-5i semiconductor film 5. It is formed as an insulating film 6. All of these three films are removed above the disconnection prevention wiring 3b (FIGS. 2 and 3). Next, an n"-a-3i semiconductor film is formed by plasma CvO, and a semiconductor film 7 for source and drain contacts is formed by patterning. Next, by sputtering or electron beam evaporation, Ti, Mo
A metal film such as is formed with a thickness of 2000 to 3000 people,
By patterning.

ソース電極８．ソースパスライン３．及びドレイン電極
９が形成される。このとき、ソースパスライン３は、ゲ
ートパスライン２に直交して断線防止配線３ｂに重なる
ように配され、断線防止配線３ｂの上では直接断線防止
配線３ｂに接して形成される（第２図及び第３図）。Source electrode8. Source path line 3. and a drain electrode 9 are formed. At this time, the source path line 3 is arranged perpendicular to the gate pass line 2 and overlaps with the disconnection prevention wiring 3b, and is formed directly on the disconnection prevention wiring 3b in contact with the disconnection prevention wiring 3b (see FIG. Figure 3).

次にスパッタリング又は、電子ビーム蒸着により、酸化
インジウムを主成分とする透明導電膜が約１０００人の
厚さで形成され、パターニングによって絵素電極１１．
第２ドレイン電極１４．第２ソース電極１０．及び断線
防止配線３ａが形成される。断線防止配線３ａはソース
パスライン３に重ねて形成されるが、ソースパスライン
３の下層に断線防止配線３ｂが存在しない領域、すなわ
ちゲートパスライン２と交差する領域にのみ形成される
。また２本実施例ではソースパスライン３からソース電
極８へ向かう支線上にも断線防止配線が形成され、第２
ソース電極１０へ延びている。Next, a transparent conductive film containing indium oxide as a main component is formed to a thickness of approximately 1000 nm by sputtering or electron beam evaporation, and patterned to form the picture element electrodes 11.
Second drain electrode 14. Second source electrode 10. And disconnection prevention wiring 3a is formed. The disconnection prevention wiring 3 a is formed overlapping the source path line 3 , but is formed only in a region where the disconnection prevention wiring 3 b is not present below the source path line 3 , that is, in a region intersecting with the gate pass line 2 . In addition, in the second embodiment, disconnection prevention wiring is also formed on the branch line from the source path line 3 to the source electrode 8, and the second
It extends to the source electrode 10.

最後にＳｉＮｘ保護膜１２が約３０００人の厚さで形成
される。Finally, a SiNx protective film 12 is formed to a thickness of approximately 3000 nm.

（発明の効果）本発明のアクティブマトリクス基板は、このように信号
線と走査線が交差する領域では絵素電極と同じ材質の断
線防止配線が信号線に接して設けられ、信号線と走査線
とが交差しない領域では。(Effects of the Invention) In the active matrix substrate of the present invention, disconnection prevention wiring made of the same material as the pixel electrode is provided in contact with the signal line in the area where the signal line and the scanning line intersect, so that the signal line and the scanning line intersect. In areas where they do not intersect.

走査線と同じ材質の断線防止配線が信号線に接して設け
られているので、工程数をあまり増加させることな（断
線防止配線を備えることができる。Since the disconnection prevention wiring made of the same material as the scanning line is provided in contact with the signal line, the disconnection prevention wiring can be provided without significantly increasing the number of steps.

しかも断線防止配線と絵素電極との間の電荷リークの発
生が少な（、また、開口率を低下させることがない。Moreover, there is little charge leakage between the disconnection prevention wiring and the picture element electrode (and the aperture ratio does not decrease).

４、　　　　の　　　な量゛第１図は本発明のアクティブマトリクス基板の一例の平
面図、第２図〜第４図はそれぞれ第１図のｎ−ｍ線、ｍ
−ｍ線、　ＩＶ−ＩＶ線に沿った断面図。4. Figure 1 is a plan view of an example of the active matrix substrate of the present invention, and Figures 2 to 4 are taken along the nm line and m line in Figure 1, respectively.
A cross-sectional view taken along the -m line and the IV-IV line.

第５図は従来のアクティブマトリクス基板の一例の平面
図、第６図は第５図のＶｌ−Ｖｌ線に沿った断面図であ
る。FIG. 5 is a plan view of an example of a conventional active matrix substrate, and FIG. 6 is a sectional view taken along the line Vl--Vl in FIG.

１・・・絶縁性基板、２・・・ゲートパスライン（ゲー
ト電極）、３・・・ソースパスライン＋　３ａ、　３ｂ
・・・断線防止配線、４・・・ゲート絶縁膜、５・・・
ａ−３ｔ半導体膜。1... Insulating substrate, 2... Gate pass line (gate electrode), 3... Source pass line + 3a, 3b
... Disconnection prevention wiring, 4... Gate insulating film, 5...
a-3t semiconductor film.

６・・・絶縁膜、７・・・ｎ”−ａ−Ｓｉ　コンタクト
膜、８・・・ソース電極、９・・・ドレイン電極、１０
・・・ソース電極。6... Insulating film, 7... n''-a-Si contact film, 8... Source electrode, 9... Drain electrode, 10
...Source electrode.

１１・・・絵素電極、１２・・・保護膜、１３・・・Ｔ
ＰＴ、　１４・・・ドレイン電極以上11... Picture element electrode, 12... Protective film, 13... T
PT, 14...Drain electrode or higher

Claims (1)

Translated fromJapanese

【特許請求の範囲】１、絶縁性基板、該絶縁性基板上にマトリクス状に配さ
れた絵素電極、該絵素電極に接続されたスイッチング素
子、並びに該スイッチング素子を駆動するための走査線
及び信号線を備えたアクティブマトリクス基板であって
、該信号線に、接して断線防止配線が備えられ、該断線防
止配線が、該信号線と該走査線との交差領域では該絵素
電極と同じ材質で形成され、該信号線と該走査線との交
差領域以外の領域では該走査線と同じ材質で形成されて
いるアクティブマトリクス基板。[Claims] 1. An insulating substrate, picture element electrodes arranged in a matrix on the insulating substrate, switching elements connected to the picture element electrodes, and scanning lines for driving the switching elements. and a signal line, the signal line is provided with a disconnection prevention wiring in contact with the signal line, and the disconnection prevention wiring is connected to the pixel electrode in a region where the signal line and the scanning line intersect. An active matrix substrate formed of the same material as the scanning line in areas other than the intersection area of the signal line and the scanning line.