【発明の詳細な説明】〔産業上の利用分野〕本発明は、相補型ＭＯＳ半導体装置に関し入力端子に加
えられる静電気などの外部サージから装置を保護するた
めの入力保護回路を備えた半導体入力保護装置に関する
。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a complementary MOS semiconductor device, and relates to a semiconductor input protection device including an input protection circuit for protecting the device from external surges such as static electricity applied to input terminals. Regarding equipment.
半導体装置、特に絶縁ゲート型電界効果集積回路装置（
ＭＯＳ ＩＣ）ではゲート絶縁膜とじて厚さ２００〜
３００人と非常に薄いシリコン酸化膜が使用されており
、摩擦により生ずる静電気やノイズ電圧などにより容易
に絶縁破壊し、入力保護回路装置が必要不可欠になって
いる。また今後ＭＯ３ＩＣは高集積化高性能化が進み、
ゲート絶縁膜はさらに薄膜化の方向にあり問題は重大に
なりつつある。Semiconductor devices, especially insulated gate field effect integrated circuit devices (
MOS IC), the thickness including the gate insulating film is 200~
A very thin silicon oxide film is used, which easily breaks down due to static electricity caused by friction and noise voltage, making an input protection circuit essential. In addition, in the future, MO3ICs will become more highly integrated and have higher performance.
Gate insulating films are becoming thinner, and the problem is becoming more serious.
第３図は一般的に用いられている半導体入力保護装置の
等価回路を示す。この等価回路は抵抗Ｒ１゜Ｒ２と、ゲ
ートが入力端子Ｐと抵抗Ｒ１の一端に、ドレインが抵抗
Ｒ１の他端と抵抗Ｒ２の一端に、ソースが接地に接続さ
れたトランジスタＱ１と、ゲートとソースが接地にドレ
インが抵抗Ｒ２の他端と、内部回路であるトランジスタ
Ｑ、の入力ゲートに接続されたトランジスタＱ２により
構成されている。FIG. 3 shows an equivalent circuit of a commonly used semiconductor input protection device. This equivalent circuit consists of a resistor R1°R2, a transistor Q1 whose gate is connected to the input terminal P and one end of the resistor R1, whose drain is connected to the other end of the resistor R1 and one end of the resistor R2, and whose source is connected to ground. The transistor Q2 is connected to the ground, the drain is connected to the other end of the resistor R2, and the input gate of the transistor Q, which is an internal circuit.
入力端子Ｐは通常ポンディング用のアルミパッドに接続
されている。またトランジスタＱ、は保護されるべきト
ランジスタを表わしておりそのゲート酸化膜は前述のよ
うに厚さ２００〜３００人のシリコン酸化膜が使用され
る。トランジスタＱ２はパンチスルートランジスタで、
ソース・ドレイン間に２０Ｖ前後の異常電圧が印加され
ると導通し、入力電圧をクランプする働きがある。トラ
ンジスタＱ２のゲート絶縁膜としてはトランジスタＱ３
と同様のものを用いることが普通である。The input terminal P is normally connected to an aluminum pad for bonding. Transistor Q represents a transistor to be protected, and its gate oxide film is a silicon oxide film with a thickness of 200 to 300 μm, as described above. Transistor Q2 is a punch-through transistor.
When an abnormal voltage of around 20V is applied between the source and drain, it becomes conductive and has the function of clamping the input voltage. Transistor Q3 serves as the gate insulating film of transistor Q2.
It is common to use something similar to .
トランジスタＱ１はしきい値電圧が２０Ｖ程度のトラン
ジスタで６０００人程度０厚いシリコン酸化膜がゲート
絶縁膜として用いられており、通常いわゆるチャネルス
トッパー領域と同時に形成される。抵抗Ｒ１，Ｒ２は時
定数を設けて入力パルス波形をなまらせ、また、トラン
ジスタＱ１あるいは、Ｑ２が導通状態になった際に電流
を制限する目的があり、通常半導体基板と反対導電型の
不純物拡散層あるいはリンなどの不純物を含んだ多結晶
シリコン層で形成することが多い。The transistor Q1 has a threshold voltage of about 20 V and uses a silicon oxide film as thick as about 6,000 volts as a gate insulating film, and is usually formed at the same time as a so-called channel stopper region. The resistors R1 and R2 have the purpose of providing a time constant to blunt the input pulse waveform, and also to limit the current when the transistor Q1 or Q2 becomes conductive. It is often formed of a polycrystalline silicon layer or a polycrystalline silicon layer containing impurities such as phosphorous.
第４図は第３図の等価回路を半導体基板上に具体化した
場合の平面図である。FIG. 4 is a plan view of the equivalent circuit of FIG. 3 implemented on a semiconductor substrate.
第４図において１０３，１０４Ａ〜１０４Ｂは能動領域
での不純物拡散層、１０５は不純物であるリンを含む多
結晶シリコン層、１０６Ａ〜１０６Ｃはコンタクト開口
部、１０１はポンディングパッド、１０７はアルミ配線
層、破線で囲んだ部分１０２はポンディング用のパッド
スルーホールをそれぞれ示す。In FIG. 4, 103, 104A to 104B are impurity diffusion layers in the active region, 105 is a polycrystalline silicon layer containing phosphorous as an impurity, 106A to 106C are contact openings, 101 is a bonding pad, and 107 is an aluminum wiring layer. , portions 102 surrounded by broken lines indicate pad through holes for bonding.
ポンディング用パッド１０１はアルミパターンで形成さ
れ半導体チップ表面全体を覆っているバッシヘーション
膜（不図示）カパッドスルーホール１０２の部分だけ除
去され、ポンディングワイヤ（不図示）でパッケージの
リード電極（不図示）と接続できるようになっており、
これが第３図の入力端子Ｐに相当する。そしてポンディ
ングパッド１０１ （入力端子Ｐ）はコンタクト開口
部１０６Ａを通して不純物拡散層１０３（第４図の抵抗
Ｒ１に相当）と接続され、さらにこの不純物拡散層１０
３（抵抗Ｒ，）を経てトランジスタＱ１のドレイン領域
に至る。The bonding pad 101 is formed of an aluminum pattern, and a bashing film (not shown) covering the entire surface of the semiconductor chip is removed. Only the pad through hole 102 is removed, and a bonding wire (not shown) is used to connect the lead electrode of the package. (not shown).
This corresponds to the input terminal P in FIG. The bonding pad 101 (input terminal P) is connected to the impurity diffusion layer 103 (corresponding to the resistor R1 in FIG. 4) through the contact opening 106A, and the impurity diffusion layer 103 (corresponding to the resistor R1 in FIG.
3 (resistor R,) and reaches the drain region of the transistor Q1.
また、トランジスタＱ１のソースを形成する不純物拡散
層１０４Ａはコンタクト開口部１０６Ｂを通して接地電
位のアルミ配線層１０７に接続され、さらに、抵抗Ｒ２
を形成する不純物拡散層の領域を経てトランジスタＱ２
のドレイン領域に至る。また接地電位に保たれた多結晶
シリコン層１０５によりトランジスタＱ２のゲート電極
が形成され、一方トランジスタＱ２のソースを形成する
不純物拡散層１０４Ｂの領域はコンタクト開口部１０６
Ｃを通して接地電位のアルミ配線層１０７に接続されて
いる。Further, the impurity diffusion layer 104A forming the source of the transistor Q1 is connected to the aluminum wiring layer 107 at the ground potential through the contact opening 106B, and furthermore, the impurity diffusion layer 104A forming the source of the transistor Q1 is connected to the aluminum wiring layer 107 at the ground potential.
Transistor Q2 passes through the region of the impurity diffusion layer forming
to the drain region. Further, the gate electrode of the transistor Q2 is formed by the polycrystalline silicon layer 105 kept at the ground potential, while the region of the impurity diffusion layer 104B forming the source of the transistor Q2 is formed by the contact opening 106.
It is connected to the aluminum wiring layer 107 at ground potential through C.
上述した従来の半導体入力保護装置、特に相補型ＭＯＳ
ＩＣにおける半導体入力保護装置において、入力端子に
印加された異常電圧が入力端子と内部機能回路との間に
、設置された入力保護回路の応答速度より速く急峻に立
ち上がる場合、入力保護機能が不十分のため入力端子に
印加された異常電圧は内部機能回路まで伝達されてしま
う。The above-mentioned conventional semiconductor input protection device, especially complementary MOS
In a semiconductor input protection device for an IC, if the abnormal voltage applied to the input terminal rises rapidly between the input terminal and the internal functional circuit faster than the response speed of the installed input protection circuit, the input protection function is insufficient. Therefore, the abnormal voltage applied to the input terminal is transmitted to the internal functional circuit.
そのため、内部機能回路の特にＰチャネル側において、
一般に、ソース・ドレインを形成している不純物拡散層
がＮ型不純物の例えばヒ素等に比べて拡散係数が大きい
Ｐ型不純物の例えばポロン等を使用しており、ソース・
ドレインはゲート電極に対して自己整合的に形成するた
め、Ｎチャネル側に比べてゲート電極とソース・ドレイ
ンを形成する不純物拡散層とのオーバーラツプ領域が大
きいことにより入力端子に印加された異常電圧によって
、Ｐチャネル側のゲート絶縁膜を破壊するという欠点が
ある。Therefore, especially on the P channel side of the internal functional circuit,
Generally, the impurity diffusion layer forming the source/drain uses a P-type impurity such as poron, which has a larger diffusion coefficient than an N-type impurity such as arsenic.
Since the drain is formed in a self-aligned manner with respect to the gate electrode, the overlap region between the gate electrode and the impurity diffusion layer forming the source/drain is larger than that on the N-channel side. , which has the disadvantage of destroying the gate insulating film on the P channel side.
本発明の相補型ＭＯＳＩＣの半導体入力保護回路は入力
端子に設置された第１の入力保護回路と、被保護回路で
ある内部機能回路のインバータのＰチャネル側のゲート
電極に第２の入力保護回路を設置していることを有して
いる。The semiconductor input protection circuit of the complementary MOSIC of the present invention includes a first input protection circuit installed at the input terminal, and a second input protection circuit installed at the gate electrode on the P channel side of the inverter of the internal functional circuit that is the circuit to be protected. has been installed.
〔実施例〕次に本発明について図面を参照して説明する。〔Example〕Next, the present invention will be explained with reference to the drawings.
第１図は、本発明の一実施例の等価回路であり、Ｐは入
力端子、ＰＣＩは入力端子Ｐに設置されている入力保護
回路装置、ＩＮは被保護回路である内部機能回路を示し
ており、内部機能回路内のインバータのＰチャネルトラ
ンジスタのゲートに入刃保護回路装置ＰＣ２を設置した
構成となっている。本実施例において、入力端子Ｐに入
力保護回路ＰＣＩの応答速度より速く、急峻に立ち上が
る異常電圧が印加された場合、内部機能回路ＩＮのイン
バータのゲート電位である節点Ａが高いレベルであって
もゲート電極とソース・ドルイン不純物拡散層とのオー
バーラツプ領域の大きいＰチャネルトランジスタＱ、の
ゲー）！極に入力保護回路ＰＣ２が設置されているため
ＰチャネルトランジスタＱ、のゲート電極の電位が十分
低下されてＰチャネルトランジスタＱ、は保護されて、
非常に急峻に立ち上がる異常電圧に対しても耐圧の高い
高信頼性の半導体デバイスを実現できる。FIG. 1 is an equivalent circuit of an embodiment of the present invention, where P indicates an input terminal, PCI indicates an input protection circuit device installed at the input terminal P, and IN indicates an internal functional circuit which is a circuit to be protected. The structure is such that a blade protection circuit device PC2 is installed at the gate of the P-channel transistor of the inverter in the internal functional circuit. In this embodiment, if an abnormal voltage that rises sharply and is faster than the response speed of the input protection circuit PCI is applied to the input terminal P, even if the node A, which is the gate potential of the inverter of the internal function circuit IN, is at a high level. A P-channel transistor Q with a large overlap region between the gate electrode and the source/drain impurity diffusion layer)! Since the input protection circuit PC2 is installed at the pole, the potential of the gate electrode of the P-channel transistor Q is sufficiently lowered, and the P-channel transistor Q is protected.
It is possible to realize highly reliable semiconductor devices that can withstand even abnormal voltages that rise very sharply.
以上説明したように本発明の相補型ＭＯＳＩＣの入力保
護回路は、入力端子に設置された第１の入力保護回路と
、被保護回路である内部機能回路のインバータのＰチャ
ネル側のゲート電極に第２の入力保護回路を備えること
により、入力端子に前記第１の入力保護回路の応答速度
より速く急峻に立ち上がる異常電圧が印加されても、Ｐ
チャネルトランジスタのゲート電極の電位を十分低下し
てＰチャネルトランジスタのゲート電極を保護できる効
果がある。As explained above, the input protection circuit of the complementary MOSIC of the present invention includes a first input protection circuit installed at the input terminal, and a second input protection circuit installed at the gate electrode on the P channel side of the inverter of the internal functional circuit that is the circuit to be protected. By providing the second input protection circuit, even if an abnormal voltage that rises sharply faster than the response speed of the first input protection circuit is applied to the input terminal, the P
This has the effect of sufficiently lowering the potential of the gate electrode of the channel transistor to protect the gate electrode of the P-channel transistor.
第１図は本発明の半導体入力保護装置の等価回路、第２
図は第１図のＰＯ２の一実施例の等価回路、第３図は従
来の一実施例の入力保護装置の等価回路、第４図は第３
図の一実施例の平面図をそれぞれ示す。Ｐ・・・・・・入力端子、ＰＣＩ、ＰＯ２・・・・・・
入力保護装置、Ｑ、・・・・・・ＰチャネルＭＯＳトラ
ンジスタ、ＱＮ・・・・・・ＮチャネルＭＯＳトランジ
スタ、ＩＮ・・・・・・内部機能回路、Ａ・・・・・・
節点、ｒ・・・・・・抵抗体、ＱＮ’・・・・・・Ｎチ
ャネルＭＯ３）ランジスタ、Ｒ１＋ Ｒ２・・・・・・
抵抗体、Ｑｌ、 Ｑ２． Ｑｉ・・・・・・Ｎチャネル
ＭＯＳ）ランジスタ、１０１・・・・・・ポンディング
パッド、１０２・・・・・・パッドスルーホール、１０
３・・・・・・ポンディングパッドに接続されたＮ型不
純物拡散層、１０４Ａ。１０４Ｂ・・・・・・接地電位に接続されたＮ型不純物
拡散層、１０５・・・・・・多結晶シリコン層、１０６
Ａ・・・・・ポンディングパッドとＮ型不純物拡散層と
を接続するコンタクト孔、１０６Ｂ、１０６Ｃ・・・・
・・接地電位に接続された金属配線層とＮ型不純物拡散
層とを接続するコンタクト孔、１０７・・・・・・接地
電位に接続された金属配線層。代理人 弁理士 内 原 晋ＱＰ：Ｐ〜ネルＨａｓトランジスタＱ／、ｕチャネルＭＯδ１ランシスＺ第２図FIG. 1 shows an equivalent circuit of the semiconductor input protection device of the present invention, and FIG.
The figure shows an equivalent circuit of an embodiment of PO2 in Fig. 1, Fig. 3 shows an equivalent circuit of an input protection device of a conventional embodiment, and Fig. 4 shows an equivalent circuit of an input protection device of an embodiment of the conventional
A plan view of one embodiment of the figures is shown, respectively. P...Input terminal, PCI, PO2...
Input protection device, Q...P channel MOS transistor, QN...N channel MOS transistor, IN...internal functional circuit, A...
Node, r...Resistor, QN'...N channel MO3) transistor, R1+ R2...
Resistor, Ql, Q2. Qi...N channel MOS) transistor, 101...Ponding pad, 102...Pad through hole, 10
3...N-type impurity diffusion layer connected to the bonding pad, 104A. 104B... N-type impurity diffusion layer connected to ground potential, 105... Polycrystalline silicon layer, 106
A...Contact holes connecting the bonding pad and the N-type impurity diffusion layer, 106B, 106C...
. . . Contact hole connecting the metal wiring layer connected to the ground potential and the N-type impurity diffusion layer, 107 . . . Metal wiring layer connected to the ground potential. Agent Patent Attorney Susumu Uchihara QP: P~channel Has transistor Q/, u channel MOδ1 Ransis Z Fig. 2
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266528AJPH02113568A (en) | 1988-10-21 | 1988-10-21 | Semiconductor input protection device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266528AJPH02113568A (en) | 1988-10-21 | 1988-10-21 | Semiconductor input protection device |
| Publication Number | Publication Date |
|---|---|
| JPH02113568Atrue JPH02113568A (en) | 1990-04-25 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266528APendingJPH02113568A (en) | 1988-10-21 | 1988-10-21 | Semiconductor input protection device |
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|---|---|
| JP (1) | JPH02113568A (en) |
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