JPH02103925U - - Google Patents

Description

Translated fromJapanese

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案に係わる制御信号発生回路、第
２図は第１図の各部波形図、第３図は本考案の別
の実施例回路図、第４図及び第５図は従来の制御
信号発生回路である。 １１…セキユリテイ本体、１２…ドアロツク検
出部、１３ａ，１３ｂ…第１、第２のレベル設定
部、１３ｃ…出力レベル可変部、１３ｄ…コンパ
レータ、１３ｆ…イネーブル信号入力端子、ＥＮ
Ｈ…ハイレベルのイネーブル信号、ＥＮＬ…ロー
レベルのイネーブル信号。 FIG. 1 is a control signal generation circuit according to the present invention, FIG. 2 is a waveform diagram of each part of FIG. 1, FIG. 3 is a circuit diagram of another embodiment of the present invention, and FIGS. 4 and 5 are conventional control signals. This is a signal generation circuit. DESCRIPTION OF SYMBOLS 11... Security main body, 12... Door lock detection part, 13a, 13b... First and second level setting part, 13c... Output level variable part, 13d... Comparator, 13f... Enable signal input terminal, EN
H...High level enable signal, ENL...Low level enable signal.

Claims (1)

Translated fromJapanese

【実用新案登録請求の範囲】(1) ハイレベルのイネーブル信号とローレベル
のイネーブル信号が入力される端子と、 イネーブル信号がない時、一定の第１レベルＬ
１及び第２レベルＬ２（Ｌ１＞Ｌ２）を設定する
第１、第２レベル設定部と、 ローレベル信号入力時に第１レベル設定部の出
力レベル１をＬ１からＬ２以下にし、所定時間
後にＬ２以上にする第１の出力レベル可変部と、 ハイレベル信号入力時に第２レベル設定部の出
力レベルＶ２をＬ２からＬ１以上にし、所定時間
後にＬ１以下にする第２の出力レベル可変部と、 第１、第２の出力レベルＶ１，Ｖ２の大小を比
較して制御信号を出力するコンパレータを備えて
成ることを特徴とする制御信号発生回路。(2) ハイレベルのイネーブル信号とローレベル
のイネーブル信号が入力される端子と、 第１、第２のバイアス電圧を設定するバイアス
電圧設定部と、 第１のバイアス電圧により通常オンして第１の
論理レベルを出力し、ハイレベルのイネーブル信
号入力時にオフして他の第２の論理レベルを出力
する第１の半導体回路と、 第２のバイアス電圧により通常オンして第１の
論理レベルを出力し、ローレベルのイネーブル信
号入力時にオフして第２の論理レベルを出力する
第２の半導体回路と、 第１、第２の半導体回路出力を用いてイネーブ
ル信号入力時に制御信号を出力する論理回路を備
えて成ることを特徴とする制御信号発生回路。[Claims for Utility Model Registration] (1) A terminal to which a high-level enable signal and a low-level enable signal are input, and a constant first level L when there is no enable signal.
The first and second level setting sections set the first and second levels L2 (L1>L2), and when the low level signal is input, the output level 1 of the first level setting section is set from L1 to below L2, and after a predetermined time, the output level 1 is set above L2. a first output level variable section that increases the output level V2 of the second level setting section from L2 to above L1 when a high level signal is input, and sets it below L1 after a predetermined time; , a comparator that compares the magnitudes of second output levels V1 and V2 and outputs a control signal. (2) A terminal into which a high-level enable signal and a low-level enable signal are input; a bias voltage setting section that sets the first and second bias voltages; a first semiconductor circuit that outputs a logic level of 1 and turns off when a high-level enable signal is input and outputs another second logic level; a second semiconductor circuit that outputs an output and turns off when a low-level enable signal is input to output a second logic level; and a logic that outputs a control signal when an enable signal is input using the first and second semiconductor circuit outputs. A control signal generation circuit comprising a circuit.