【発明の詳細な説明】 本発明はMIS（金属−絶縁物−半導体）トラン
ジスタアレイを用いたデイスプレイのためのアク
テイブマトリツクス基板に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an active matrix substrate for a display using an MIS (metal-insulator-semiconductor) transistor array.
従来アクテイブマトリツクスを用いたデイスプ
レイパネルはダイナミツク方式に比しそのマトリ
ツクスサイズを非常に大きくでき、大型かつドツ
ト数の大きなパネルを実現可能な方式として注目
を浴びている。特に液晶のような受光型素子では
ダイナミツク方式での駆動デユーテイは限界があ
りテレビ表示等にはアクテイブマトリツクスの応
用が考えられている。第１図は従来のアクテイブ
マトリツクスの１セルを示している。アドレス線
Ｘがトランジスタ２のゲートに入力されており、
トランジスタをONさせてデータ線Ｙの信号を保
持用コンデンサ３に電荷として蓄積させる。再び
データを書き込むまで、このコンデンサ３により
保持され、同時に液晶４を駆動する。ここでVC
は共通電極信号である。液晶のリークは非常に少
ないので、短時間の電荷の保持には十分である。
ここのトランジスタとコンデンサ１の製造は通常
のICのプロセスと全く同じである。第２図は第
１図のセルをシリコンゲートプロセスにより作成
した例である。単結晶シリコンウエハ上にトラン
ジスタ１０とコンデンサ１１が構成される。アド
レス線Ｘとコンデンサの上電極１１は多結晶シリ
コン（ポリシリコン）で、又データ線Ｙと液晶駆
動電極１３はAlでできており、コンタクトホー
ル７，８，９により、基板とAl、ポリシリコン
とAlが夫々接続される。 Conventional display panels using active matrices can have a much larger matrix size than the dynamic method, and are attracting attention as a method that can realize large panels with a large number of dots. Particularly in the case of light-receiving elements such as liquid crystals, there is a limit to the drive duty of the dynamic system, and the application of active matrices to television displays and the like is being considered. FIG. 1 shows one cell of a conventional active matrix. Address line X is input to the gate of transistor 2,
The transistor is turned on to store the signal on the data line Y in the holding capacitor 3 as a charge. This capacitor 3 holds the data until data is written again, and at the same time drives the liquid crystal 4. Here VC
is the common electrode signal. Since liquid crystal leakage is very low, it is sufficient to hold charge for a short period of time.
The manufacturing of the transistor and capacitor 1 here is exactly the same as the normal IC process. FIG. 2 is an example in which the cell shown in FIG. 1 is produced by a silicon gate process. A transistor 10 and a capacitor 11 are constructed on a single crystal silicon wafer. The address line X and the capacitor upper electrode 11 are made of polycrystalline silicon (polysilicon), and the data line Y and the liquid crystal drive electrode 13 are made of Al. and Al are connected respectively.
この種の通常のICプロセスに従つたマトリツ
クス基板は次の大きな欠点をもつ。 Matrix substrates that follow this type of conventional IC process have the following major drawbacks.
１つはマトリツクス基板の製造プロセスがIC
と同一のため、プロセスが複雑であり工程コスト
が高いと同時に基板シリコンとの接合リークによ
る歩留低下が発生し、総コストが高い。特にシリ
コン基板とソース・ドレインとなる拡散層との接
合部には、単結晶中の結晶欠陥にかなり左右され
通常のセルではこのリーク電流を100PA以下にし
なければならず、この構造で数万個のセル全ての
リークを押えることはむずかしい。ここで発生す
る接合リークはコンデンサ３に蓄積された電荷を
放電し、コントラストを低下させる。 One is that the manufacturing process of the matrix substrate is IC.
Since this is the same, the process is complicated and the process cost is high, and at the same time, the yield decreases due to junction leakage with the substrate silicon, resulting in a high total cost. In particular, at the junction between the silicon substrate and the diffusion layer that becomes the source/drain, the leakage current is considerably affected by crystal defects in the single crystal, and in a normal cell, this leakage current must be kept below 100 PA, and with this structure, tens of thousands of It is difficult to suppress leaks in all cells. The junction leak generated here discharges the charge accumulated in the capacitor 3 and reduces the contrast.
２つにはAl電極のすきまからシリコン基板に
入射した光は、電子−正孔対を生成し拡散して光
電流を生じてコンデンサ３の電荷を放電してしま
いコントラストが低下する。 Second, the light incident on the silicon substrate through the gap between the Al electrodes generates electron-hole pairs and is diffused to generate a photocurrent and discharge the charge in the capacitor 3, resulting in a decrease in contrast.
本発明の目的はこの欠点を改善する方式を提供
するものであり、本発明の構成はガラス、石英、
又はシリコンウエハ上にシリコン薄膜をチヤネル
とする薄膜トランジスタを構成するものであつて
以下具体例にそつて説明する。 The purpose of the present invention is to provide a method for improving this drawback, and the structure of the present invention is based on glass, quartz,
Alternatively, a thin film transistor using a silicon thin film as a channel on a silicon wafer is constructed, and a specific example will be explained below.
第３図は本発明に用いるマトリツクスセルを示
すものであり、第１図の従来とは、容量１８の
GND配線を新たに設けること、又は後述の如く
電荷保持用の容量１８とGND配線を省略したこ
とにあり、基本的なデータの書込、保持は同じで
ある。この場合のGND電位は一定のバイアス電
圧を意味しバイアスレベル、又は信号レベルは問
わない。又表示データの入力をデータ線Ｙがサン
プルホールドする容量として、データ線Ｙと
GNDラインの間の容量２１、又はアドレス線Ｘ
との間の容量２２を利用する。 FIG. 3 shows a matrix cell used in the present invention, and the conventional matrix cell shown in FIG. 1 has a capacity of 18.
The basic data writing and holding are the same, except for the fact that a new GND wiring is provided, or the capacitor 18 for charge retention and the GND wiring are omitted as will be described later. The GND potential in this case means a constant bias voltage, and the bias level or signal level does not matter. Also, as the capacity for data line Y to sample and hold the input of display data, data line Y and
Capacitance 21 between GND lines or address line
The capacitance 22 between the two is used.
第４図Ａのセルの平面図、ＢのＡ−Ｂでの断面
図をもとにセルの構造例を示す。透明基板３３上
にトランジスタのソース・ドレイン・チヤネルを
形成する第１層目のシリコン薄膜２８とトランジ
スタのゲートとなるゲート線をなす第２層目のシ
リコン薄膜もしくはそれと同等の配線層２６と
GNDライン２７、更に透明低抵抗材料、例えば
SnO2の如くネサ膜、厚さ数100Å以下の金属等よ
りなるデータ線２５と液晶駆動電極３１、及び層
間の導通をとるコンタクトホール２９が形成され
ている。又GNDライン２７と液晶駆動電極の重
なつた部分が電荷保持用コンデンサ（第３図−１
８）となる。トランジスタのソース・ドレイン３
４，３５にはN+拡散（ＰチヤネルならP+）がな
されゲート電極３８に下にはチヤネル３０がゲー
ト絶縁膜３６を介して存在し、又ゲート電極周囲
には更に酸化膜等の絶縁膜３７が形成されてい
る。 An example of the cell structure is shown based on the plan view of the cell in FIG. 4A and the sectional view taken along AB in FIG. 4B. A first silicon thin film 28 that forms the source, drain, and channel of the transistor is formed on the transparent substrate 33, and a second silicon thin film or an equivalent wiring layer 26 that forms the gate line that becomes the gate of the transistor.
GND line 27, further transparent low resistance material, e.g.
A data line 25 and a liquid crystal drive electrode 31 made of a Nesa film such as SnO2 or a metal having a thickness of several hundred angstroms or less, and a contact hole 29 for providing conduction between the layers are formed. Also, the part where the GND line 27 and the liquid crystal drive electrode overlap is a charge retention capacitor (Figure 3-1).
8). Transistor source/drain 3
4 and 35 are N+ diffused (P+ in the case of a P channel), and a channel 30 exists below the gate electrode 38 via a gate insulating film 36, and an insulating film such as an oxide film is further formed around the gate electrode. 37 is formed.
第５図に第４図に示すアクテイブマトリクスセ
ルの製造プロセスを示す。製造プロセスは基本的
には低温プロセスの二種類あり、夫々に特徴があ
る。低温プロセスでは透明基板としてガラスもし
くはパイロツクスやコーニングのような高融点ガ
ラスを用い、600℃以下の処理工程であつて、基
板自体が安価であることが特徴である。低温プロ
セスではまず基板３３上にシリコン薄膜をプラズ
マCVD法や減圧CVD法等のCVA法、スパツタ法
等により形成し、必要な形状にフオトエツチング
によりする。その後O2プラズマ雰囲気中で表面
酸化する。実際にはCVD法で同等の絶縁膜をデ
ポジツトしてもよい。その結果シリコン薄膜４０
上にゲート絶縁膜となる酸化膜４１が形成され
る。（第５図ａ）その後第２層目のシリコン薄膜
を第１層目のシリコン薄膜と同様の方法でデボジ
ツトしフオトエツチング後、更に第２層目のシリ
コン薄膜４５をマスクにして酸化膜４１をエツチ
ングして、ゲート絶縁膜４１を形成すると同時に
拡散の窓開けを行ない、イオン打込みにより拡散
を行なうとソース・ドレイン４２，４３が形成さ
れる。（第５図ｂ）更にこの後に再度O2雰囲気で
プラズマ処理し、表面にプラズマ酸化膜４６を形
成し、400℃〜600℃でアニールを行なう。（第５
図ｃ）このプロセスの特徴はシリコン薄膜をプラ
ズマ処理により直接酸化を行なうことにあり、
CVD法の酸化膜に対して、トランジスタのゲー
ト絶縁膜、コンデンサ用の誘電体膜としては、移
動度が改善され又信頼性が向上する。 FIG. 5 shows a manufacturing process of the active matrix cell shown in FIG. 4. There are basically two types of manufacturing processes: low-temperature processes, and each has its own characteristics. The low-temperature process uses glass or high melting point glass such as Pyrox or Corning as the transparent substrate, and is characterized by the fact that it is a processing process of 600°C or less, and the substrate itself is inexpensive. In the low-temperature process, a silicon thin film is first formed on the substrate 33 by a plasma CVD method, a CVA method such as a low-pressure CVD method, a sputtering method, or the like, and then photoetched into a desired shape. The surface is then oxidized in an O2 plasma atmosphere. In fact, an equivalent insulating film may be deposited using the CVD method. As a result, the silicon thin film 40
An oxide film 41 serving as a gate insulating film is formed thereon. (FIG. 5a) After that, the second silicon thin film is deposited in the same manner as the first silicon thin film, and after photo-etching, the oxide film 41 is deposited using the second silicon thin film 45 as a mask. At the same time as the gate insulating film 41 is formed by etching, a diffusion window is opened, and diffusion is performed by ion implantation to form sources and drains 42 and 43. (FIG. 5b) After this, plasma treatment is performed again in an O2 atmosphere to form a plasma oxide film 46 on the surface, and annealing is performed at 400° C. to 600° C. (5th
Figure c) The feature of this process is that the silicon thin film is directly oxidized by plasma treatment.
Compared to oxide films made using CVD methods, this film improves mobility and reliability when used as gate insulating films for transistors and dielectric films for capacitors.
高温プロセスは石英等の600℃以上の融点を有
する透明基板を用い、製造プロセスは600℃を越
える工程があり、このプロセスの特徴は高温アニ
ール等の処理ができるので、トランジスタの移動
度や信頼性の改善ができる。トランジスタの構造
は低温プロセスと同じになるので再び第５図を用
いて説明する。(a)まず透明基板３３上に減圧もし
くは常圧CVD法等により第１層目のシリコン薄
膜を形成し、パターニングして島部４０を形成
後、900℃〜1100℃の間で熱酸化して酸化膜４１
を形成する。(b)その後第２層目のシリコン薄膜を
第１層目と同様にデポジツトして、ゲート電極４
５をパターニングして、更にこれをマスクに絶縁
膜４１をエツチングして、N+又はP+不純物をプ
レデポジシヨン又は絶縁膜４１はエツチングしな
いで不純物をイオン打込を行ない、ソース・ドレ
イン４２，４３を形成する。(c)その後保持用コン
デンサの誘電体膜となる熱酸化膜４６を、ゲート
絶縁膜と同様の方法で形成する。 The high-temperature process uses a transparent substrate such as quartz that has a melting point of over 600℃, and the manufacturing process involves steps exceeding 600℃.The feature of this process is that it can perform treatments such as high-temperature annealing, which improves the mobility and reliability of the transistor. can be improved. Since the structure of the transistor is the same as that in the low-temperature process, it will be explained again using FIG. 5. (a) First, a first silicon thin film is formed on the transparent substrate 33 by low pressure or normal pressure CVD method, patterned to form the island portion 40, and then thermally oxidized at between 900°C and 1100°C. Oxide film 41
form. (b) After that, deposit a second layer of silicon thin film in the same manner as the first layer, and form the gate electrode 4.
5 is patterned, and the insulating film 41 is further etched using this as a mask, and N+ or P+ impurities are pre-deposited or ion implanted with impurities without etching the insulating film 41 to form the sources and drains 42 and 43. Form. (c) Thereafter, a thermal oxide film 46, which will become a dielectric film of the holding capacitor, is formed in the same manner as the gate insulating film.
第４図に示した構成例の特徴は、トランジスタ
のゲート絶縁膜は第１層目のシリコン薄膜を酸化
又はシリコン薄膜上に形成することにより、ゲー
トセルフアラインになり、単結晶のバルクシリコ
ン素子に対して移動度が低下とスピードが劣化す
る分を寄生容量をセルフアライン化して低減する
ことによりスピード劣化を防止することができ
る。もう１つは荷電保持用の容量（第３図−１
８）、データ線のサンプル−ホールド用の容量
（第３図−２１，２２）を形成する容量の誘電体
膜として第２層目のシリコン薄膜の酸化膜又は、
薄膜上の絶縁膜を用いることにある。従来のバル
クシリコンタイプ（第２図）ではトランジスタの
ゲート絶縁膜及び電荷保持用の容量は、全てバル
クシリコンの熱酸化膜を用いていたが、不純物の
ドーピングが第５図ｂに示すゲートセルアライン
方式の場合は容量の一電極となす第２層目のシリ
コン薄膜の下は、高濃度不純物が入らないので、
このままでは容量として不安定となり使用がむず
かしく使おうとするとバルクシリコンの如く、容
量の下電極のみに高濃度不純物をドープする余分
な工程が必要になる。従つて第４図の如く、保持
用の容量を形成する誘電体膜を第２層目のシリコ
ン薄膜上に形成することにより、本発明の目的で
ある工程の簡略化及び、容量の安定化が可能とな
る。 The feature of the configuration example shown in FIG. 4 is that the gate insulating film of the transistor becomes gate self-aligned by oxidizing the first silicon thin film or forming it on the silicon thin film, and it becomes a single-crystal bulk silicon element. On the other hand, speed deterioration can be prevented by reducing the parasitic capacitance by self-aligning to compensate for the decrease in mobility and deterioration in speed. The other is the charge retention capacity (Figure 3-1)
8) An oxide film of a second silicon thin film as a capacitor dielectric film forming the sample-hold capacitor of the data line (Fig. 3-21, 22), or
The purpose is to use an insulating film on a thin film. In the conventional bulk silicon type (Fig. 2), the gate insulating film and charge retention capacitor of the transistor were all thermally oxidized films of bulk silicon, but impurity doping caused the gate cell alignment as shown in Fig. 5b. In the case of this method, high-concentration impurities do not enter under the second layer of silicon thin film, which serves as one electrode of the capacitor.
If the capacitance remains as it is, it will become unstable and difficult to use, requiring an extra step of doping only the lower electrode of the capacitor with a high concentration impurity, like bulk silicon. Therefore, as shown in FIG. 4, by forming a dielectric film that forms a holding capacitor on the second silicon thin film, the purpose of the present invention is to simplify the process and stabilize the capacitance. It becomes possible.
第５図ｃ以降の工程は低温でも高温プロセスで
もほぼ共通である。配線部と第１層目、第２層目
とのコンタクトをとるためのコンタクトホールを
開けて配線と透明駆動電極を兼ねた材料、ネサ
膜、厚さ数100Å以下の金属等をスパツタ又は蒸
着によりつけて、フオトエツチングする。又ネサ
膜等シリコン薄膜に直接コンタクトがむずかしい
場合はAu、Ni−Cr等のコンタクト専用の材料を
コンタクト部に付加する。 The steps from FIG. 5c onwards are almost the same for both low-temperature and high-temperature processes. Contact holes are made to make contact between the wiring part and the first and second layers, and a material that serves as the wiring and transparent drive electrode, NESA film, metal, etc. with a thickness of several hundred angstroms or less is formed by sputtering or vapor deposition. I put it on and photographed it. If it is difficult to make direct contact with a silicon thin film such as a Nesa film, a contact material such as Au or Ni-Cr is added to the contact portion.
本発明の方式により形成されるトランジスタは
バルクシリコン上に形成されたトランジスタに対
し、移動度が低下し、又OFFリークも多いので
使用上支障がないような工夫を要する。 A transistor formed by the method of the present invention has lower mobility than a transistor formed on bulk silicon, and also has more OFF leakage, so it is necessary to take measures to ensure that there are no problems in use.
第６図Ａは第１層目のシリコン薄膜を、デポジ
シヨン温度を変えて減圧CVD装置で形成し高温
プロセスにて形成したトランジスタの10Vにおけ
る移動度を表わしている。デポジシヨン温度が
600℃以下になると移動度が急激に改善されるこ
とを実験により見出した。従つて移動度を改善し
応答を確実にするためには減圧CVD装置により
600℃以下で第１層目のシリコン薄膜を形成する
とよい。 FIG. 6A shows the mobility at 10 V of a transistor formed by a high-temperature process in which the first silicon thin film was formed using a low-pressure CVD apparatus while changing the deposition temperature. Deposition temperature
Through experiments, we found that the mobility improves rapidly when the temperature drops below 600℃. Therefore, in order to improve mobility and ensure response, low pressure CVD equipment is required.
It is preferable to form the first silicon thin film at 600° C. or lower.
第７図はトランジスタの10VにおけるOFFリー
ク電流ILを第１層目のシリコン薄膜の膜厚を変
えてブロフトしたものである。発明者は実験によ
り、3700Å以下の膜厚で、使用に問題ないリーク
電流500PA以下になることがわかつた。 Figure 7 shows the 10V OFF leakage current IL of the transistor, which is blofted by changing the thickness of the first silicon thin film. Through experiments, the inventor found that with a film thickness of 3700 Å or less, the leakage current can be reduced to 500 PA or less, which is acceptable for use.
高温プロセスのみでなく、特に低温プロセスで
は移動度の低下が激しい。このためのもう１つの
改善手段はレーザや電子ビームにより基板に影響
を与えないように局部的に第１層目のシリコン薄
膜を高温アニールすることが考えられる。第６図
Ｂは前述のようなＡと同様に形成したシリコン薄
膜に更にパルス当り0.12mJのＱスイツチによる
レーザービームを照明して得られてトランジスタ
の移動度であり、更に改善されていることがわか
る。又500°〜540℃で高融点ガラス上にデポジシ
ヨンしてた後に同様の条件でレーザアニールして
得られた低温プロセスによるトランジスタの移動
度は、第６図Ｂのカーブとほぼ一致した。このこ
とから、レーザビーム、電子ビーム等による局部
アニールは、低温プロセスでも高温プロセスでも
有効であることがわかる。 Mobility decreases significantly not only in high-temperature processes, but especially in low-temperature processes. Another improvement means for this purpose is to locally annealing the first silicon thin film at a high temperature using a laser or electron beam so as not to affect the substrate. Figure 6B shows the mobility of the transistor obtained by further illuminating the silicon thin film formed in the same manner as in A above with a laser beam from a Q switch with a pulse rate of 0.12 mJ, and it can be seen that the mobility of the transistor has been further improved. Recognize. Furthermore, the mobility of a low-temperature process transistor obtained by depositing on high melting point glass at 500 DEG to 540 DEG C. and then laser annealing under the same conditions almost matched the curve in FIG. 6B. This shows that local annealing using a laser beam, electron beam, etc. is effective in both low-temperature and high-temperature processes.
第８図にセルの他の構造例を示す。Ａは平面図
であつてアドレス線５０はデータ線５１、駆動電
極及びコンデンサの電極５２をソース・ドレイン
とするトランジスタのチヤネル５４のゲートにな
つている。又GNDライン５３はアドレス線５０
と同時に構成され電極５２との間に容量を構成し
ている。 FIG. 8 shows another example of cell structure. A is a plan view in which the address line 50 serves as the gate of a transistor channel 54 whose sources and drains are a data line 51, a drive electrode, and a capacitor electrode 52. Also, the GND line 53 is the address line 50
A capacitance is formed between the electrode 52 and the electrode 52.
第８図ＢはＡのAB線での断面を示すものであ
り、製造プロセスの一例をあげて高温プロセスと
して説明すると、石英等の高融点ガラス基板５７
にシリコン薄膜としてポリシリコンを約3000Å成
長させる。但し場合によつては密着性をよくする
ため、うすいSiO2をあらかじめ形成することも
ある。更にフオトエツチによりゲート５１とコン
デンサ電極５３を形成した後に熱酸化により約
1500ÅのSiO2膜５５をゲート絶縁膜及びコンデ
ンサの誘電体膜として成長させる。その後２層目
のポリシリコンをつけてフオトエツチによりパタ
ーンを形成後レジストマスクによりチヤネル部５
４以外にＰイオンを打ち込んでソースドレイン電
極及びデータ線の配線部、コンデンサの第１電極
５２を兼ねた液晶の駆動電極を形成する。このま
まではトランジスタの性能（シキイ値、コンダク
タンス）が不十分であるので、特にチヤネル部５
４に局部的、又は基板全体を均一に、レーザーを
照射しポリシリコンを短時間のうちに溶接、凝固
させてグレインを成長することによつて、性能の
改良を行なう。これはいわゆるレーザアニールと
言われているものである。 FIG. 8B shows a cross section taken along line AB of A, and to explain an example of the manufacturing process as a high temperature process, a high melting point glass substrate 57 such as quartz, etc.
Then, polysilicon is grown as a silicon thin film to a thickness of approximately 3000Å. However, in some cases, a thin layer of SiO2 may be formed in advance to improve adhesion. Furthermore, after forming the gate 51 and capacitor electrode 53 by photo-etching, approximately
A SiO2 film 55 of 1500 Å is grown as a gate insulating film and a dielectric film of a capacitor. After that, a second layer of polysilicon is applied and a pattern is formed by photo-etching, and then a resist mask is applied to the channel portion 5.
In addition to 4, P ions are implanted to form a source/drain electrode, a data line wiring section, and a liquid crystal drive electrode that also serves as the first electrode 52 of the capacitor. If this continues, the performance of the transistor (strain value, conductance) will be insufficient, so especially in the channel section 5.
Performance is improved by irradiating laser locally or uniformly over the entire substrate to weld and solidify the polysilicon in a short time to grow grains. This is what is called laser annealing.
第９図は本発明の他の例として通常のガラス基
板上にセルを構成した低温プロセルにより断面を
示す。ガラス基板７０上にスパツタ又はプラズマ
CVD法等の低温での膜生成法によりシリコン膜
を作成し、全面にＰイオン又はＢイオンを打込
む。次にフオトエツチングによりゲート７３とコ
ンデンサ電極７２を形成する。更に絶縁膜７４を
形成する。これもやはり低温成長によるSiO2等
を用いる。更にさらに、トランジスタのソースド
レイン及びチヤンネル領域７８及びコンデンサの
第２電極７５を形成するための二層目のシリコン
薄膜を形成する。このポリシリコンは全くドープ
しないか、又はシキイ値をエンハンスメントにす
るだけに十分な量のＢイオンを打込む。その後レ
ーザビームを局部的又は全体に照射しアニールを
する。レーザビームは一部は１層目のシリコンに
吸収されるが、ガラス基板７０は透過する。従つ
て１層目のシリコン中のイオン打込みされた不純
物の活性化、２層目のポリシリコンのグレインの
成長（特にチヤネル部７８）が行なわれるべく適
当なビームのエネルギー適当な時間パルスレーザ
であればパルス間隔、CWレーザでは走査スピー
ドに依存）で処理すると、ガラス基板には影響が
殆んどない範囲でアニールが可能である。この方
式の特徴はレーザアニールにより、従来のアニー
ルに対しガラス基板に与える影響を非常に少なく
できるのでコストの安いガラスを用いることがで
きること、レーザのアニールは不純物の活性化と
共に、チヤネル部のシリコン膜のグレインを成長
させて、トランジスタの特性（特に移動度）を改
良することが同時にできることにある。 FIG. 9 shows a cross section of a low-temperature process cell constructed on an ordinary glass substrate as another example of the present invention. Spatter or plasma on the glass substrate 70
A silicon film is created using a low-temperature film formation method such as the CVD method, and P ions or B ions are implanted into the entire surface. Next, a gate 73 and a capacitor electrode 72 are formed by photoetching. Furthermore, an insulating film 74 is formed. This also uses SiO2 etc. grown at low temperature. Furthermore, a second silicon thin film is formed to form the source/drain and channel regions 78 of the transistor and the second electrode 75 of the capacitor. The polysilicon is either completely undoped or implanted with B ions in sufficient quantities to provide an enhancement of the threshold value. After that, a laser beam is applied locally or to the entire surface to anneal it. A portion of the laser beam is absorbed by the first layer of silicon, but is transmitted through the glass substrate 70. Therefore, in order to activate the ion-implanted impurities in the first layer of silicon and grow the grains of the second layer of polysilicon (particularly in the channel portion 78), the pulsed laser must be used at an appropriate beam energy and at an appropriate time. (for example, depending on the pulse interval or scanning speed in the case of a CW laser), it is possible to anneal the glass substrate within a range that has almost no effect. The characteristics of this method are that laser annealing has a much smaller effect on the glass substrate than conventional annealing, allowing the use of low-cost glass; laser annealing activates impurities, and The main advantage is that it is possible to simultaneously grow grains and improve transistor characteristics (particularly mobility).
その後Alをつけてフオトエツチングしてソー
スドレイン電極７６，７７を形成する。Alとシ
リコンはこのままではコンタクトがとれにくいの
でこの後多少熱処理をするか、弱いレーザービー
ムを照射すればよい。 Thereafter, Al is applied and photoetched to form source and drain electrodes 76 and 77. Since it is difficult to make contact between Al and silicon as is, it is best to perform some heat treatment or irradiate them with a weak laser beam.
第８図に示した構造は、勿論低温プロセスでも
実現可能である。この構造の特徴は第４図とは逆
にトランジスタのゲートを第１層目のシリコン薄
膜、チヤネルを第２層目のシリコン薄膜を用いて
いることにあり、この結果両方のシリコン薄膜に
任意に高濃度拡散が可能となり、第１層目のシリ
コン薄膜を酸化して得られるゲート酸化膜又は第
１層目のシリコン膜上のゲート絶縁膜を、電荷保
持用の容量を形成する誘電体膜が使用でき、酸化
膜を形成する工程が一工程で良いことである。も
う一つの特徴は第４図の如く配線材料を新たに設
けなくても、第１層目のシリコン膜がアドレス線
とGNDライン、第２層目のシリコン膜がデータ
線配線となり、第４図の構成例に対し配線材料を
デポジシヨンし、フオトエツチングする工程が省
略でき、更に工程が簡単になる。又この方式は液
晶の透明駆動電極としてシリコン膜を用いるもの
で、シリコン膜も3000Å以下になると十分透明に
近いことから、効果が大きい。 The structure shown in FIG. 8 can of course be realized by a low temperature process. The feature of this structure is that, contrary to Fig. 4, the first layer of silicon thin film is used for the gate of the transistor, and the second layer of silicon thin film is used for the channel. High concentration diffusion becomes possible, and the gate oxide film obtained by oxidizing the first layer of silicon thin film or the gate insulating film on the first layer of silicon film is a dielectric film that forms a capacitor for charge retention. The advantage is that the oxide film can be formed in one step. Another feature is that the first layer of silicon film becomes the address line and GND line, and the second layer of silicon film becomes the data line wiring, without the need to provide new wiring material as shown in Figure 4. For the configuration example shown in FIG. 1, the steps of depositing wiring material and photoetching can be omitted, further simplifying the process. Furthermore, this method uses a silicon film as a transparent drive electrode for the liquid crystal, and since the silicon film is sufficiently transparent when it is less than 3000 Å, it is highly effective.
第１０図は本発明のマトリツクス基板を用いた
液晶デイスプレイ装置の簡単な断面を示す。透明
駆動電極６７をのせた透明基板６５とネサ膜より
なる共通電極６９をのせたガラス６６に液晶体６
８をはさむ。更に偏光板６２，６３でサンドイツ
チした後下側に反射板６４をつける。こうすると
上から入射した光は電極６７をほとんど経過し、
反射板６４で反射し、人体の目に感知される。こ
の方式は通常のFEツイスト・ネマテイツク
（TN）方式タイプの液晶が使えるので、コント
ラストが高く、同時に視角も広い。第４図、第８
図、第９図で示した具体例は透明基板上に透明な
液晶駆動電極を用いるが、これは第２図に示す従
来のバルクシリコンタイプでは基板の不透明性に
より液晶の中でも最もコントラストの高いFEタ
イプ（TN方式）の液晶が使えない重大な欠点が
あつたが、本発明の具体例の方式によればバルク
シリコンタイプよりコントラストが飛躍的に向上
するという大きな利点がある。もつとも本発明の
構造例において、不透明基板又は不透明駆動電極
を用いても、従来のバルクシリコンでやられてい
るＧ−Ｈタイプ、DSMタイプの液晶を使えばコ
ントラストの向上は余りないが、工程の簡略化、
工程歩留りの向上、光入射によるリークに起因す
る表示像の消滅を防ぐという目的は果たせる。 FIG. 10 shows a simple cross section of a liquid crystal display device using the matrix substrate of the present invention. A liquid crystal element 6 is mounted on a transparent substrate 65 on which a transparent drive electrode 67 is placed and a glass 66 on which a common electrode 69 made of a Nesa film is placed.
Insert 8. Furthermore, after sandwiching the polarizing plates 62 and 63, a reflecting plate 64 is attached to the lower side. In this way, most of the light incident from above passes through the electrode 67,
The light is reflected by the reflector 64 and sensed by the human eye. This method allows the use of regular FE twisted nematic (TN) type liquid crystals, resulting in high contrast and wide viewing angles. Figures 4 and 8
The specific example shown in Fig. 9 uses a transparent liquid crystal drive electrode on a transparent substrate, but this is because the conventional bulk silicon type shown in Fig. 2 has the highest contrast among liquid crystals due to the opacity of the substrate. However, the method of the specific example of the present invention has the great advantage that the contrast is dramatically improved over the bulk silicon type. Of course, in the structural example of the present invention, even if an opaque substrate or an opaque drive electrode is used, if a G-H type or DSM type liquid crystal made of conventional bulk silicon is used, the contrast will not be improved much, but the process will be simplified. transformation,
The purpose of improving process yield and preventing display images from disappearing due to leakage caused by incident light can be achieved.
本発明の如くガラスや石英等の基板を用いると
従来のバルクシリコンを液晶の片側電極としてい
たパネルの構造に対し、パネルの組立てが容易に
なる。従来は第１０図において透明基板６５の代
りにシリコンウエハである。シリコンウエハは単
結晶であるので、組立て時の圧力に対してへき開
面にそつて簡単に割れてしまう。又シリコンウエ
ハは熱工程を通すとソリが大きくなり、液晶体６
８の厚みが5μｍ〜15μｍに対し、ソリは10μｍ以
上になることが多く、液晶体の厚みを一定にする
のは組立てがむずかしくなる。 When a substrate made of glass, quartz, or the like is used as in the present invention, the assembly of the panel becomes easier compared to the conventional panel structure in which bulk silicon is used as one side electrode of the liquid crystal. Conventionally, a silicon wafer is used instead of the transparent substrate 65 in FIG. Since silicon wafers are single crystals, they easily crack along the cleavage planes due to the pressure during assembly. Also, silicon wafers become warped when subjected to a thermal process, causing the liquid crystal element 6 to become warped.
8 has a thickness of 5 μm to 15 μm, warpage is often 10 μm or more, making assembly difficult to maintain a constant thickness of the liquid crystal.
又液晶体をシールする際高温がかかるが、上の
ガラス６６と熱膨張率が異なるので、シールが完
全にいかない。一方、下電極の基板として本発明
の如くガラス、もしくはガラスに近いものである
とこれらの問題はことごとく解消し、通常の液晶
パネルと同様、組立てはスムーズに歩留りよく製
造できる。 Furthermore, high temperatures are applied when sealing the liquid crystal, but since the coefficient of thermal expansion is different from that of the glass 66 above, the seal cannot be completed completely. On the other hand, if the substrate of the lower electrode is glass or something similar to glass as in the present invention, all of these problems are solved, and the assembly can be carried out smoothly and with high yield, just like a normal liquid crystal panel.
本発明におけるデータ保持容量はある一定の期
間そのセル部分の表示データを保持するのに用い
られ、例えばテレビ画像の場合約16ｍsecである。
もしシリコン薄膜トランジスタのリーク電流が
10Vで100PA以下ならば、この保持用コンデンサ
の容量は0.5PF〜1PF必要となる。もし液晶体の
比誘電率の高いもの特に10以上のもので、液晶体
の厚みを10μｍ以下にすると、液晶体を誘電体と
する容量が0.5PF以上となり、電荷保持用コンデ
ンサがいらなくなる。すると第３図の上では
GNDラインと容量１８を省略でき、実効的な液
晶駆動面積が増加し、コントラストが改善できる
と共に、余分な素子がなくなり歩留向上につなが
る。この時データ線Ｙのサンプルホールド容量は
データ線とアドレス線の交又する部分の奇生容量
２２が主となる。 The data holding capacity in the present invention is used to hold the display data of the cell portion for a certain period of time, for example, about 16 msec in the case of a television image.
If the leakage current of silicon thin film transistor is
If the voltage is 10V and 100PA or less, the capacity of this holding capacitor will be 0.5PF to 1PF. If the liquid crystal has a high relative dielectric constant, especially one with a dielectric constant of 10 or more, and the thickness of the liquid crystal is 10 μm or less, the capacitance using the liquid crystal as a dielectric becomes 0.5 PF or more, and a charge holding capacitor is not required. Then, on Figure 3,
The GND line and capacitor 18 can be omitted, increasing the effective liquid crystal driving area, improving contrast, and eliminating unnecessary elements, leading to improved yield. At this time, the sample and hold capacitance of the data line Y is mainly the parasitic capacitance 22 at the intersection of the data line and the address line.
本発明により構成されるトランジスタは、アク
テイブマトリツクス用の外部駆動回路、即ちシフ
トレジスタやサンプルホールド回路を同一基板内
に作り込むことを可能にする。 The transistor constructed according to the present invention allows external drive circuits for active matrices, ie, shift registers and sample-and-hold circuits, to be built into the same substrate.
第１１図は本発明で用いるゲート線側の駆動回
路の一例である。シフトレジスタセル８０は４つ
のトランジスタ８１〜８４と１つのブーストラツ
プ容量８５より構成される。クロツクはφ1とφ2
の２相でありスタートパルスSP入力により“１”
電位がクロツクに同期して転送してゆく。各シフ
トレジスタの出力D1〜Dmがゲート線に入力され
て、この結果第１２図に示す如く、順次各ゲート
線を選択してゆく。シフトレジスタ入力には入力
トランスフアゲートトランジスタ８１を用いて、
T1〜TNに一担蓄えてからブートストラツプ容量
により、D1〜Dmに“１”を書き込む。もしこの
トランスフアゲートを用いないと、D1とT2，D2
とT3……と短絡され、ブートストラツプ容量を
ゲート線容量CGiよりずつと大きくする必要があ
り、パターンが大きくなつて、歩留りを低下させ
る。又D1〜Dmの“１”に書き込まれた後“０”
に放電するためにはトランジスタ８４にT3を接
続するのみでよいが、このシフトレジスタが低周
波で動作する場合、わずかのリークに対しても動
作不良となるので、歩留りを向上させ、動作を安
定化させるために電位固定トランジスタ８３を追
加して、クロツクの半周期毎に“０”レベルにリ
フレツシユしてやる。 FIG. 11 shows an example of a drive circuit on the gate line side used in the present invention. Shift register cell 80 is composed of four transistors 81 to 84 and one bootstrap capacitor 85. The clock isφ1 andφ2
It is 2-phase and becomes “1” by inputting the start pulse SP.
The potential is transferred in synchronization with the clock. The outputs D1 to Dm of each shift register are input to the gate lines, and as a result, each gate line is sequentially selected as shown in FIG. An input transfer gate transistor 81 is used for the shift register input,
After storing one charge in T1 to TN, "1" is written to D1 to Dm using the bootstrap capacitance. If this transfer gate is not used, D1 and T2 , D2
and T3 . Also, after being written to “1” in D1 to Dm, “0”
In order to discharge the current, it is only necessary to connect T3 to the transistor 84, but when this shift register operates at a low frequency, even a small amount of leakage causes malfunction, so it is necessary to improve the yield and improve the operation. For stabilization, a potential fixing transistor 83 is added and refreshed to the "0" level every half cycle of the clock.
第１３図は本発明によるデータ線側の駆動回路
の一例である。シフトレジスタセル８６はブート
ストラツプ容量８８と動作に必要なトランジスタ
８９，９１と後述するシフトレジスタ選択のため
のリセツトトランジスタ９０により構成され、初
段へは入力ゲート８７を介してスタートパルス
SPを印加する。又各シフトレジスタ出力S1〜Sm
はサンプルホールドトランジスタH1〜Hmに入
力され、走査信号に同期してビデオ入力V.S.（映
像信号又はデータ書き込み信号）をデータ線に寄
生する容量CD1〜CDmにサンプルホールドさせ
る。データ線側駆動回路は一走査線内で全ての処
理を行うため高速であり、リーク電流の考慮は余
りしなくてよいが、逆に高速動作を確保すること
と、高速のために増大する消費電力を押えること
を考慮する必要がある。 FIG. 13 is an example of a data line side drive circuit according to the present invention. The shift register cell 86 is composed of a bootstrap capacitor 88, transistors 89 and 91 necessary for operation, and a reset transistor 90 for shift register selection, which will be described later.A start pulse is input to the first stage via an input gate 87.
Apply SP. Also, each shift register output S1 ~ Sm
is input to the sample and hold transistors H1 to Hm, and causes the video input VS (video signal or data write signal) to be sampled and held in the capacitances CD1 to CDm parasitic to the data lines in synchronization with the scanning signal. The data line drive circuit performs all processing within one scanning line, so it is fast, and there is no need to take leakage current into account. It is necessary to consider reducing power consumption.
このシフトレジスタはｍビツト中１ビツトしか
“１”になつていないのでクロツク以外での電力
消費は少ない。又サンプル・ホールドトランジス
タH1〜Hmはかなりの高速スイツチングが要求
されるが、そのゲート入力にはブートストラツプ
動作により、第１４図に示す如くクロツク信号の
２倍近い振幅で印加されるので、非常に高速でス
イツチングできるという利点がある。 In this shift register, only 1 bit out of m bits is set to "1", so power consumption other than the clock is small. In addition, the sample-and-hold transistors H1 to Hm require very high-speed switching, but the gate inputs are applied with an amplitude nearly twice that of the clock signal due to bootstrap operation, as shown in Figure 14. It has the advantage of being able to switch at high speed.
第１５図はこれらを実際にアクテイブ・マトリ
ツク基板に配置した場合を示している。データ側
シフトレジスタ９０，９１と及び最終段の帰還信
号を形成するダミーセル９４，９５とサンプルホ
ールド用トランジスタH1〜Hmがあり上下対照
に配列される。又ゲート側シフトレジスタ９２，
９３とダミー９６，９７は左右対照に配列され
る。本来周辺回路は両側対照でなく、片方のみで
よいが、歩留を考慮してシフトレジスタ列を複数
用意する。当然４列でも、８列でもよいが、ここ
では２列の例を示す。 FIG. 15 shows the case where these are actually arranged on an active matrix board. There are data-side shift registers 90, 91, dummy cells 94, 95 for forming a final stage feedback signal, and sample-and-hold transistorsH1 to Hm, which are arranged vertically symmetrically. Also, the gate side shift register 92,
93 and the dummies 96 and 97 are arranged symmetrically. Originally, the peripheral circuits should not be symmetrical on both sides, but only on one side, but in consideration of yield, multiple shift register arrays are prepared. Of course, it may be 4 columns or 8 columns, but an example of 2 columns is shown here.
第１５図に示した駆動回路を本発明の如くシリ
コン薄膜を用いたトランジスタで形成することに
より次の利点がある。まず特にデータ線側はクロ
ツク周波数が数ＭHzと高いのでシフトレジスタの
内部消費電力よりクロツクラインの寄生容量で消
費する分が大きい。特にバルクシリコンではクロ
ツクラインの配線容量と、基板との接合容量が
100PF以上もありクロツクのスピードを低下さ
せ、10ｍＡ以上の電力消費となる。ところが本発
明の如く絶縁性基板上ではこの寄生容量が数PF
であり、消費電力を極端に低減化できると共に、
スピードも向上する。次にバルクシリコンでは例
えば第１１図のトランジスタ８２のソース電位が
上がるとバツクゲート効果によりシキイ値が上昇
してしまう。この結果必要な信号電圧を得るため
にはトランジスタ８２のゲートT1の電圧を高く
する必要があり、結局クロツクの信号レベルを大
きくするか、ブートストラツプ容量８５の面積を
かなり大きくする。ところが、本発明の構造では
トランジスタのサブストレートがフローテイング
となり、従つてバツクゲート効果はなく従つて、
クロツク振幅は小さくてよいので消費電力が下が
り又ブートストラツプ容量は小さくてよく、小面
積で実現できる。本発明の周辺駆動回路における
ブートストラツプ容量は電荷保持用コンデンサと
異なり、基本的にはトランジスタを形成するゲー
トとチヤネル間の絶縁膜を用いる。これはブート
ストラツプ容量は上電極であるゲート電圧により
電極間容量が可変である必要があり、そのため容
量の下電極は低濃度、又はノンドーブのシリコン
膜とする。 Forming the drive circuit shown in FIG. 15 with a transistor using a silicon thin film as in the present invention has the following advantages. First, especially on the data line side, since the clock frequency is as high as several MHz, the power consumed by the parasitic capacitance of the clock line is greater than the internal power consumption of the shift register. In particular, in bulk silicon, the wiring capacitance of the clock line and the junction capacitance with the substrate are
It has over 100PF, which slows down the clock and consumes over 10mA of power. However, on an insulating substrate as in the present invention, this parasitic capacitance is several PF.
In addition to dramatically reducing power consumption,
It also improves speed. Next, in bulk silicon, for example, when the source potential of transistor 82 in FIG. 11 increases, the threshold value increases due to the backgate effect. As a result, in order to obtain the necessary signal voltage, it is necessary to increase the voltage at the gateT1 of transistor 82, which ultimately increases the clock signal level or considerably increases the area of bootstrap capacitor 85. However, in the structure of the present invention, the substrate of the transistor is floating, and therefore there is no back gate effect.
Since the clock amplitude may be small, power consumption is reduced, and the bootstrap capacitance may be small, so it can be realized in a small area. The bootstrap capacitor in the peripheral drive circuit of the present invention is different from a charge holding capacitor and basically uses an insulating film between the gate and channel forming a transistor. This is because the inter-electrode capacitance of the bootstrap capacitor needs to be variable depending on the gate voltage of the upper electrode, so the lower electrode of the capacitor is made of a low concentration or non-doped silicon film.
このように絶縁性基板上にシリコン薄膜を用い
てアクテイブマトリツクスのセル部と、周辺駆動
部を同時に形成すると結線が楽になり、全体のコ
ストが下げられる。又周辺駆動回路は第１１図、
１３図の如く非反転型のレイシヨレスーシフトレ
ジスタで構成したことと、寄生容量がずつと低く
なることと等考慮すると、全体の消費電力の低減
化が可能であり、同時に歩留り向上、コストの低
減化が実現できる。 In this way, when the active matrix cell section and the peripheral drive section are formed simultaneously on an insulating substrate using a silicon thin film, wiring becomes easier and the overall cost is reduced. The peripheral drive circuit is shown in Figure 11.
As shown in Figure 13, considering the fact that it is configured with a non-inverting ratio-less shift register and that the parasitic capacitance gradually decreases, it is possible to reduce the overall power consumption, and at the same time improve yield and reduce costs. reduction can be achieved.
本発明は以上述べた如く基板上にシリコントラ
ンジスタとシリコンコンデンサを有するアクテイ
ブマトリツクスを提供するものであり、従来に比
し次の利点がある。 As described above, the present invention provides an active matrix having silicon transistors and silicon capacitors on a substrate, and has the following advantages over the prior art.
製造プロセスが簡単で、従来のバルクシリコン
タイプでは６回のフオトエツチング工程を必要と
したが、本発明の方式では３回又は４回でよく、
工程コストが安いと共に、バルクシリコンの如く
にＰ−Ｎ接合断面積が非常に少なく従つて接合リ
ークがわずかであり歩留の向上が望める。 The manufacturing process is simple, and while the conventional bulk silicon type required six photoetching steps, the method of the present invention only requires three or four photoetching steps.
Not only is the process cost low, but the cross-sectional area of the P-N junction is very small like bulk silicon, so there is little junction leakage, and an improvement in yield can be expected.
又、上方からの入射した光は90％以上通過し、
又シリコン薄膜中のキヤリアの拡散長も短かいの
で、光電流は殆んど発生せず、光に対するリーク
値は１万ルツクスの下でも10PA以下となり、光
の入射による表示像の消滅は防ぐことができた。 In addition, more than 90% of the light incident from above passes through,
Furthermore, since the carrier diffusion length in the silicon thin film is short, almost no photocurrent is generated, and the leakage value for light is less than 10 PA even under 10,000 lux, preventing the display image from disappearing due to the incidence of light. was completed.
更に透明基板に透明液晶駆動を用いると、最も
コントラストの高いFEタイプの液晶を用いるこ
とができ、画面の明るさも向上し、表示品質を飛
躍的に改善できる。 Furthermore, by using a transparent liquid crystal drive on a transparent substrate, it is possible to use an FE type liquid crystal with the highest contrast, improving screen brightness and dramatically improving display quality.
同時に基板にガラスやそれに準ずる材料を用い
るとパネルの組立が容易となり従来のバルクシリ
コンタイプに対し、組立て歩留りが向上し、又工
程が簡単になる。 At the same time, using glass or a similar material for the substrate makes it easier to assemble the panel, which improves the assembly yield and simplifies the process compared to the conventional bulk silicon type.
そして、アクテイブマトリツクスの周辺駆動回
路を塔載した場合は大幅な消費電力の低減化を可
能とする。 When an active matrix peripheral drive circuit is mounted, it is possible to significantly reduce power consumption.
上述の如く本発明は、石英又はガラスから成る
一対の基板内に液晶が封入され、該基板上には第
１シリコン薄膜層、該第１シリコン薄膜層上に形
成された第１絶縁膜、該第１絶縁膜上に形成され
た第２シリコン薄膜層を有し、該第１シリコン薄
膜をゲート、該第１絶縁膜をゲート絶縁膜、該第
２シリコン薄膜をソース・ドレイン及びチヤンネ
ル領域としてなる薄膜トランジスタが形成されて
なるようにしたから石英又はガラス基板等の簡易
な基板上に容易に薄膜トランジスタが形成でき、
最もコントラストの高いFEタイプの液晶を用い
た表示装置を提供することができる。 As described above, the present invention includes a liquid crystal sealed in a pair of substrates made of quartz or glass, a first silicon thin film layer on the substrates, a first insulating film formed on the first silicon thin film layer, and a first insulating film formed on the first silicon thin film layer. It has a second silicon thin film layer formed on a first insulating film, the first silicon thin film serves as a gate, the first insulating film serves as a gate insulating film, and the second silicon thin film serves as a source/drain and channel region. Since thin film transistors are formed, thin film transistors can be easily formed on simple substrates such as quartz or glass substrates.
A display device using an FE type liquid crystal with the highest contrast can be provided.
上述の如く本発明は、一対のガラス又は石英基
板内に液晶が封入され、該基板の一方の基板上に
複数の画素電極、及び該画素電極に接続されてな
る薄膜トランジスタが形成されてなる液晶表示装
置において、該基板上には該薄膜トランジスタの
ゲート電極と同一の材料で形成されてなる第一電
極、該薄膜トランジスタのゲート絶縁膜と同一の
誘電体材料でかつ同一の膜厚で形成されてなる絶
縁薄膜、該薄膜トランジスタのチヤンネル領域と
同一のシリコン薄膜で形成されてなる第二電極が
形成され、該第一電極と該第二電極との間に該絶
縁薄膜がサンドイツチ状に挟持されて容量成分が
形成されてなるようにしたから、薄膜トランジス
タと同一のプロセスで容量成分が形成することが
でき、かつゲート絶縁膜と同一で均質かつ極めて
薄い絶縁膜で容量の誘電体成分を形成できるので
高容量で安定した容量を実現できる。さらにこの
ような絶縁膜は良質な膜であるので欠陥の発生が
少なく電荷のリークも少い為確実にデータ信号を
保持できる効果を有する。 As described above, the present invention provides a liquid crystal display in which a liquid crystal is sealed in a pair of glass or quartz substrates, a plurality of pixel electrodes are formed on one of the substrates, and a thin film transistor connected to the pixel electrodes is formed. In the device, on the substrate there is a first electrode formed of the same material as the gate electrode of the thin film transistor, and an insulator formed of the same dielectric material and the same thickness as the gate insulating film of the thin film transistor. A second electrode is formed of the same silicon thin film as the thin film and the channel region of the thin film transistor, and the insulating thin film is sandwiched between the first electrode and the second electrode in a sandwich-like manner so that the capacitive component is This allows the capacitance component to be formed in the same process as a thin film transistor, and the dielectric component of the capacitance can be formed using the same homogeneous and extremely thin insulating film as the gate insulating film, resulting in high capacitance. Achieves stable capacity. Furthermore, since such an insulating film is a high-quality film, there are fewer defects and less charge leakage, so that it has the effect of reliably retaining data signals.
第１図は従来のアクテイブマトリツクスに用い
たセルの回路図で第２図はバルクシリコンを用い
たセルの平面図、第３図は本発明のセル図で、第
４図Ａ，Ｂはその実現例の平面図と断面図で、第
５図ａ，ｂ，ｃはその製造プロセスである。第６
図、第７図はシリコン薄膜の特性を示す。第８図
Ａ，Ｂ、第９図は本発明の他の実施例、第１０図
は、本発明のアクテイブマトリツクスパネルに組
立てた際の断面図。第１１図、第１３図、第１５
図は本発明に用いる周辺駆動回路の１例で、第１
２図、第１４図はその動作波形である。 １１……コンデンサ３のポリシリコンの上部電
極、１０……ポリシリコンゲート、７，８，９…
…コンタクトホール、１３……Alによる駆動電
極、３０，４０，５１，５３，７２，７３……１
層目のシリコン薄膜、２６，４５，５０，７５…
…２層目のシリコン薄膜、３０，４４，５４，７
８……チヤネル、３３，５７，７０……基板、６
２，６３……偏光板、６４……反射板、６５，６
６……透明基板、６９……ネサ膜、６７……ポリ
シリコン駆動電極、６８……液晶体、７６，７７
……Al、３６，４１，５５，７４……ゲート絶
縁膜、３７，４６……容量用絶縁膜、２５，３１
……透明低抵抗体、８５，８８……ブートストラ
ツプ容量、８９……アクテイブマトリツク、９
０，９１，９２，９３……シフトレジスタ。 Fig. 1 is a circuit diagram of a cell used in a conventional active matrix, Fig. 2 is a plan view of a cell using bulk silicon, Fig. 3 is a cell diagram of the present invention, and Figs. 4A and B are the same. FIGS. 5A, 5B, and 5C are a plan view and a cross-sectional view of an example of implementation, and show the manufacturing process thereof. 6th
FIG. 7 shows the characteristics of a silicon thin film. 8A, B and 9 are other embodiments of the present invention, and FIG. 10 is a sectional view of the active matrix panel assembled into the present invention. Figure 11, Figure 13, Figure 15
The figure shows an example of a peripheral drive circuit used in the present invention.
2 and 14 show the operating waveforms. 11... Polysilicon upper electrode of capacitor 3, 10... Polysilicon gate, 7, 8, 9...
...Contact hole, 13...Drive electrode made of Al, 30, 40, 51, 53, 72, 73...1
Layer silicon thin film, 26, 45, 50, 75...
...Second layer silicon thin film, 30, 44, 54, 7
8... Channel, 33, 57, 70... Board, 6
2,63...Polarizing plate, 64...Reflecting plate, 65,6
6... Transparent substrate, 69... Nesa film, 67... Polysilicon drive electrode, 68... Liquid crystal, 76, 77
...Al, 36,41,55,74...Gate insulating film, 37,46...Capacitor insulating film, 25,31
...Transparent low resistance element, 85, 88...Bootstrap capacitance, 89...Active matrix, 9
0, 91, 92, 93...shift register.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56018228AJPS57132191A (en) | 1981-02-10 | 1981-02-10 | Active matrix substrate |
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