JPH01302850A - Manufacture of semiconductor integrated circuit for easy testing - Google Patents

Abstract

PURPOSE:To prevent a useless allocation area from being increased when a hierarchic layout is designed by applying a scan design method by a method wherein a circuit division and allocation proceeding is first executed without being conscious of the order of a connection of a scan path and then the connection of the scan path is changed or decided according to its result. CONSTITUTION:A circuit division and allocation proceeding P3 used to divide a semiconductor integrated circuit into two or more blocks 12 and allocate them is executed by applying a scan design method for easy testing; an arrangement and wiring proceeding P4 among the individual blocks 12 is executed; after that, a wiring proceeding P5 among the individual blocks 12 is executed hierarchically. In such a case, for said division and allocation proceeding P3, a circuit division P31 and an allocation P32 are executed irrespective of the order of a connection of scan paths 15; then, a change or a decision P33 of the connection of the scan paths 15 is executed according to its result. For example, a route to connect the scan paths 15 is searched by using one each of an input terminal and an output terminal of the individual blocks 12 so that it passes through the individual blocks one by one.

Description

Translated fromJapanese

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、テスト容易化半導体集積回路の製造方法に係
り、特にテスト容易化のためのスキャンデザイン法を適
用した際のスキャンバスのレイアウト法に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Field of Application) The present invention relates to a method for manufacturing a testable semiconductor integrated circuit, and in particular to a method for manufacturing a testable semiconductor integrated circuit, and in particular, a method for manufacturing a testable semiconductor integrated circuit. Concerning the scan canvas layout method.

（従来の技術）大規模化した半導体論理集積回路の設計法として１回路
を複数個のブロックに分割し、各ブロック内の配置配線
処理を行った後、各ブロック間の配線処理を行う階層的
レイアウト設計法が知られている。一方、大規模化した
半導体集積回路のテスト容易化技術として、内部に含ま
れる全てのフリップフロップ等の記憶素子の状態を外部
から直接に観測するためのスキャン回路を付加し１部分
的な組合わせ回路のテストが容易に行なえるようにする
スキャンデザイン法が知られている。代表的には、内部
の全てのフリップフロップ等を直列接続してシフトレジ
スタを構成するＬＳＳＤがよく知られている。(Prior art) As a design method for large-scale semiconductor logic integrated circuits, one circuit is divided into multiple blocks, and after performing placement and wiring processing within each block, wiring processing between each block is performed. Layout design methods are known. On the other hand, as a technology to facilitate testing of large-scale semiconductor integrated circuits, a scan circuit is added to directly observe the states of all internal storage elements such as flip-flops from the outside. A scan design method is known that facilitates circuit testing. Typically, an LSSD is well known in which all internal flip-flops are connected in series to form a shift register.

しかし１階層的レイアウト設計にスキャンデザイン法を
適用する際、従来は回路を各ブロックに分割して割り付
ける回路分割処理においてスキャンハスに対する特別な
配慮がなされていないため。However, when applying the scan design method to a one-layer layout design, special consideration has not been given to the scan hash in the circuit division process in which the circuit is divided and allocated to each block.

レイアウト面積に大きい影響を与えることがあった。This may have a large impact on the layout area.

第６図は、ｔＳ２数のフリップフロップＦ１゜Ｆ２．・
・・、Ｆｉｌを含む回路を、スキャンパスを考慮するこ
となく分割処理して複数のブロック２（２，，２２，・
・・、２６）に分割してチップ１上に割り付け、その後
ブロック間配線処理を行った時のスキャンパス３の様子
を示している。スキャンパス接続はテストデータとの関
係で例えば、第７図に示すように２人カバッファ４から
フリップフロップＦ、−’Ｆ２−・・・→Ｆｉｌを通っ
て出カバソファ５につながりシフトレジスタを構成する
ように予め定められているが、このスキャンパス接続を
配慮せずにブロック分割処理を行ってその後。FIG. 6 shows tS2 number of flip-flops F1°F2.・
..., divides the circuit including Fil into multiple blocks 2 (2,,22,...) without considering the scan path.
. . , 26) and allocated on the chip 1, and then the inter-block wiring processing is performed. In relation to the test data, the scan path connection is, for example, as shown in FIG. 7, from the two-person buffer 4 through the flip-flops F, -'F2-...→Fil, to the output buffer sofa 5 to form a shift register. However, after performing block division processing without considering this scan path connection.

スキャンパス接続を含むブロック間配線処理を行うと、
第６図に示したようにスキャンパス３は各ブロック２間
を複数回行交うことになる。これは。When performing inter-block wiring processing including scan path connections,
As shown in FIG. 6, the scan path 3 passes between each block 2 multiple times. this is.

図から明らかにようにスキャンバス３がチップ上の配線
領域を必要量トに消費する結果となる。特にこの回路分
割処理をコンピュータにより自動的に行う場合、このよ
うな影響を回避することは困難であった。As is clear from the figure, the scan canvas 3 consumes the required amount of wiring area on the chip. Particularly when this circuit division processing is automatically performed by a computer, it is difficult to avoid such an influence.

この様な聞届を解決するため、第７図に示すＴ、め定め
たスキャンパスを優先的に考慮した分割処理を行うと、
各フリップフロップのブロックへの割り付けを半ば強制
的に行うことが必要になる。In order to solve this problem, we perform a division process that prioritizes the scan path T shown in Figure 7.
It becomes necessary to semi-forcibly allocate each flip-flop to a block.

これは逆に１分割処理の自由度を大きく妨げる結果とな
る。第８図は、その様子を示す。第８図では、ブロック
２′が第６図のスキャンバスを考慮して分割処理されて
いるため、各ブロック２′間のスキャンバス３の接続は
理想的になっている。On the contrary, this results in a large restriction on the degree of freedom in the one-division process. FIG. 8 shows this situation. In FIG. 8, since the blocks 2' are divided in consideration of the scan canvas of FIG. 6, the connections of the scan canvases 3 between the blocks 2' are ideal.

反面、ブロック分割に無理があるために、スキャンパス
以外の一般の信号配線７がブロック２′間を曳雑に行交
う結果となっている。結局この場合も、チップの配線領
域を無駄に消費することになる・（発明が解決しようとする課題）以上のように従来のスキャンデザイン法を適用した階層
的レイアウト法では、配線領域を異常に消費する結果、
集積回路のレイアウト面積が増大するという問題があっ
た。On the other hand, since the block division is unreasonable, the general signal wiring 7 other than the scan path ends up being routed between the blocks 2' in a messy manner. In the end, the wiring area of the chip is wasted in this case as well. As a result of consuming
There is a problem in that the layout area of the integrated circuit increases.

本発明はこの様な問題を解決した。テスト容易化半導体
集積回路の階層的レイアウト方法を提供することを目的
とする。The present invention has solved these problems. An object of the present invention is to provide a method for hierarchical layout of semiconductor integrated circuits for testability.

［発明の構成］（課題を解決するための手段）本発明は、スキャンデザイン法を適用して集積回路を複
数個のブロックに分割して割り付ける処理を行い、各ブ
ロック内の配置配線処理を行った後、各ブロック間の配
線処理を行う方法において１回路分割割り付け処理を、
先ずスキャンパス接続順序を意識することなく行い９次
いでその結果に従ってスキャンパス接続の変更ないし決
定を行うようにしたことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention divides and allocates an integrated circuit into a plurality of blocks by applying a scan design method, and performs placement and wiring processing within each block. After that, one circuit division allocation process is performed in the method of wiring between each block.
The present invention is characterized in that it is first performed without being aware of the scan path connection order, and then the scan path connections are changed or determined in accordance with the results.

（作用）本発明によれば、第１ステツプではスキャンバスを意識
せずに回路分割および割り付けを行うから２分割処理の
自由度が高く、一般信号線のブロック間配線が複雑にな
るのを防止することができる。そして第２ステツプで１
例えば各ブロックの入力端子と出力端子をそれぞれ一個
ずつのみ用いてスキャンパス接続を行うようにスキャン
パスのつなぎ替えを行うことにより、スキャンパスのブ
ロック間配線を必要最小限に抑えることができる。以上
により、スキャンデザイン法を適用した階層的レイアウ
ト設計での、無用なレイアウト面積増大を防ぐことがで
きる。(Function) According to the present invention, in the first step, the circuit is divided and allocated without being aware of the scan canvas, so the degree of freedom in the two-part division process is high, and the wiring between blocks of general signal lines is prevented from becoming complicated. can do. And in the second step 1
For example, by reconnecting scan paths so that scan path connections are made using only one input terminal and one output terminal of each block, it is possible to minimize the wiring between scan path blocks. As described above, it is possible to prevent an unnecessary increase in layout area in hierarchical layout design using the scan design method.

（実施例）以下１本発明の詳細な説明する。(Example)Hereinafter, one aspect of the present invention will be explained in detail.

第１図は１本発明の一実施例のレイアウト設計処理フロ
ーであり、第２図〜第４図は各処理ステップでの処理内
容を概念的に示したものである。FIG. 1 is a layout design processing flow according to an embodiment of the present invention, and FIGS. 2 to 4 conceptually show the processing contents at each processing step.

必要な論理回路や配線のデータをコンピュータに入力し
くｐｌ　）　、階層ブロックの定義を与え（ｐ２　）　
、論理回路の分割および割り付け処理を行い（ｐ３　）
　、次に各ブロック内の配置配線処理を行い（ｐ４　）
　、ブロック間の配線処理を行って（ｐ５　）、出力処
理をする（ｐｉｆ　）　、　という基本的な流れは従来
と変わらない。従来と異なるのは。Input the necessary logic circuit and wiring data into the computer (pl) and give the definition of the hierarchical block (p2)
, performs logic circuit division and allocation processing (p3)
, then perform placement and routing processing within each block (p4)
, perform wiring processing between blocks (p5), and perform output processing (pif), the basic flow remains the same as before. What is different from the conventional one?

論理分割１割り付け処理ステップｐ３の内容である。This is the content of logical division 1 allocation processing step p3.

分割処理前は、スキャンパス接続は先に第７図で説明し
たように、入力バッファから順次フリップフロップＦ　
ｌ　＋　　Ｆ２　＋　・・・、Ｆ、１を通過して出力バ
ッファにつながるように定められている。この実施例で
は、このスキャンバス接続を意識することなく、他の一
般的信号線接続だけを指標として分割処理を行い（ｐ３
１）、階層ブロックへの論理割り付けを行う（ｐ　３２
）。この結果を概念的に示したのが、第２図である。チ
ップ１１上に。Before the division process, the scan path connection is sequentially connected to the flip-flops F from the input buffer as explained in FIG.
l + F2 + . . ., it is determined to pass through F, 1 and connect to the output buffer. In this embodiment, division processing is performed using only other general signal line connections as indicators, without being aware of this scan canvas connection (p.
1) Perform logical allocation to hierarchical blocks (p. 32
). FIG. 2 conceptually shows this result. On chip 11.

複数のランダム論理ブロック１２（１２，。A plurality of random logical blocks 12 (12, .

１２２、・・・、１２６）がスキャンパスを除いて最適
状態で分割配置される。テスト用のシフトレジスタを構
成するための各論理ブロック１２内のフリップフロップ
Ｆ　１　＊　　Ｆ　２１　・・・＋　　Ｆ　１１は、ス
キャンパス接続関係を意識せず分割処理されるため。122, . . . , 126) are divided and arranged in an optimal state except for the scan path. This is because the flip-flops F 1 * F 21 . . . + F 11 in each logic block 12 for configuring a test shift register are divided and processed without being aware of the scan path connection relationship.

第７図に示した予め決められたスキャンバス接続のため
の最適配置からは遠い状態で、各論理ブロック１２に分
散される。It is distributed to each logical block 12 in a state far from the optimal arrangement for the predetermined scan canvas connections shown in FIG.

次にこうして分割および割り付け処理が行われた論理ブ
ロック１２間のスキャンパス経路を決定する。このスキ
ャンパス決定には、入力バッファから開始して各ランダ
ム論理ブロック１２をそれぞれ一回ずつ通過しく即ち、
各論理ブロック１２で入力端子および出力端子を一個ず
つ使用して）。Next, a scan path path between the logical blocks 12 that have been divided and allocated in this manner is determined. This scan path determination involves passing through each random logic block 12 once starting from the input buffer, i.e.,
(using one input terminal and one output terminal in each logic block 12).

目的地である出力バッファへ到達する最も効率的な経路
を探索する。この様な探索は、公知のアルゴリズムによ
り、或いはマニュアルで行うことができる。第３図は、
この探索結果の例を概念的に示している。論理ブロック
１２の配置から明らかなように、入力バッファ１３から
、論理ブロック１２２→１２１→１２３−１２４→１２
５−１２５→１２６を経て出力バッファ１４へ、という
経路が選ばれる。そして以上の結果に応じて次に、各ブ
ロック内のスキャンパスのつなぎ直しを行う（ｐ　３３
）。具体的には、“探索結果の論理ブロック１２の接続
順序”を第１キーに、“分割処理前の予め決められてい
たスキャンパス接続順序“を第２キーに分類することに
より、スキャンデザイン用フリップフロップの並び順序
を決定し、その結果に応じてスキャンパスのつなぎ替え
を行う。Find the most efficient route to the destination, the output buffer. Such a search can be performed using a known algorithm or manually. Figure 3 shows
An example of this search result is conceptually shown. As is clear from the arrangement of the logic blocks 12, from the input buffer 13, the logic blocks 122→121→123-124→12
A route from 5-125 to 126 to the output buffer 14 is selected. Then, according to the above results, the scan paths within each block are reconnected (p. 33).
). Specifically, by classifying the "connection order of logical blocks 12 in the search results" as the first key and the "predetermined scan path connection order before splitting processing" as the second key, the scan design The arrangement order of flip-flops is determined, and the scan paths are reconnected according to the result.

この結果を概念的に示したのが、第４図である。FIG. 4 conceptually shows this result.

ブロック１２間のスキャンパス１５は既に経路探索によ
り決定されているから、各ブロック１２内でフリップフ
ロップの接続順序を決定して２図のような最終的スキャ
ンパス接続状態が得られる。Since the scan paths 15 between the blocks 12 have already been determined by route searching, the connection order of the flip-flops within each block 12 is determined to obtain the final scan path connection state as shown in FIG. 2.

第５図は、そのつなぎ替えたスキャンパス接続状態を２
元の第７図に対応させて示したものである。Figure 5 shows the reconnected scan path connection status.
This is shown in correspondence with the original FIG. 7.

こうしてこの実施例によれば、最適な回路分割状態と最
短のスキャンパス経路を持ち、レイアウト面積の無用な
増大を防止したテスト容易化集積回路を得ることができ
る。Thus, according to this embodiment, it is possible to obtain a test-facilitated integrated circuit that has an optimal circuit division state and the shortest scan path, and prevents an unnecessary increase in layout area.

なお２本発明によるスキャンバス接続のつなぎ替えによ
り、実際のテストに当たってはテストデータ・パターン
の変更を必要とするが、これは簡単なことである。実施
例ではチップ内に一つのスキャンパスがある場合を説明
したが１本発明は複数のスキャンパスを一つのチップ内
に設ける場合にも有効である。この場合も実施例と同様
の処理手順に従って各々のスキャンパスのレイアウトを
行えばよい。また実施例では、シフトレジスタを構成す
る素子としてフリップフロップを例に挙げたが、スキャ
ンデザイン用素子としてラッチ回路やその他の記憶素子
を用いた場合にも本発明は有効である。Note that by changing the scan canvas connections according to the present invention, it is necessary to change the test data pattern during actual testing, but this is a simple matter. In the embodiment, a case where one scan path is provided in a chip has been described, but the present invention is also effective when a plurality of scan paths are provided in one chip. In this case as well, each scan path may be laid out according to the same processing procedure as in the embodiment. Further, in the embodiment, a flip-flop is used as an example of an element constituting a shift register, but the present invention is also effective when a latch circuit or other memory element is used as an element for scan design.

［発明の効果］以上述べたように本発明によれば、スキャンデザイン法
を適用した階層的レイアウト法において１回路分割割り
付け処理を２段階に分け、先ずスキャンパスを意識せず
に分割処理を行い、その後スキャンパスの接続変更を行
うことによって。[Effects of the Invention] As described above, according to the present invention, one circuit division and allocation process is divided into two stages in the hierarchical layout method applying the scan design method, and first, the division process is performed without being aware of the scan path. , then by making a connection change in the scan path.

テスト容易化半導体集積回路のレイアウトの最適化を図
ることができる。The layout of the test-facilitated semiconductor integrated circuit can be optimized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は２本発明の一実施例のレイアウト設計の処理フ
ローを示す図、第２図〜第４図はその主要ステップでの
レイアウト結果を概念的に示す図、第５図は、スキャン
バス接続変更の様子を示す図、第６図は、従来法による
階層的レイアウトの結果を概念的に示す図、第７図は、
そのスキャンバス接続状態を示す図、第８図は、スキャ
ンバス接続を考慮した従来法による階層的レイアウトの
結果を概念的に示す図である。１１・・・チップ、１２・・・ランダム論理ブロック。１３・・・入力バッファ、１４・・・出力バッファ、１
５・・・スキャンバス。出願人代理人　弁理士　鈴江武彦第２　図FIG. 1 is a diagram showing the processing flow of layout design according to an embodiment of the present invention, FIGS. 2 to 4 are diagrams conceptually showing the layout results in the main steps, and FIG. 6 is a diagram conceptually showing the result of hierarchical layout according to the conventional method, and FIG. 7 is a diagram showing how connections are changed.
FIG. 8, which is a diagram showing the scan canvas connection state, is a diagram conceptually showing the result of a hierarchical layout according to the conventional method that takes scan canvas connections into consideration. 11...chip, 12...random logic block. 13...Input buffer, 14...Output buffer, 1
5...Scanvas. Applicant's agent Patent attorney Takehiko Suzue Figure 2

Claims (2)

Translated fromJapanese

【特許請求の範囲】[Claims]（１）テスト容易化のためのスキャンデザイン法を適用
して、半導体集積回路を複数個のブロックに分割して割
り付ける回路分割割り付け処理を行い、各ブロック内の
配置配線処理を行った後、各ブロック間の配線処理を階
層的に行う際に、前記回路分割割り付け処理は、スキャ
ンパス接続順序に関係なく回路分割と割り付けを行い、
次いでその結果に従ってスキャンパス接続の変更ないし
決定を行うようにしたことを特徴とするテスト容易化半
導体集積回路の製造方法。(1) Applying the scan design method for testability, perform circuit division and allocation processing in which the semiconductor integrated circuit is divided into multiple blocks and allocated, and after performing placement and routing processing within each block, When performing wiring processing between blocks hierarchically, the circuit division and allocation processing performs circuit division and allocation regardless of the scan path connection order,
A method for manufacturing a semiconductor integrated circuit for testability, characterized in that scan path connections are then changed or determined in accordance with the results.（２）スキャンパス接続のための経路探索は、各ブロッ
クの入力端子、出力端子をそれぞれ一個ずつ用い、各ブ
ロックを一回ずつ通過するように行われる請求項１記載
のテスト容易化半導体集積回路の製造方法。(2) The test-facilitated semiconductor integrated circuit according to claim 1, wherein the route search for the scan path connection is performed by using one input terminal and one output terminal of each block, and passing through each block once. manufacturing method.