【発明の詳細な説明】［産業上の利用分野］この発明は、内容番地付け記憶装置に関し、特に、より
正確に検索動作を行なうことが可能な内容番地付け記憶
装置に関する。
［従来の技術および発明が解決しようとする課題］一般
に知られているように、内容番地付け記憶装置（Ｃｏｎ
ｔｅｎｔ ＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ
Ｄｅｖｉｃｅ：以下、単にＣＡＭと略称する）は、記憶
内容を指定してその記憶内容が格納されている位置を求
めたり、記憶内容の一部を指定して残りの記憶内容を取
出すことができる記憶装置であって、連想記憶装置とも
呼ばれる。
すなわち、ＣＡＭは、ＣＡＭの各メモリセルに記憶され
たデータと、検索に用いられる検索データとを比較し、
それらが一致したときに一致が得られたアドレスから必
要な情報を出力する。
通常、ＣＡＭのメモリセルアレイは、外部からの正常な
書込動作によってデータが書込まれる。
しかし、ＣＡＭのメモリセルアレイのうち記憶されてい
るデータが外部からは不明であることがある。そして、
不明なデータが存在することが好ましくない場合がある
。すなわち、検索データがメモリセルアレイに与えられ
たとき、その検索データと記憶されているデータとが偶
然一致する。したがって、このような場合正確な検索情
報が得られない。
この問題を防ぐため、ＣＡＭのメモリセルアレイを、た
とえば、すべて信号“０°によりリセットした場合、す
べての信号が“０°を有する検索データがメモリセルア
レイに与えられたとき、これらのデータが一致してしま
い、誤った検索結果が得られる。
したがって、従来のＣＡＭでは誤った検索結果を得るこ
とがあるという課題があった。また、この課題を避ける
ためには、ＣＡＭを複雑に制御することが必要であると
いう課題もあった。
次に、これらの課題を解決するのに特に興味のある先行
技術について以下に簡単に説明する。
第７図は、小倉武他により１９８３年１２月１日付電子
通信学会技術研究報告（半導体トランジスタ）において
紹介された、連想メモリＬＳＩを示すブロック図である
。
第７図を参照して、この連想メモリは、セルアレイ９０
と、セルアレイ９０に接続されたビット処理系９１と、
セルアレイ９０に接続されたワード処理系９２とを含む
。ワード処理系９２は、セルアレイ９０の各ワードにつ
いて、そのワードのデータが必要なものであるか否かを
示すための書込イネーブルタグ９３を含む。この書込イ
ネーブルタグ９３を検索することによって、セルアレイ
９０のうち書込むことのできる（保持する必要のない）
ワードを捜し出すことができる。これによって、ＣＰＵ
によってセルアレイ９０のアドレス指定および管理を必
要とせずに、新たなデータを書込む際に書込むべきワー
ドを容易に見つけ出すことができる。すなわち、この動
作において、この連想メモリの外部からアドレスを制御
する必要がない。
ここで紹介された、連想メモリは、その書込み動作にお
いてその制御を簡単化するためのものである。したがっ
て、前述したような検索動作についての課題を解決する
ためのものでない。また、この書込イネーブルタグ９３
については、詳しく触れられていないが、おそらくこれ
はセルアレイ９０とは別に離れて設けられたレジスタの
集まりのようなものであって、これを制御するための制
御回路が別に必要なものと考えられる。
また、第７図の先行技術と内容的にほぼ同様なものが、
特開昭５７−７４８８９に見られる。
さらに、特に興味のある先行技術の例は、１９８７年９
月ｉ：ｃ、Ｖ、ＲＡＭＡＭＯＯＲＴＨＹ他によって発表
された、ｒＤｉｓｉｇｎ ｏｆ ａＦａｓｔ Ｃ
ｅ１ｌｕｌａｒ Ａｓ５ｏｃｉａｔｉｖｅ Ｍｅ
ｍｏｒｙ ｆｏｒ ０ｒｄｅｒｅｄ Ｒｅｔ
ｒｉｅｖａｌＪと題された論文（ＩＥＥＥ ＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＵＴＥＲＳ、
ＶＯＬ、Ｃ−２７，Ｎｏ、９）に見られる。この論
文もまた、メモリセルアレイとは別に設けられた各ワー
ドについてのフラグレジスタが示されている。前述のよ
うに、フラグを構成する素子としてレジスタが適用され
た場合、これを制御するのに別に制御回路を設ける必要
がある。
さらにまた、特に興味のある先行技術の例は、１９８５
年１０月にＨＩＲＯ８ＢＩ ＫＡＤＯＴＡ他によって
発表された、ｒＡｎ８−ＫｂｉｔＣｏｎｔｅｎｔ−Ａｄ
ｄｒｅｓｓａｂｌｅ ａｎｄ Ｒｅｅｎｔｒａｎｔ
ＭｅｍｏｒｙＪと題された論文（ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ０ＦＳＯＬＩＤ−３ＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ。
ＶＯＬ、５Ｃ−２０，Ｎｏ、５）に見られる。この論文
では、メモリセルアレイのメモリ領域が、データが書込
まれた占有領域とデータが書込まれていない非占有領域
とに分けられる。これら占有領域および非占有領域への
書込動作を制御することにより、有効にＣＡＭの記憶領
域を管理する方法が示されている。
この発明は、上記のような課題を解決するためになされ
たもので、特に制御手段を追加することを必要としない
で、正確な検索結果を得ることができる内容番地付は記
憶装置を得ることを目的とする。
［課題を解決するための手段］この発明に係る内容番地付は記憶装置は、データ保持用
のメモリセルアレイと、メモリセルアレイに隣り合って
結合された、各ワードの書込状態を示すフラグ信号を保
持するためのフラグ保持手段と、データおよび検索デー
タならびにフラグ信号をメモリセルアレイおよびフラグ
保持手段にそれぞれ人出力するための入出力制御手段と
、フラグ保持手段のフラグ信号を検索するための書込検
出手段と、メモリセルアレイのデータを検索し特定のワ
ードを選択するための特定ワード選択手段とを含む。
［作用］この発明における内容番地付は記憶装置は、リセット動
作において、フラグ保持手段が人出力制御手段からリセ
ットのためのフラグ信号を受はリセットされる。書込動
作において、書込検出手段がフラグ保持手段に保持され
たフラグ信号を検索することにより、メモリセルアレイ
の中でデータが書込まれていないワードを検出する。そ
のワードについて、入出力制御手段がフラグ信号とデー
タとをフラグ保持手段とメモリセルアレイとに書込む。
検索動作において、フラグ保持手段とメモリセルアレイ
とが入出力制御手段から検索のためのフラグ信号と検索
データとを受ける。特定ワード選択手段は、検索のため
のフラグ信号と検索データとに応答して、フラグ保持手
段とメモリセルアレイとから出力された信号を受けて、
検索データが示すワードを選択する。
検索動作におけるワードの特定は、検索データの検索と
同時に、フラグ保持手段の中のフラグ信号についても行
なわれるので、正常な書込動作によって書込まれたワー
ドの中から特定することができる。
また、フラグ保持手段がメモリセルアレイに隣り合って
結合されているので、フラグ保持手段とメモリセルアレ
イに対し、入出力制御手段が同様に入出力制御を行なう
ことができる。したがって、フラグ保持手段用の制御部
を特に別に設けて、メモリセルアレイと別に制御する必
要がない。
［発明の実施例］第１図は、この発明による内容番地付は記憶装置（Ｃｏ
ｎｔｅｎｔ ＡｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ
Ｄｅｖｉｃｅ：以下、単にＣＡＭと略称する）の一実
施例を示すブロック図である。
第１図を参照して、このＣＡＭは、データの読出しと書
込みとが行なわれるメモリセルアレイ２と、メモリセル
アレイ２に対し、ビット線Ｂ１ないしＢｎを介してデー
タおよび検索データをタイミング制御して入出力する読
出／書込制御部１と、メモリセルアレイ２に結合され、
各ワードの書込状態を示すフラグ信号を記憶するための
フラグビット列１２と、読出／書込制御部１に結合され
、フラグビット列１２に対しビット線ＢＯを介してフラ
グ信号をタイミング制御して入出力するためのフラグビ
ット制御部１１とを含む。
このＣＡ Ｍは、さらに、フラグビット列１２とメモリ
セルアレイ２とから出力される検索信号を受けて検索を
実行し、結果を一時的に保持する応答レジスタ３と、複
数の検索結果が得られたときに、予め定められたロジッ
クに従ってそのうちの１つを決定する多重応答分解器４
と、ワード線Ｗ１ないしＷｍの駆動と制御とを行なうワ
ード線制御回路６と、タイミング制御信号φ、ないしφ
。
を出力する制御回路５とを含む。
なお、第１図では、点線で示されるように記憶装置７が
ワード線Ｗ１ないしＷｍを介して接続され、このＣＡＭ
によって決定されたワードについてデータの入出力が行
なわれる。
なお、制御信号φ、ないしφ、は、それぞれ種々の制御
信号を含むが、第１図ではそれらを総称して使用されて
いる。また、ワード線Ｗ１ないしＷｍは、各々のワード
線の他に、実際にはそれらに付随する信号線をも含むが
、信号線については記載が省略されている。これらの詳
細については、第３図ないし第６図を用いて後でなされ
る各ブロックの詳細な説明において、明らかにされる。
次に、動作について説明する。
最初に、リセット動作において、ワード線制御回路６に
リセット信号φ、が制御回路５から与えられると、すべ
てのワード線Ｗ１ないしＷｍが選択される。このとき、
フラグビット制御部１１は制御信号φ１に応答してビッ
ト線ＢＯ上に２進のデータ“０” （リセットのフラグ
信号）を与える。
ビット線ＢＯを介してフラグビット制御部１１に接続さ
れたフラグビット列１２は、データ“０”を受けてデー
タ“０”が書込まれリセットされる。
これによりリセット動作が完了する。このとき、メモリ
セルアレイ２に書込まれるデータは不明であるが、後述
のように後の動作に影響しない。
次に、データの書込動作について説明する。リセット動
作が終了された直後は、すべてのワードは空き状態（必
要なデータが書込まれていない状態）であるが、一般に
、ＣＡＭが使用されるとき、使用中（必要なデータが書
込まれている）のワードと空きワードとが混在している
。したがって、書込動作では、最初に空きワードの検出
が行なわれる。
空きワードの検出は、フラグビット列１２に対してデー
タ“０′がフラグビット制御部１１から与えられ、かつ
、メモリセルアレイ２がマスクされて行なわれる。した
がって、データ“０°を保持しているワード、すなわち
、空きワードが応答レジスタ３によって検出される。こ
の場合、一般には、複数の検索結果が存在するので、多
重応答分解器４がその中から１つのワードを選び出す。
ワード線制御回路６は、その選ばれたワードのワード線
を選択する。このとき、読出／書込制御部１はビット線
Ｂ１ないしＢｎ上に書込まれるべきデータを出力し、一
方、フラグビット制御部１１はビット線ＢＯ上にデータ
“１” （データ′１＃はそのワードが既に書込まれた
ことを示すフラグ信号）を出力する。この結果、先述の
選ばれたワードについて、メモリセルアレイ２にデータ
が書込まれ、同時に、フラグビット列１２にデータ“１
°が書込まれる。
さらに、検索動作において、最初に、フラグビット制御
部１１がビット線ＢＯ上にデータ“１”を出力し、同時
に、読出／書込制御部１がビット線Ｂ１ないしＢｎ上に
検索データを出力する。これにより、フラグビット列１
２およびメモリセルアレイ２のすべてのビット線ＢＯな
いしＢｎについて、同時に検索が行なわれる。ここで、
フラグビット列１２に対してデータ“１”により検索が
行なわれるので、フラグビット列１２のうち、データ“
０”を保持するワード、すなわち空きワードは、メモリ
セルアレイ２の中に検索データと一致するデータが記憶
されていたとしても、検索されない。
一般には、検索されたワードは複数存在するので、応答
レジスタ３が一端検索結果を保持した後、１の検索結果
が多重応答分解器４により決定される。
さらにまた、ワード不要化動作において、最初に不要化
すべきワードが検索される。この検索動作は前述の検索
動作と同様に行なわれる。しかし、検索されたワードの
すべてを不要化するときは、前述の多重応答分解器４に
よる動作は省かれる。
続いて、検索動作により得られたワードのフラグビット
列１２にデータ“０”が書込まれる。
第２Ａ図ないし第２Ｆ図は、第１図に示されるＣＡＭを
適用した場合の、フラグビット列およびメモリセルアレ
イの内容の変化を示す模式図である。ここでは、簡単化
のために、メモリセルアレイ２が１０本のビット線Ｂ１
ないしＢ１０（すなわちｎ−１０）と、８本のワード線
Ｗ１ないしＷ８（すなわちｍ−８）とを有する場合が示
される。
第２Ａ図は、リセット前のフラグビット列１２とメモリ
セルアレイ２の状態を示す。ここで、記号Ｘは保持され
ている内容が不明であることを示す。したがって、第２
Ａ図において、すべてのメモリセルが保持している内容
は不明である。
第２Ｂ図は、リセット後の状態を示す。フラグビット列
１２は、すべてデータ“０”によりリセットされている
。一方、メモリセルアレイ２の内容は不明のままである
。
ここで、もし、検索データを書込むための空きワードの
検索が行なわれたとすると、空きワード検索はビット線
ＢＯに対しデータ“０′によって検索することにより行
なわれるので、すべてのワードが一致応答を行なうこと
となる。
第２Ｃ図は、この場合において、メモリセルアレイ２の
第１ワードにデータ’ｏ ｏ ｏ ｏ ｏ ｏ ｏ 。
００”、第２ワードにデータ’１１１１１１１１１１”
、第３ワードにデータ“０００００１１１１１”が書込
まれた状態を示す。各ワードについて検索データが書込
まれると同時に、フラグビット列１２の該当するワード
にデータ“１”が書込まれている。
第２Ｄ図は、第１．２．３．４．６および８ワードに、
それぞれデータが書込まれた状態を示す。
この状態において、さらに検索データが書込まれるとき
、最初にフラグビット列１２がデータ“０”により検索
される。したがって、第５および第７ワードが空きワー
ドとして検出される。
第２Ｅ図は、すべてのワードに検索データが書込まれた
状態を示す。データの検索が行なわれるとき、ビット線
Ｂ１にデータ′１＃が、ビット線Ｂ１ないしＢＩＯに検
索データが、それぞれ与えられる。たとえば、検索デー
タが“１１１１１０００００”の場合、第４ワードにお
いてデータが一致する。したがって、このワードが検索
結果となる。
第２Ｆ図は、第３および第６ワードが空き状態であるこ
とを示す。このように、第３および第６ワードを空き状
態とするためには、ワード不要化動作が行なわれる。第
２Ｆ図において、第３および第６ワードのフラグビット
列１２の値が“０”であるので、データの検索において
これらのワードが一致応答することはない。また、第３
および第６ワードが空きワードとして検出されるので、
これらのワードに新たな検索データを書込むことが可能
である。
以上の説明では、メモリセルアレイ２の各ワードのすべ
てのビット（１０ビツト）について検索動作が行なわれ
たが、一部分がマスクされた状態で検索動作を行なって
もよい。たとえば、第２Ｅ図におイテ、検索データを’
ＭＭＭＭＭＯ００００”として与えると（Ｍはそのビッ
トがマスクされていることを示す）、第１および第４ワ
ードにおいて検索データが一致する。
また、以上の例では、フラグビット列１２の値が“０”
ならば空きワード、“１°ならば使用中のワードとして
いたが、この値を逆に変えても同様の効果が得られる。
第３図は、この発明において使用されるフラグビット列
およびメモリセルアレイの一例を示す回路図である。
第３図を参照して、フラグビット列１２は、ビット線ｂ
ＯおよびｂＯとワード線Ｗ１ないしＷｍとにそれぞれ接
続されたメモリセルＭｅ＋ないしＭｏ ｍを含む。一方
、メモリセルアレイ２は、ビット線ｂ１およびｉ〒ない
しｂｎおよび肩とワード線Ｗ１ないしＷｍとにそれぞれ
接続されたメモリセルＭ７．ないしＭ。ｌｌｌを含む。
第３図の例において、フラグビット列１２およびメモリ
セルアレイ２に含まれるすべてのメモリセルはすべて同
じ回路構成を有する。
たとえば、メモリセルＭＯ＋は、ビット線す。
とｂＯの間に接続されたＮチャネルＭＯＳ）ランジスタ
Ｑ１と２つのインバータにより構成されたフリップフロ
ップＦ１とＮチャネルＭＯＳ）ランジスタＱ２との直列
接続と、ＮチャネルＭｏｓトランジスタＱ３とＱ４との
直列接続と、検索出力線ＷＡＩおよび共通線ＷＢＩとの
間に接続されたＮチャネルＭＯＳ）ランジスタＱ５とを
含む。
トランジスタＱ１とＱ２のそれぞれのゲートはワード線
Ｗ１に接続される。トランジスタ。３のゲートはトラン
ジスタＱ１とフリップフロップＦ１との接続点に接続さ
れる。トランジスタＱ４のゲートはフリップフロップＦ
１とトランジスタＱ２との接続点に接続される。トラン
ジスタＱ５のゲートはトランジスタＱ３とトランジスタ
Ｑ４との接続点に接続される。
なお、他のメモリセルについても、メモリセルＭＯ＋と
同様に、対応するビット線、ワード線、検索出力線およ
び共通線に、同様に接続される。
次に、メモリセルＭＯ７を一例として、このメモリセル
に対する書込動作と検索動作とについて説明する。
書込動作において、ワード線Ｗ１が高レベルにもたらさ
れ、同時に、たとえば、ビ・ソト線ｂＯを低レベルに、
そして、ビット線ｂＯを高レベルにもたらす。これによ
り、フリップフロップＦ１はビット線によって与えられ
たデータを保持する。
検索動作において、ワード線Ｗ１が高レベルにもたらさ
れる。ここで、書込まれたデータと同じデータがビット
線に与えられた場合、すなわち、ビット線ｂＯが低レベ
ルに、ビット線ｂＯが高レベルにもたらされると、トラ
ンジスタＱ５がＯＮする。一方、書込まれたデータと異
なるデータが与えられた場合、すなわち、ビット線ｂＯ
が高レベルに、ビット線ｂＯが低レベルにもたらされた
とき、トランジスタＱ５はＯＦＦする。したがって、検
索出力線ＷＡＩと共通線ＷＢＩとの間の電圧を検出する
ことにより、書込まれたデータと検索のために与えられ
たデータとが一致するか否かを検出することができる。
第４図は、この発明において使用されるフラグビット制
御部および読出／書込制御部の一例を示す回路図である
。簡単化のために、読出／書込制御部１は、ビット線ｂ
１とｂｌとに接続される部分だけが示されている。
第４図を参照して、フラグビット制御部１１は、ともに
、空きワード検索信号φ４４、書込信号φ、２、通常の
検索信号φ７．およびリセット信号φ、４がそれぞれに
与えられる、ＯＲゲート１１１と、ＡＮＤゲート１１２
と、２つのトライステートバッファ１１３および１１４
と、インバータ１１５とを含む。ビット線ｂＯおよびｂ
Ｏは、それぞれトライステートバッフ７１１３および１
１４の出力に接続される。
読出／書込制御部１は、検索データ保持信号φ２、また
は書込データ保持信号φ２２に応答して、外部から与え
られるデータＤＩ（検索データまたは書込データ）を−
時的に保持するための、入力バッファ部１０１と、入力
バッファ部１０１の出力信号を受はフラグビット制御部
１１からの信号に応答してビット線信号を出力するため
の信号出力部１０２と、ビット線ｂ１およびｂｌからの
信号を受は外部に出力するためのトライステートバッフ
ア１０３とを含む。
第５図は、この発明において使用される応答レジスタお
よび多重応答分解器の一例を示す回路図である。この図
において、簡単化のために、ワード線Ｗ１およびＷ２に
関係する部分だけが示される。
応答レジスタ３は、検索実行信号φ８．に応答してこの
ワードについて検索を実行するための検索実行部３１と
、検索結果保持信号φ、２に応答して検索結果を保持す
るための結果保持部３２とを含む。
多重応答分解器４は、プリセット信号φ９．に応答して
この分解器をプリセットするためのプリセット回路と、
多重応答分解信号φ４２に応答して複数の検索結果を多
重応答分解するための分解回路とを含む。検索結果信号
は出力信号線ＷＣＩおよびＷＣ，２を介して出力される
。なお、信号φ６．は分解器不使用信号であり、信号φ
、４は分解器側用信号を示し、相互に反転された信号で
ある。
第６図は、この発明において使用されるワード線制御回
路の一例を示す回路図である。この図において、簡単化
のために、ワード線Ｗ１およびＷ２に接続された部分だ
けが示される。
第６図を参照して、このワード線＄ＩＪ１８回路６は、
ワード線Ｗ１およびＷ２と、多重応答分解器４の出力信
号線ＷＣＩおよびＷＣ２とに接続される。
また、このワード線制御回路６には、書込信号φ５４、
ワード不要化信号φ、２およびリセット信号φ１．が与
えられる。
［発明の効果コ以上のように、この発明による内容番地付は記憶装置は
、データを保持するためのメモリセルアレイに隣り合っ
て結合された、各ワードの書込状態を示すためのフラグ
信号を保持するフラグ保持手段を含むので、特に複雑な
制御手段を追加することを必要としないで、正確な検索
結果を得ることができる内容呑地付は記憶装置がもたら
される。
【図面の簡単な説明】第１図は、この発明の一実施例を示す内容番地付は記憶
装置を示すブロック図である。第２Ａ図ないし第２Ｆ図
は、第１図の動作を説明するためのフラグビット列およ
びメモリセルアレイの書込まれたデータの変化を示す模
式図である。第３図は、この発明の一実施例において使
用されるフラグビット列およびメモリセルアレイの一例
を示す回路図である。第４図は、この発明の一実施例に
おいて使用されるフラグビット制御部および読出／書込
制御部の一例を示す回路図である。第５図は、この発明
の一実施例において使用される応答レジスタおよび多重
応答分解器の一例を示す回路図である。第６図は、この
発明の一実施例において使用されるワード線制御回路の
一例を示す回路図である。第７図は、従来の連想メモリ
ＬＳＩを示すブロック図である。図において、１は読出／書込制御部、２はメモリセルア
レイ、３は応答レジスタ、４は多重応答分解器、５は制
御回路、６はワード線制御回路、７は記憶装置、１１は
フラグビット制御部、１２はフラグビット列、９０はセ
ルアレイ、９１はビット処理系、９２はワード処理系、
９３は書込イネーブルタグである。なお、図中同一符号は同一または相当部分を示す。