JPH01201950A - Semiconductor memory device and manufacture thereof - Google Patents

Abstract

Translated fromJapanese

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

Translated fromJapanese

【発明の詳細な説明】産業上の利用分野本発明は半導体装置およびその製造方法に関し、特にそ
のうち、ダイナミック・ランダム・アクセス・メモリー
（以後、ＤＲＡＭと記す）に関し−より具体的には−メ
モリーセルの中の電荷の読み出し書き込みのためのスイ
ノチングトランジスタ３・・−シ構造およびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor device and a method for manufacturing the same, and particularly relates to a dynamic random access memory (hereinafter referred to as DRAM), and more specifically, to a memory cell. The present invention relates to a switching transistor 3 for reading and writing charges in a structure and a method of manufacturing the same.

従来の技術従来のＤＲＡＭのセル構造を第４図に示す。電荷はセル
プレート１と呼ばれる電極とＰ型シリコン基板２に形成
されたＮ型不純物拡散層３と、それらの電極に挟まれた
容量酸化膜４よりなる容量に蓄えられる仕組みになる。BACKGROUND ART FIG. 4 shows a cell structure of a conventional DRAM. Charge is stored in a capacitor consisting of an electrode called a cell plate 1, an N-type impurity diffusion layer 3 formed in a P-type silicon substrate 2, and a capacitor oxide film 4 sandwiched between these electrodes.

スインチングトランジスタＱのゲート電極５に印加され
た電圧によジ−トランジスタＱが゛オン″シ、Ｎ型不純
物拡散層３に蓄積された電荷がソース領域７とゲート電
極５を介してビット線６に流れ情報の書き込み、読み出
しが可能になる。The voltage applied to the gate electrode 5 of the switching transistor Q turns on the switching transistor Q, and the charges accumulated in the N-type impurity diffusion layer 3 are transferred to the bit line 6 via the source region 7 and the gate electrode 5. It becomes possible to write and read flow information.

ところで、ＤＲＡＭの高集積化に伴いメモリーセルの面
積は小さくなるが一容量に関しては、溝側壁に形成する
事から溝の深さを大きくすれば必要な容量を確保するこ
とは可能である。しかし、スイッチングトランジスタＱ
Ｋ関しては、従来、ゲート電極５を形成後−このケート
電極５をマスクにして、イオン注入法によりーノース領
域子。Incidentally, as DRAMs become more highly integrated, the area of memory cells becomes smaller; however, since the memory cells are formed on the side walls of the trenches, it is possible to secure the necessary capacitance by increasing the depth of the trenches. However, the switching transistor Q
Regarding K, conventionally, after forming the gate electrode 5, using the gate electrode 5 as a mask, the north region is formed by ion implantation.

ドレイン領域９を形成する方法によっていた。The method of forming the drain region 9 was used.

〔これらの技術に関しては、例えばＭ−３ａｈ＆ｍ０ｔ
Ｏｅｊａｌ−：　”Ｂｕｒｉｅｄ　Ｓｔｏｒａｇｅ　Ｅ
ｌｅｃｔｒｏｄｅ（ＢＳＥ）Ｃｅｌｌ　Ｆｏｒ　Ｍｅｇ
ａｂｉｔ　ＤＲＡＭＳ”　、フイイーデーエム　ダイジ
ェスト　オブ　テクニカル　ペーパーズ（ＩＥＤＭ　Ｄ
ｉｇ、　ｏｆ　Ｔｅｃｈ、　Ｐａｐｅｒｓ　）（１９８
５）Ｐ、了１０が上げられる。〕発明が解決しようとする課題つまシ、トランジスタＱに関しては、キャリアの移動方
向が基板表面に平行になる様に形成する事より、ソース
領域７．ゲート電極５直下のチャンネル領域およびドレ
イン領域９を配置するため基板表面上領域を必要とする
。このため、メモリーセルの面積が小さくなると、トラ
ンジスタ全体の寸法も小さくなり、必然的にチャンネル
長が短かくなる事から−　しきい値電圧、ソースドレイ
ン耐圧の減少等の現象を生じる。その結果、ビット線６
に印加される電源電圧を下げ規格変更をしなければなら
ないという問題を生じた。[Regarding these technologies, for example, M-3ah&m0t
Oejal-: “Buried Storage E
electrode (BSE) Cell For Meg
abit DRAMS”, FIDM Digest of Technical Papers (IEDM D
ig, of Tech, Papers) (198
5) P, 10 is raised. ] Problems to be Solved by the Invention Regarding the transistor Q, by forming the transistor Q so that the moving direction of carriers is parallel to the substrate surface, the source region 7. In order to arrange the channel region and drain region 9 directly under the gate electrode 5, a region on the substrate surface is required. For this reason, as the area of the memory cell becomes smaller, the dimensions of the entire transistor also become smaller, which inevitably shortens the channel length, resulting in phenomena such as reductions in threshold voltage and source-drain breakdown voltage. As a result, bit line 6
This resulted in the problem that the power supply voltage applied to the device had to be lowered and the specifications changed.

これは、従来の製造方法から考えると、イオン注入によ
りンース、トレインを形成したχ′・、に、ト５へ一部ランジスタは必然的に平面配置する必要があるためであ
る。This is because, in view of the conventional manufacturing method, some transistors must necessarily be arranged in a plane on .chi.' and .chi.'., where trains and trains are formed by ion implantation.

そこで本発明はかかる問題点に鑑み、より高い集積度を
確保しながら従来のようなドレイン耐圧を確保する構造
を有する半導体メモリ装置を提供することを目的とする
ものである。SUMMARY OF THE INVENTION In view of these problems, it is an object of the present invention to provide a semiconductor memory device having a structure that ensures a higher degree of integration and a drain breakdown voltage similar to that of the prior art.

課題を解決するための手段本発明はへ半導体基板内に形成された溝と−この溝の内
壁に形成された絶縁膜と、この絶縁膜に接し前記溝に満
たされた一方の電極と−この一方の電極と前記絶縁膜を
包む前記半導体基板を他方の′ＩＦ極とする２つの電極
より成る容量を有し、前記一方の′１Ｆ極と前記溝の開
口上部にて接する多結晶層と、この多結晶層と接し、半
導体エピタキシャル層にて垂直方向に積層形成されたソ
ース領域。Means for Solving the Problems The present invention relates to a groove formed in a semiconductor substrate, an insulating film formed on the inner wall of the groove, and one electrode that is in contact with the insulating film and filled in the groove. a polycrystalline layer having a capacitance consisting of two electrodes, one electrode and the semiconductor substrate surrounding the insulating film as the other 'IF pole, and in contact with the one '1F pole at the upper part of the opening of the groove; A source region that is in contact with this polycrystalline layer and is vertically stacked in a semiconductor epitaxial layer.

チャンネル領域およびドレイン領域よりなる垂直ＭＯＳ
トランジスタを備え、前記ドレイン領域がビット線に接
続されてなる半導体メモリ装置である。Vertical MOS consisting of channel region and drain region
The semiconductor memory device includes a transistor, and the drain region is connected to a bit line.

作用６／、−７従来のトランジスタのンース、チセンネル、ドレインを
基板表面上に並列配置する構造と比較して、本発明のン
ース領域、チャンネルを含む領域。Effects 6/-7 Compared to a conventional structure in which the source, channel, and drain of a transistor are arranged in parallel on the substrate surface, the region including the source region and channel of the present invention.

ドレイン領域を基板表面に垂直に配置する構造では、基
板表面に必要とされるトランジスタ形成領域の小面積化
が可能となる。In a structure in which the drain region is arranged perpendicularly to the substrate surface, it is possible to reduce the area of the transistor formation region required on the substrate surface.

実施例第１図に本発明の一実施例であるメモリーセルアレーの
断面図、第２図にメモリーセルアレーの平面図、第３図
（ａ）〜（６）は本発明のメモリーセルの製造方法の断
面図を示す。Embodiment FIG. 1 is a sectional view of a memory cell array according to an embodiment of the present invention, FIG. 2 is a plan view of the memory cell array, and FIGS. Figure 3 shows a cross-sectional view of the method.

本発明の構造は第１図に示す様に、Ｐ型シリコン（Ｓｉ
）基板２に堀られた溝の側壁に、たとえば金属による一
方の電極となるセルプレート１、容量酸化膜４、もう一
方の電極としてのＰ型Ｓｉ基板２から成る容量が形成さ
れている。この容量のセルプレー１・１と容量酸化膜４
がＳｉ表面に露出した領域の少なくとも一部分にポリシ
リコン層１２を一基板表面領域の一部にポリシリコン層
１２に接してＳ１工ピタキシヤル層を選択的に成長させ
る。こ了べ−〉のエピタキシャル層の中にソース領域７．チャンネル層
１３およびドレイン領域９を基板表面に垂直方向に有す
る垂直ＭＯＳトランジスタを形成する。The structure of the present invention is as shown in FIG.
) A capacitor is formed on the side wall of the groove dug in the substrate 2, and includes a cell plate 1 made of metal as one electrode, a capacitor oxide film 4, and a P-type Si substrate 2 as the other electrode. This capacitance cell play 1.1 and capacitance oxide film 4
A polysilicon layer 12 is selectively grown on at least a portion of the region exposed to the Si surface, and an S1 pitaxial layer is selectively grown on a portion of the substrate surface region in contact with the polysilicon layer 12. A source region 7. is formed in the epitaxial layer. A vertical MOS transistor having a channel layer 13 and a drain region 9 perpendicular to the substrate surface is formed.

ここで、たとえばセルプレート１の少なくとも溝開口部
がポリシリコンよりなる場合は、上記エピタキシャル層
形成時に、このポリシリコン上にはポリシリコン層１２
が、シリコン基板上には単結晶のシリコンエビ層が成長
することになる。従って、ポリシリコン層１２はエピタ
キシャル層と平行に、セルプレート１上及び容量酸化膜
４上に成長する。つまシ、この垂直トランジスタは溝に
より孤立したＳｉの島の表面に形成される。このトラン
ジスタのゲート電極５がワード線を兼ね、これに印加さ
れる電圧により動作して、電荷のやシとシをセルプレー
ト１とビット線６の間で行なう。For example, if at least the groove opening of the cell plate 1 is made of polysilicon, a polysilicon layer 12 is formed on the polysilicon when the epitaxial layer is formed.
However, a single-crystal silicon layer grows on the silicon substrate. Therefore, polysilicon layer 12 grows on cell plate 1 and capacitive oxide film 4 in parallel with the epitaxial layer. This vertical transistor is formed on the surface of a Si island isolated by a trench. The gate electrode 5 of this transistor also serves as a word line, and is operated by the voltage applied thereto to transfer charge between the cell plate 1 and the bit line 6.

なお、このビット線６の上の層は保護（ハソシベーショ
ン）膜１４で衝繋、汚染等から保護する働きをする。The layer above the bit line 6 is a protective (hasosivation) film 14 that serves to protect it from collisions, contamination, and the like.

このように本実施例の垂直ＭＯＳトランジスタを用いる
ことによりー従来のＤＲＡＭのように高集積化によって
Ｓｉ島の表面領域の寸法が短かくする必要がある場合で
も、トランジスタの寸法を、島表面と垂直方向には短か
くする必要がなく、ゲート電圧、ソースドレイン耐圧の
劣化等の短チャンネル化に伴う悪影響を回避することが
できる。As described above, by using the vertical MOS transistor of this embodiment, even when the size of the surface area of the Si island needs to be shortened due to high integration as in conventional DRAM, the size of the transistor can be reduced by the size of the surface area of the island. It is not necessary to shorten the channel in the vertical direction, and it is possible to avoid adverse effects associated with shortening the channel, such as deterioration of gate voltage and source/drain breakdown voltage.

第２図は、図中の４つの正方形がＳｉ島の溝部を示して
おり、各々メモリーセルに対応する。このＳｉ島の溝部
の周囲に酸化膜４とセルプレート１があシ容量を形成す
る。ゲート電極５はワード線に相当し、ビット線６とメ
モリーセル上で交叉している。In FIG. 2, four squares in the figure represent grooves of Si islands, each corresponding to a memory cell. The oxide film 4 and the cell plate 1 form a capacitance around the groove of this Si island. The gate electrode 5 corresponds to a word line and intersects with the bit line 6 on the memory cell.

ここで、例えばＳｉ島の溝の面積を１μｍ’　（１μｍ
×１μｍ）−溝と溝の間かくを０，２μｍ、チップ面積
を８０−、メモリーセルアレーに必要とされる領域を８
０％と仮定すると、約４０メガビツトの集積度を得る事
ができる。Here, for example, the area of the groove of the Si island is 1 μm' (1 μm
x 1 μm) - the groove-to-groove spacing is 0.2 μm, the chip area is 80 -, the area required for the memory cell array is 8
Assuming 0%, a density of approximately 40 megabits can be obtained.

ここで、トランジスタの形成領域は、１μｍ×０．５μ
ｍの大きさであシ、極めて高集積化が可能となる。Here, the transistor formation area is 1 μm x 0.5 μm
With a size of m, extremely high integration becomes possible.

９ヘーシまた、溝深さを４μｍ、ゲート酸化膜の厚さを１００人
とすると、容量の太きさは、５５フユムトフアラツドに
なシ、これは電荷蓄積のためには充分な大きさの容量で
ある。Also, assuming that the groove depth is 4 μm and the gate oxide film thickness is 100 μm, the capacitance thickness will be 55 μm, which is large enough for charge storage. capacity.

なお、ワード線の寸法は、本実施例では０．２〜ＩＪ３
μｍとなり、又ビット線の寸法は０．８〜ｊＱ／１ｍと
仮定している。Note that the dimensions of the word line are 0.2 to IJ3 in this example.
It is assumed that the dimension of the bit line is 0.8 to jQ/1 m.

更に、本実施例の製造方法に関しもう少し詳しく説明す
る。Furthermore, the manufacturing method of this example will be explained in more detail.

まず第３図（ａ）に示す様に−Ｐ型半導体Ｓｉ基板２に
、例えばリアクティブイオンエッチ（ＲＩＥ）法により
、深さ４μｍの溝を形成する。さらに−容量酸化膜４を
１００人程変成長させた後、溝内部にポリシリコンを堆
積して一方の電極であるセルプレート１を形成する。First, as shown in FIG. 3(a), a groove with a depth of 4 μm is formed in the -P type semiconductor Si substrate 2 by, for example, reactive ion etching (RIE). Furthermore, after growing a capacitive oxide film 4 by about 100 layers, polysilicon is deposited inside the trench to form a cell plate 1 which is one electrode.

次に、全面に保護酸化膜を約２００人形成後、第３図（
ｂ）に示す様に一３ｉの選択エピタキシャル成長領域と
ポリシリコン成長領域を例えばウェットエツチングによ
り露出させ、かつ他の領域の保護酸化膜１５は残す。Next, after forming about 200 protective oxide films on the entire surface, as shown in Figure 3 (
As shown in b), the selective epitaxial growth region 13i and the polysilicon growth region are exposed by, for example, wet etching, and the protective oxide film 15 in other regions is left.

１０７、−ノこのエピタキシャル成長に関しては、基板をアンモニア
過酸化水素水で洗浄後、分子線エピタキシャル成長装置
に導入し、圧力１ｏ　’Ｔｏｒｒ、基板温度７ｏ○〜８
００℃で全面を非常に強度の弱いＳｉビームにより、露
出した表面の清浄化処理を行った後、不純物を含むＳｉ
層を基板温度６０ｏ℃〜７００℃で成長させる。この時
、基板Ｓｉが露出している領域ではエピタキシャル層に
、５ｉ０２上及びポリシリコン上ではポリシリコン層に
なる。107, - Regarding this epitaxial growth, after cleaning the substrate with aqueous ammonia and hydrogen peroxide, it was introduced into a molecular beam epitaxial growth apparatus, and the pressure was 1 o' Torr and the substrate temperature was 7 o - 8 o.
After cleaning the exposed surface with a very weak Si beam at 00°C, the Si containing impurities was removed.
The layer is grown at a substrate temperature of 60°C to 700°C. At this time, the area where the substrate Si is exposed becomes an epitaxial layer, and the area on 5i02 and polysilicon becomes a polysilicon layer.

−また、この成長中に、不純物ドーピングを行うことに
より、Ｓｉ層ばＡｓを含む層、Ｂを含む層およびＡｓを
含む層からなシ、ＡＳ濃度は１０１９〜１０２０Ｃ７ｎ
−６、Ｂ濃度は１０１６ｃｍ−３であシ、これらの各層
に各々ノース領域７．チャンネル層１３およびドレイン
領域９が形成される。これら各々の層の厚さは−Ａｓを
含む層がｏ、３μｍ、Ｂを含む層が０−８μｍとなる。- Also, by performing impurity doping during this growth, the AS concentration can be changed from a layer containing As, a layer containing B, and a layer containing As to an AS concentration of 1019 to 1020C7n.
-6, the B concentration is 1016 cm-3, and each of these layers has a north region 7. A channel layer 13 and drain region 9 are formed. The thickness of each of these layers is 0.3 μm for the layer containing -As, and 0-8 μm for the layer containing B.

次に、沸硝酸液によりエ・ンチングを行ない、不用なポ
リシリコン領域の一部を除去して第３図（Ｃ）に示す様
に、基板上のエピタキシャル層及び、容量酸化膜４とセ
ルプレート１が表面に１１、−〉露出した領域の土丹に成長したポリシリコン層１２を残
す。Next, etching is performed using a boiling nitric acid solution to remove a part of the unnecessary polysilicon area, and as shown in FIG. 1 on the surface 11, -> Leaves a polysilicon layer 12 grown on the exposed area.

この分子線成長法を用いた利点は、Ｐ／Ｎ接合部におい
て、急峻な不純物プロファイルを得る事ができる為、ソ
ース領域７．ドレイン領域９の厚さが大きくならない事
であシ、従って本発明に於てエピタキシャル層の選択成
長に、分子線法を用いる事は、一つの重要な特徴である
。The advantage of using this molecular beam growth method is that it is possible to obtain a steep impurity profile at the P/N junction. The thickness of the drain region 9 should not become large, and therefore, one important feature of the present invention is to use the molecular beam method for selective growth of the epitaxial layer.

更に、基板を酸化して約１００人種度の酸化膜１６　（
ｉ３図（（１））　ヲエビタキシャル層及び、ポリシリ
コン層１２の表面に成長させる。この全面に、例えばポ
リシリコンの様な電極形成用金属を堆積し、写真食刻法
により、この垂直ＭＯＳトランジスタのゲート電極５を
なすワード線形成領域のみを残して他の領域を除去する
。このため、例えばレジスト除去後、全面をＲＩＥによ
りエッチバックを行ない、第３図（（１）に示す様な形
のゲート電翫５を形成する。Furthermore, the substrate is oxidized to form an oxide film 16 (
Figure i3 ((1)) It is grown on the surface of the epitaxial layer and the polysilicon layer 12. A metal for forming an electrode, such as polysilicon, is deposited on the entire surface, and by photolithography, only the word line formation region forming the gate electrode 5 of this vertical MOS transistor is left, and the other regions are removed. For this purpose, for example, after removing the resist, the entire surface is etched back by RIE to form gate wires 5 having a shape as shown in FIG. 3 ((1)).

更に第３図（ｅ）に示す様に基板全面に、層間絶縁膜１
７を堆積後、平坦化の為に、例えば、レジスト塗布、又
は５ＯＣ（スピン・オン・グラス）等の５ｉ０２を含む
溶剤塗布を行ない、平坦化層１８を形成する。層間絶縁
膜１７は例えば、プラズマＣＶＤ法により３Ｑ○℃程度
の温度で５ｉ０２を堆積する。Furthermore, as shown in FIG. 3(e), an interlayer insulating film 1 is formed on the entire surface of the substrate.
After depositing 7, a planarization layer 18 is formed by applying a resist or a solvent containing 5i02 such as 5OC (spin-on glass) for planarization. The interlayer insulating film 17 is formed by depositing 5i02, for example, at a temperature of about 3Q°C by plasma CVD.

基板全面をＲＩＥによりエツチングして、第１図に示す
様な平坦な層間絶縁膜１７を形成後、エピタキシャル層
のドレイン領域９に接触するコンタクト窓を開孔する。After etching the entire surface of the substrate by RIE to form a flat interlayer insulating film 17 as shown in FIG. 1, a contact window is opened to contact the drain region 9 of the epitaxial layer.

全面に、配線用金属例えば、Ａβをスパッタ蒸着して、
ビット線６のみを残して、曲の領域のＡβを除去する。A wiring metal such as Aβ is sputter-deposited on the entire surface.
Aβ in the song area is removed, leaving only the bit line 6.

最後に、ビット線６、トランジスタの保護の為に、パッ
シベーション膜１４を形成する。ハソシヘ−’／ヨン膜
としては、例えば、プラズマＣＶＤ法により、３００℃
程度の温度でＳｉＮを堆積する。Finally, a passivation film 14 is formed to protect the bit line 6 and transistors. For example, the film can be formed at 300°C by plasma CVD method.
SiN is deposited at a temperature of about

発明の効果本発明のメモリーセル構造をとる事により、トランジス
タの形成に必要とされる面積は従来構造の約１／１ｏ　
　まで低減できる。その結果、メモリーセル面積も大巾
に減少し、かつ、短チャンネル効１３、。Effects of the Invention By employing the memory cell structure of the present invention, the area required to form a transistor is approximately 1/10 of that of a conventional structure.
It can be reduced to As a result, the memory cell area is greatly reduced, and the short channel effect 13.

果を生じない良好なトランジスタ特性を得る事が可能に
なる。This makes it possible to obtain good transistor characteristics that do not cause any negative effects.

例えば、チップ面積を８０ｍＡと仮定しても、約４０メ
ガビツトの集積度を有するＤＲＡＭを形成する事が可能
になる。For example, even if the chip area is assumed to be 80 mA, it is possible to form a DRAM with an integration density of approximately 40 megabits.

本発明のメモリーセル構造をとる事により、メモリーセ
ル面積が小さくなっても一短チヤンネル効果を生じない
良好なトランジスタの作製が可能になる。By adopting the memory cell structure of the present invention, it is possible to manufacture a good transistor that does not cause a short channel effect even if the memory cell area is reduced.

本発明のメモリーセルの製造方法をとる事により、トラ
ンジスタのＰ／Ｎ接合部において、急峻なプロファイル
を得る事ができる為、ソースドレインの厚さが大きくな
らず、平坦性を悪化させない。By using the method for manufacturing a memory cell of the present invention, a steep profile can be obtained at the P/N junction of the transistor, so the thickness of the source/drain does not increase and flatness does not deteriorate.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例である半導体メモリ装置の断
面構造図、第２図は同半導体メモリ装置のアレイの要部
平面図、第３図（ａ）〜（ｅ）は本発明の半導体メモリ
装置の製造方法を示す工程断面図−第４図は従来の半導
体メモリ装置の断面構造図である。１・・・・・・セルプレート、２・・・・・・Ｐ型シリ
コン基板、４・・・・・容量酸化膜、５・・・・・・ゲ
ート電極へ６・・・・・ビット線、７・・・・・・ソー
ス領域、９・・・・ドレイン領域−１２・・・・・・ポ
リシリコン層、１３・・・・・・チャンネル層、１４・
・・・・保護膜、１７・・・・・・層間絶縁膜。代理人の氏名　弁理士　中　尾　敏　男　ほか１名＼シ蚕FIG. 1 is a cross-sectional structural diagram of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a plan view of essential parts of an array of the semiconductor memory device, and FIGS. Process sectional views showing a method for manufacturing a semiconductor memory device - FIG. 4 is a sectional structural view of a conventional semiconductor memory device. 1... Cell plate, 2... P-type silicon substrate, 4... Capacitive oxide film, 5... To gate electrode 6... Bit line , 7...source region, 9...drain region-12...polysilicon layer, 13...channel layer, 14...
...Protective film, 17...Interlayer insulating film. Name of agent: Patent attorney Toshio Nakao and one other person

Claims (2)

Translated fromJapanese

【特許請求の範囲】[Claims]（１）半導体基板内に形成された溝と、この溝の内壁に
形成された絶縁膜と、この絶縁膜に接し前記溝に満たさ
れた一方の電極と、この一方の電極と前記絶縁膜を包む
前記半導体基板を他方の電極とする２つの電極より成る
容量を有し、前記一方の電極と前記溝の開口上部にて接
する多結晶層と、この多結晶層と接し半導体エピタキシ
ャル層にて垂直方向に積層形成されたソース領域、チャ
ンネル領域およびドレイン領域よりなる垂直ＭＯＳトラ
ンジスタを備え、前記ドレイン領域がビット線に接続さ
れてなる半導体メモリ装置。(1) A groove formed in a semiconductor substrate, an insulating film formed on the inner wall of this groove, one electrode that is in contact with this insulating film and filled in the groove, and a connection between this one electrode and the insulating film. It has a capacitance consisting of two electrodes, the other electrode being the semiconductor substrate to be wrapped, a polycrystalline layer in contact with the one electrode at the upper part of the opening of the groove, and a semiconductor epitaxial layer in contact with the polycrystalline layer vertically. 1. A semiconductor memory device comprising a vertical MOS transistor comprising a source region, a channel region, and a drain region stacked in a vertical direction, the drain region being connected to a bit line.（２）半導体基板に溝を形成し、この溝の内壁に絶縁膜
を形成し、更に一方の電極を満たす工程と、この一方の
電極の前記溝開口上並びに前記半導体基板上に分子線エ
ピタキシャル法により、順次第１の層と第２の層および
第３の層を積層させる工程と、これらの第１、第２、第
３の層をエッチングし各々垂直トランジスタのソース領
域、チャンネル領域、ドレイン領域とを形成する工程と
、前記チャンネル領域の側壁にゲート酸化膜を形成し更
にこのゲート酸化膜に接してゲート電極を形成する工程
とを有し、前記溝開口上の前記一方の電極に前記分子線
エピタキシャル法により接続体積される多結晶シリコン
層と前記ソース領域が接続されており、前記ドレイン領
域に金属配線より成るビット線を形成する工程を有する
ことを特徴とする半導体メモリ装置の製造方法。(2) Forming a groove in the semiconductor substrate, forming an insulating film on the inner wall of the groove, and filling one electrode, and applying molecular beam epitaxial method on the groove opening of the one electrode and on the semiconductor substrate. The steps include sequentially stacking the first layer, second layer, and third layer, and etching these first, second, and third layers to form the source region, channel region, and drain region of the vertical transistor, respectively. and a step of forming a gate oxide film on a side wall of the channel region and further forming a gate electrode in contact with the gate oxide film, and forming a gate electrode on the one electrode above the trench opening. A method for manufacturing a semiconductor memory device, comprising the step of: forming a bit line formed of a metal wiring in the drain region, the source region being connected to a polycrystalline silicon layer connected and deposited by a line epitaxial method.