JPH01154124A - active matrix substrate - Google Patents

Abstract

PURPOSE:To make the superposition accuracy of patterns more uniform and to obtain large area which facilitates alignment by arranging marks in an active matrix area and also in a light shield area. CONSTITUTION:The alignment marks 8 are arranged not at the periphery, but relatively inside in the active matrix area 6 at the time of a batch exposure system, and arranged in divided areas respectively for a stepper exposure system. Further, the alignment marks 8 are positioned in the light shield area which is not viewed directly in the active matrix area 6, i.e. right below or above the area consisting of an opaque member on the active matrix substrate 1 or an opaque member on a counter substrate facing the active matrix substrate 1. Consequently, alignment even on a large-area substrate is made easy and the superposition accuracy is improved over the entire surface of the large- sized substrate and made uniform.

Description

Translated fromJapanese

【発明の詳細な説明】〔産業上の利用分野〕本発明は、大面積基板に、転写・描画装置を用いて、大
面積でかつ微細なアクティブマトリックス基板のパター
ン形成に必要なアライメントマークの配置と構造に関す
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to the arrangement of alignment marks necessary for forming large-area and fine active matrix substrate patterns on a large-area substrate using a transfer/drawing device. and structure-related.

〔従来の技術〕[Conventional technology]

従来より、大面積基板に、データ線群、タイミング線群
、および前記配線群の交点に設けられた画素電極及び、
画素駆動用素子からなるアクティブマトリックス基板は
、フォトリングラフィ技術の繰り返しから作成される。Conventionally, pixel electrodes are provided on a large-area substrate at the intersections of a data line group, a timing line group, and the wiring group, and
An active matrix substrate consisting of pixel driving elements is created by repeating photolithography techniques.

この場合、大面積基板、例えば３０センチメートル角の
基板に、２５センチメートル角程度のアクティブマトリ
ックス領域を構成する場合フォトリングラフィ技術に不
可欠な各層のパターンのアライメントを行なうためのア
ライメントマークは、アクティブマトリックス基板の外
部の空白な箇所に構成されるのが通例である。In this case, when configuring an active matrix region of about 25 cm square on a large-area substrate, for example, a 30 cm square substrate, the alignment marks for aligning the patterns of each layer, which is essential for photolithography technology, are It is usually configured in a blank area outside the matrix substrate.

第６図は、従来のアクティブマトリックス基板のアライ
メントマークの位置を示した概略の構造模式図であり、
第６図は前記アクティブマトリックス基板の等価回路図
である。１は、ガラス基板であり、６はｍ本のタイミン
グ線群（Ｇｌ、Ｇ２・・・Ｇｍ）２とｎ本のデータ線群
（Ｓｌ、３２・・・５ｎ）３と、ｍ　Ｘ　、ｎ個の画素
電極４及び画素駆動用素子５とからなるアクティブマト
リックス領域であり、６の周辺に位置する７は、外部接
続端子領域である。８は、積層するパターンの位置決め
を行なうためのアライメントマークである。アライメン
トマークは、周辺の外部接続端子領域７の空白部分を用
いて構成し、アクティブマトリックス領域６内に配置さ
れることはない。これは、同一形状で構成される画素電
極に周期性をもたせるためで、あえてアクティブマトリ
ックス領域に構成すると欠陥画素と同様に扱われてしま
うからである。FIG. 6 is a schematic structural diagram showing the positions of alignment marks of a conventional active matrix substrate;
FIG. 6 is an equivalent circuit diagram of the active matrix substrate. 1 is a glass substrate; 6 is a group of m timing lines (Gl, G2...Gm) 2; a group of n data lines (Sl, 32...5n) 3; This is an active matrix area consisting of a pixel electrode 4 and a pixel driving element 5, and 7 located around 6 is an external connection terminal area. 8 is an alignment mark for positioning patterns to be stacked. The alignment mark is formed using a blank space in the peripheral external connection terminal area 7 and is not arranged within the active matrix area 6. This is to give periodicity to the pixel electrodes configured in the same shape, and if they are intentionally configured in the active matrix region, they will be treated in the same way as defective pixels.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、前述の従来技術では、基板が大面積になるにつ
れて次のような問題点が発生ずる。However, with the above-mentioned conventional technology, the following problems occur as the area of the substrate increases.

第１は、基板が大形化していくことにより、工程途中で
の基板の伸縮が太き（なりアライメントずれが周辺はど
大きくなり、全面均一でないほかに、アライメント自体
も困難になる。First, as the size of the substrate increases, the expansion and contraction of the substrate during the process increases (as a result, the misalignment becomes larger at the periphery, and not only is the entire surface uniform, but also alignment itself becomes difficult).

第２は、マスクが大きくなりコスト高になることをさけ
るため、露光領域を分割して、領域ごとにマスクを用意
してアライメントを行なうステッパ一方式の露光が主流
になるが、この場合もあくまで周辺に配置したアライメ
ントマークを基準点として指定した相対変位を基板側に
行ない露光するため、第１の問題点に加えて、相対変位
誤差も発生する。Second, in order to avoid large masks and high costs, the mainstream is stepper-only exposure, in which the exposure area is divided and a mask is prepared for each area for alignment. In addition to the first problem, a relative displacement error also occurs because the substrate side is exposed to light by relative displacement using alignment marks placed around the substrate as a reference point.

そこで本発明は、このような問題点を解決するもので、
その目的とする所は、バター７の重ね合わせ精度がより
均一でアライメントしやすい大面積のアクティブマトリ
ックス基板を提供するととるにある。Therefore, the present invention aims to solve these problems.
The purpose is to provide a large-area active matrix substrate in which the overlapping accuracy of the butter 7 is more uniform and alignment is easier.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のアクティブマトリックス基板は、複数本のデー
タ線と前記データ線と直交する複数本のタイミング線を
存し、前記データ線とタイミング線の交点に画素電極及
び画素駆動用素子が配置されたアクティブマトリックス
基板において、画素電極がマトリックス状に配置された
アクティブマトリックス領域内でかつ遮光領域内にアラ
イメントマークを配置したことを特徴とする。The active matrix substrate of the present invention has a plurality of data lines and a plurality of timing lines perpendicular to the data lines, and has a pixel electrode and a pixel driving element arranged at the intersection of the data line and the timing line. In the matrix substrate, an alignment mark is arranged in an active matrix region in which pixel electrodes are arranged in a matrix and in a light-shielding region.

〔作用〕[Effect]

本発明の上記の構成によれば、アライメントマークは、
マスク−枚を用いる一括露光方式では、周辺でな（アク
ティブマトリックス領域の比較的内側に配置し、またス
テッパー露光方式では、分割領域にそれぞれ配置される
。それと同時にアライメントマークはアクティブマトリ
ックス領域内の直視されない遮光領域、すなわち、アク
ティブマトリックス基板上の不透明部材（例えば、金属
薄膜からなるデータ線やタイミング線）や、アクティブ
マトリックス基板に対向する対向基板上の不透明部材（
通常画素電極領域を除いて、データ線やタイミング線や
画素駆動用素子の直上に位置する）から構成される領域
の直下または直上に位置する。According to the above configuration of the present invention, the alignment mark is
In the batch exposure method using a mask, alignment marks are placed at the periphery (relatively inside the active matrix area), and in the stepper exposure method, alignment marks are placed in each divided area. opaque areas on the active matrix substrate (e.g., data lines and timing lines made of thin metal films) and opaque areas on the counter substrate facing the active matrix substrate.
It is located directly below or directly above a region consisting of data lines, timing lines, and pixel driving elements (excluding the pixel electrode region).

〔実施例〕〔Example〕

第１図、第２図は、本発明による、アクティブマトリッ
クス基板のアライメントマークの位置を示した概略の構
造模式図である。1 and 2 are schematic structural diagrams showing the positions of alignment marks on an active matrix substrate according to the present invention.

第１図は、マスク−枚を用いて一括露光する場合である
。第５図と異なり、アライメントマーク８が、アクティ
ブマトリックス領域６の内に配置されている。もちろん
第５図と同様に周辺の外部接続端子領域７の空白部分に
アライメントマークを追加して配置するのはなんらかま
わない。FIG. 1 shows the case of batch exposure using a mask. In contrast to FIG. 5, alignment marks 8 are arranged within the active matrix region 6. In contrast to FIG. Of course, alignment marks may be added and placed in the blank areas of the peripheral external connection terminal area 7 as in FIG. 5.

第２図は、複数枚のマスクを用いてステッパー露光方式
を採用する場合である。本図は、領域を４分割（図中の
破線）シ、マスク４枚を用いて各領域でアライメントす
るため、各領域で２個、合計８個のアライメントマーク
８が配置されている。８個のアライメントマークのうち
４個は、周辺の外部接続端子領域７の空白部分に配置さ
れているが、アクティブマトリックス領域６の内に配置
してもかまわない。また第１図と同様に周辺の外部接続
領域７の空白部分にアライメントマークを補助的に配置
し、前記アライメントマークを基賭点として指定した相
対変位を基板側に行なって、補助的にアライメントした
後本発明のアライメントマークを用いて、アライメント
すれば効率がよい。FIG. 2 shows a case where a stepper exposure method is employed using a plurality of masks. In this figure, the area is divided into four (broken lines in the figure) and alignment is performed in each area using four masks, so two alignment marks 8 in total are arranged in each area. Although four of the eight alignment marks are placed in blank areas of the peripheral external connection terminal area 7, they may be placed within the active matrix area 6. In addition, as in FIG. 1, an alignment mark was placed as an auxiliary in the blank area of the peripheral external connection area 7, and a relative displacement was performed on the board side using the alignment mark as a reference point to perform auxiliary alignment. It is efficient to perform alignment using the alignment mark of the present invention.

第３図、第４図は、本発明に用いるアクティブマトリッ
クス領域内の７ライメントマークを具体的に示したもの
である。FIGS. 3 and 4 specifically show seven alignment marks in the active matrix area used in the present invention.

第３図は、第１の実施例を示すものでアクティブマトリ
ックス基板上のある画素の不透明部材の直下にアライメ
ントマークを配置したものである。（ａ）は、上視図、
（ｂ）は（ａ）のａ−ａ′断面図である。以下、プロセ
スを説明する。FIG. 3 shows a first embodiment in which an alignment mark is placed directly under the opaque member of a certain pixel on an active matrix substrate. (a) is a top view;
(b) is a sectional view taken along the line aa' in (a). The process will be explained below.

画素駆動用素子５としては、薄膜トランジスタを用いた
ものである。絶縁性基板９上に、多結晶シリコン薄膜を
２０００λ堆積し、フォトリングラフィ技術にて、薄膜
トランジスターのチャンネル領域１０と第１のアライメ
ントマーク１１をバター７形成する。次に乾燥酸素雰囲
気中で熱酸化し、ゲート絶縁膜１２を形成した後、高濃
度不純物が添加された多結晶シリコン薄膜を５０００人
堆積し第１のアライメントマーク１１に対してアライメ
ントし、フォトリングラフィ技術で、ゲー）ｆｆｉｔｉ
１３及び、ゲートＩＩ（タイミング線）１４、及び第２
．第３．第４の７ライメントマーク１５．１６．１７を
形成する。ここで１５は、次のコンタクトホールを開口
する時に用いるもので、１６は、画素電極のアライメン
トに用い、１７はソース線のアライメントに用いるもの
である。次にゲート電極をマスクとして不純物のイオン
打込みによりソース領域２０とドレイン領域２１を形成
する。As the pixel driving element 5, a thin film transistor is used. A polycrystalline silicon thin film of 2000λ is deposited on an insulating substrate 9, and a channel region 10 and a first alignment mark 11 of a thin film transistor are formed using a butter 7 using photolithography technology. Next, thermal oxidation is performed in a dry oxygen atmosphere to form a gate insulating film 12, and then 5,000 polycrystalline silicon thin films doped with high concentration impurities are deposited, aligned with the first alignment mark 11, and photoresin film 12 is formed. With graphics technology, game) ffiti
13, gate II (timing line) 14, and second
．． Third. Form a fourth 7 alignment mark 15.16.17. Here, 15 is used when opening the next contact hole, 16 is used for pixel electrode alignment, and 17 is used for source line alignment. Next, a source region 20 and a drain region 21 are formed by implanting impurity ions using the gate electrode as a mask.

次に層間絶縁膜１８を１００００人堆積し、コンタクト
ホール２２を間口する。この場合のアライメントマーク
は１５を用いる。次に、透明導電膜２０００人を堆積し
、パターン形成して、画素電極４をつ（る。このときア
ライメントマークは１６を用いる。次にアルミニウム等
の金属薄１ａ５０００人を堆積し、パターン形成して、
ソース線（データ線）１９をつくる。このときアライメ
ントマークは、１７を用いる。第１から第４の７ライメ
ントマーク１１，１５．１８．１７はソース１１１９直
下に配置されており、ソース１１１９が金属という不透
明部材により構成されているため、目視では、アライメ
ントマークは見えない。またプロセス順番は大きく変更
になるが不透明部材を先に形成しておき、その直上にア
ライメントマークを構成しても同様の効果が得られる。Next, 10,000 layers of interlayer insulating film 18 are deposited, and contact holes 22 are opened. In this case, 15 alignment marks are used. Next, 2,000 transparent conductive films are deposited and patterned to form the pixel electrode 4. At this time, 16 alignment marks are used.Next, 5,000 films of thin metal 1a such as aluminum are deposited and patterned. hand,
Create a source line (data line) 19. At this time, alignment mark 17 is used. The first to fourth seven alignment marks 11, 15, 18, and 17 are arranged directly below the source 1119, and since the source 1119 is made of an opaque metal member, the alignment marks are not visible to the naked eye. Further, although the process order is greatly changed, the same effect can be obtained by forming the opaque member first and configuring the alignment mark directly above it.

またゲート線１４の直上あるいは直下にアライメントマ
ークを配置するような例も考えられる。Further, an example in which an alignment mark is placed directly above or below the gate line 14 is also conceivable.

第４図は、第２の実施例を示すものであり、アクティブ
マトリックス基板と対向する対向基板上にもうけられた
遮光領域の直下にアライメントマークを配置したことに
より、アライメントマーりをおおったものである。（ａ
）は上視図、（ｂ）は（ａ）のａ−仇′断面図である。FIG. 4 shows the second embodiment, in which the alignment mark is placed directly under the light-shielding area formed on the counter substrate facing the active matrix substrate, thereby covering the alignment mark. be. (a
) is a top view, and (b) is a cross-sectional view taken along line a-2' in (a).

第１図とプロセスは全く同じである。第１図と大きく異
なる点は、第１から第４のアライメントマーク１１’、
１５’、１Ｂ’、１７’がソース線１９の直下に配置し
ていない点である。ソース線１９の直下には、１〜４の
数字をゲート電極のバター／形成と同時に形成し、アラ
イメントするときどのアライメントマークに合わせるか
の目印をつけることも可能である。本実施例は、液晶パ
ネルに適用したものであり、対向基板２３には対向電極
２４がもうけられ、対向基板２３占アクテイブマトリツ
クス基板９の間には、液晶２５が封入されている。第１
からｔｉ４のアライメントマークｌｌ’、１５’、１Ｂ
’、１７’は、対向基板２３にもうけられた金属薄膜に
よる遮光ｍ２６の直下に配置されている。通常遮光Ｊｉ
！２Ｂは、アクティブマトリックス基板の画素駆動用素
子５、（この場合は薄膜トランジスター）及び、ソース
線１θと画素電極４０間にある透光領域及び、ゲート線
１４と画素電極４の間にある透光領域の直上に位置して
いる。したがって対向基板側から見るとアライメントマ
ーク１１’、１５’、１８’、１７’は遮光層２６に隠
れた構造になり直視されることはない。The process is exactly the same as in Figure 1. The major difference from FIG. 1 is that the first to fourth alignment marks 11',
15', 1B', and 17' are not arranged directly under the source line 19. Directly below the source line 19, it is also possible to form numbers 1 to 4 at the same time as forming the gate electrode to mark which alignment mark to align with. This embodiment is applied to a liquid crystal panel, and a counter electrode 24 is provided on a counter substrate 23, and a liquid crystal 25 is sealed between an active matrix substrate 9 occupying the counter substrate 23. 1st
to ti4 alignment marks ll', 15', 1B
', 17' are arranged directly under the light shielding m26 formed by the metal thin film provided on the counter substrate 23. Normal shading Ji
! 2B denotes a pixel driving element 5 of the active matrix substrate (in this case, a thin film transistor), a light-transmitting region between the source line 1θ and the pixel electrode 40, and a light-transmitting region between the gate line 14 and the pixel electrode 4. It is located directly above the area. Therefore, when viewed from the opposing substrate side, the alignment marks 11', 15', 18', and 17' are hidden behind the light shielding layer 26 and cannot be seen directly.

本実施例の画素駆動用素子は、ゲート電極をマスクとし
て不純物のイオン打込みによりソース・ドレイン領域を
形成した自己整合型の薄膜トランジスターの場合である
が、自己整合性を存しない非晶質シリコン薄膜トランジ
スターや、ＰＮダイオードリングや、ＭＩＭ（金属膜−
絶縁膜−金属膜構造）素子からなるアクティブマトリッ
クス基板の場合にも適用できる。The pixel driving element in this example is a self-aligned thin film transistor in which the source and drain regions are formed by implanting impurity ions using the gate electrode as a mask, but it is an amorphous silicon thin film that does not have self-alignment. Transistors, PN diode rings, MIM (metal membrane)
It can also be applied to an active matrix substrate consisting of an element (insulating film-metal film structure).

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、アライメントマーク
をアクティブマトリックス領域内でかつ遮光領域内に配
置したことにより次のような効果を存する。As described above, according to the present invention, the following effects are achieved by arranging the alignment mark within the active matrix region and within the light-shielding region.

第１に一枚マスクによる一括露光では、大面積基板にお
いてもアライメントずれがアライメントマークにおいて
少なく、アライメントが容易である。First, in batch exposure using a single mask, there is little misalignment in alignment marks even on large-area substrates, and alignment is easy.

第２に、領域を分割して、各領域ごとにアライメントを
行なうことにより、基板の大きな伸縮が発生しても、大
型基板全面にわたって重ね合わせ精度が向上し均一化す
る。Second, by dividing the regions and performing alignment for each region, the overlay accuracy can be improved and made uniform over the entire surface of the large substrate even if the substrate undergoes large expansion and contraction.

特に重ね合わせ精度が向上することで、薄膜トランジス
ターでは、ゲート電極とソースまたはドレイン領域の間
のゲート絶縁膜によるゲート絶縁膜容量の均一化がはか
れ、均一な表示性能を有するアクティブマトリックス基
板が得られるという長所が発生する。In particular, by improving the overlay accuracy, in thin film transistors, the gate insulating film capacitance of the gate insulating film between the gate electrode and the source or drain region can be made uniform, and an active matrix substrate with uniform display performance can be obtained. The advantage is that it can be used.

また本発明は、プロセスを追加する必要がなく余分な手
間がかからないという効果も仔する。Further, the present invention has the advantage that there is no need to add a process and no extra effort is required.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図は、本発明によるアクティブマトリック
ス基板のアライメントマークの位置を示した概略の構造
模式図である。第３図（ａ）゛（ｂ）、・第４図（ａ）（ｂ）は、本発
明の第１と第２の実施例を示すもので、アクティブマト
リックス領域内のアライメントマークを育する画素の上
視図（ａ）と（ａ）のａ　−ａ　’断面図（ｂ）である
。第５図は、従来のアクティブマトリックス基板のアライ
メントマークの位置を示した概略の構造模式図である。第６図は、従来からのアクティブマトリックス基板の等
価回路図である。■・・・ガラス基板２・・・タイミング線群３・・・データ線群４・・・画素電極５・・・画素駆動用素子６・・・アクティブマトリックス領域７・・・外部接続用端子領域８・・・アライメントマーク９・・・絶縁性基板１０・・・多結晶シリコンによるチャンネル領域１１．
１１’・・・第１のアライメントマーク１２・・・ゲー
ト絶縁膜１３・・・ゲート電極１４・・・ゲート線（タイミング線）１５．１５’・・・第２のアライメントマーク１６．１
６’・・・第３のアライメントマーク１７．１７’・・
・第４のアライメントマーク１８・・・層間絶縁膜１９・・・ソース線（データ線）２０・・・ソース領域２１・・・ドレイン領域２２・・・コンタクトホール２３・・・対向基板２４・・・対向電極２５・・・液晶２６・・・遮光層以　　上出ｒ（１人セイコーエプソン株式会社代理人　弁理士　最　上　　務　他１名（゛）望　　　
　。1 and 2 are schematic structural diagrams showing the positions of alignment marks on an active matrix substrate according to the present invention. 3(a), 4(b), and 4(a) and 4(b) show the first and second embodiments of the present invention, in which pixels forming alignment marks in the active matrix area They are a top view (a) and a sectional view (b) taken along the line a-a' of (a). FIG. 5 is a schematic structural diagram showing the positions of alignment marks of a conventional active matrix substrate. FIG. 6 is an equivalent circuit diagram of a conventional active matrix substrate. ■... Glass substrate 2... Timing line group 3... Data line group 4... Pixel electrode 5... Pixel driving element 6... Active matrix area 7... External connection terminal area 8... Alignment mark 9... Insulating substrate 10... Channel region 11 made of polycrystalline silicon.
11'...First alignment mark 12...Gate insulating film 13...Gate electrode 14...Gate line (timing line) 15.15'...Second alignment mark 16.1
6'...Third alignment mark 17.17'...
・Fourth alignment mark 18...Interlayer insulating film 19...Source line (data line) 20...Source region 21...Drain region 22...Contact hole 23...Counter substrate 24...・Counter electrode 25...Liquid crystal 26...More than the light shielding layer
.

Claims (3)

Translated fromJapanese

【特許請求の範囲】[Claims]（１）複数本のデータ線と前記データ線と直交する複数
本のタイミング線を有し前記データ線とタイミング線の
交点に画素電極及び画素電極駆動用素子が配置されたア
クティブマトリックス基板において、画素電極がマトリ
ックス状に配置されたアクティブマトリックス領域内で
かつ遮光領域内にアライメントマークを配置したことを
特徴とするアクティブマトリックス基板。(1) In an active matrix substrate that has a plurality of data lines and a plurality of timing lines orthogonal to the data lines, and a pixel electrode and a pixel electrode driving element are arranged at the intersection of the data line and the timing line, the pixel An active matrix substrate characterized in that an alignment mark is disposed within an active matrix region in which electrodes are arranged in a matrix and within a light-shielding region.（２）前記遮光領域は、アクティブマトリックス基板上
の不透明部材から構成され、前記アライメントマークは
、前記不透明部材の直下または直上に配置される特許請
求の範囲第１項記載のアクティブマトリックス基板。(2) The active matrix substrate according to claim 1, wherein the light-shielding region is constituted by an opaque member on the active matrix substrate, and the alignment mark is arranged directly below or directly above the opaque member.（３）前記遮光領域は、アクティブマトリックス基板に
対向する端向基板上に形成された不透明部材からなり、
前記アライメントマークは、前記不透明部材の直下に配
置される特許請求の範囲第１項記載のアクティブマトリ
ックス基板。(3) the light shielding region is made of an opaque member formed on an end substrate facing the active matrix substrate;
The active matrix substrate according to claim 1, wherein the alignment mark is arranged directly under the opaque member.