実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
最初に、ゲート電極の下に絶縁膜を形成した構造の窒化物半導体を用いたＨＥＭＴである図１に示す構造の半導体装置において、ゲートしきい値電圧が不安定になる原因等について、図２に示す構造の容量測定用試料等を作製し検討を行った。
図１に示す構造の半導体装置は、基板１０の上に、窒化物半導体により電子走行層２１、電子供給層２２、キャップ層２３が積層されている。また、電子走行層２１、電子供給層２２及びキャップ層２３の一部には、素子分離のための素子分離領域２９が形成されている。キャップ層２３の上には、絶縁層３０、ソース電極４２及びドレイン電極４３が形成されており、絶縁層３０の上にはゲート電極４１が形成されている。尚、基板１０の上に、必要に応じてバッファ層が形成されていてもよく、この場合、上述した窒化物半導体はバッファ層の上に形成される。
この構造の半導体装置の製造方法は、最初に、基板１０の上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）により、不図示のバッファ層、電子走行層２１、電子供給層２２、キャップ層２３を順次積層して形成する。電子走行層２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。キャップ層２３は厚さ５ｎｍのｎ−ＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが１×１０１８／ｃｍ３ドープされている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。
次に、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域２９が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部におけるキャップ層２３、電子供給層２２及び電子走行層２１の一部において、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオンの注入を行うことにより、素子分離領域２９を形成する。この後、この不図示のレジストパターンを除去する。
次に、再び、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部におけるキャップ層２３をＲＩＥ（Reactive Ion Etching）等により除去し、電子供給層２２を露出させた後、不図示のレジストパターンを有機溶剤等により除去する。
次に、再び、電子供給層２２及びキャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターン及び開口部における電子供給層２２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ソース電極４２及びドレイン電極４３が形成される。この際、成膜される金属膜は、Ｔｉ／Ａｌの金属積層膜であり、この後、約７００℃の温度で熱処理することにより、オーミックコンタクトさせる。
次に、キャップ層２３の上に、ＡＬＤ（Atomic Layer Deposition：原子層堆積）により、基板温度３５０℃の条件で、厚さが約４０ｎｍのＡｌ２Ｏ３からなる絶縁層３０を形成する。この後、絶縁層３０、ソース電極４２及びドレイン電極４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、このレジストパターン及び開口部における絶縁層３０の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ゲート電極４１が形成される。この際、成膜される金属膜は、Ｎｉ／Ａｕの金属積層膜である。このように形成された図１に示される構造のＨＥＭＴでは、ゲートしきい値電圧が不安定になりやすい。
次に、図２に示される構造の容量測定用試料について説明する。この容量測定用試料は、基板１０の上にｎ−ＧａＮ層５１を形成し、ｎ−ＧａＮ層５１の上に、第１の電極７１及び絶縁膜６０を形成し、絶縁膜６０の上に第２の電極７２を形成した構造のものである。ｎ−ＧａＮ層５１は、ＭＯＶＰＥにより厚さが約１μｍのｎ−ＧａＮにより形成されており、不純物元素としてＳｉが１×１０１７／ｃｍ３ドープされている。第１の電極７１は、上述したソース電極４２及びドレイン電極４３に対応するものであり、ソース電極４２及びドレイン電極４３と同様の方法により形成されている。また、第２の電極７２は、上述したゲート電極４１に対応するものであり、ゲート電極４１と同様の方法で形成されている。また、絶縁膜６０は、上述した絶縁層３０に対応するものであり、絶縁層３０の形成方法と同様の方法により、厚さが約４０ｎｍのＡｌ２Ｏ３を形成することにより形成されている。
次に、図２に示される構造の容量測定用試料を用いて測定した絶縁膜６０を形成する際の基板温度とＣ−Ｖヒステリシス幅との関係等について説明する。具体的には、絶縁膜６０を形成する際の基板温度を変化させて、容量測定用試料を複数作製し、作製した各々の容量測定用試料において、第１の電極７１と第２の電極７２との間に印加される電圧を上昇及び降下させながら容量を測定する。この結果、作製した容量測定用試料において、第１の電極７１と第２の電極７２との間に印加される電圧を上昇させながら容量を測定した場合と、降下させながら容量を測定した場合とでは、異なる電圧の値においても容量が同じとなる場合がある。即ち、Ｃ−Ｖ特性においてヒステリシス曲線を描く場合がある。本実施の形態においては、測定されたＣ−Ｖ特性におけるヒステリシス曲線において、測定された容量の平均の値のヒステリシス曲線における電圧の値の幅となる電圧差をＣ−Ｖヒステリシス幅と記載する。従って、Ｃ−Ｖヒステリシス幅が大きくなればなる程、電圧を上昇させた場合と降下させた場合とにおいて、ヒステリシス曲線において同じ容量における電圧差が大きくなる。このようなＣ−Ｖヒステリシス幅が広くなると、図１に示される構造のＨＥＭＴのように、ゲートしきい値電圧が変動しやすくなり、動作が不安定になりやすくなる。
図３は、図２に示される構造の容量測定用試料について、基板温度を変化させたものを複数作製し、Ｃ−Ｖヒステリシス幅を測定した結果である。尚、絶縁膜６０は、ＴＭＡ（トリメチルアルミニウム）と酸素プラズマを用いたＡＬＤによりＡｌ２Ｏ３を成膜することにより形成されている。図３に示されるように、基板温度を２５０℃からも上昇させることにより、Ｃ−Ｖヒステリシス幅が狭くなり、４００℃以上、５５０℃以下において、Ｃ−Ｖヒステリシス幅が１Ｖ以下となる。このように、Ｃ−Ｖヒステリシス幅が１Ｖ以下となる場合においては、Ｃ−Ｖ特性においてヒステリシスを無視することができるため、このような絶縁膜を用いてＨＥＭＴを作製することにより、ゲートしきい値電圧の変動も少なくすることができるため好ましい。尚、基板温度を更に上昇させ、約５７０℃にした場合には、Ｃ−Ｖヒステリシス幅は広がり１Ｖを超えてしまうため、あまり好ましくはない。
ところで、基板温度とＣ−Ｖヒステリシス幅との関係について、更に検討を行ったところ、絶縁膜６０に含まれる−ＯＨ数とＣ−Ｖヒステリシス幅との間に相関があり、基板温度と絶縁膜６０における−ＯＨ数とに相関があるという知見を得るに至った。以下、得られた知見について詳細に説明する。尚、本実施の形態においては、−ＯＨ数とは、単位体積当たりに含まれる−ＯＨ（水酸基）の数を示すものであり、従って、絶縁膜において−ＯＨ数が多い場合には、絶縁膜に単位体積当たりに含まれる−ＯＨ（水酸基）の量も多くなる。
図４は、ＴＭＡと酸素プラズマを用いたＡＬＤにより成膜された絶縁膜６０であるＡｌ２Ｏ３において、絶縁膜６０に含まれる−ＯＨ数とＣ−Ｖヒステリシス幅との関係を示すものである。図４に示されるように、絶縁膜６０に含まれる−ＯＨ数が少なくなるとＣ−Ｖヒステリシス幅が狭くなる傾向にある。従って、Ｃ−Ｖ特性においてヒステリシス曲線が生じる原因は、絶縁膜６０とｎ−ＧａＮ層５１との界面において、−ＯＨが存在していることによるものと推察される。よって、絶縁膜６０に含まれる−ＯＨ数が少ない場合には、絶縁膜６０とｎ−ＧａＮ層５１との界面における−ＯＨの数も少なくなるため、Ｃ−Ｖヒステリシス幅が狭くなるもの考えられる。
図５は、ＴＭＡと酸素プラズマを用いたＡＬＤにより成膜された絶縁膜６０であるＡｌ２Ｏ３において、基板温度と−ＯＨ数との関係を示すものである。図５に示されるように、２５０℃よりも基板温度を上昇させることにより、−ＯＨ数は減少し、４００℃以上、５５０℃以下において、−ＯＨ数は最も低くなる。
図６は、ＴＭＡと酸素プラズマを用いたＡＬＤにより成膜された絶縁膜６０であるＡｌ２Ｏ３に含まれる−ＯＨ数と絶縁膜６０におけるリーク電流との関係を示すものである。図６に示されるように、絶縁膜６０に含まれる−ＯＨ数が少ないとリーク電流は高くなり、絶縁膜６０に含まれる−ＯＨ数が多くなるとリーク電流は低くなる傾向にある。
図７（ａ）は、ＴＭＡと酸素プラズマを用いたＡＬＤにより成膜された絶縁膜６０であるＡｌ２Ｏ３において、ＴＤＳ（Thermal Desorption Spectroscopy）分析を行った結果を示すものである。尚、このＴＤＳ分析では、図７（ｂ）に示されるような基板１０の上に、基板温度が３５０℃と５００℃の条件で、厚さが４０ｎｍの絶縁膜６０を成膜した試料を作製し、測定を行った。絶縁膜６０であるＡｌ２Ｏ３中においては、−ＯＨはＡｌＯＨの状態で存在しているものと考えられるため、加熱することにより、
２Ａｌ−ＯＨ → Ａｌ−Ｏ−Ａｌ＋Ｈ２Ｏ
となる反応により、Ｈ２Ｏが生じるものと推察される。よって、基板温度が３５０℃で成膜された絶縁膜６０では−ＯＨ数が多いため、これよりも−ＯＨ数が少ない基板温度が５００℃で成膜された絶縁膜６０よりも、多くのＨ２Ｏが脱ガスとして発生している。
図８（ａ）は、図８（ｂ）に示す試料を作製し、ＸＰＳ（X-ray Photoelectron Spectroscopy）分析を行った結果である。具体的には、図８（ｂ）に示すような基板１０の上に、ｎ−ＧａＮ層５１を形成し、ｎ−ＧａＮ層５１の上に、ＴＭＡと酸素プラズマを用いたＡＬＤにより絶縁膜６０であるＡｌ２Ｏ３を成膜した試料を作製しＸＰＳ分析を行った。尚。試料は、基板温度が３５０℃と５００℃との２条件において、絶縁膜６０であるＡｌ２Ｏ３を各々厚さ５ｎｍとなるように成膜することにより２種類作製した。この結果、図８（ｂ）に示されるように、基板温度が５００℃で絶縁膜６０を成膜した試料よりも、基板温度が３５０℃で絶縁膜６０を成膜した試料の方が、スペクトルが高エネルギー側にシフトしている。このように、ＸＰＳ分析においてスペクトルが高エネルギー側にシフトしているということは、−ＯＨが多く含まれていることを示唆している。尚、ＸＰＳ分析においては、絶縁膜６０を成膜する際の基板温度が３５０℃であっても、５００℃であっても、カーボン量の違いは殆どみられなかった。
以上の知見は、Ａｌ２Ｏ３に関するものであるが、酸素プラズマを用いたＡＬＤにより成膜された絶縁膜であれば同様の傾向にあるものと推察される。即ち、酸素プラズマを用いたＡＬＤにより成膜されたＨｆＯ２（酸化ハフニウム）、ＳｉＯ２（酸化シリコン）等の酸化膜についても同様の傾向にあるものと考えられる。
（半導体装置）
次に、図９に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、基板１１０の上に、窒化物半導体により電子走行層１２１、電子供給層１２２、キャップ層１２３が積層されている。また、電子走行層１２１、電子供給層１２２、キャップ層１２３の一部には、素子分離のための素子分離領域１２９が形成されている。キャップ層１２３の上には、積層された第１の絶縁層１３１及び第２の絶縁層１３２が形成されており、キャップ層１２３の一部が除去されている電子供給層１２２の上には、ソース電極１４２、ドレイン電極１４３が形成されている。また、第２の絶縁層１３２の上には、ゲート電極１４１が形成されている。尚、基板１１０の上に、必要に応じてバッファ層が形成されていてもよく、この場合、上述した窒化物半導体はバッファ層の上に形成される。
本実施の形態においては、電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。キャップ層１２３は厚さ５ｎｍのｎ−ＧａＮにより形成されており、不純物元素としてＳｉが１×１０１８／ｃｍ３ドープされている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。尚、本実施の形態においては、電子走行層１２１を第１の半導体層と記載し、電子供給層１２２を第２の半導体層と記載し、キャップ層１２３を第３の半導体層と記載する場合がある。
第１の絶縁層１３１及び第２の絶縁層１３２は、ともにＡＬＤによりＴＭＡと酸素プラズマを用いて成膜されたＡｌ２Ｏ３（酸化アルミニウム）により形成されている。第１の絶縁層１３１は、膜厚が１ｎｍ以上、９６ｎｍ以下であることが好ましく、第２の絶縁層１３２は、膜厚が４ｎｍ以上、９９ｎｍ以下であることが好ましい。また、第１の絶縁層１３１の膜厚と第２の絶縁層１３２の膜厚の和は、５ｎｍ以上、１００ｎｍ以下であることが好ましい。尚、本実施の形態においては、第１の絶縁層１３１における膜厚は約２０ｎｍ、第２の絶縁層１３２における膜厚は約２０ｎｍとなるように形成されている。
本実施の形態においては、後述するように基板温度等の成膜条件を変えることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成されている。具体的には、第１の絶縁層１３１を成膜する際の基板温度を第２の絶縁層１３２を成膜する際の基板温度よりも高くすることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成することができる。本実施の形態においては、第１の絶縁層１３１を成膜する際の基板温度は４００℃以上、５５０℃以下、例えば、約５００℃で形成されており、第２の絶縁層１３２を成膜する際の基板温度は約３５０℃で形成されている。
このように、本実施の形態においては、第１の絶縁層１３１と第２の絶縁層１３２とを積層して形成することにより、双方の利点、即ち、ゲートしきい値電圧の変動をすることができるとともに、ゲートリーク電流を少なくすることができる。
図１０は、上述した第１の絶縁層１３１及び第２の絶縁層１３２等を用いて、図２に示す構造の容量測定用試料を作製したもののＣ−Ｖ特性を測定した結果である。具体的には、図１０における１０Ａは、図２の示す構造の容量測定用試料において、本実施の形態における半導体装置の第１の絶縁層１３１及び第２の絶縁層１３２により絶縁膜６０を形成したもののＣ−Ｖ特性である。尚、上述したように、第１の絶縁層１３１及び第２の絶縁層１３２はともに、ＡＬＤによりＴＭＡと酸素プラズマを用いて成膜されたＡｌ２Ｏ３により形成されている。第１の絶縁層１３１は基板温度５００℃の条件で厚さが約２０ｎｍ形成されており、第２の絶縁層１３２は基板温度３５０℃の条件で厚さが約２０ｎｍ形成されている。また、図１０における１０Ｂは、図２の示す構造の容量測定用試料において、ＡＬＤによりＴＭＡと酸素プラズマを用いた成膜されたＡｌ２Ｏ３により、基板温度３５０℃の条件で厚さが約４０ｎｍの絶縁膜６０を形成したもののＣ−Ｖ特性である。
図１０に示されるように、Ｃ−Ｖ特性におけるヒステリシス曲線において測定した容量の平均の値におけるＣ−Ｖヒステリシス幅（ΔＶ）は、１０Ａにおいては０．４Ｖであるのに対し、１０Ｂにおいては２．４Ｖであった。よって、本実施の形態における絶縁膜を用いた容量測定用試料の方が、Ｃ−Ｖヒステリシス幅を狭くすることができるため、本実施の形態における半導体装置においては、ゲートしきい値電圧の変動を小さくすることができる。
図１１は、半導体装置におけるＶｇ−Ｉｇ（ゲート電圧−ゲート電流）特性を示すものである。図１１における１１Ａは、図９に示される本実施の形態における半導体装置におけるＶｇ−Ｉｇ特性である。図１１における１１Ｂは、図１に示される構造の半導体装置におけるＶｇ−Ｉｇ特性である。図１１に示されるように、図１に示される構造の半導体装置における１１Ｂよりも、本実施の形態における半導体装置の特性の方が、ゲート電流Ｉｇが低くなっており、特に、ゲート電圧Ｖｇが１２Ｖ近傍においては、この傾向が顕著である。よって、本実施の形態における半導体装置は、図１に示される構造の半導体装置よりもゲートリーク電流を少なくすることができる。
尚、第１の絶縁層１３１及び第２の絶縁層１３２は、酸素プラズマを用いたＡＬＤにより成膜された絶縁膜であれば同様の効果を得ることができるものと考えられるため、ＨｆＯ２（酸化ハフニウム）、ＳｉＯ２（酸化シリコン）等の酸化膜であってもよい。
また、本実施の形態においては、電子供給層１２２をＡｌＧａＮにより形成した場合について説明したが、電子供給層１２２は、ＩｎＧａＡｌＮやＩｎＡｌＮにより形成した場合についても同様である。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１２及び図１３に基づき説明する。
最初に、図１２（ａ）に示すように、基板１１０の上に、ＭＯＶＰＥにより、不図示のバッファ層、電子走行層１２１、電子供給層１２２、キャップ層１２３を順次積層して形成する。電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。また、キャップ層１２３は厚さ５ｎｍのｎ−ＧａＮにより形成されており、ｎ型となる不純物元素として、Ｓｉが１×１０１８／ｃｍ３ドープされている。
次に、図１２（ｂ）に示すように、素子分離領域１２９を形成する。具体的には、キャップ層１２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域１２９が形成される領域に開口部１８１ａを有するレジストパターン１８１を形成する。この後、レジストパターン１８１の開口部１８１ａにおけるキャップ層１２３、電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンの注入を行うことにより、素子分離領域１２９を形成する。尚、素子分離領域１２９は、塩素系ガスを用いたドライエッチングにより、キャップ層１２３、電子供給層１２２及び電子走行層１２１の一部等を除去することにより形成してもよい。
次に、図１２（ｃ）に示すように、ソース電極１４２及びドレイン電極１４３が形成される領域のキャップ層１２３を除去し、電子供給層１２２を露出させる。具体的には、レジストパターン１８１を有機溶剤等により除去した後、再び、キャップ層１２３の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部におけるキャップ層１２３をＲＩＥ等により除去することにより、ソース電極１４２及びドレイン電極１４３が形成される領域において、電子供給層１２２を露出させる。この後、不図示のレジストパターンは有機溶剤等により除去する。
次に、図１３（ａ）に示すように、露出している電子供給層１２２の上にソース電極１４２及びドレイン電極１４３を形成する。具体的には、再び、キャップ層１２３及び電子供給層１２２の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターン及び開口部における電子供給層１２２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ソース電極１４２及びドレイン電極１４３が形成される。この際、成膜される金属膜は、Ｔｉ／Ａｌの金属積層膜であり、この後、約７００℃の温度で熱処理することにより、オーミックコンタクトさせる。
次に、図１３（ｂ）に示すように、キャップ層１２３の上に、ＡＬＤにより、Ａｌ２Ｏ３等からなる第１の絶縁層１３１及び第２の絶縁層１３２を積層して形成する。具体的には、キャップ層１２３の上に、ＴＭＡと酸素プラズマを用いたＡＬＤにより形成されるＡｌ２Ｏ３により第１の絶縁層１３１及び第２の絶縁層１３２を形成する。本実施の形態においては、第１の絶縁層１３１は基板温度約５００℃の条件で、厚さ約２０ｎｍ成膜することにより形成し、第２の絶縁層１３２は基板温度約３５０℃の条件で、厚さ約２０ｎｍ成膜することにより形成する。尚、キャップ層１２３が露出している領域に第１の絶縁層１３１及び第２の絶縁層１３２を形成するためには、第１の絶縁層１３１及び第２の絶縁層１３２を形成した後、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、キャップ層１２３の上の第２の絶縁層１３２の上に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における第１の絶縁層１３１及び第２の絶縁層１３２をＲＩＥ等により除去することにより、キャップ層１２３の上に第１の絶縁層１３１及び第２の絶縁層１３２を形成することができる。不図示のレジストパターンは、この後、有機溶剤等により除去する。
次に、図１３（ｃ）に示すように、第２の絶縁層１３２の上の所定の領域にゲート電極１４１を形成する。具体的には、第２の絶縁層１３２、ソース電極１４２及びドレイン電極１４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、このレジストパターン及び開口部における第２の絶縁層１３２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ゲート電極１４１が形成される。この際、成膜される金属膜は、Ｎｉ／Ａｕの金属積層膜である。
以上の製造方法により、本実施の形態における半導体装置を製造することができる。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置の第１の絶縁層１３１及び第２の絶縁層１３２が形成されている部分の絶縁層を、成膜条件を変化させながら形成した構造のものである。具体的には、本実施の形態における半導体装置は、キャップ層１２３の上において、ＴＭＡと酸素プラズマを用いたＡＬＤにより、基板温度を徐々に降下させながらＡｌ２Ｏ３を成膜することにより絶縁層２３０を形成した構造のものである。これにより、絶縁層２３０は、キャップ層１２３との界面近傍において、−ＯＨ数が最も低くなり、キャップ層１２３が設けられている側から絶縁層２３０の表面に向かって、徐々に−ＯＨ数が増加するように形成することができる。尚、形成される絶縁層２３０の膜厚は約４０ｎｍである。
本実施の形態においては、絶縁層２３０は、例えば、絶縁層２３０の成膜開始時における基板温度は５００℃であり、絶縁層２３０の成膜終了時における基板温度は３５０℃となる条件で形成されている。このようにして形成される本実施の形態における半導体装置は、第１の実施の形態と同様の効果を得ることができる。
本実施の形態においては、絶縁層２３０は基板温度を降下させながら成膜する場合について説明したが、絶縁層２３０は、基板温度の異なる条件で３層以上の絶縁膜が積層された構造のものであってもよい。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
（半導体装置）
次に、本実施の形態における半導体装置について図１５に基づき説明する。本実施の形態における半導体装置は、基板１１０の上に、窒化物半導体により電子走行層１２１、電子供給層１２２が積層されている。また、電子走行層１２１、電子供給層１２２の一部には、素子分離のための素子分離領域１２９が形成されている。電子供給層１２２の上には、ソース電極１４２、ドレイン電極１４３とともに、積層された第１の絶縁層１３１及び第２の絶縁層１３２が形成されている。また、第２の絶縁層１３２の上には、ゲート電極１４１が形成されている。尚、基板１１０の上に、必要に応じてバッファ層が形成されていてもよく、この場合、上述した窒化物半導体はバッファ層の上に形成される。
本実施の形態においては、電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。
第１の絶縁層１３１及び第２の絶縁層１３２は、ともにＴＭＡと酸素プラズマを用いてＡＬＤにより成膜されたＡｌ２Ｏ３により形成されている。第１の絶縁層１３１は、膜厚が１ｎｍ以上、９６ｎｍ以下であることが好ましく、第２の絶縁層１３２は、膜厚が４ｎｍ以上、９９ｎｍ以下であることが好ましい。また、第１の絶縁層１３１の膜厚と第２の絶縁層１３２の膜厚の和は、５ｎｍ以上、１００ｎｍ以下であることが好ましい。尚、本実施の形態においては、第１の絶縁層１３１における膜厚は約２０ｎｍ、第２の絶縁層１３２における膜厚は約２０ｎｍとなるように形成されている。
本実施の形態においては、基板温度等の成膜条件を変えることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成されている。具体的には、第１の絶縁層１３１を成膜する際の基板温度を第２の絶縁層１３２を成膜する際の基板温度よりも高くすることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成することができる。本実施の形態においては、第１の絶縁層１３１を成膜する際の基板温度は４００℃以上、５５０℃以下、例えば、約５００℃で形成されており、第２の絶縁層１３２を成膜する際の基板温度は約３５０℃で形成されている。
このように、第１の絶縁層１３１と第２の絶縁層１３２とを積層して形成することにより、双方の利点、即ち、ゲートしきい値電圧の変動をすることができるとともに、ゲートリーク電流を少なくすることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１６及び図１７に基づき説明する。
最初に、図１６（ａ）に示すように、基板１１０の上に、ＭＯＶＰＥにより、不図示のバッファ層、電子走行層１２１、電子供給層１２２を順次積層して形成する。電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。
次に、図１６（ｂ）に示すように、素子分離領域１２９を形成する。具体的には、電子供給層１２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域１２９が形成される領域に開口部１８１ａを有するレジストパターン１８１を形成する。この後、レジストパターン１８１の開口部１８１ａにおける電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンの注入を行うことにより、素子分離領域１２９を形成する。尚、素子分離領域１２９は、塩素系ガスを用いたドライエッチングにより、電子供給層１２２及び電子走行層１２１の一部等を除去することにより形成してもよい。
次に、図１６（ｃ）に示すように、電子供給層１２２の上にソース電極１４２及びドレイン電極１４３を形成する。具体的には、電子供給層１２２の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターン及び開口部における電子供給層１２２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ソース電極１４２及びドレイン電極１４３が形成される。この際、成膜される金属膜は、Ｔｉ／Ａｌの金属積層膜であり、この後、約７００℃の温度で熱処理することにより、オーミックコンタクトさせる。
次に、図１７（ａ）に示すように、電子供給層１２２の上に、ＡＬＤにより、Ａｌ２Ｏ３等からなる第１の絶縁層１３１及び第２の絶縁層１３２を積層して形成する。具体的には、電子供給層１２２の上に、ＴＭＡと酸素プラズマを用いたＡＬＤにより形成されるＡｌ２Ｏ３により第１の絶縁層１３１及び第２の絶縁層１３２を形成する。本実施の形態においては、第１の絶縁層１３１は基板温度約５００℃の条件で、厚さ約２０ｎｍ成膜することにより形成し、第２の絶縁層１３２は基板温度約３５０℃の条件で、厚さ約２０ｎｍ成膜することにより形成する。尚、電子供給層１２２が露出している領域に第１の絶縁層１３１及び第２の絶縁層１３２を形成するためには、第１の絶縁層１３１及び第２の絶縁層１３２を形成した後、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、電子供給層１２２の上の第２の絶縁層１３２の上に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における第１の絶縁層１３１及び第２の絶縁層１３２をＲＩＥ等により除去することにより、電子供給層１２２の上に、第１の絶縁層１３１及び第２の絶縁層１３２を形成することができる。不図示のレジストパターンは、この後、有機溶剤等により除去する。
次に、図１７（ｂ）に示すように、第２の絶縁層１３２の上の所定の領域にゲート電極１４１を形成する。具体的には、第２の絶縁層１３２、ソース電極１４２及びドレイン電極１４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、このレジストパターン及び開口部における第２の絶縁層１３２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ゲート電極１４１が形成される。この際、成膜される金属膜は、Ｎｉ／Ａｕの金属積層膜である。
以上の製造方法により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。また本実施の形態は、第１の絶縁層１３１及び第２の絶縁層１３２に代えて、第２の実施の形態における絶縁層２３０を形成してもよい。
〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置について図１８に基づき説明する。本実施の形態における半導体装置は、基板１１０の上に、窒化物半導体により電子走行層１２１、電子供給層１２２、キャップ層１２３が積層されている。また、電子走行層１２１、電子供給層１２２、キャップ層１２３の一部には、素子分離のための素子分離領域１２９が形成されている。ゲート電極１４１が形成される領域の直下においては、キャップ層１２３及び電子供給層１２２の一部を除去することによりゲートリセス２２０が形成されている。また、キャップ層１２３を除去することにより露出している電子供給層１２２の上には、ソース電極１４２、ドレイン電極１４３が形成されている。ゲートリセス２２０が形成されている領域を含む窒化物半導体の上には、積層された第１の絶縁層１３１及び第２の絶縁層１３２が形成されており、ゲートリセス２２０が形成されている領域における第２の絶縁層１３２の上には、ゲート電極１４１が形成されている。尚、基板１１０の上に、必要に応じてバッファ層が形成されていてもよく、この場合、上述した窒化物半導体はバッファ層の上に形成される。
本実施の形態においては、電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。キャップ層１２３は厚さ５ｎｍのｎ−ＧａＮにより形成されており、不純物元素としてＳｉが１×１０１８／ｃｍ３ドープされている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。
ゲートリセス２２０は、キャップ層１２３と電子供給層１２２を除去し、電子走行層１２１を露出させたものであってもよく、また、キャップ層１２３、電子供給層１２２及び電子走行層１２１の一部を除去することにより形成されたものであってもよい。
第１の絶縁層１３１及び第２の絶縁層１３２は、ともにＴＭＡと酸素プラズマを用いてＡＬＤにより成膜されたＡｌ２Ｏ３により形成されている。第１の絶縁層１３１は、膜厚が１ｎｍ以上、９６ｎｍ以下であることが好ましく、第２の絶縁層１３２は、膜厚が４ｎｍ以上、９９ｎｍ以下であることが好ましい。また、第１の絶縁層１３１の膜厚と第２の絶縁層１３２の膜厚の和は、５ｎｍ以上、１００ｎｍ以下であることが好ましい。尚、本実施の形態においては、第１の絶縁層１３１における膜厚は約２０ｎｍ、第２の絶縁層１３２における膜厚は約２０ｎｍとなるように形成されている。
本実施の形態においては、基板温度等の成膜条件を変えることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成されている。具体的には、第１の絶縁層１３１を成膜する際の基板温度を第２の絶縁層１３２を成膜する際の基板温度よりも高くすることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成することができる。本実施の形態においては、第１の絶縁層１３１を成膜する際の基板温度は４００℃以上、５５０℃以下、例えば、約５００℃で形成されており、第２の絶縁層１３２を成膜する際の基板温度は約３５０℃で形成されている。
このように、第１の絶縁層１３１と第２の絶縁層１３２とを積層して形成することにより、双方の利点、即ち、ゲートしきい値電圧の変動をすることができるとともに、ゲートリーク電流を少なくすることができる。
また、本実施の形態における半導体装置においては、ゲートリセス２２０を形成することにより、ノーマリーオフにすることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１９から図２１に基づき説明する。
最初に、図１９（ａ）に示すように、基板１１０の上に、ＭＯＶＰＥにより、不図示のバッファ層、電子走行層１２１、電子供給層１２２、キャップ層１２３を順次積層して形成する。電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。また、キャップ層１２３は厚さ５ｎｍのｎ−ＧａＮにより形成されており、ｎ型となる不純物元素として、Ｓｉが１×１０１８／ｃｍ３ドープされている。
次に、図１９（ｂ）に示すように、素子分離領域１２９を形成する。具体的には、キャップ層１２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域１２９が形成される領域に開口部１８１ａを有するレジストパターン１８１を形成する。この後、レジストパターン１８１の開口部１８１ａにおけるキャップ層１２３、電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンの注入を行うことにより、素子分離領域１２９を形成する。尚、素子分離領域１２９は、塩素系ガスを用いたドライエッチングにより、キャップ層１２３、電子供給層１２２及び電子走行層１２１の一部を除去することにより形成してもよい。
次に、図１９（ｃ）に示すように、ソース電極１４２及びドレイン電極１４３が形成される領域のキャップ層１２３を除去し、電子供給層１２２を露出させる。具体的には、レジストパターン１８１を有機溶剤等により除去した後、再び、キャップ層１２３の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部におけるキャップ層１２３をＲＩＥ等により除去することにより、ソース電極１４２及びドレイン電極１４３が形成される領域において、電子供給層１２２を露出させる。この後、不図示のレジストパターンは有機溶剤等により除去する。
次に、図２０（ａ）に示すように、露出している電子供給層１２２の上にソース電極１４２及びドレイン電極１４３を形成する。具体的には、再び、キャップ層１２３及び電子供給層１２２の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターン及び開口部における電子供給層１２２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ソース電極１４２及びドレイン電極１４３が形成される。この際、成膜される金属膜は、Ｔｉ／Ａｌの金属積層膜であり、この後、約７００℃の温度で熱処理することにより、オーミックコンタクトさせる。
次に、図２０（ｂ）に示すように、ゲート電極１４１が形成される領域の直下において、キャップ層１２３及び電子供給層１２２の一部を除去することにより、ゲートリセス２２０を形成する。具体的には、キャップ層１２３、ソース電極１４２及びドレイン電極１４３等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲートリセス２２０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンの開口部におけるキャップ層１２３及び電子供給層１２２の一部を除去することによりゲートリセス２２０を形成する。この際形成されるゲートリセス２２０は、レジストパターンの開口部におけるキャップ層１２３及び電子供給層１２２を除去し、電子走行層１２１を露出させたものであってもよく、更には、電子走行層１２１の一部が除去されているものであってもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図２０（ｃ）に示すように、ゲートリセス２２０の側面及び底面、キャップ層１２３の上に、ＡＬＤにより、Ａｌ２Ｏ３等からなる第１の絶縁層１３１及び第２の絶縁層１３２を積層して形成する。具体的には、ゲートリセス２２０の底面となる電子供給層１２２の上、ゲートリセス２２０の側面、キャップ層１２３の上に、ＴＭＡと酸素プラズマを用いたＡＬＤにより形成されるＡｌ２Ｏ３により第１の絶縁層１３１及び第２の絶縁層１３２を形成する。本実施の形態においては、第１の絶縁層１３１は基板温度約５００℃の条件で、厚さ約２０ｎｍ成膜することにより形成し、第２の絶縁層１３２は基板温度約３５０℃の条件で、厚さ約２０ｎｍ成膜することにより形成する。尚、ゲートリセス２２０を含む窒化物半導体が露出している領域に第１の絶縁層１３１及び第２の絶縁層１３２を形成するためには、第１の絶縁層１３１及び第２の絶縁層１３２を形成した後、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ゲートリセス２２０が形成されている電子供給層１２２及びキャップ層１２３の上の第２の絶縁層１３２の上に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における第１の絶縁層１３１及び第２の絶縁層１３２をＲＩＥ等により除去する。これにより、ゲートリセス２２０が形成されている電子供給層１２２及びキャップ層１２３の上に、第１の絶縁層１３１及び第２の絶縁層１３２を形成することができる。不図示のレジストパターンは、この後、有機溶剤等により除去する。
次に、図２１に示すように、ゲートリセス２２０が形成されている領域における第２の絶縁層１３２の上にゲート電極１４１を形成する。具体的には、第２の絶縁層１３２、ソース電極１４２及びドレイン電極１４３等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターン及び開口部における第２の絶縁層１３２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ゲート電極１４１が形成される。この際、成膜される金属膜は、Ｎｉ／Ａｕの金属積層膜である。
以上の製造方法により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態においては、第１の絶縁層１３１及び第２の絶縁層１３２に代えて、第２の実施の形態における絶縁層２３０を形成してもよい。
〔第５の実施の形態〕
次に、第５の実施の形態における半導体装置について図２２に基づき説明する。本実施の形態における半導体装置は、基板１１０の上に、窒化物半導体により電子走行層１２１、電子供給層１２２が積層されている。また、電子走行層１２１、電子供給層１２２の一部には、素子分離のための素子分離領域１２９が形成されている。ゲート電極１４１が形成される領域の直下においては、電子供給層１２２の一部を除去することによりゲートリセス２２０が形成されており、電子供給層１２２の上には、ソース電極１４２、ドレイン電極１４３が形成されている。ゲートリセス２２０が形成されている領域を含む電子供給層１２２の上には、積層された第１の絶縁層１３１及び第２の絶縁層１３２が形成されており、第２の絶縁層１３２の上には、ゲート電極１４１が形成されている。尚、基板１１０の上に、必要に応じてバッファ層が形成されていてもよく、この場合、上述した窒化物半導体はバッファ層の上に形成される。
本実施の形態においては、電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。
ゲートリセス２２０は、電子供給層１２２を除去することにより形成されたものであってもよく、電子供給層１２２及び電子走行層１２１の一部を除去することにより形成されたものであってもよい。
第１の絶縁層１３１及び第２の絶縁層１３２は、ともにＴＭＡと酸素プラズマを用いてＡＬＤにより成膜されたＡｌ２Ｏ３により形成されている。第１の絶縁層１３１は、膜厚が１ｎｍ以上、９６ｎｍ以下であることが好ましく、第２の絶縁層１３２は、膜厚が４ｎｍ以上、９９ｎｍ以下であることが好ましい。また、第１の絶縁層１３１の膜厚と第２の絶縁層１３２の膜厚の和は、５ｎｍ以上、１００ｎｍ以下であることが好ましい。尚、本実施の形態においては、第１の絶縁層１３１における膜厚は約２０ｎｍ、第２の絶縁層１３２における膜厚は約２０ｎｍとなるように形成されている。
本実施の形態においては、基板温度等の成膜条件を変えることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成されている。具体的には、第１の絶縁層１３１を成膜する際の基板温度を第２の絶縁層１３２を成膜する際の基板温度よりも高くすることにより、第１の絶縁層１３１に含まれる−ＯＨ数が、第２の絶縁層１３２に含まれる−ＯＨ数よりも少なくなるように形成することができる。本実施の形態においては、第１の絶縁層１３１を成膜する際の基板温度は４００℃以上、５５０℃以下、例えば、約５００℃で形成されており、第２の絶縁層１３２を成膜する際の基板温度は約３５０℃で形成されている。
このように、第１の絶縁層１３１と第２の絶縁層１３２とを積層して形成することにより、双方の利点、即ち、ゲートしきい値電圧の変動をすることができるとともに、ゲートリーク電流を少なくすることができる。
また、本実施の形態における半導体装置においては、ゲートリセス２２０を形成することにより、ノーマリーオフにすることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２３及び図２４に基づき説明する。
最初に、図２３（ａ）に示すように、基板１１０の上に、ＭＯＶＰＥにより、不図示のバッファ層、電子走行層１２１、電子供給層１２２を順次積層して形成する。電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。
次に、図２３（ｂ）に示すように、素子分離領域１２９を形成する。具体的には、電子供給層１２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域１２９が形成される領域に開口部１８１ａを有するレジストパターン１８１を形成する。この後、レジストパターン１８１の開口部１８１ａにおける電子供給層１２２及び電子走行層１２１の一部に、Ａｒ等のイオンの注入を行うことにより、素子分離領域１２９を形成する。尚、素子分離領域１２９は、塩素系ガスを用いたドライエッチングにより、電子供給層１２２及び電子走行層１２１の一部を除去することにより形成してもよい。
次に、図２３（ｃ）に示すように、電子供給層１２２の上にソース電極１４２及びドレイン電極１４３を形成する。具体的には、電子供給層１２２の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターン及び開口部における電子供給層１２２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ソース電極１４２及びドレイン電極１４３が形成される。この際、成膜される金属膜は、Ｔｉ／Ａｌの金属積層膜であり、この後、約７００℃の温度で熱処理することにより、オーミックコンタクトさせる。
次に、図２４（ａ）に示すように、ゲート電極１４１が形成される領域において、電子供給層１２２の一部を除去することにより、ゲートリセス２２０を形成する。具体的には、電子供給層１２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲートリセス２２０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンの開口部における電子供給層１２２の一部を除去することによりゲートリセス２２０を形成する。この際形成されるゲートリセス２２０は、レジストパターンの開口部における電子供給層１２２を除去し、電子走行層１２１を露出させたものであってもよく、更には、電子走行層１２１の一部が除去されているものであってもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図２４（ｂ）に示すように、ゲートリセス２２０の側面及び底面を含む電子供給層１２２の上に、ＡＬＤにより、Ａｌ２Ｏ３等からなる第１の絶縁層１３１及び第２の絶縁層１３２を積層して形成する。具体的には、ゲートリセス２２０が形成されている領域を含む電子供給層１２２の上に、ＴＭＡと酸素プラズマを用いたＡＬＤにより形成されるＡｌ２Ｏ３により第１の絶縁層１３１及び第２の絶縁層１３２を形成する。本実施の形態においては、第１の絶縁層１３１は基板温度約５００℃の条件で、厚さ約２０ｎｍ成膜することにより形成し、第２の絶縁層１３２は基板温度約３５０℃の条件で、厚さ約２０ｎｍ成膜することにより形成する。尚、電子供給層１２２が露出している領域に第１の絶縁層１３１及び第２の絶縁層１３２を形成するためには、第１の絶縁層１３１及び第２の絶縁層１３２を形成した後、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ゲートリセス２２０が形成されている領域を含む電子供給層１２２の上の第２の絶縁層１３２の上に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における第１の絶縁層１３１及び第２の絶縁層１３２をＲＩＥ等により除去する。これにより、ゲートリセス２２０が形成されている領域を含む電子供給層１２２の上に、第１の絶縁層１３１及び第２の絶縁層１３２を形成することができる。不図示のレジストパターンは、この後、有機溶剤等により除去する。
次に、図２４（ｃ）に示すように、ゲートリセス２２０が形成されている領域の第２の絶縁層１３２の上にゲート電極１４１を形成する。具体的には、第２の絶縁層１３２、ソース電極１４２及びドレイン電極１４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、このレジストパターン及び開口部における第２の絶縁層１３２の上に、真空蒸着により金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともに、リフトオフにより除去する。これにより、不図示のレジストパターンの開口部において残存する金属膜により、ゲート電極１４１が形成される。この際、成膜される金属膜は、Ｎｉ／Ａｕの金属積層膜である。
以上の製造方法により、本実施の形態における半導体装置を製造することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態においては、第１の絶縁層１３１及び第２の絶縁層１３２に代えて、第２の実施の形態における絶縁層２３０を形成したものであってもよい。
〔第６の実施の形態〕
次に、第６の実施の形態における半導体装置について図２５に基づき説明する。本実施の形態における半導体装置は、基板１１０の上に、窒化物半導体により電子走行層１２１、電子供給層１２２が積層されている。また、電子走行層１２１、電子供給層１２２の一部には、素子分離のための素子分離領域１２９が形成されている。電子供給層１２２の上には、ソース電極１４２、ドレイン電極１４３、絶縁層３３０が形成されており、絶縁層３３０の上には、ゲート電極１４１が形成されている。尚、基板１１０の上に、必要に応じてバッファ層が形成されていてもよく、この場合、上述した窒化物半導体はバッファ層の上に形成される。
本実施の形態においては、電子走行層１２１は厚さ３μｍのｉ−ＧａＮにより形成されており、電子供給層１２２は厚さ２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。これにより、電子走行層１２１と電子供給層１２２との界面近傍における電子走行層１２１には、２ＤＥＧ１２１ａが生成される。
絶縁層３３０は、ＴＭＡと酸素プラズマを用いてＡＬＤにより成膜されたＡｌ２Ｏ３により形成されている。絶縁層３３０は、膜厚が４０ｎｍ以上、１００ｎｍ以下であることが好ましく、膜厚は約４０ｎｍとなるように形成されている。
本実施の形態においては、絶縁層３３０を成膜する際の基板温度は４００℃以上、５５０℃以下、例えば、約５００℃で形成されている。これにより、ゲートしきい値電圧の変動をすることができる。また、絶縁層３３０の膜厚を厚くすることにより、ゲートリーク電流を低くすることができる。
尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態は、第３の実施の形態から第５の実施の形態の構造の半導体装置においても適用することができる。
〔第７の実施の形態〕
次に、第７の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
（半導体デバイス）
本実施の形態における半導体デバイスは、第１から第６の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２６に基づき説明する。尚、図２６は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第６の実施の形態に示されているものとは、異なっている。
最初に、第１から第６の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第６の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり第１から第６の実施の形態における半導体装置のゲート電極１４１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１から第６の実施の形態における半導体装置のソース電極１４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１から第６の実施の形態における半導体装置のドレイン電極１４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１から第６の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１から第６の実施の形態における半導体装置を有するものである。
図２７に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１から第６の実施の形態における半導体装置であるＨＥＭＴが用いられている。
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１から第６の実施の形態における半導体装置であるＨＥＭＴを有する電源装置である。
図２８に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。
本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。
一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。
本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１から第６の実施の形態における半導体装置であるＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴが用いられている。
（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１から第６の実施の形態における半導体装置であるＨＥＭＴが用いられている構造のものである。
図２９に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。
ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１から第６の実施の形態における半導体装置であるＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図２９では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された絶縁層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記絶縁層の上に形成されたゲート電極と、
を有し、
前記絶縁層は、酸化物を含む材料により形成されており、前記第２の半導体層の側より、第１の絶縁層、第２の絶縁層の順で積層することにより形成されているものであって、
前記第２の絶縁層に単位体積当たりに含まれる水酸基の量よりも、前記第１の絶縁層に単位体積当たりに含まれる水酸基の量が少ないことを特徴とする半導体装置。
（付記２）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された絶縁層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記絶縁層の上に形成されたゲート電極と、
を有し、
前記絶縁層は、酸化物を含む材料により形成されており、前記第２の半導体層の側より前記絶縁層の表面に向かって、単位体積当たりに含まれる水酸基の量が増加していることを特徴とする半導体装置。
（付記３）
前記絶縁層は、酸素を含むプラズマを用いた原子層堆積により形成されたものであって、
前記第１の絶縁層を形成する際の基板温度は、前記第２の絶縁層を形成する際の基板温度よりも、高い温度であることを特徴とする付記１に記載の半導体装置。
（付記４）
前記第１の絶縁層を形成する際の基板温度は、４００℃以上、５５０℃以下であることを特徴とする付記３に記載の半導体装置。
（付記５）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された絶縁層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記絶縁層の上に形成されたゲート電極と、
を有し、
前記絶縁層は、酸素を含むプラズマを用いた原子層堆積により形成されたものであって、
前記絶縁層は、４００℃以上、５５０℃以下の基板温度で形成されたものであることを特徴とする半導体装置。
（付記６）
前記絶縁層は、酸化アルミニウム、酸化ハフニウム、酸化シリコンのうちのいずれかを含む材料により形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第２の半導体層の上には、窒化物半導体により第３の半導体層が形成されており、
前記絶縁層は、前記第３の半導体層の上に形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記ゲート電極が形成される領域の前記第２の半導体層を除去することによりゲートリセスが形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記９）
前記第２の半導体層の上には、窒化物半導体により第３の半導体層が形成されており、
前記ゲート電極が形成される領域の前記第３の半導体層及び前記第２の半導体層を除去することによりゲートリセスが形成されており、
前記絶縁層は、前記ゲートリセス及び前記第３の半導体層の上に形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記１０）
前記第３の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記７または９に記載の半導体装置。
（付記１１）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第２の半導体層は、ＡｌＧａＮ、ＩｎＧａＡｌＮ、ＩｎＡｌＮのうちのいずれかを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板の上に、窒化物半導体により第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、酸素プラズマを用いた原子層堆積により第１の絶縁層を形成する工程と、
前記第１の絶縁層の上に、酸素プラズマを用いた原子層堆積により第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に、ゲート電極を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第１の絶縁層を形成する際の基板温度は、前記第２の絶縁層を形成する際の基板温度よりも、高い温度であることを特徴とする半導体装置の製造方法。
（付記１４）
前記第１の絶縁層を形成する際の基板温度は、４００℃以上、５５０℃以下であることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第１の絶縁層及び前記第２の絶縁層は、酸化アルミニウム、酸化ハフニウム、酸化シリコンのうちのいずれかを含む材料により形成されていることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
基板の上に、窒化物半導体により第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、酸素プラズマを用いた原子層堆積により絶縁層を形成する工程と、
前記絶縁層の上に、ゲート電極を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記絶縁層は、前記第２の半導体層の側を成膜する際の基板温度よりも低い基板温度で、前記絶縁層の表面側を成膜することを特徴とする半導体装置の製造方法。
（付記１７）
基板の上に、窒化物半導体により第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、酸素プラズマを用いた原子層堆積により絶縁層を形成する工程と、
前記絶縁層の上に、ゲート電極を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記絶縁層を形成する際の基板温度は、４００℃以上、５５０℃以下であることを特徴とする半導体装置の製造方法。
（付記１８）
前記絶縁層は、酸化アルミニウム、酸化ハフニウム、酸化シリコンのうちのいずれかを含む材料により形成されていることを特徴とする付記１６または１７に記載の半導体装置の製造方法。
（付記１９）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする増幅器。