JP5885638B2 - Semiconductor memory device - Google Patents
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Description
Translated fromJapanese本発明の実施形態は、半導体記憶装置に関する。 Embodiments described herein relate generally to a semiconductor memory device.
近年、ＮＡＮＤ型フラッシュメモリを搭載したメディアなどに動画などのコンテンツを記憶させることが増えている。コンテンツの権利を守るために、そのようなメディアを動画再生機などのホスト機器が「認証する」という機能が考えられている。たとえば、ホスト機器は、メディアが正規のものか、不正にコピーされたものかを識別し、識別の結果が後者であった場合には動画の再生を拒否する。認証のために、ＮＡＮＤ型フラッシュメモリの内部の特定の領域に、工場出荷時に認証に必要なデータ（例えば秘密鍵）を書いておく。この特定の領域のデータが不特定のユーザによって書き換えられることが可能な状態にあった場合、攻撃者はこの領域を消去して認証をパスするようなデータを書き込むことで、不正な複製メディアを作ることが可能となる。 In recent years, contents such as moving images have been increasingly stored in media equipped with a NAND flash memory. In order to protect the rights of content, a function that “authenticates” such media by a host device such as a video player is considered. For example, the host device identifies whether the medium is legitimate or illegally copied, and if the identification result is the latter, it rejects the reproduction of the moving image. For authentication, data (for example, a secret key) necessary for authentication is written in a specific area inside the NAND flash memory at the time of factory shipment. If the data in this specific area can be rewritten by an unspecified user, the attacker erases this area and writes data that passes the authentication, so that unauthorized duplication media can be stored. It becomes possible to make.
機密情報を保護可能な半導体記憶装置を提供しようとするものである。 A semiconductor storage device capable of protecting confidential information is provided.
一実施形態による半導体記憶装置は、機密情報を保持する機密情報領域を含むメモリを含む。機密情報領域は有効にされたフラグを含んでいる。制御回路は、機密情報領域に対するデータ消去を指示されると、機密情報領域中のデータをメモリから読み出し、読み出されたデータ中でフラグが有効であるかを判定し、無効である場合は機密情報領域中のデータを消去し、有効である場合はデータ消去の指示により求められる処理を中止する。メモリは、データを保持する複数のページを含んだ情報保持領域と、複数のページについての管理情報を、１ビットの情報を当該１ビットの情報が有効である場合にｎビット（ｎは自然数）のランダムデータによって表示する管理情報領域を含む。制御回路は、管理情報領域中にランダムデータが書かれているかを判断し、書かれている場合に対応する管理情報のビットが有効であると判断する。The semiconductor memory device according to an embodimentincludes a memorycontaining sensitive information area for holding secret information. The confidential information area contains a validated flag. When the control circuit is instructed to erase data in the confidential information area, it reads out the data in the confidential information area from the memory, determines whether the flag is valid in the read data, and if it is invalid, the control circuit The data in the information area is erased, and if it is valid, the processing requested by the data erasure instruction is stopped.The memory has an information holding area including a plurality of pages for holding data, management information for the plurality of pages, 1 bit of information when the 1 bit of information is valid (n is a natural number) Management information area to be displayed by random data. The control circuit determines whether random data is written in the management information area, and determines that the management information bit corresponding to the random data is valid.
本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。ＮＡＮＤ型フラッシュメモリ中の機密情報の書き換えを防ぐためには、機密情報の消去のみが禁止されていればよい。なぜなら、ＮＡＮＤ型フラッシュメモリでは、メモリセルの特性に起因して、いったん書き込まれた情報を上書きすることができないからである。すなわち、データの書き込みは、消去状態の閾値電圧を有する複数メモリセルに対してのみ可能である。 The inventors have obtained the following knowledge in the process of developing the embodiment. In order to prevent rewriting of confidential information in the NAND flash memory, it is sufficient that only erasure of confidential information is prohibited. This is because in a NAND flash memory, information once written cannot be overwritten due to the characteristics of the memory cell. In other words, data can be written only to a plurality of memory cells having a threshold voltage in the erased state.
上記のように機密情報を保持する領域の書き換えは防がれる必要がある。しかし一方で機密情報をこの領域に書き込むことが必要であり、また、機密情報が書き込まれる前に、メモリに対するデータ消去および書き込みのテストが行われる必要がある。したがって、機密情報書き込み前のテストおよび機密情報書き込みの際は機密情報保持領域中に対してデータ書き込みおよび消去が可能であって、かつ機密情報書き込み後はこの領域に対するデータ消去（ひいては書き込みも）が禁止されるようにしなければならない。 As described above, it is necessary to prevent rewriting of the area holding confidential information. However, on the other hand, it is necessary to write confidential information in this area, and before the confidential information is written, it is necessary to perform a data erasure and writing test on the memory. Therefore, in the test before writing confidential information and writing confidential information, data can be written and erased in the confidential information holding area, and after the confidential information is written, data can be erased (and thus written) in this area. It must be prohibited.
この機密情報書き込み前後の制約を最も簡単に実現する方法として、「機密情報書き込み前」と「機密情報書き込み後」とで異なる値を有するロムフューズパラメータを用意することが考えられる。ロムフューズパラメータは、メモリの種々の設定を規定するためのものである。メモリ中にはロムフューズパラメータを記憶するための特別のブロックが設けられており、最初に半導体記憶装置へ電源を供給する際にロムフューズパラメータが読み出され（パワーオンリード）、読み出された値が制御回路内部のラッチに格納される。機密情報書き込み前は、機密情報保持領域についてのパラメータがこの領域へのデータの書き込みおよび消去を許可する値に設定される。一方、機密情報書き込み後は、パラメータは、機密情報保持領域へのデータの書き込みおよび消去を禁止する値に設定される。禁止の値にセットされていると、例えばメモリは、データ書き込みおよび消去のコマンドをラッチせず、あるいは、コマンドをラッチはするが、データ書き込みおよび消去のシーケンス進入後に実際の動作を行わずにシーケンスをすぐに抜けるように構成される。 As a method of realizing the restriction before and after writing confidential information most easily, it is conceivable to prepare ROM fuse parameters having different values for “before writing confidential information” and “after writing confidential information”. The ROM fuse parameter is for defining various settings of the memory. A special block for storing the ROM fuse parameters is provided in the memory. When the power is first supplied to the semiconductor memory device, the ROM fuse parameters are read (power-on read) and the read values are read. Is stored in a latch inside the control circuit. Before the confidential information is written, the parameter for the confidential information holding area is set to a value that permits writing and erasing of data in this area. On the other hand, after the confidential information is written, the parameter is set to a value that prohibits writing and erasing of data in the confidential information holding area. When set to a prohibited value, for example, the memory does not latch data write and erase commands, or latches commands but does not perform actual operations after entering the data write and erase sequences. It is configured to exit immediately.
しかしながら、ロムフューズパラメータは、メモリの工場出荷後も書き換えが可能になっている。外部から専用の書き換えコマンドとパラメータのアドレスを入力すれば、パラメータを保持する領域にアクセスして値を書き換えることができるし、外部に読み出すこともできる。この機能は、本来テストモードのためのものであったが、近年ではユーザにも一部公開されている。したがって、攻撃者がロムフューズパラメータにアクセスして値を書き換えることを試みれば（たとえば全てのパラメータの値を反転させる）、機密情報の保持領域に対する消去動作のロックを外すことも可能である。ロムフューズパラメータによる機密情報の保護に対しては、こうした問題が残る。 However, the ROM fuse parameter can be rewritten even after the memory is shipped from the factory. If a dedicated rewrite command and parameter address are input from the outside, the value can be rewritten by accessing the area holding the parameter, and can be read out to the outside. This function was originally intended for the test mode, but in recent years it has been partially released to users. Therefore, if an attacker tries to rewrite the value by accessing the ROM fuse parameter (for example, inverting the values of all parameters), it is possible to unlock the erasure operation for the confidential information holding area. These problems remain for the protection of confidential information by the Romfuse parameter.
以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。 Hereinafter, an embodiment configured based on such knowledge will be described with reference to the drawings. In the following description, components having substantially the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary. In addition, each embodiment exemplifies an apparatus and a method for embodying the technical idea of this embodiment, and the technical idea of the embodiment is the material, shape, structure, arrangement, etc. of component parts. Is not specified as follows. Various changes can be added to the technical idea of the embodiments within the scope of the claims.
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の機能ブロック図である。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、以下の具体例のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。(First embodiment)
FIG. 1 is a functional block diagram of the semiconductor memory device according to the first embodiment. Each functional block can be realized as hardware, computer software, or a combination of both. Therefore, in order to make it clear that each block is any of these, it will be described below in terms of their functions in general. Whether such functionality is implemented as hardware or software depends upon the specific implementation or design constraints imposed on the overall system. Those skilled in the art can implement these functions in various ways for each specific embodiment, and any implementation technique is included in the scope of the embodiments. Moreover, it is not essential that each functional block is distinguished as in the following specific example. For example, some functions may be executed by a functional block different from the functional blocks exemplified in the following description. Furthermore, the illustrated functional block may be divided into smaller functional sub-blocks. The embodiment is not limited by which functional block is specified.
半導体記憶装置１は、典型的には、ＮＡＮＤ型フラッシュメモリの特徴を含んでいる。図１に示されるように、半導体記憶装置１は、メモリセルアレイ２を含んでいる。メモリセルアレイ２は、複数のブロックＢＫを含んでいる。各ブロックＢＫは、図２に示されるように、複数のメモリセルトランジスタＭＴ、ワード線ＷＬ、ビット線ＢＬ等を含んでいる。ブロックＢＫは、複数のメモリセルトランジスタＭＴからなる複数のページＰＧからなる。各ページＰＧは、複数メモリセルトランジスタまたは複数メモリセルトランジスタによる記憶空間からなる。各ブロックＢＫ中のメモリセルトランジスタＭＴ中のデータは、一括して消去される。メモリセルトランジスタ単位およびページ単位でのデータ消去はできない。すなわち、ブロックＢＫは消去単位である。また、各ページＰＧ中のメモリセルトランジスタＭＴに対してデータが一括して書き込まれ、各ページＰＧ中のメモリセルトランジスタＭＴ中のデータが一括して読み出される。 The
各ブロックＢＫは、例えばワード線方向に沿って並ぶ複数のメモリセル列（メモリセルユニット）を含んでいる。メモリセルはメモリセルトランジスタＭＴを含んでいる。メモリセル列は、ＮＡＮＤストリングと、その両端に接続された選択トランジスタＳ１、Ｓ２を含んでいる。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続される複数個（例えば６４個）のメモリセルトランジスタＭＴを含んでいる。選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続され、選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続されている。メモリセルトランジスタは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルトランジスタは、半導体基板内に形成されたウェル上に設けられる。ウェルは、電圧生成回路１１から所定の電圧を受け取る。メモリセルトランジスタＭＴは、ウェル上のトンネル絶縁膜、トンネル絶縁膜上の浮遊ゲート電極、浮遊ゲート電極上のゲート間絶縁膜、ゲート間絶縁膜上の制御ゲート電極、ウェル表面のソース／ドレイン領域を有している。メモリセルトランジスタＭＴの電流経路であるソース／ドレイン領域は、隣接するメモリセルトランジスタＭＴのソース／ドレイン領域に接続されている。選択トランジスタは、半導体基板上のゲート絶縁膜、ゲート絶縁膜上のゲート電極、ウェル表面のソース／ドレイン領域を含んでいる。 Each block BK includes, for example, a plurality of memory cell columns (memory cell units) arranged along the word line direction. The memory cell includes a memory cell transistor MT. The memory cell column includes a NAND string and select transistors S1 and S2 connected to both ends thereof. The NAND string includes a plurality of (for example, 64) memory cell transistors MT in which current paths (source / drain SD) are connected in series with each other. The other end of the current path of the selection transistor S1 is connected to the source line SL, and the other end of the current path of the selection transistor S2 is connected to the bit line BL. The memory cell transistor is provided at each intersection of the bit line BL and the word line WL. The memory cell transistor is provided on a well formed in the semiconductor substrate. The well receives a predetermined voltage from the
各ワード線ＷＬは、同じ行に属する複数のメモリセルトランジスタＭＴの制御ゲート電極に接続される。同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴは、１つのページＰＧを構成する。半導体記憶装置１は、１つのメモリセルが複数ビットのデータを保持できるように構成されていてもよい。そのような構成の場合、１つのワード線ＷＬに複数ページが割り当てられる。複数のページは、例えば、アッパーページ、ロワーページと称される。さらなるページが定義される場合もある。本明細書において、単にページと称される要素は、同じワード線に接続されたメモリセルトランジスタＭＴの組を指し、または物理ページと称する場合がある。一方、１つの物理ページに割り当てられたアッパーページ、ロワーページ等を論理ページと称する場合がある。 Each word line WL is connected to control gate electrodes of a plurality of memory cell transistors MT belonging to the same row. A plurality of memory cell transistors MT connected to the same word line WL constitute one page PG. The
図１に戻る。センスアンプ３は、ビット線ＢＬを介してメモリセルアレイ２内のメモリセル（メモリセルトランジスタＭＴ）のデータを読み出し、ビット線ＢＬを介してメモリセルアレイ２内のメモリセルの状態を検出する。ページバッファ４は、センスアンプ３から読み出されたデータまたはセンスアンプ３に供給されるデータを一時的に保持する。カラムデコーダ６は、半導体記憶装置１の外部から端子ＩＯを介して供給されたアドレス信号に基づいて、特定のビット線ＢＬ、センスアンプ等を選択する。カラムアドレスバッファ７は、アドレス信号を一時的に保持し、カラムデコーダ６に供給する。ロウデコーダ８は、データ読み出し、書き込み、あるいは消去に必要な種々の電圧を電圧生成回路１１から受け取り、そのような電圧をアドレス信号に基づいて特定のワード線ＷＬに印加する。ロウアドレスバッファ９は、アドレス信号を一時的に保持し、ロウデコーダ８に供給する。電圧生成回路１１は、電源電圧ＶＳＳ、電圧ＶＣＣ等を受け取り、これらからデータ書き込み、読み出し、消去等に必要な電圧を生成する。 Returning to FIG. The
入出力制御回路１２は、端子ＩＯを介して、半導体記憶装置１の動作を制御する種々のコマンド、アドレス信号を受け取り、またデータを受け取ったり、出力したりする。入出力制御回路１２から出力されたアドレス信号は、アドレスレジスタ１３によってラッチされる。ラッチされたアドレス信号は、カラムアドレスバッファ７およびロウアドレスバッファ９に供給される。入出力制御回路１２から出力されたコマンドは、コマンドレジスタ１４によってラッチされる。ステータスレジスタ１５は、シーケンス制御回路２３または認証回路２５によって制御される動作の状態を定める値を保持し、主に半導体記憶装置１の外部からのステータス読み出し要求に応答して入出力制御回路１２を通じてチップ外部にステータス情報を出力するために用いられる。 The input /
半導体記憶装置１は、半導体記憶装置１の動作を制御するための種々の制御信号を外部から受け取る。制御信号には、例えばチップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、リードイネーブルＲＥおよび／ＲＥ、ライトイネーブルＷＥおよび／ＷＥ、ライトプロテクトＷＰ、クロックＤＱＳ、／ＤＱＳが含まれる。これらの制御信号は、対応する端子において受け取られ、ロジック制御回路２１に供給される。ロジック制御回路２１は、制御信号に基づいて、入出力制御回路１２を制御して、端子ＩＯ上の信号をコマンド、アドレス、またはデータとして入出力制御回路１２を介してアドレスレジスタ１３、コマンドレジスタ１４、ページバッファ４等に到達することを許可したり禁止したりする。また、ロジック制御回路２１は、コマンドレジスタ１４から、ラッチされたコマンドを受け取る。 The
ロジック制御回路２１は、シーケンス制御回路２３、パラメータレジスタ２４、認証回路２５を含んでいる。シーケンス制御回路２３は、コマンドレジスタ１４からコマンドを受け取る。シーケンス制御回路２３は、受け取ったコマンドに基づいて、コマンドにより指示される処理（データ読み出し、書き込み、消去等）を実行するように、センスアンプ３、電圧生成回路１１等を制御する。パラメータレジスタ２４は、ロジック制御回路２１の動作を規定する種々のパラメータを保持する。認証回路２５は、半導体記憶装置１の認証に関する処理を行う。例えば、認証回路２５は、認証を要求するコマンドを受け取り、メモリセルアレイ２中の特定のデータを用いて認証のための特定の演算を行い、結果を半導体記憶装置１の外部へ出力する。この一連の動作の実行の過程で、認証回路２５は、必要なデータの読み出し、書き込み等をシーケンス制御回路２３に指示する。認証回路２５が前記データの読み出し、書き込みのために用いる回路は半導体記憶装置１に備わっているパワーオンリードを制御する回路を用いることが可能である場合には、これを用いてもよい。パワーオンリードを制御する回路を用いることが可能な場合には、回路面積の増加を抑える効果がある。 The
ロジック制御回路２１は、また、レディー／ビジー信号Ｒ／Ｂの出力を司る。具体的には、ロジック制御回路２１は、半導体記憶装置１がビジー状態の間、ビジー信号を出力するように、出力回路２７を制御する。例えば、レディー／ビジーの出力端子にローレベルの信号が出力されているときは半導体記憶装置１がビジー状態であり、ハイレベルの信号が出力されているときは半導体記憶装置１がレディー状態である。この関係は逆でもよい。 The
図３は、第１実施形態に係るメモリセルアレイによる記憶空間３１の区分を示している。図３に示されるように、記憶空間３１は、通常領域３２、ロムフューズ領域３３、機密情報領域３４を含んでいる。通常領域３２、ロムフューズ領域３３、機密情報領域３４は、少なくともページより大きな単位から構成される。通常領域３２、ロムフューズ領域３３、機密情報領域３４は、１または複数のページであってもよいし、１または複数のブロックであってもよい。通常領域３２、ロムフューズ領域３３、機密情報領域３４の位置は任意であり、図の例に制限されない。通常領域３２、ロムフューズ領域３３、機密情報領域３４は、みな同じ物理的な構造（要素および接続）を有し、相互に区別されない。一方、通常領域３２、ロムフューズ領域３３、機密情報領域３４は、相違する種類の情報を保持し、したがって相違する用途を有する。ロムフューズ領域３３の一部を機密情報領域３４として物理的に同一の領域をロムフューズ領域３３と機密情報領域３４という相違する用途で共用することが可能である場合には、そのようにしてもよい。たとえば、ブロックからなるロムフューズ領域３３のうち、特定のページのみを機密情報領域３４として用いる等が可能である。 FIG. 3 shows the division of the
通常領域３２は、半導体記憶装置１と通信する装置からのアクセスが可能である。半導体記憶装置１と通信する装置は、通常領域３２中にデータを書き込み、また通常領域３２中のデータを読み出しあるいは消去できる。ロムフューズ領域３３は、半導体記憶装置１の種々の特性を規定するためのロムフューズパラメータを保持する。半導体記憶装置１の外部からのロムフューズ領域３３へのアクセスは、半導体記憶装置１の機能に基づいて、許可されていたり、一部許可されていたり、禁止されていたりする。 The
機密情報領域３４は、種々の機密情報を保持する。機密情報は、半導体記憶装置１と通信する装置（例えばホスト装置等）が、アクセスできない情報である。そのような情報には、例えば、半導体記憶装置１とホスト装置との間の認証に用いられる鍵情報、識別情報、その他の半導体記憶装置１の内部でのみの使用を想定されている情報、半導体記憶装置１と通信する装置はアクセスできるがユーザのアクセスは望まれない情報等が含まれる。したがって、機密情報領域３４には、半導体記憶装置１の外部の装置は、基本的にはアクセスできない。そのために、典型的には、半導体記憶装置１の外部の装置は、機密情報領域３４のアドレスを正当な使用の範囲の中で知ることはできない。 The
機密情報領域３４は、例えば図４に示す構造を有する。図４は、第１実施形態に係る機密情報領域３４を例示している。上記のように、機密情報領域３４は１または複数のページを含んでいてもよいし、１あるいは複数のブロックを含んでいてもよい。図４に示されるように、機密情報領域３４は、情報保持部４１とフラグ部４２とを含んでいる。すなわち、機密情報領域３４を構成するページまたはブロックは、情報保持部４１に保持されるデータを保持するメモリセルと、フラグ部４２に保持されるデータを保持するメモリセルと、を含んでいる。また、機密情報を保持しているページと別のページにフラグ部４２が設けられてもよい。例えば、図５に示されるように、機密情報領域３４中に情報保持部４１としてのページとは別のページ中にフラグ部４２が設定されてもよい。 The
情報保持部４１およびフラグ部４２は、１または複数のビットからなる。半導体記憶装置１が１つのメモリセルに２ビット以上のデータを保持可能に構成されている場合は、機密情報領域３４では、１セル当たり１ビットデータの保持であってもよいし、１セル当たり２ビット以上のデータの保持であってもよい、しかしながら、１セル当たり１ビットデータの保持が好ましいかもしれない。その方がデータ保持の信頼性が高く、機密情報には高い信頼性が求められるからである。一方、通常領域３２およびロムフューズ領域３３の１セル当たりのビット数は任意である。 The information holding unit 41 and the
情報保持部４１は、機密情報を保持する。機密情報領域３４が２以上のページを含む場合、フラグ部４２は、これらの全ページの各々に設けられてもよいし、一部のページのみに設けられてもよい。フラグ部４２には、特定のパターンの１ビットまたは複数のビット（フラグ）が書き込まれることになっている。この特定のビットが書き込まれていることを以て、フラグ部４２にフラグが立っている（フラグが有効になっている）と判定される。フラグのパターンの例については後述する。フラグ部４２の位置は、シーケンス制御回路２３が認識できるようになっている。そのために、具体的には、フラグ部４２は、例えば各ページの最後または機密情報領域３４を構成する複数ページのうちの最後のページの情報保持部４１の直後に位置する。フラグ部４２中のデータは、ページバッファ４を経てシーケンス制御回路２３まで読み出されることが可能に構成されている。すなわち、シーケンス制御回路２３は、フラグ部４２を含め機密情報領域３４のアドレスを把握しており、機密情報をロジック制御回路２１まで読み出すように半導体記憶装置１の各部を制御できるように構成されている。 The information holding unit 41 holds confidential information. When the
機密情報領域３４は、図１５のように構成されていてもよい。図１５は、第１実施形態に係る機密情報領域３４の別の例を示している。図１５に示されるように、情報保持部４１とフラグ部４２は、相違するページに記憶されている（すなわち１セル当たり１ビットを保持するセルの場合にはページはワード線単位で割り当てられるので、相違するワード線に割り当てられることになる）。フラグ部４２を含んだページは、機密情報を保持しない。フラグのためのデータ（フラグデータ）は、フラグ部４２用のページの一部または全てのビットにおいて記憶されている。 The
認証回路２５は、認証の一環として、機密情報を必要とする。認証回路２５は、機密情報を取得するために、シーケンス制御回路２３に機密情報の読み出しを依頼する。 The
フラグは、図６に示されるように、機密情報領域３４に機密情報が書き込まれたのと同時またはそれ以降で、且つ半導体記憶装置１の出荷前までに書き込まれる。図６は、第１実施形態に係る半導体記憶装置１の製造から出荷までの工程を示すフローチャートである。図６に示されるように、半導体記憶装置１が製造される（ステップＳ１）。次に、半導体記憶装置１がテストされる（ステップＳ２）。テストには、例えば、半導体記憶装置１へのデータの書き込みおよび消去が正しく行われるかの確認、不合格の半導体記憶装置１の選別が含まれる。ステップＳ２で、機密情報領域３４に対して実際に書き込みおよび消去を行ってテストを行う場合には、当該領域のフラグが書かれているか否かを判定する必要があり、フラグが無効であった場合についてのみ書き込みおよび消去動作が許される。フラグ判定についてはステップＳ３で後に詳述する。テスト工程では、電圧のトリミング、ロムフューズ領域３３へのパラメータの書き込みも行われる。次に、機密情報領域３４に機密情報が書き込まれる（ステップＳ３）。 As shown in FIG. 6, the flag is written at the same time as or after the confidential information is written in the
機密情報の書き込みは、例えば、図１６のシステムを用いて行われる。図１６は、第１実施形態に係る機密情報書き込みシステムを示している。図１６に示されるように各ウェハ７１用のテスタ７２は、鍵（機密情報）サーバ７３から、鍵のデータを受け取る。鍵データは、チップごとに相違する。テスタ７２は、例えばインターネット等を介して鍵サーバ７３と通信可能に接続されている。テスタ７２は、受け取った鍵データを、対応するウェハ７１中の各機密情報領域３４に書き込む。 The confidential information is written using, for example, the system shown in FIG. FIG. 16 shows a confidential information writing system according to the first embodiment. As shown in FIG. 16, the
機密情報とフラグが同一ページ内に割り当てられている場合には、典型的には半導体記憶装置１がページ単位でデータを書き込むように構成されているので、機密情報の書き込みと同時にフラグも機密情報領域３４中のフラグ部４２に書き込まれる。しかしながら、同時の書き込みは実施形態の本質とは関係ないので、少なくとも上記のように機密情報の書き込み後で半導体記憶装置１の出荷前であれば、フラグは任意のタイミングで書き込まれることが可能である。 When the confidential information and the flag are allocated in the same page, the
機密情報領域３４が図１５のように構成されている場合、ステップＳ３は、以下のように行われる。まず、フラグが書かれているかが判定される。すでにフラグが書かれている場合、ステップＳ３はこれで終了する。一方、フラグが書かれていなければ、機密情報が機密情報領域３４に書き込まれる。次いで、フラグが書き込まれ、フラグが正しく書かれたかが判定される。フラグが正しく書かれていない場合、機密情報領域３４（典型的には、機密情報領域３４のためのブロック）が消去され、機密情報およびフラグの書き込みおよび判定が行われる。ステップＳ３については、後に詳述する。 When the
次いで、半導体記憶装置１が出荷される（ステップＳ４）。 Next, the
次に、図７および図８を参照して、第１実施形態に係る半導体記憶装置１でのデータ消去シーケンスについて説明する。図７は、第１実施形態に係るシーケンス制御回路２３の詳細を例示するブロック図である。図７に示されるように、シーケンス制御回路２３は、アクセス制御部５１、アドレス比較部５２、フラグ判定部５３を含んでいる。図８は、第１実施形態に係る半導体記憶装置での消去シーケンスを示すフローチャートである。図８に示されるように、シーケンス制御回路２３は、消去コマンドを受信する（ステップＳ１１）。アドレス比較部５２は、この消去コマンドに関連するデータ消去対象アドレスを機密情報領域３４のアドレスと比較して、機密情報領域３４が選択されているかを判定する（ステップＳ１２）。上記のように機密情報領域３４中の機密情報は、半導体記憶装置１の出荷後の通常使用の範囲内では、半導体記憶装置１の内部での認証動作に用いられることのみが想定されており、消去されることが想定されていない。そのような消去は禁止されている。また、機密情報の読み出しは、例えば認証の一環として認証回路２５からの依頼によって開始され、機密情報領域３４が半導体記憶装置１の外部から直接指定されることも想定されておらず、よって機密情報領域３４のアドレスは外部に公開されないことが意図されている。したがって、出荷後の通常使用の範囲では機密情報領域３４がデータ消去の対象となることはなく、アドレス比較部５２による比較結果は、アドレス同士の不一致を示す。アドレス同士が不一致であると、フローはステップＳ１３に移行する。ステップＳ１３において、アクセス制御部５１は、関連する要素を制御して指定されたアドレスのデータを消去する（ステップＳ１３）。アクセス制御部５１は、指定されたアドレスにデータを書き込み、または指定されたアドレスのデータを消去あるいは読み出すように、半導体記憶装置１の関連する要素を制御する機能を担う。次いで、ステップＳ１３に続いて、データ消去は終了する。 Next, a data erasing sequence in the
一方、不正な手続きを通じて機密情報領域３４のアドレスが万一外部に漏洩した場合、機密情報領域３４のアドレスを知得した攻撃者が、通常とは異なる何らかの不正な方法で機密情報の消去および更新を試みて、機密情報領域３４中のデータの消去を指示することが考えられる。そのような指示がシーケンス制御回路２３で受け取られた場合、アドレス比較部５２によるステップＳ１２での判定はＹＥＳとなる。この結果を受け取ると、アクセス制御部５１は、フラグを、例えばシーケンス制御回路２３中の図示せぬラッチに転送する（ステップＳ１４）。 On the other hand, if the address of the
次いで、フラグ判定部５３は、フラグが立っているかを判定する（ステップＳ１５）。この判定の例については後述する。フラグが立っていない場合、フラグ判定部５３はその旨の信号を出力し、処理はステップＳ１３に移行する。フラグが立っていない状況は、典型的には、機密情報の書き込み前のテスト工程（図６のステップＳ２）中に発生する。ステップＳ１３において、アクセス制御部５１は、データを消去する。こうして、機密情報領域３４へのデータ消去テストは可能になっている。 Next, the
一方、消去シーケンスが半導体記憶装置１の出荷後である場合、フラグが立っているはずである。アドレス比較部５２はこのフラグ信号を出力する。この信号を受け取ると、アクセス制御部５１は、指定されたアドレスのデータの消去シーケンスを抜けて（ステップＳ１７）、すなわち指定のアドレスのデータの消去を行わず、次いで消去シーケンスは終了する。すなわち、消去コマンドにより求められる処理を中止する。こうして、機密情報の書き込み後は、機密情報の消去が不能とされている。 On the other hand, if the erase sequence is after shipment of the
出荷後、上記のような消去シーケンスにおいて機密情報領域３４以外の領域に対するデータ消去が行われた場合、ステップＳ１１でのコマンド受信からステップＳ１３でのデータ消去を経て消去シーケンスを終了するまでの期間、レディー／ビジーの出力端子（レディー／ビジー端子）からビジー信号が出力される。上記のように、ローレベルおよびハイレベルのレディー／ビジー信号は、例えばそれぞれ半導体記憶装置１のビジー状態およびレディー状態を示す。また、上記のように、機密情報領域３４がアクセスされた場合にはデータ消去のステップＳ１３を踏まずに消去シーケンスを抜ける。ここで、ステップＳ１３のデータ消去に要する時間は消去シーケンス全体に要する時間の中で支配的である。したがって図９に示されるように、通常領域３２に対するデータ消去を行った場合と比べて機密情報領域３４に対するデータ消去を試みた場合では、後者の方が、ステップＳ１３が行われない分、大幅にビジー時間が短い。この特徴を利用して、攻撃者が、機密情報領域３４のアドレスを知ることを目的としてアドレスを変えながらデータ消去を試行してレディー／ビジー端子を観測し、機密情報領域のアドレスを特定する等のおそれがある。そこで、図１０に示されるように、消去シーケンスを抜ける前にダミーステート（ステップＳ２１）が用意されてもよい。半導体記憶装置１は、ダミーステートにある間、特別な動作を行わず、一定の時間待機し、その後、ステップＳ１７に移行する。こうすることにより、レディー／ビジー端子を介して外部にビジーが出力される継続時間は、従来の継続時間に、ダミービジー継続時間を加えた時間となる。ダミーステートに留まる時間を調整することで、図１１に示されるように、機密情報領域３４へのデータ消去に対するビジー時間を、半導体記憶装置１の外部に対して、通常領域３２へのデータ消去に対するビジー時間と同等に見せることができる。以上のような動作によって、ビジー時間の長短によって攻撃者に機密情報領域３４を悟られることを防ぐことが可能となる。 After the shipment, when data erasure is performed for an area other than the
さらに、例えば機密情報領域３４が１つのブロックであるとして、ステップＳ２のテストの結果、このような機密情報ブロックが物理的に不良であった場合の対策について説明する。図１２に示されるように、例えば第１機密情報ブロック（領域）３４ａ、第２機密情報ブロック（領域）３４ｂ、…というように複数の機密情報ブロックを用意する。これらの複数の機密情報ブロックには、同じ機密情報が記録されている。ステップＳ２のテスト工程において、第１機密情報ブロック３４ａが不良であった場合は、第２機密情報ブロック３４ｂが代わりに使用される。また、半導体記憶装置１の出荷後の認証動作の間に第１機密情報ブロック３４ａが後天性の不良を有する場合も、同様に第１機密情報ブロック３４ａに代えて第２機密情報ブロック３４ｂが使用される。 Further, for example, assuming that the
また、半導体記憶装置１が、複数のメモリセルアレイ２を有する場合、第１機密情報領域（ブロック）３４ａと冗長用の第２機密情報領域（ブロック）３４ｂが相違するメモリセルアレイ２に設けられてもよい。図１７は、そのような例を示している。図１７に示されるように、第１機密情報ブロック３４ａ、第２機密情報ブロック３４ｂは、それぞれ、第１メモリセルアレイ２ａ、第２メモリセルアレイ２ｂ中に設けられる。 Further, when the
ここまでの説明は、消去の際にフラグが判定される例に関する。上記のように、半導体記憶装置１の出荷時に書き込み済みの機密情報を不正に書き換えるには、基本的には、機密情報の消去が必要であり、セキュリティフラグを用いて機密情報領域３４の不正な消去を防止することで間接的に機密情報の不正な書き換えを防止できるからである。しかしながら、この例に代えて、または加えて、機密情報領域３４への書き込み指示に対してフラグが判定されてもよい。図１８は、第１実施形態に係る半導体記憶装置でのデータ書き込みシーケンスを示すフローチャートである。書き込みシーケンスは、消去シーケンス（図８）と基本的に同じである。異なる点を主に以下に説明する。まず、ステップＳ１１に代えて、ステップＳ２１が行われる。ステップＳ２１において、ステップＳ１１と同様に、シーケンス制御回路２３は書き込みコマンドを受信する。次いで、ステップＳ１２に代えて、ステップＳ２２が行われる。ステップＳ２２において、ステップＳ２１と同様に、アドレス比較部５２は、書き込みコマンドに関連するデータ書き込み対象アドレスを機密情報領域３４のアドレスと比較して、機密情報領域３４が選択されているかを判定する。 The description so far relates to an example in which a flag is determined at the time of erasing. As described above, in order to illegally rewrite the confidential information that has been written at the time of shipment of the
ステップＳ２２での判定がＮＯであると、ステップＳ１３に代えて、ステップＳ２３が行われる。ステップＳ２３において、ステップＳ１３と同様に、アクセス制御部５１は、関連する要素を制御して指定されたアドレスにデータを書き込む。一方、ステップＳ２２での判定がＹＥＳであると、フローはステップＳ１４に移行する。続くステップＳ１５の判定がＮＯであると、フローはステップＳ２３に移行する。一方、ステップＳ１５の判定がＹＥＳであると、ステップＳ１７に代えて、ステップＳ２７が行われる。ステップＳ２７において、ステップＳ１７と同様に、アクセス制御部５１は、書き込みシーケンスを抜ける。 If the determination in step S22 is NO, step S23 is performed instead of step S13. In step S23, as in step S13, the
ここで、図６のステップＳ３について、図１９、図２０を用いて、詳述する。図１９は、図６のステップＳ３の詳細なフローである。図２０は、第１実施形態に係るフラグの判定前後の状態を例示する。図１９に示されるように、フラグ部４２に対し、有効なフラグデータが書かれているか否かの判定が行われる（ステップＳ３−１）。（セキュリティ）フラグは、図２０に示されるように、デフォルトで“Ｈ”（有効）であって、フラグ判定を行うと“Ｌ”（無効）となる。したがって、フラグ部４２に有効なフラグデータが書かれていなくてもフラグ判定を行わなければ、フラグは有効のままであり、この結果、機密情報領域３４への書き込みおよび消去は不可である。たとえば、フラグが有効な状態で機密情報領域３４に消去を試みた場合、図８のシーケンスに従って、アクセス制御部５１は消去を行わずに消去シーケンスを抜ける。書き込みを試みた場合には、図１８のシーケンスに従い、アクセス制御部５１は書き込みを行わずに書き込みシーケンスを抜ける。こうして、ステップＳ３−１の判定がＹＥＳであればステップＳ３は終了する。 Here, step S3 in FIG. 6 will be described in detail with reference to FIGS. FIG. 19 is a detailed flow of step S3 of FIG. FIG. 20 illustrates a state before and after the flag determination according to the first embodiment. As shown in FIG. 19, it is determined whether or not valid flag data is written in the flag section 42 (step S3-1). As shown in FIG. 20, the (security) flag is “H” (valid) by default, and becomes “L” (invalid) when flag determination is performed. Therefore, even if valid flag data is not written in the
製造後、ステップＳ３の前までの工程では有効なフラグは書かれていないことが想定されているのでステップＳ３−１においてフラグ判定を行うと、フラグは“Ｈ”から“Ｌ”（無効）になる。一方、フラグ部４２のメモリセルの閾値電圧が偶然に高い状態となって、結果、ステップＳ３の前にフラグが書き込み状態になっていた場合にはフラグ判定を行ってもフラグは“Ｈ”のままである。このため、このフラグ部４２と同じ機密情報領域３４に属する情報保持領域４１にデータを書きこむことができず、この機密情報領域３４については不良と判定される。 Since it is assumed that a valid flag is not written in the process up to step S3 after manufacture, the flag is changed from “H” to “L” (invalid) when flag determination is performed in step S3-1. Become. On the other hand, if the threshold voltage of the memory cell in the
ステップＳ３−１での判定の結果、フラグが“Ｌ”（無効）となると、フローはステップＳ３−２に移行する。ステップＳ３−２において、機密情報領域４１に機密情報が書き込まれる。フラグが“Ｌ”のため、図１８のステップＳ１５の判断に基づいて、書き込みステップ（ステップＳ２３）への遷移が可能であり、機密情報の書き込みは可能となっている。 If the result of determination in step S3-1 is that the flag is “L” (invalid), the flow proceeds to step S3-2. In step S3-2, confidential information is written in the confidential information area 41. Since the flag is “L”, it is possible to shift to the writing step (step S23) based on the determination in step S15 in FIG. 18, and the confidential information can be written.
ステップＳ３−３において、書き込み動作の成否を示すステータス等によって、機密情報が正しく書けたか否かが判定される。機密情報領域４１への書き込みが失敗するなどした場合、ステップＳ３−４において、機密情報領域３４が消去される。フラグが“Ｌ”（無効）であれば図８のステップＳ１５の判断に基づいて、消去ステップ（ステップＳ１３）への遷移が可能であり、機密情報領域の消去は可能となっている。 In step S3-3, it is determined whether or not the confidential information has been correctly written based on the status indicating the success or failure of the writing operation. If writing to the confidential information area 41 fails, the
ステップＳ３−３での判断がＹＥＳ（機密情報の書き込みが完了）であれば、フローは、ステップＳ３−５に移行する。ステップＳ３−５において、フラグ部４２に有効なフラグデータが書き込まれる。ステップＳ３−６でフラグデータが書かれているかが判定される。フラグが書かれていない（無効）場合には、ステップＳ３−４において機密情報領域の消去が行われ、ステップＳ３−２において機密情報が書き込まれる。いったんフラグが書き込まれた後は機密情報領域３４に対して書き込みおよび消去は不可能である。前述のように図８、図１８のフラグ判定ステップＳ１５でフラグが書き込み済みであるものと判定されて、アクセス制御部５１は消去または書き込みシーケンスを抜けるからである。 If the determination in step S3-3 is YES (writing of confidential information is completed), the flow moves to step S3-5. In step S3-5, valid flag data is written in the
次にフラグの例および読み出されたフラグに対する判定の例について説明する。フラグは、上記のように、特定のビット列とすることができる。または、フラグは、特定のビット列と、この特定のビット列の相補ビット列との組み合わせ（連なり）とすることができる。こうすることによって、フラグの信頼性を高めることができる。すなわち、何らかの原因により、フラグ部４２中のあるビットが書き込み状態になっていたとすると、フラグが正しく機能しない。例えば、フラグの書き込み前でも意図せずにフラグが立った状態が生じて、消去テスト時に消去シーケンスが中断されるかもしれない。具体的には、図６の製造ステップ（ステップＳ１）において製造された直後の半導体記憶装置１において、フラグ部４２のセルトランジスタの閾値電圧が高い、すなわちセルトランジスタが書き込み状態になっていることがあり得る。これに対して、特定ビット列と相補ビット列の対応するビット同士の排他的演算結果の例えば“０”（または“１”）の個数が閾値以上であれば、フラグが立っていると判定される。なお、フラグ書き込み前でも、フラグが特定ビット列と相補ビット列を含んだ状態になることも可能性としてはあり得るが、確率は非常に低い。特定ビット列のビット数（同時に相補ビット列のビット数も）を多くすれば、フラグの信頼性は一層高まる。 Next, an example of a flag and an example of determination for a read flag will be described. The flag can be a specific bit string as described above. Alternatively, the flag can be a combination (continuous) of a specific bit string and a complementary bit string of the specific bit string. By doing so, the reliability of the flag can be improved. That is, if a certain bit in the
フラグ部４２が複数ビットを含んでいる場合について、より詳細に説明する。制御回路２１は、フラグ部４２中の各ビットの値と、対応する期待値とを比較し、不一致の数が特定の閾値未満または以下であれば、フラグが有効と判断する。または、制御回路２１は、一致の数が特定の閾値超または以上であれば、フラグが有効と判断する。メモリセルが保持する値とその状態のとの対応として、消去状態のメモリセルは“１”を保持し、書き込み状態のメモリセルは“０”を保持するものとする。その上で、フラグの書き込み前はメモリセルは消去状態であってフラグ部４２は“１”を保持しているとする。今フラグとして６ビット（Ｆ［５］〜Ｆ［０］）を用意し、フラグは例として“０１００１０“であると仮定する。消去状態では、全てのビットが“１”である。図１３に示されるように、フラグを書き込む際に、各ビットに隣接するビットに相補のビット（／Ｆ［５］〜／Ｆ［０］）を書き込む。フラグを読み出す際は、ビットとこれに対応する相補ビットの組の各々について排他的論理和（ＸＯＲ）が算出される。２入力のＸＯＲの論理は、２ビットの極性が異なれば“１”を出力する。１対のビットが互いに相補の値を保持していれば、ＸＯＲの出力は“１”である。図１４に示されるように、Ｆ［５］〜Ｆ［０］の各々について、対応する相補ビットとの排他的論理和をＸＯＲゲート６１ａ〜６１ｆによって取り、６ビットの出力をフラグ判断回路６２に入力し、その結果をフラグとする。フラグ判断回路６２の判断の基準としては、たとえば、フラグ判断回路６２に入力する６ビットの排他的論理和のうち５ビット以上が“１”であった場合には、フラグが書き込み状態にあると判断するようにすればよい。図１４の構成は、例えばフラグ判定部５３中に設けられる。 A case where the
フラグ部４２が複数ビットを含んでいる場合の別の例について説明する。特に、図１５のように１ページの全体がフラグ用データに割り当てられている例について説明する。図２１は、第１実施形態に係る半導体記憶装置の一部、特にフラグの判定に関する要素を示している。図２１に示されるように、半導体記憶装置は、演算器６４をさらに含んでいる。ロジック制御回路２１は、図１中の要素に加えて、カウンタ／比較器６２を含んでいる。図２２は、図２１の一部の詳細を例示する。図２２に示されるように、センスアンプ３は、ｎ＋１個のセンスアンプ回路ＳＡ０〜ＳＡｎを含んでいる。演算器６４は、ｎ＋１個の演算回路ＯＰ０〜ＯＰｎを含んでいる。ページバッファ４は、ｎ＋１個のデータラッチＡＤ０〜ＡＤｎ、ｎ＋１個のデータラッチＢＤ０〜ＢＤｎ、ｎ＋１個のフラグラッチＦＬＧ０〜ＦＬＧｎを含んでいる。センスアンプ回路ＳＡ０、演算回路ＯＰ０、データラッチＡＤ０、ＢＤ０、フラグラッチＦＬＧ０は、ビット線ＢＬ０用に設けられている。同様に、センスアンプ回路ＳＡｉ、演算回路ＯＰｉ、データラッチＡＤｉ、ＢＤｉ、フラグラッチＦＬＧｉは、ビット線ＢＬｉのために設けられている。ｉは、０または１〜ｎの自然数である。フラグラッチＦＬＧ０〜ＦＬＧｎは、それぞれスイッチＳＷ０〜ＳＷｎを介してバスＦＬＧＢＵＳに接続されている。バスＦＬＧＢＵＳは、カウンタ／比較器６２に接続されている。動作は、以下の通りである。以下の動作は、例えば、シーケンス制御回路２３により制御される。 Another example when the
フラグ部４２中の有効なビットは、特定のデータ（例えば“１”または“０”）を保持しているものとする。まず、フラグ部４２中の複数ビットのデータが、それぞれデータラッチＡＤ０〜ＡＤｎに読み出される。有効なフラグと同じ値が、ロジック制御回路２１からデータラッチＢＤ０〜ＢＤｎにセットされる。演算回路ＯＰ０は、データラッチＡＤ０、ＢＤ０中のデータの排他的論理和ＸＯＲを算出し、結果をフラグラッチＦＬＧ０に保持する。データラッチＡＤ０中のデータとデータラッチＢＤ０中のデータが異なれば、ＸＯＲの結果は“１”である。同様に、演算回路ＯＰｉは、データラッチＡＤｉ、ＢＤｉ中のデータの排他的論理和ＸＯＲを算出し、結果をフラグラッチＦＬＧｉに保持する。スイッチＳＷ０がオンされて、フラグラッチＦＬＧ０中のデータがカウンタ／比較器６２に供給される。カウンタ／比較器６２は、受け取ったデータが“１”であれば、１をインクリメントする。同様に、スイッチＳＷ１〜ＳＷｎが順次オンされて、結果、フラグラッチＦＬＧ０〜ＦＬＧｎ中の“１”データの個数が計数される。すなわち、１ページ中のフェイルビットの個数が得られる。カウンタ／比較器６２は、パラメータレジスタ２４から、１ページ中のフェイルビットの許容数と等しい基準値を受け取る。カウンタ／比較器６２は、基準値と、１ページ中のフェイルビットの個数を比較する。カウンタ／比較器６２は、個数が基準値以下であれば判定パスの旨の信号をロジック制御回路２１に送信し、個数が基準値を超えていれば判定フェイルの旨の信号をロジック制御回路２１に送信する。 It is assumed that valid bits in the
ここで、フラグを読み出して判定する機能をもつ回路について、半導体記憶装置に備わっているパワーオンリードを制御する回路の一部の機能を用いることが可能である場合には、これを用いてもよい。用いることが可能な場合には、回路面積の増加を抑える効果がある。 Here, for a circuit having a function of reading and determining a flag, a part of the function of the circuit for controlling the power-on read provided in the semiconductor memory device can be used. . When it can be used, there is an effect of suppressing an increase in circuit area.
また、フラグを読み出して判定する機能を持つ回路について、半導体記憶装置に備わっているベリファイ読み出し機能で未書き込みビットを計数する回路を用いることが可能である場合には、これを用いてもよい。 In addition, a circuit having a function of reading and determining a flag may be used when a circuit that counts unwritten bits by a verify read function provided in a semiconductor memory device can be used.
以上説明したように、実施形態に係る半導体記憶装置１では、メモリセルアレイ２はデータ消去状態からのみデータを書き込み可能であり、機密情報領域３４は機密情報の書き込み後は有効なフラグを含んでいる。半導体記憶装置１は、機密情報領域３４を指定するデータ消去を指示されるとフラグを判定し、フラグが立っている場合はデータ消去を行わない。半導体記憶装置１は、このような処理を行うシーケンス制御回路２３を含んでいる。したがって、機密情報領域３４中の機密情報が消去されることが禁止され、ひいては機密情報の書き換えが防止される。さらに、機密情報領域３４を指定するデータ書き込みの指示に対しても、フラグが立っている場合、半導体記憶装置１はデータ書き込みを行わない。これにより、機密情報領域３４の保護がより向上する。また、フラグは、テスト工程後に書き込まれる。このため、テスト時の機密情報領域３４中のデータの消去は可能であり、テストの実施と機密情報の消去禁止を両立できる。 As described above, in the
ここまで説明してきた認証機能を備えたメモリは、通常当該の機能を備えたホストにコントローラを介して接続される。しかし、認証機能を用いない用途でこの認証機能を備えたメモリを使用する場合もある。この場合に、認証機能を用いないからといって、機密情報領域に何もデータが書かれていない状態（いわゆる白ロム）であると、攻撃者がこの領域に認証をパスするようなデータを書き込んで、あたかも正当なメモリであるかのように成りすましたメモリを製造される恐れがある。また、機密情報領域３４に、通常の認証機能を備えたメモリと同様に機密情報を書いておくことも、機密情報が漏洩するリスクが増すから好ましくない。この場合は機密情報領域３４にダミーのデータとフラグをあらかじめ書き込んでおき、このメモリに対して通常の（認証機能なし）コントローラを用いる場合には特に問題は生じない。しかし、認証機能付きのコントローラを用いて通常用途（認証機能なし）に対応させる場合には次のようにする。認証回路２５は通常と同様に認証のシーケンスを行い、演算の結果を半導体記憶装置１の外部のコントローラに出力する。ダミーのデータを元に演算を行った結果は通常では認証フェイルと判断されるものであるが、認証機能を用いない用途で使用する場合には、コントローラは認証結果を無視して、動作を行うようにすればよい。 The memory having the authentication function described so far is normally connected to a host having the function via a controller. However, a memory having this authentication function may be used for applications that do not use the authentication function. In this case, if the authentication function is not used, if no data is written in the confidential information area (so-called white ROM), the data that the attacker passes authentication to this area There is a risk of writing and producing a memory that looks as if it were legitimate memory. In addition, it is not preferable to write confidential information in the
ダミーデータの書き込みは、図２３のシステムを用いて行われる。図２３は、図１６のシステムと同じである。異なるのは、図１６の鍵データに代えて、ダミーデータがテスタ７２に供給されることである。ダミーデータは、一部または全部のウェハにおいて同じであってもよいし、異なっていてもよい。ダミーデータの書き込みのフローについても、図２４に示されるように、機密情報の書き込みと同じタイミングで行われる。図２４は、第１実施形態に係る半導体記憶装置の製造から出荷までの工程の別の例のフローチャートである。図２４では、図６のステップＳ３に代えて、ステップ３１が行われる。ステップＳ３１において、機密情報領域３４にダミーデータおよびフラグが書き込まれる。 The dummy data is written using the system shown in FIG. FIG. 23 is the same as the system of FIG. The difference is that dummy data is supplied to the
このような運用によって、実施形態に係る認証機能を有する半導体記憶装置を、通常（認証機能なし）の半導体記憶装置として使用することができる。すなわち、実施形態に係る半導体記憶装置を、認証機能付用途と通常（認証機能なし）用途に利用できる。認証機能なしの用途では、従来のフロー（図２５）に対して、ダミーデータおよびフラグ書き込みステップ（Ｓ３１）が付加される。この点が、実施形態のフローでは、従来のフローとで異なる。 By such operation, the semiconductor memory device having the authentication function according to the embodiment can be used as a normal (no authentication function) semiconductor memory device. That is, the semiconductor memory device according to the embodiment can be used for an application with an authentication function and a normal application (no authentication function). In applications without an authentication function, dummy data and flag writing step (S31) is added to the conventional flow (FIG. 25). This point is different from the conventional flow in the flow of the embodiment.
（第２実施形態）
第２実施形態は、各種フラグの格納方法に関する。(Second Embodiment)
The second embodiment relates to a method for storing various flags.
第１実施形態に係るフラグは、このフラグが含まれる機密情報領域３４中の情報保持部４１中への消去および／または書き込みの許否を示すためのものであり、以下、これを消去／書き込みフラグと称して、「フラグ」との呼称と区別する。半導体記憶装置１には、消去／書き込みフラグ以外にも種々のフラグが定義されている場合がある。フラグは、一般に、各ページ中に書き込まれていることが多く、書き込まれているページに関する種々の情報を示す。 The flag according to the first embodiment is used to indicate whether or not erasure and / or writing into the information holding unit 41 in the
フラグの例には、ＬＭフラグ、スマートベリファイ（ＳＶ）フラグ等が含まれる。ＬＭフラグは、ＬＭフラグが含まれている物理ページがアッパーページまで書き込まれているかを示すためのものである。ＬＭフラグは、例えば、１ビットの情報で表現される。この１ビット情報は、例えば図２６に示されるように、８ビット（１カラム）にて表示される。図２６は、通常領域（例えば通常領域３２）の一例を示す。図では、通常領域は、１つのブロックＢＫからなる。図２６に示されるように、通常領域中の各物理ページは、情報保持部（ユーザデータ保持部）１０１と、フラグ部１０２を含んでいる。情報保持部１０１は、ユーザデータを保持する。フラグ部１０２は、ＬＭフラグ領域１０２Ａ、ＳＶフラグ領域１０２Ｂを含んでいる。ＬＭフラグ領域１０２Ａは、両端を除く６ビットの全てにおいて、“０”フラグを表示するために“０”を保持し、“１”フラグを表示するために“１”を保持する。ＬＭフラグの判別は、１組８ビットに含まれる“０”ビットまたは“１”ビットのいずれが多いかを通じて行われる。このため、この文脈では、最大３ビットの誤りまで許容可能である。一方で、カラム単位での不良に弱く、また誤り対策のために情報量（表示用のビット数）を多くすると多数決を判定するための回路の面積も大きくなる。 Examples of the flag include an LM flag and a smart verify (SV) flag. The LM flag indicates whether a physical page including the LM flag has been written up to the upper page. The LM flag is expressed by 1-bit information, for example. This 1-bit information is displayed in 8 bits (1 column) as shown in FIG. 26, for example. FIG. 26 shows an example of a normal area (for example, the normal area 32). In the figure, the normal area consists of one block BK. As shown in FIG. 26, each physical page in the normal area includes an information holding unit (user data holding unit) 101 and a
ＳＶフラグは、例えば４ビットの情報で表現され、例えば８ビットにて表示され、例えばロワーページへの書き込みに関する情報、例として書き込みの際の書き込みのループ回数（ひいては、書き込みの成功に繋がった書き込み電圧の大きさ）を保持する。ロワーページへの書き込みの情報を使用してアッパーページへの書き込みのための電圧を調整することを通じて、アッパーページへの書き込みの効率を向上できる。ＳＶフラグ領域１０２Ｂの前半の４ビットは、ＳＶフラグそのものを示し、後半の４ビットは前半の４ビットのそれぞれの相補ビットである。ＳＶフラグの判別は、前半４ビットが、後半４ビットと正しく相補になっているかの判定を通じて行われる。このため、この文脈では、８ビット中で１ビットの誤りも許容されない。２ビットの誤りが存在すると、誤判定（間違った値で判定パス）が生じ、この誤判定を検知することはできない。 The SV flag is expressed by, for example, 4-bit information, and is displayed by, for example, 8 bits. For example, information related to writing to the lower page, for example, the number of write loops at the time of writing (and thus writing that has led to successful writing) Voltage magnitude). The efficiency of writing to the upper page can be improved by adjusting the voltage for writing to the upper page using the information of writing to the lower page. The first 4 bits of the
このようにフラグの誤書き込みの防止が求められる。そのために、フラグ書き込み後にフラグ部１０２に対してのみ特別なチェックが行われる。すなわち、誤書き込みの無いことを保証するようにフラグが書き込まれる。しかしながら、このような書き込みは、書き込み性能の劣化を招く。誤り対策用に、フラグ当たりの情報量を増やす（２以上のカラムで表示する）ことも考えられる。しかしながら、カラム数を増やすためには、物理ページを増やす必要があり、その実施は容易ではない。フラグ部１０２を増やすために情報保持部１０１を縮小することもできない。ユーザの利便性を損なうからである。以上の背景に基づいてなされた第２実施形態について、以下に説明する。 Thus, prevention of erroneous writing of flags is required. Therefore, a special check is performed only on the
図２７は、第２実施形態に係る通常領域の一部を示している。図２７に示されるように、１ブロック（例えば１２８の物理ページを含む）に対して、このブロックと関連付けられた１つの物理ページ（管理情報ページと称する）１１１が設けられる。管理情報ページ１１１も通常領域３２の一部である。管理情報ページ１１１は、この管理情報ページ１１１と関連付けられたブロックＢＫ中の全てのページＰＧの全ての管理情報（フラグ）を保持する。フラグとして、ＬＭフラグおよびＳＶフラグが例として用意されている。しかしながら、他の任意のフラグを使用することが可能である。ブロックＢＫ中の物理ページＰＧは、対応するフラグを含んでおらず、情報保持ページ１１２と称する。例として、ＬＭフラグは１ビットにより表現され、ＳＭフラグは４ビットにより表現される。フラグの種類および表現の仕方は、以下の例に制限されず、任意のものが本実施形態に適用可能である。 FIG. 27 shows a part of the normal area according to the second embodiment. As shown in FIG. 27, for one block (for example, including 128 physical pages), one physical page (referred to as a management information page) 111 associated with this block is provided. The management information page 111 is also a part of the
管理情報ページ１１１は、対応するブロックＢＫ中の物理ページＰＧ０〜ページＰＧ１２７の各々の管理情報用の区画を含んでいる。物理ページＰＧ０〜ＰＧ１２７用領域は、典型的には、昇順に並んでいる。物理ページＰＧ０〜ＰＧ１２７用領域の各々は、例えば、物理ページＰＧ０用領域について図２７に代表的に示す構造と同じ構造を有する。しかしながら、相違する領域が相違する構造を有していてもよい。 The management information page 111 includes a management information section for each of the physical pages PG0 to PG127 in the corresponding block BK. The areas for physical pages PG0 to PG127 are typically arranged in ascending order. Each of the areas for physical pages PG0 to PG127 has the same structure as that typically shown in FIG. 27 for the area for physical page PG0. However, different regions may have different structures.
物理ページＰＧ０用領域は、さらに、物理ページＰＧ０についての全ての管理情報の各ビット用の区画へと分割されている。第１区画（Flag[0]）は、ＬＭフラグの１ビット（LM）に割り当てられている。第２〜第５区画（Flag[1]〜Flag[4]）は、それぞれ、ＳＶフラグの第１〜第４ビット（SV[0]〜SV[3]）に割り当てられている。残りの区画はその他の任意の管理情報のビットに割り当てられ、管理情報に割り当てられない区画はスペアとして予約されている。１ページの長さが６５５３６ビット（＝８１９２バイト）とすると、管理情報ページ１１１が１２８の物理ページのための管理情報を保持することに基づいて、物理ページＰＧ０〜ＰＧ１２７用領域の各々は、ｍ＝６４の管理情報ビットを保持できる。 The physical page PG0 area is further divided into sections for each bit of all management information for the physical page PG0. The first section (Flag [0]) is assigned to 1 bit (LM) of the LM flag. The second to fifth sections (Flag [1] to Flag [4]) are assigned to the first to fourth bits (SV [0] to SV [3]) of the SV flag, respectively. The remaining partitions are assigned to bits of other arbitrary management information, and the partitions not assigned to the management information are reserved as spares. Assuming that the length of one page is 65536 bits (= 8192 bytes), each of the areas for physical pages PG0 to PG127 is based on the fact that the management information page 111 holds management information for 128 physical pages. = 64 management information bits can be held.
図２７は、第１〜第５区画（Flag[0]〜Flag[4]）がそれぞれ、“０”、“０”、“１”、“１”、“０”を保持している例を示す。すなわち、ＬＭフラグ＝０、ＳＶフラグ＝４´ｂ０１１０が保持されている。各区画は、例えばｎ＝８ビット（１カラム）からなる。すなわち、管理情報の１ビットは、１カラムにより表示される。管理情報ビット“１”は、全て“１”のビットにより表示される。ただし、後述のように、管理情報ビットの判定は、“１”ビットの数がある閾値を超えていることを以て判定する。このため、必ずしも全ビットが“１”ではなく、図でもそのように描かれている。一方、管理情報ビット“０”は、８ビットのランダムデータにより表示される。ランダムデータは、１ビットの情報を、任意のアルゴリズムにより生成された特定の複数ビット（本文脈ではｎビット）で表現されたデータを指す。 FIG. 27 shows an example in which the first to fifth sections (Flag [0] to Flag [4]) hold “0”, “0”, “1”, “1”, and “0”, respectively. Show. That is, the LM flag = 0 and the SV flag = 4′b0110 are held. Each partition is composed of, for example, n = 8 bits (one column). That is, one bit of management information is displayed by one column. All the management information bits “1” are indicated by “1” bits. However, as will be described later, the management information bit is determined based on the fact that the number of “1” bits exceeds a certain threshold. For this reason, all the bits are not necessarily “1”, and are drawn as such in the figure. On the other hand, the management information bit “0” is displayed by 8-bit random data. Random data refers to data in which 1-bit information is expressed by a specific plurality of bits (n bits in this context) generated by an arbitrary algorithm.
図２８は、第２実施形態に係る管理情報ページ判定のシーケンスの例を示している。図２８の最上段は、管理情報ページ読み出しを伴わない、従来のデータ読み出しのシーケンスを示している。まず、コマンド００ｈ（読み出しコマンド）、読み出し対象の１以上の論理ページのそれぞれのアドレスＡｄｄ、コマンド３０ｈ（アドレス終了コマンド）が、半導体記憶装置１の外部のコントローラから半導体記憶装置１に供給される。これに応答して、シーケンス制御回路２３は、関連する要素を制御して、アドレスにより指定された論理ページのデータを半導体記憶装置１の外部に出力する。第２段、第３段、最下段は、管理情報ページ判定を伴うシーケンスの例を示す。第２段は、従来の読み出しに管理情報ページ判定が一律に付加される例を示す。第２段に示されるように、半導体記憶装置１は、コマンド００ｈ、アドレス、コマンド３０ｈを受け取ると、データ読み出しに先立って管理情報ページ読み出しを行う。シーケンス制御回路２３は、管理情報ページ中の管理情報を、例えばシーケンス制御回路２３中のレジスタ（例えばパラメータレジスタ２４）に保持する。管理情報ページ読み出しについては後述する。続いて、シーケンス制御回路２３は、レジスタに保持された管理情報（例えばＬＭフラグ）に基づいて定まる読み出しを行う。図では、データの読み出しについて示しているが、データの書き込みについても同じである。すなわち、書き込みに際して、シーケンス制御回路２３は、管理情報ページを読み出し、これをレジスタに保持し、レジスタ中の管理情報（例えばＳＶフラグ）に基づいて定まる書き込みを行う。以下の第３段、最下段についても同じである。 FIG. 28 shows an example of a management information page determination sequence according to the second embodiment. The uppermost part of FIG. 28 shows a conventional data read sequence that does not involve management information page read. First, a
第３段は、管理情報ページ読み出し用のコマンドが設けられた例を示している。外部コントローラは、管理情報ページ読み出しに際して、専用コマンド（２１ｈ）を、半導体記憶装置１に供給する。シーケンス制御回路２３は、コマンド２１ｈを認識可能に構成されている。外部コントローラは、コマンド２１ｈに続いて、コマンド００ｈ、アドレス、コマンド３０ｈを半導体記憶装置１に供給する。シーケンス制御回路２３は、コマンド２１ｈが最初に受け取られたことに基づいて、読み出し対象の論理ページについての管理情報を含んだ管理情報ページ１１１を読み出し、例えばシーケンス制御回路２３中のレジスタ（図示せず）に保持する。コマンド００ｈに先立つコマンド２１ｈが不在の場合、従来と同じく、指定されたページからデータが読み出される。その後、読み出し指示に対して、シーケンス制御回路２３は、第１段についての説明と同様に、レジスタ中の管理情報に基づいて定まる読み出しを行う。 The third row shows an example in which a management information page read command is provided. The external controller supplies a dedicated command (21h) to the
最下段も、管理情報ページ判定用のコマンドが設けられた例を示している。この例では、コマンド００ｈに先立ってコマンド２１ｈが存在する場合、シーケンス制御回路２３は、読み出し対象の論理ページに関連する管理情報ページを読み出し、管理情報をレジスタに保持し、レジスタ中の管理情報に基づいて定まる読み出しを行う。コマンド００ｈに先立つコマンド２１ｈが不在の場合、従来と同じく、指定された論理ページからデータが読み出される。 The bottom row also shows an example in which a management information page determination command is provided. In this example, when the
図２９は、第２実施形態に係る管理情報ページ読み出しのフローチャートである。図２９のフローは、例えば、シーケンス制御回路２３により行われる。すなわち、図２８の第２段から最下段のいずれが実装されているかに基づいて、シーケンス制御回路２３が、管理情報ページ読み出しの指示を認識すると、図２９の管理情報ページ読み出しを行う。シーケンス制御回路２３は、管理情報ページ読み出しの指示を認識すると、パラメータｉを０にリセットするとともに、後に読み出される管理情報ページ中の管理情報を保持するレジスタ中の値（Flag[0]〜Flag[m-1]）を消去状態に初期化する（ステップＳ４１）。パラメータｉは、区画の番号を示し、例えばシーケンス制御回路２３中のカウンタ／レジスタにより保持される。シーケンス制御回路２３は、管理情報ページ中のデータを読み出し、これを例えば半導体記憶装置１中のＲＡＭ（Random Access Memory）に保持する（ステップＳ４２）。 FIG. 29 is a flowchart of management information page reading according to the second embodiment. The flow in FIG. 29 is performed by the
次に、シーケンス制御回路２３は、ｉ番目の区画中の“０”ビットの個数が、ある閾値以下であるかを判断する（ステップＳ４３）。“０”ビットの個数が閾値以下であれば、判断対象の区画はランダムデータを保持しないと判断され、フローは、ステップＳ４７に移行する。非ランダムデータが保持されていれば、本来は区画中の全ビットは消去状態（“１”状態）のはずだが、実際はいくつかのビットが反転し得る。このため、全ビットが“１”であるかの判定に代え、“０”ビットの個数が許容数以下であれば、区画は消去状態であると判定される。ステップＳ４７において、シーケンス制御回路２３は、ｉ番目の区画に対応する管理情報ビットのためのレジスタにおいて“１”（無効）を設定する。ステップＳ４７は、ステップＳ４８に続く。 Next, the
ステップＳ４３での判断がＮＯであれば、フローはステップＳ４５に移行する。ステップＳ４５において、シーケンス制御回路２３は、ｉ番目の区画中の“１”ビットの個数が、ある閾値以下であるかを判断する。“１”ビットの個数が閾値以下であれば、判断対象の区画はランダムデータを保持しないと判断され、フローは、ステップＳ４７に移行する。一方、“１”ビットの個数が閾値を超えていれば、これは“０”ビットの個数も“１”ビットの個数も閾値を超えていることを意味する。これに基づいて、判断対象のｉ番目の区画はランダムデータ（すなわち“０”ビットを表示）であると判定される。この結果、シーケンス制御回路２３は、ｉ番目の区画に対応する管理情報ビットのためレジスタにおいて“０”（有効）をセットする（ステップＳ４６）。ステップＳ４６は、ステップＳ４８に続く。If the determination in step S43 is no, the flow moves to step S45. In step S45, the
ステップＳ４８において、シーケンス制御回路２３は、パラメータｉがｍ−１であるか、すなわち全ての区画が判定されたかを判断する。ステップＳ４８での判断がＮＯであれば、シーケンス制御回路２３は、パラメータｉを１増分し（ステップＳ４９）、ステップＳ４３に移行する。ステップＳ４８での判断がＹＥＳであれば、管理情報ページ読み出しは終了する。 In step S48, the
以上説明したように、第２実施形態に係る半導体記憶装置によれば、２以上の物理ページ（例えば１ブロック中の全物理ページ）についての全ての管理情報（フラグ）が、１つの物理ページにまとめられる。このため、ｍ（１ページあたりの管理情報ビット数）を減じるだけで、ｎ（１管理情報ビットを表示するためのビット数）を増やすことができる。ｎを増やすことにより、管理情報の読み出しエラー耐性を向上できる。そのためにメモリセルアレイのデザインの変更（ページ長の増加）は不要である。As described above, according to the semiconductor memory device of the second embodiment, allmanagement information ( flags) for two or more physical pages (for example, all physical pages in one block) arestored in one physical page. It is put together. Therefore, n (the number of bits for displaying one management information bit) can be increased only by reducing m (the number of management information bits per page). By increasing n, management information read error tolerance can be improved. Therefore, it is not necessary to change the design of the memory cell array (increase in page length).
また、管理情報ビットの判定は、対応する区画中のランダムデータの有無を通じて行われる。ランダムデータの有無の判定は、“０”および／または“１”ビットのスキャンおよび閾値との比較により行われる。このビットスキャンや閾値との比較は、書き込みおよび消去用に元々備わっているビットスキャン回路を用いて行われる。このため、管理情報ビットの判定に、新たな回路を設ける必要は無い。 The management information bit is determined through the presence or absence of random data in the corresponding partition. The presence / absence of random data is determined by scanning “0” and / or “1” bits and comparing with a threshold value. The bit scan and comparison with the threshold value are performed using a bit scan circuit originally provided for writing and erasing. For this reason, it is not necessary to provide a new circuit for determining the management information bit.
（第３実施形態）
第２実施形態は、ページごとの管理情報すなわちフラグをまとめることに関する。第３実施形態は、ブロックに関する管理情報を１ページにて表示することに関する。(Third embodiment)
The second embodiment relates to grouping management information, that is, flags for each page. The third embodiment relates to displaying management information related to blocks on one page.
図３０は、第３実施形態に係る通常領域の一部を示している。図３０に示されるように、第２実施形態と同様に、通常領域用の１ブロック（通常ブロック）に対して、このブロックと関連付けられた１つの管理情報ページ１１１が設けられる。管理情報ページ１１１は、第２実施形態と同じく、複数の区画を含んでいる。いくつの区画を含んでいるかは、管理情報ページ１１１が保持する管理情報ビットの数と一致する。図３０は、１６の管理情報ビットの例に関する。１ページが８１９２バイト（＝６５５３６ビット）の例では、各区画は、５１２カラム（バイト）の大きさを有する。例として、１６の管理情報ビットのうちの１ビットは、書き込み可／不可を表現するフラグとして機能し、残りの１５ビットは消去／書き込み回数を表示する。例えば、第１区画（protect）は、消去可／不可を示す１ビットに割り当てられる。第２〜第１６区画（W/E[0]〜W/E[14]）は、消去／書き込み回数を示す１５ビットの各ビットに割り当てられる。各区画は、第２実施形態と同じく、対応する管理情報ビットが“１”であることを表示するために、実質的に全て“１”ビットの情報を保持し、対応する管理情報ビットが“０”であることを表示するためにｎ＝４０９６ビットのランダムデータを保持する。FIG. 30 shows a part of the normal area according to the third embodiment. As shown in FIG. 30, as in the second embodiment, one management information page 111 associated with this block is provided for one block (normal block) for the normal area. The management information page 111 includes a plurality of sections as in the second embodiment. How many partitions are included matches the number of management information bits held in the management information page 111. FIG. 30 relates to an example of 16 management information bits. In an example where one page is 8192 bytes (= 65536 bits), each partition has a size of 512 columns (bytes). As an example, 1 bit out of 16 management information bits functions as a flag indicating whether writing is possible or not, and the remaining 15 bits indicate the number of times of erasing / writing. For example, the first partition (protect) is assigned to 1 bit indicating whether or not erasure is possible. The second to sixteenth sections (W / E [0] to W/ E [14]) are assigned to 15 bits each indicating the number of erase / write operations. As in the second embodiment, each partition holds substantially all “1” information to indicate that the corresponding management information bit is “1”, and the corresponding management information bit is “1”. to indicate that a 0 "for holding the n = 4096bit random data.
管理情報ページ１１１は、特定のタイミングで読み出される。例えば、シーケンス制御回路２３は、外部のコントローラの指示に従って、半導体記憶装置１の電源投入後に半導体記憶装置１中の全てまたは一部の管理情報ページ１１１を読み出す。シーケンス制御回路２３は、第２実施形態（図２９）と同様に、読み出された管理情報ページについて、各区画中の“０”ビットおよび“１”ビットの個数をそれぞれの閾値と比較する（ステップＳ４３、Ｓ４５に対応）。シーケンス制御回路２３は、この比較を通じて、各区画中にランダムデータが保持されているかを判断し、対応する管理情報ビットが“０”であるか“１”であるかを決定する。決定された管理情報は、例えばシーケンス制御回路２３中のレジスタに保持される（ステップＳ４６、Ｓ４７に対応）。または、第２実施形態の図２８と同様に、管理情報ページ１１１の読み出しは、シーケンス制御回路２３によって特定のタイミングで開始される。すなわち、図２８の第２段と同様に、ある通常ブロックへの書き込みまたは消去が指示されると、シーケンス制御回路２３は、その書き込みまたは消去に先立って一律に、対応する管理情報ページを読み出す。対応するブロックが書き込み（および／または消去）不可に設定されていれば、シーケンス制御回路２３は、書き込みおよび／または消去を実行しない。The management information page 111 is read at a specific timing. For example, the
消去／書き込み回数についても同様である。すなわち、例えば、通常ブロックへの消去／書き込みが指示されると、シーケンス制御回路２３は、各区画中にランダムデータが保持されているかの判断を通じて各ビットの“０”または“１”を判定し、判定された値をレジスタに保持する。 The same applies to the number of erase / write operations. That is, for example, when erasing / writing to a normal block is instructed, the
以上説明したように、第３実施形態に係る半導体記憶装置によれば、ブロックに関する管理情報が管理情報ページにおいて保持される。このため、第２実施形態と同じく、管理情報ビットの定義（種類やｎの数）の変更が容易である。また、やはり第２実施形態と同じく、管理情報ビットの判断に新たな回路が必要無い。 As described above, according to the semiconductor memory device according to the third embodiment, the management information regarding the block is held in the management information page. For this reason, as in the second embodiment, it is easy to change the definition (type and number of n) of management information bits. Also, as in the second embodiment, no new circuit is required for determining the management information bit.
（第４実施形態）
上記のように、半導体記憶装置１の製造後で出荷前には機密情報領域３４に機密情報が書き込めるとともに、出荷後には機密情報領域３４の消去および／または書き込みが禁止される必要がある。このことを背景として、第４実施形態は、機密情報領域用のブロック（機密情報ブロック）への管理情報ページの適用に関し、第１実施形態の一部の詳細に関する。(Fourth embodiment)
As described above, confidential information can be written into the
図３１は、第４実施形態に係る機密情報領域の一部を示している。図３１に示されるように、機密情報ブロック１２１は、管理情報ページ１２２を含んでいる。管理情報ページ１２２は、例えば、機密情報ブロック１２１中の最終ページである。機密情報ブロック１２１中の残りの物理ページは、情報保持ページ１２３であり、機密情報を保持する。管理情報ページ１２２は、全体で、第１実施形態のフラグ（消去／書き込みフラグ）を保持する。消去／書き込みフラグは、対応する機密情報ブロック１２１の消去および／または書き込みの可または不可を示す。 FIG. 31 shows a part of the confidential information area according to the fourth embodiment. As shown in FIG. 31, the confidential information block 121 includes a management information page 122. The management information page 122 is the last page in the confidential information block 121, for example. The remaining physical page in the confidential information block 121 is an information holding page 123, which holds confidential information. The management information page 122 holds the flag (erase / write flag) of the first embodiment as a whole. The erase / write flag indicates whether the corresponding confidential information block 121 can be erased and / or written.
消去／書き込みフラグは、管理情報ページ１２２全体に亘るランダムデータを用いて表示される。すなわち、管理情報ページ１２２の全体が、消去状態であれば、実際には後述のように閾値以下の個数の“０”ビットを含んでいれば、消去／書き込みフラグは“１”（消去／書き込み可）である。他方、管理情報ページ１２２にランダムデータが保持されていれば、消去／書き込みフラグは“０”（消去／書き込み不可）である。The erase / write flag is displayed using random data over the entire management information page 122. That is, the overall management information page 122, if the erase state, if indeed contain"0" bits of the number ofsubthreshold than as described below, the erase / write flag "1" (erased / it iswritable). On the other hand, if the random data is retained in the management information page 122,the erase / write flag is "0" (erase /unwritable).
図３２は、第４実施形態に係る管理情報読み出しのフローチャートである。図３２のフローは、半導体記憶装置１の出荷前および後に関し、時間に沿って以下に説明する。なお、フローの開始の時点では、例えば機密情報ブロックに機密情報は書き込まれていない。また、例えば半導体記憶装置１に何らデータは書かれておらず、したがって、管理情報ページ１２２も消去状態である。 FIG. 32 is a flowchart of management information reading according to the fourth embodiment. The flow of FIG. 32 will be described below along the time with respect to before and after shipment of the
図３２に示されるように、半導体記憶装置１は、管理情報ページの読み出しコマンドを受け取る（ステップＳ５１）。このコマンドは、出荷前の使用を想定されており、出荷後のユーザによる使用は想定されておらず、公開もされていない。コマンド受信に応答して、シーケンス制御回路２３は、後に読み出される管理情報ページ中の管理情報（消去／書き込みフラグ）を保持するレジスタを消去状態に初期化する（ステップＳ５２）。レジスタは、例えばシーケンス制御回路２３中に設けられ、例えばパラメータレジスタ２４である。次いで、シーケンス制御回路２３は、関連する要素を制御して、管理情報ページ１２２中のデータを読み出し、これを例えば半導体記憶装置１中のＲＡＭに保持する（ステップＳ５３）。シーケンス制御回路２３は、ステップＳ４３と同様に、読み出されたデータ中の“０”ビットの個数が、ある閾値以下であるかを判断する（ステップＳ５４）。“０”ビットの個数が閾値以下であれば、管理情報ページ１２２はランダムデータを保持しない、すなわち消去／書き込みフラグは無効であると判断される。この判断に基づいてフローは、ステップＳ５５に移行する。上記のように、最初にステップＳ５４に到達したとき、管理情報ページ１２２は消去状態であり、よってフローはＳ５５に移行する。 As shown in FIG. 32, the
ステップＳ５５において、シーケンス制御回路２３は、消去／書き込みフラグを保持するレジスタに“１”（無効）を設定する。次に、シーケンス制御回路２３は、機密情報を外部から受け取り、これを機密情報ブロックに書き込む（ステップＳ５６）。機密情報ブロックへの書き込み（および／または消去）の指示を受け取ると、シーケンス制御回路２３は、レジスタ中の消去／書き込みフラグを参照する。レジスタ中の消去／書き込みフラグが無効であれば、シーケンス制御回路は、書き込み（消去）を行う。シーケンス制御回路２３は、レジスタ中の消去／書き込みフラグが不可を示していると、機密情報ブロックへの書き込み（および／または消去）を行えないように構成されている。ステップＳ５６の段階では、消去／書き込みフラグは無効なので、機密情報の書き込みは成功する。続いて、シーケンス制御回路２３は、例えば半導体記憶装置１の外部から受信したコマンドに応答して、管理情報ページ１２２にランダムデータを書き込む（ステップＳ５９）。この段階でも、消去／書き込みフラグは無効なので、管理情報ページ１２２への書き込みは許可される。こうして、第４実施形態に関する出荷前のフローは終了する。 In step S55, the
続いて出荷後について説明する。出荷後、管理情報ページ１２２はランダムデータを保持している。ユーザが、管理情報ページ読み出しコマンドを不正に入手および使用すると、ステップＳ５１が開始する。ステップＳ５１、Ｓ５２（レジスタ初期化）、Ｓ５３（管理情報ページ読み出し）を経て、フローはステップＳ５４に移行する。ステップＳ５４の判断の結果、“０”ビットの個数は閾値以上のはずである。管理情報ページ１２２は、ランダムデータを保持しているからである。この結果、フローは、ステップＳ６１に移行する。 Next, after shipping will be described. After the shipment, the management information page 122 holds random data. If the user illegally obtains and uses the management information page read command, step S51 starts. After steps S51, S52 (register initialization) and S53 (management information page read), the flow proceeds to step S54. As a result of the determination in step S54, the number of “0” bits should be greater than or equal to the threshold value. This is because the management information page 122 holds random data. As a result, the flow moves to step S61.
ステップＳ６１において、シーケンス制御回路２３は、ステップＳ４５と同様に、読み出されたデータ中の“１”ビットの個数がある閾値以下であるかを判断する。管理情報ページ１２２がランダムデータを保持していることに基づいて、“１”ビットの個数も閾値を超えているはずである。ステップＳ５４、６１の判断を通じて管理情報ページがランダムデータを保持していることに基づいてフローはステップＳ６３に移行する。ステップＳ６３において、シーケンス制御回路２３は、消去／書き込みフラグを保持するレジスタに“０”（有効）を設定する。消去／書き込みフラグ保持レジスタが消去／書き込み不可の旨の値を保持している。このため、不正なユーザが、機密情報ブロックに書き込み（および／または消去）を行おうとしても、これは禁止される。すなわち、管理情報ページ１２２がランダムデータを保持していると、フローは、ステップＳ５５に到達できない。したがって、不正なユーザは、レジスタ中の消去／書き込みフラグを可へ設定することができず、ひいては機密情報ブロックの書き換えも不能である。また、シーケンス制御回路２３は、レジスタ中の消去／書き込みフラグの設定を図３２のフローを介してのみ行えるように構成されている。このため、やはり不正なユーザは、機密情報ブロックに書き込みを行えない。 In step S61, the
ステップＳ６１において、“１”ビットの個数が、ある閾値以下であれば、フローはステップＳ５５に移行する。 In step S61, if the number of “1” bits is equal to or smaller than a certain threshold value, the flow proceeds to step S55.
以上説明したように、第４実施形態に係る半導体記憶装置によれば、管理情報ページ１２２が設けられる。管理情報ページ１２２は、ランダムデータを保持するか消去状態であるかに基づいて定まる消去／書き込みフラグを保持する。半導体記憶装置１の製造後の初期段階では管理情報ページ１２２が消去状態であるため、これに基づいてレジスタ中の消去／書き込みフラグは可に設定され、機密情報ブロック１２１への書き込みが可能である。その後、管理情報ページ１２２にランダムデータを書き込み、半導体記憶装置１が出荷される。この段階では、仮に管理情報ページ１２２にアクセスされたとしても、ここにランダムデータが書き込まれており、よって消去／書き込みフラグを保持するレジスタに不可の値が設定される。すなわち、機密情報の書き換えが不可である。こうして、機密情報の書き換え防止機構が提供される。 As described above, according to the semiconductor memory device of the fourth embodiment, the management information page 122 is provided. The management information page 122 holds an erase / write flag determined based on whether random data is held or in an erased state. Since the management information page 122 is in the erased state at the initial stage after the manufacture of the
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。 In addition, each embodiment is not limited to the above-described one, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above-described embodiment includes various stages, and various embodiments can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some configuration requirements are deleted from all the configuration requirements shown in the above embodiments, a configuration from which these configuration requirements are deleted can be extracted as an embodiment.
１…半導体記憶装置、２…メモリセルアレイ、３…センスアンプ、４…ページバッファ、６…カラムデコーダ、７…カラムアドレスバッファ、８…ロウデコーダ、９…ロウアドレスバッファ、１１…電圧生成回路、１２…入出力制御回路、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…ステータスレジスタ、２１…ロジック制御回路、２３…シーケンス制御回路、２４…パラメータレジスタ、２５…認証回路、２７…出力回路、３１…記憶空間、３２…通常領域、３３…ロムフューズ領域、３４…機密情報領域、４１…情報保持部、４２…フラグ部、５１…アクセス制御部、５２…アドレス比較部、５３…フラグ判定部、１１１、１２２…管理情報ページ、１１２、１２３…情報保持ページ、１２１…機密情報ブロック。DESCRIPTION OF
Claims (11)
Translated fromJapanese前記機密情報領域に対するデータ消去を指示されると、前記機密情報領域中のデータを前記メモリから読み出し、前記読み出されたデータ中で前記フラグが有効であるかを判定し、無効である場合は前記機密情報領域中のデータを消去し、有効である場合は前記データ消去の指示により求められる処理を中止する、制御回路と、
を具備し、
前記メモリが、データを保持する複数のページを含んだ情報保持領域と、前記複数のページについての管理情報を、１ビットの情報を当該１ビットの情報が有効である場合にｎビット（ｎは自然数）のランダムデータによって表示する管理情報領域を含み、
前記制御回路が、前記管理情報領域中にランダムデータが書かれているかを判断し、書かれている場合に対応する管理情報のビットが有効であると判断する、
ことを特徴とする半導体記憶装置。Contain sensitive information area for holdingconfidential information, and a memory containing the secret information area are enabled flag,
When instructed to erase data in the confidential information area, the data in the confidential information area is read from the memory, and it is determined whether the flag is valid in the read data. A control circuit for erasing data in the confidential information area, and canceling the processing required by the data erasure instruction when it is valid;
Equippedwith,
The memory includes an information holding area including a plurality of pages for holding data, and management information about the plurality of pages. One bit of information is n bits when the one bit information is valid (n is Management information area to display with random data (natural number)
The control circuit determines whether or not random data is written in the management information area, and determines that the management information bit corresponding to the random data is valid.
A semiconductor memory device.
ことを特徴とする請求項１に記載の半導体記憶装置。When the control circuit is instructed to write data to the confidential information area, the control circuit reads the flag from the memory, determines whether the flag is valid, and writes the data to the confidential information area if invalid. If it is valid, the processing requested by the data write instruction is stopped.
The semiconductor memory device according to claim 1.
ことを特徴とする請求項２に記載の半導体記憶装置。The memory includes a memory cell in which data can be written only from a state where data is erased.
The semiconductor memory device according to claim 2.
有効な前記フラグは特定のビット列を含む、
ことを特徴とする請求項３に記載の半導体記憶装置。The flag includes a plurality of bits;
Effectivethe flag comprises a particular bit sequence,
The semiconductor memory device according to claim 3.
ことを特徴とする請求項４に記載の半導体記憶装置。The valid flag includes the specific bit string and a complementary bit string including a complementary bit of each bit in the specific bit string.
The semiconductor memory device according to claim 4.
ことを特徴とする請求項５に記載の半導体記憶装置。The memory generates a dummy busy when data erasure is instructed to the confidential information area.
The semiconductor memory device according to claim 5.
ことを特徴とする請求項６に記載の半導体記憶装置。When using the memory for purposes other than an application having an authentication function, dummy data is written in the confidentialinformation area, and an authentication pass is used regardless of the result of the authentication sequence.
The semiconductor memory device according to claim 6.
前記機密情報領域中では１つのセルに１つのビットが保持される、
ことを特徴とする請求項７に記載の半導体記憶装置。The memory can hold a plurality of bits in one cell;
One bit is held in one cell in the confidential information area.
The semiconductor memory device according to claim 7.
有効な前記フラグは、ｎビットのランダムデータによって表示され、
前記制御回路は、前記管理情報領域がランダムデータを保持している場合にレジスタに有効な値を設定し、
前記制御回路は、前記レジスタ中に有効な前記値が設定されていると、前記機密情報領域の消去および書き込みの少なくとも一方を拒否する、
ことを特徴とする請求項１に記載の半導体記憶装置。The management information area includes the flag,
The valid flag is indicated by n-bit random data,
The control circuit sets a valid value in a register when the management information area holds random data,
The control circuit rejects at least one of erasing and writing of the confidential information area when the valid value is set in the register.
The semiconductor memory device according to claim1 .
前記管理情報領域は、前記対応付けられている前記複数のページの各々についての管理情報を保持する、
ことを特徴とする請求項１に記載の半導体記憶装置。The management information area is associated with a set of a plurality of pages in the information holding area;
The management information area holds management information for each of the associated pages.
The semiconductor memory device according to claim1 .
前記管理情報領域は、前記情報保持ブロックについての管理情報を保持する、
ことを特徴とする請求項１に記載の半導体記憶装置。The information holding area includes an information holding block including a block including a plurality of pages of the information holding area;
The management information area holds management information about the information holding block.
The semiconductor memory device according to claim1 .
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