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JP5455299B2 - Method for manufacturing semiconductor device - Google Patents

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本発明は、半導体装置の作製方法に関する。特に、可撓性基板上に半導体装置を作製する半導体装置の作製方法に関する。The present invention relates to a method for manufacturing a semiconductor device. In particular, the present invention relates to a method for manufacturing a semiconductor device in which a semiconductor device is manufactured over a flexible substrate.

半導体装置を設ける基板として可撓性基板を用いることで、フレキシブルな半導体装置を作製する技術が開発されている（特許文献１を参照）。可撓性基板上に半導体層を有する半導体装置の作製方法として、可撓性基板上に半導体層を直接形成する方法が挙げられる。しかし、好ましくは、必要な耐熱性を有する基板上に剥離層を形成し、該剥離層上に半導体層を有する素子を形成し、該剥離層をきっかけとして可撓性基板に素子を転置する方法を用いる。
耐熱性を有する基板としては、耐熱性ガラスなどの絶縁性基板を用い、剥離層は、例えば、スパッタリング法等により設ける。A technique for manufacturing a flexible semiconductor device by using a flexible substrate as a substrate on which the semiconductor device is provided has been developed (see Patent Document 1). As a method for manufacturing a semiconductor device having a semiconductor layer over a flexible substrate, a method in which the semiconductor layer is directly formed over the flexible substrate can be given. However, preferably, a method of forming a release layer on a substrate having necessary heat resistance, forming an element having a semiconductor layer on the release layer, and transferring the element to a flexible substrate using the release layer as a trigger. Is used.
As the substrate having heat resistance, an insulating substrate such as heat-resistant glass is used, and the release layer is provided by, for example, a sputtering method.

一方、耐熱性ガラスなどの絶縁性基板に単結晶シリコン層を設けた半導体装置が開示されている（特許文献２を参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られる単結晶シリコン層を該絶縁性シリコン膜上に固着した構成を有する。
特開２００３−２０４０４９号公報特開平１１−１６３３６３号公報On the other hand, a semiconductor device in which a single crystal silicon layer is provided over an insulating substrate such as heat-resistant glass is disclosed (see Patent Document 2). This semiconductor device has a configuration in which the entire surface of crystallized glass having a strain point of 750 ° C. or higher is protected with an insulating silicon film, and a single crystal silicon layer obtained by a hydrogen ion implantation delamination method is fixed on the insulating silicon film. Have.
JP 2003-204049 A JP 11-163363 A

耐熱性を有する基板上に剥離層を形成し、その上に半導体層を有する素子を形成し、前記剥離層をきっかけとして可撓性基板に素子を転置する場合、歩留まり良く転置できることが望ましい。しかしながら所望する半導体層を有する素子のサイズ、工程温度上限、あるいは半導体層を有する素子の構造の厚さによっては、転置工程時にクラックが発生する。In the case where a peeling layer is formed over a substrate having heat resistance, an element having a semiconductor layer is formed thereon, and the element is transferred to the flexible substrate using the peeling layer as a trigger, it is preferable that the element can be transferred with a high yield. However, depending on the size of the element having the desired semiconductor layer, the upper limit of the process temperature, or the thickness of the structure of the element having the semiconductor layer, cracks may occur during the transfer process.

本発明は、耐熱性及び耐薬品性の低い基板上に、信頼性の高い半導体装置を作製することを課題の一とする。また、耐熱性及び耐薬品性の低い基板上に半導体装置を歩留まり良く作製することを課題の一とする。An object of the present invention is to manufacture a highly reliable semiconductor device over a substrate with low heat resistance and chemical resistance. Another object is to manufacture a semiconductor device with high yield over a substrate with low heat resistance and chemical resistance.

本発明の半導体装置の作成方法の一は、上記課題を達成するために、耐熱性を有する基板上にＴＦＴが形成される構造にて、前記耐熱性を有する基板とＴＦＴとの間に剥離層を形成する工程を有する。さらに所望する半導体装置が形成される隙間（すなわち平面上で半導体装置と、半導体装置と、の間の領域）の、剥離層の膜厚を変える、すなわち剥離層に段差を設ける加工工程を有する。In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a structure in which a TFT is formed on a heat-resistant substrate, and a release layer between the heat-resistant substrate and the TFT. Forming a step. In addition, there is a processing step of changing the film thickness of the separation layer, that is, providing a step in the separation layer, in a gap where a desired semiconductor device is formed (that is, a region between the semiconductor device and the semiconductor device on a plane).

この構造により、例え前記剥離層をきっかけとして可撓性基板に素子を転置する工程にてクラックが入るのを避けられない状態でも、所望の素子自体へのダメージを避け、歩留まりを高くすることができる。なぜなら、所望する半導体装置が形成される間の領域のみ比較的脆弱となり、クラックが優先的に入るからである。With this structure, even if it is inevitable that cracks will occur in the process of transferring the element to the flexible substrate using the release layer as a trigger, damage to the desired element itself can be avoided and the yield can be increased. it can. This is because only the region during the formation of the desired semiconductor device becomes relatively fragile and cracks preferentially enter.

所望する半導体装置が形成される間の領域は、後に素子を個別に分離するとき余白となる領域であり、この領域のクラックは歩留まりに影響することは無い。A region during which a desired semiconductor device is formed is a region that becomes a blank when elements are individually separated later, and cracks in this region do not affect the yield.

尚、好適には、前記剥離層は、タングステン上に酸化シリコンを積層する構造とする。そしてこのとき、剥離層の膜厚を変える工程では、酸化シリコンの膜厚を変える。スパッタ成膜の酸化シリコン膜厚については、２００ｎｍ〜５００ｎｍとする。すなわち、この範囲にて段差を設ける。Preferably, the release layer has a structure in which silicon oxide is stacked on tungsten. At this time, in the step of changing the thickness of the release layer, the thickness of the silicon oxide is changed. The thickness of the silicon oxide film formed by sputtering is set to 200 nm to 500 nm. That is, a step is provided in this range.

上記原理の一つは、剥離層であるタングステン膜とその上層に形成された酸化シリコンの積層構造の各膜厚にて、タングステン膜厚が一定のとき、酸化シリコン膜厚が厚いほど剥離転置時に剥離しやすく、逆に酸化シリコン膜厚が薄くなれば剥離転置時に基板に残りやすい傾向がある、という本発明者らの経験に基づいたものである。本発明者の標準とするプロセスでは、酸化シリコン膜厚２００ｎｍ以上にて剥離が可能であることが判っている。本発明者はこの原理を、酸化シリコン膜の膜厚が厚いほど、欠陥や転位などが増え、剥離の切掛けが出来やすくなるものと考察する。One of the above principles is that when the tungsten film thickness is constant at each film thickness of the tungsten film which is the peeling layer and the silicon oxide layer formed thereon, the larger the silicon oxide film thickness, This is based on the experiences of the present inventors that the film tends to be peeled off and tends to remain on the substrate when the silicon oxide film is thinned. It has been found that peeling can be performed with a silicon oxide film thickness of 200 nm or more in the process of the present inventor's standard. The present inventor considers this principle that the larger the thickness of the silicon oxide film, the greater the number of defects, dislocations, and the like, and the easier it is to peel off.

もう一つの上記原理は、剥離転置の際、特に構造の境目に、クラックが出来やすい、あるいは基板に残りやすいという現象に基づいたものである。本発明者はこの現象を、構造が異なる部分にて、両領域の応力の差からクラックの切掛けが出来やすいため、と考察する。すなわち剥離層部分で構造の違いがあっても、そこにクラックが出来やすいと考えられる。The other principle is based on the phenomenon that cracks are likely to be formed or remain on the substrate, especially at the boundary of the structure during peeling and transfer. The present inventor considers this phenomenon because cracks can be easily formed due to the difference in stress between the two regions at different structures. That is, even if there is a difference in structure in the release layer portion, it is considered that cracks are likely to occur there.

尚、膜厚が厚くなるにつれ、欠陥や転位などが増え、剥離の切掛けが出来やすくなることから、剥離層が他の材料からなる単層の場合でも、局所的に膜厚を変えることでクラックの入りやすさを制御できると考えられる。すなわち本発明において、剥離層は単層でも、２層以上の積層構造でも有効である。As the film thickness increases, defects and dislocations increase, making it easier to peel off the peeling. Therefore, even if the peeling layer is a single layer made of another material, the film thickness can be changed locally. It is thought that the ease of cracking can be controlled. In other words, in the present invention, the release layer is effective for a single layer or a laminated structure of two or more layers.

本発明の作成方法は、耐熱性を有する基板上に剥離層を形成し、該剥離層上に半導体層を有する素子を形成する場合に用いられる一方、耐熱性を有する基板上に、水素イオン注入剥離法により得られる単結晶シリコン層を固着した構成にも適用できる。The production method of the present invention is used when a release layer is formed on a substrate having heat resistance, and an element having a semiconductor layer is formed on the release layer, while hydrogen ion implantation is performed on the substrate having heat resistance. The present invention can also be applied to a structure in which a single crystal silicon layer obtained by a peeling method is fixed.

耐熱性を有する基板上に単結晶シリコン層を固着するときは、前記耐熱性を有する基板と、前記単結晶シリコン層との間に剥離層を形成する。より詳細には、耐熱性を有する基板と水素イオン注入剥離法により得られる単結晶シリコン層が設けられたシリコンウエハ基板とを貼りあわせる工程前に、シリコンウエハ基板もしくは耐熱性を有する基板、いずれかの張り合わせ面に剥離層を形成する。この酸化シリコンは成膜後、フォトリソグラフィー及びプラズマエッチングにより、所望する半導体装置間の膜厚を選択的に薄くする。When a single crystal silicon layer is fixed to a substrate having heat resistance, a separation layer is formed between the substrate having heat resistance and the single crystal silicon layer. More specifically, before the step of bonding the heat-resistant substrate and the silicon wafer substrate provided with the single crystal silicon layer obtained by the hydrogen ion implantation separation method, either a silicon wafer substrate or a heat-resistant substrate, A release layer is formed on the pasting surface. After the silicon oxide film is formed, the desired film thickness between the semiconductor devices is selectively reduced by photolithography and plasma etching.

上記手段の剥離層を形成した後、さらに絶縁層を形成する。この絶縁層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にて平坦化し、接合層を形成する。すなわち耐熱性を有する基板とシリコンウエハ基板のいずれかの面に接合層が形成される。もしくは、両方の基板に接合層を設けても良い。接合層を介し耐熱性を有する基板とシリコンウエハ基板を貼りあわせた後、損傷層を境に単結晶シリコン層が設けられた耐熱性を有する基板と、シリコンウエハ基板とを引き剥がす。その後耐熱性を有する基板上にて所望の素子を形成後、粘着シート等により可撓性基板に剥離転置する。After the release layer of the above means is formed, an insulating layer is further formed. This insulating layer is planarized by CMP (Chemical Mechanical Polishing) to form a bonding layer. That is, a bonding layer is formed on either surface of the substrate having heat resistance and the silicon wafer substrate. Alternatively, a bonding layer may be provided on both substrates. After the heat resistant substrate and the silicon wafer substrate are bonded to each other through the bonding layer, the heat resistant substrate provided with the single crystal silicon layer with the damaged layer as a boundary is peeled off from the silicon wafer substrate. Thereafter, a desired element is formed on a substrate having heat resistance, and then peeled and transferred to a flexible substrate with an adhesive sheet or the like.

本発明の一は、第１の基板上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に、表面の平坦性が高い第１の接合層を形成し、半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、前記下地絶縁膜上に、第２の接合層を形成し、前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法である。According to one embodiment of the present invention, a separation layer is formed over a first substrate, a step is provided in the separation layer, a first bonding layer with high surface flatness is formed over the separation layer, and a semiconductor substrate Forming a damaged layer at a certain depth from the surface, forming a base insulating film on the surface of the semiconductor substrate on which the damaged layer is formed, and forming a second bonding layer on the base insulating film; The first bonding layer and the second bonding layer are bonded to each other and separated by the damaged layer, whereby a semiconductor layer is formed on the first substrate and a semiconductor element having the semiconductor layer is formed. A semiconductor device manufacturing method is characterized in that the semiconductor element is transferred onto a second substrate.

本発明の一は、第１の基板上に表面の平坦性が高い第１の接合層を形成し、半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、前記下地絶縁膜上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に表面の平坦性が高い第２の接合層を形成し、前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法である。According to one aspect of the present invention, a first bonding layer having high surface flatness is formed on a first substrate, a damaged layer is formed at a certain depth from the surface of the semiconductor substrate, and the damaged layer is formed Forming a base insulating film on a surface of the semiconductor substrate; forming a release layer on the base insulating film; providing a step in the release layer; and a second bonding layer having high surface flatness on the release layer And forming the semiconductor layer on the first substrate by bonding the first bonding layer and the second bonding layer together and peeling off the damaged layer. A method for manufacturing a semiconductor device, comprising: forming a semiconductor element; and transferring the semiconductor element onto a second substrate.

上記構成の本発明において、好ましくは、前記耐熱性を有する基板は、ガラス基板である。In this invention of the said structure, Preferably, the board | substrate which has the said heat resistance is a glass substrate.

上記構成の本発明において、好ましくは、前記半導体基板は単結晶シリコン基板である。In the present invention configured as described above, preferably, the semiconductor substrate is a single crystal silicon substrate.

本発明によれば、剥離層に段差を設けることで、その段差が可撓性基板に半導体装置を剥離転置するときの、クラック発生領域の選択性に作用し、半導体装置へのクラック発生を防止するので、半導体装置の製造歩留まりを向上させることができる。According to the present invention, by providing a step in the release layer, the step affects the selectivity of the crack generation region when the semiconductor device is peeled and transferred to the flexible substrate, thereby preventing the occurrence of cracks in the semiconductor device. Therefore, the manufacturing yield of the semiconductor device can be improved.

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description. It will be readily understood by those skilled in the art that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the following embodiments and examples. Note that in describing the structure of the present invention with reference to the drawings, the same portions are denoted by the same reference numerals in different drawings.

（実施の形態１）
本実施の形態では、本発明に係る半導体装置の作製方法の例について、図面を参照して説明する。本発明に係る半導体装置の作製方法では、まず、第１の基板１００と半導体基板２００を用いる。(Embodiment 1)
In this embodiment, an example of a method for manufacturing a semiconductor device according to the present invention will be described with reference to drawings. In the method for manufacturing a semiconductor device according to the present invention, first, afirst substrate 100 and asemiconductor substrate 200 are used.

第１の基板１００は、作製工程に耐えうる程度に高耐熱性及び高耐薬品性等であればよく、基板の材料は特定のものに限定されない。例えば、ガラス基板、石英基板、シリコン基板若しくはステンレス基板等又はこれらの基板上に絶縁膜を形成した基板を用いることができる。本実施の形態では、ガラス基板を用いる。Thefirst substrate 100 only needs to have high heat resistance, high chemical resistance, and the like that can withstand the manufacturing process, and the material of the substrate is not limited to a specific one. For example, a glass substrate, a quartz substrate, a silicon substrate, a stainless steel substrate, or the like, or a substrate in which an insulating film is formed over these substrates can be used. In this embodiment mode, a glass substrate is used.

半導体基板２００の材料としては、代表的にはシリコン又はゲルマニウムを用いる。または、ガリウムヒ素、インジウムリン等の化合物半導体を用いても良い。また、半導体基板２００は単結晶半導体基板に限定されず、多結晶半導体基板であってもよい。本実施の形態では、単結晶シリコン基板を用いる。As a material of thesemiconductor substrate 200, silicon or germanium is typically used. Alternatively, a compound semiconductor such as gallium arsenide or indium phosphide may be used. Further, thesemiconductor substrate 200 is not limited to a single crystal semiconductor substrate, and may be a polycrystalline semiconductor substrate. In this embodiment mode, a single crystal silicon substrate is used.

まず、第１の基板１００上に剥離層１０２を形成する（図１（Ａ−１）を参照）。剥離層１０２は単層であってもよいし、積層に形成しても良い。本実施の形態では、剥離層１０２は積層構造を有し、第１の剥離層１０４上に第２の剥離層１０６が形成されている。First, theseparation layer 102 is formed over the first substrate 100 (see FIG. 1A-1). Thepeeling layer 102 may be a single layer or a stacked layer. In this embodiment mode, thepeeling layer 102 has a stacked structure, and thesecond peeling layer 106 is formed over thefirst peeling layer 104.

剥離層１０２は、スパッタリング法を用いて、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム及び珪素から選択された元素、又はこれらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料からなる層を、単層で、又は複数の層を積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。Theseparation layer 102 is formed using a sputtering method, an element selected from tungsten, molybdenum, titanium, tantalum, niobium, nickel, cobalt, zirconium, zinc, ruthenium, rhodium, palladium, osmium, iridium, and silicon, or these elements A layer made of an alloy material containing as a main component or a compound material containing these elements as a main component is formed as a single layer or a plurality of layers. The crystal structure of the layer containing silicon may be any of amorphous, microcrystalline, and polycrystalline.

剥離層１０２が単層構造の場合には、好ましくは、タングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成する。または、タングステンの酸化物若しくはタングステンの酸化窒化物を含む層、モリブデンの酸化物若しくはタングステンの酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。In the case where theseparation layer 102 has a single-layer structure, a layer containing tungsten, molybdenum, or a mixture of tungsten and molybdenum is preferably formed. Alternatively, a layer containing tungsten oxide or tungsten oxynitride, a layer containing molybdenum oxide or tungsten oxynitride, or a layer containing oxide or oxynitride of a mixture of tungsten and molybdenum is formed. Note that the mixture of tungsten and molybdenum corresponds to, for example, an alloy of tungsten and molybdenum.

剥離層１０２が積層構造の場合には、好ましくは、１層目として金属層を形成し、２層目として金属酸化物層を形成する。代表的には、１層目として、タングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、これらの酸化物、窒化物、酸化窒化物又は窒化酸化物を含む層を形成する。In the case where theseparation layer 102 has a stacked structure, preferably, a metal layer is formed as a first layer and a metal oxide layer is formed as a second layer. Typically, a layer containing tungsten, molybdenum, or a mixture of tungsten and molybdenum is formed as the first layer, and a layer containing these oxides, nitrides, oxynitrides, or nitride oxides is formed as the second layer. Form.

剥離層１０２として、１層目に金属層、２層目に金属酸化物層の積層構造を形成する場合には、金属層としてタングステンを含む層を形成し、その上に金属酸化物からなる絶縁層を形成すると、タングステンを含む層と絶縁層との界面に金属酸化物層としてタングステンの酸化物を含む層が形成されるため、これを活用してもよい。さらには、金属層の表面に対して、熱酸化処理、酸素プラズマ処理、又はオゾン水等の酸化力の強い溶液による処理等を行って金属酸化物層を形成してもよい。例えば、タングステン上に酸化シリコンを成膜して、タングステンと酸化シリコンとの間にタングステン酸化物を形成しても良い。しかし、タングステンの酸化物と酸化シリコンとは密着し難く、剥離には有利であるが、作製工程中において意図せず剥離してしまう可能性がある。一方、タングステンと酸化シリコンとの間にタングステン窒化物を形成すると、作製工程中における意図しない剥離を防止することはできるが、剥離し難くなるという問題がある。そのため、剥離層と窒化シリコンとの間に設ける層は、実施者の意思に応じて適宜設定するとよい。In the case of forming a stacked structure of a metal layer as the first layer and a metal oxide layer as the second layer as thepeeling layer 102, a layer containing tungsten is formed as a metal layer, and an insulating layer made of a metal oxide is formed thereon. When a layer is formed, a layer containing tungsten oxide is formed as a metal oxide layer at the interface between the layer containing tungsten and the insulating layer, and this may be utilized. Furthermore, the metal oxide layer may be formed by performing thermal oxidation treatment, oxygen plasma treatment, treatment with a solution having strong oxidizing power such as ozone water, or the like on the surface of the metal layer. For example, silicon oxide may be formed over tungsten, and tungsten oxide may be formed between tungsten and silicon oxide. However, tungsten oxide and silicon oxide are difficult to adhere to each other and are advantageous for peeling, but may be unintentionally peeled off during the manufacturing process. On the other hand, when tungsten nitride is formed between tungsten and silicon oxide, unintentional peeling during the manufacturing process can be prevented, but there is a problem that peeling becomes difficult. Therefore, a layer provided between the separation layer and silicon nitride is preferably set as appropriate according to the intention of the practitioner.

更には、剥離層１０２として、１層目に金属層、２層目に金属窒化物層又は金属酸化窒化物層を形成してもよい。代表的には、１層目にタングステンを含む層を形成し、２層目に、窒化タングステン層又は酸化窒化タングステン層を形成すればよい。Further, as thepeeling layer 102, a metal layer may be formed as a first layer, and a metal nitride layer or a metal oxynitride layer may be formed as a second layer. Typically, a layer containing tungsten is formed as the first layer, and a tungsten nitride layer or a tungsten oxynitride layer is formed as the second layer.

剥離層１０２の膜厚は、本実施の形態では、第１の剥離層１０４としてタングステン膜を３０ｎｍで、第２の剥離層１０６として酸化シリコン膜を３００ｎｍで形成する。第１の剥離層１０４及び第２の剥離層１０６は、スパッタリング法又はＣＶＤ法等により形成することができる。第１の剥離層１０４及び第２の剥離層１０６は、スパッタリング法により形成することが好ましい。In this embodiment mode, theseparation layer 102 has a thickness of 30 nm for the tungsten film as thefirst separation layer 104 and a thickness of 300 nm for the silicon oxide film as thesecond separation layer 106. Thefirst release layer 104 and thesecond release layer 106 can be formed by a sputtering method, a CVD method, or the like. Thefirst release layer 104 and thesecond release layer 106 are preferably formed by a sputtering method.

なお、第１の剥離層１０４としてタングステン膜を形成し、第２の剥離層１０６としてＣＶＤ法により酸化シリコンを形成する場合には、第１の剥離層１０４であるタングステン膜を成膜した直後にＮ２Ｏプラズマ処理を行うことが好ましい。Note that in the case where a tungsten film is formed as thefirst peeling layer 104 and silicon oxide is formed as thesecond peeling layer 106 by a CVD method, immediately after the tungsten film that is thefirst peeling layer 104 is formed. N2 O plasma treatment is preferably performed.

次に、剥離層１０２の表面に段差を設ける。具体的には、所望の半導体素子の下のＳｉＯ２膜の膜厚を保持し、前記所望の半導体素子が形成されていない領域はＳｉＯ２膜の膜厚を薄くする。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジストマスクが形成された状態で、第２の剥離層１０６すなわち酸化シリコン膜をエッチングする。このエッチングの方法は、ドライエッチング又はウエットエッチングのいずれでも良い。また酸化シリコン膜は、後に可撓性基板等に剥離転置可能な膜厚の範囲で薄くする。ここでは膜厚２００ｎｍまでエッチングする。Next, a step is provided on the surface of therelease layer 102. Specifically, the film thickness of the SiO2 film under the desired semiconductor element is maintained, and the film thickness of the SiO2 film is reduced in the region where the desired semiconductor element is not formed. A resist mask is used for pattern formation. With the resist mask having a desired pattern formed, thesecond peeling layer 106, that is, the silicon oxide film is etched. This etching method may be either dry etching or wet etching. In addition, the silicon oxide film is thinned within a range of film thickness that can be peeled and transferred to a flexible substrate or the like later. Here, etching is performed up to a film thickness of 200 nm.

次に、剥離層１０８上に、絶縁膜である第１の接合層１１０を形成する。第１の接合層１１０は表面が親水性を有する材料により設ける。第１の接合層１１０としては、酸化シリコン膜が適している。特にシランガス、ジシランガス、トリシランガス又は有機シランガス等のシラン系ガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。シランガスを用いる場合、二酸化窒素又は一酸化二窒素との混合ガスを用いることが好適である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）又はトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。化学気相成長法としては、プラズマＣＶＤ、熱ＣＶＤ又は光ＣＶＤを用いればよい。Next, afirst bonding layer 110 that is an insulating film is formed over theseparation layer 108. Thefirst bonding layer 110 is provided with a material having a hydrophilic surface. As thefirst bonding layer 110, a silicon oxide film is suitable. In particular, a silicon oxide film formed by a chemical vapor deposition method using a silane-based gas such as silane gas, disilane gas, trisilane gas, or organic silane gas is preferable. When silane gas is used, it is preferable to use a mixed gas with nitrogen dioxide or dinitrogen monoxide. Examples of the organic silane gas include ethyl silicate (TEOS: chemical formula Si (OC2 H5 )4 ), trimethylsilane (TMS: (CH3 )3 SiH), tetramethylcyclotetrasiloxane (TMCTS), and octamethylcyclotetrasiloxane (OMCTS). ), Hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC2 H5 )3 ) or trisdimethylaminosilane (SiH (N (CH3 )2 )3 ) can be used. As the chemical vapor deposition method, plasma CVD, thermal CVD, or photo-CVD may be used.

なお、本明細書中において、親水性とは、固体表面における水の接触角により定義される。接触角とは、滴下したドットの淵における、形成面と液滴の接線がなす角度θのことを指す（図１２を参照）。固体表面に水を滴下した際の接触角が０°以上９０°以下であるときには該固体表面は親水性であるとし、９０°以上１８０°以下であるときには該固体表面は撥水性であるとする。In the present specification, hydrophilicity is defined by the contact angle of water on the solid surface. The contact angle refers to an angle θ formed by the tangent line between the formation surface and the droplet in the mist of the dropped dot (see FIG. 12). When the contact angle when water is dropped on the solid surface is 0 ° or more and 90 ° or less, the solid surface is hydrophilic, and when the contact angle is 90 ° or more and 180 ° or less, the solid surface is water repellent. .

上記の、親水性表面を有する第１の接合層１１０は５０ｎｍ以上５００ｎｍ以下の厚さで設けるとよい。前記厚さは、剥離層１０２の表面の段差を十分埋める大きさが必要であり、すなわち段差に応じた膜厚とする。Thefirst bonding layer 110 having a hydrophilic surface is preferably provided with a thickness of 50 nm to 500 nm. The thickness needs to be large enough to fill the step on the surface of therelease layer 102, that is, a thickness corresponding to the step.

前記第１の接合層１１０は、凹凸を有している。表面に凹凸を有すると、後の工程にて二つの基板上の接合層を接合する際に、接合層間の接触面積が小さくなり、十分な接合強度を確保することが困難である。そのため、第１の接合層１１０を平坦化する。Thefirst bonding layer 110 has irregularities. When the surface has irregularities, when bonding the bonding layers on the two substrates in a later step, the contact area between the bonding layers becomes small, and it is difficult to ensure sufficient bonding strength. Therefore, thefirst bonding layer 110 is planarized.

第１の接合層１１０の平坦化は、剥離層の全面を均一に平坦化できる方法により行うとよい。このような工程として、例えば、ＣＭＰや逆スパッタリング法が挙げられる。但し、これに限定されず、物理的エッチング方法又は化学的エッチング方法等、平坦性を高めることのできる処理であれば、処理方法は特に問わない。Thefirst bonding layer 110 may be planarized by a method that can uniformly planarize the entire surface of the separation layer. Examples of such a process include CMP and reverse sputtering. However, the processing method is not particularly limited as long as the processing can improve flatness, such as a physical etching method or a chemical etching method.

上記第１の接合層１１０の平坦化後の膜厚は、所望する素子の形成される領域では、５ｎｍ以上あることが好ましい。膜厚に上限は無いものの、スループットを考慮し、好適には１００ｎｍ以下とする。The thickness of thefirst bonding layer 110 after planarization is preferably 5 nm or more in a region where a desired element is formed. Although there is no upper limit to the film thickness, it is preferably set to 100 nm or less in consideration of throughput.

上記のように第１の基板１００上に薄膜を形成する一方で、半導体基板２００にも処理を行う。While the thin film is formed on thefirst substrate 100 as described above, thesemiconductor substrate 200 is also processed.

半導体基板２００には、まず表面から一定の深さの位置に、損傷層２０２を形成する。損傷層２０２は、清浄化された半導体基板２００の表面から、電界で加速されたイオンを所定の深さに注入することで形成される。イオンの注入では、第１の基板１００上に形成する半導体層（以下、ＬＴＳＳ層という。）の厚さを考慮して加速電圧等を調整する。ＬＴＳＳ層の厚さは、５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下である。損傷層２０２の形成には、水素、不活性ガス又はハロゲンを用いる。不活性ガスとしてはヘリウムが挙げられ、ハロゲンとしてはフッ素が挙げられる。First, adamage layer 202 is formed on thesemiconductor substrate 200 at a certain depth from the surface. The damagedlayer 202 is formed by implanting ions accelerated by an electric field to a predetermined depth from the cleaned surface of thesemiconductor substrate 200. In ion implantation, the acceleration voltage and the like are adjusted in consideration of the thickness of a semiconductor layer (hereinafter referred to as an LTSS layer) formed over thefirst substrate 100. The thickness of the LTSS layer is 5 nm to 500 nm, preferably 10 nm to 200 nm. Hydrogen, an inert gas, or halogen is used for forming the damagedlayer 202. The inert gas includes helium, and the halogen includes fluorine.

損傷層２０２の形成ではイオンを高ドーズ条件にて注入するため、半導体基板２００の表面が粗くなる場合がある。この、表面の荒れを防ぐためには、イオン注入される表面に、保護膜を設けておくとよい。この保護膜は、酸化シリコン膜、窒化シリコン膜又は窒化酸化シリコン膜等により０．５ｎｍ以上２００ｎｍ以下の厚さで設ければよい。In forming the damagedlayer 202, ions are implanted under a high dose condition, so that the surface of thesemiconductor substrate 200 may become rough. In order to prevent this surface roughness, it is preferable to provide a protective film on the surface where ions are implanted. This protective film may be provided with a thickness of 0.5 nm to 200 nm by a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, or the like.

なお、ここでイオン注入時の高ドーズ条件とは、本発明を実施する者が目的に応じて適宜設定すればよい。このドーズ条件により、損傷層２０２が半導体基板表面からどれだけの深さの位置に形成されるかが決定される。例えば、加速電圧を６０ｋＶ、ドーズ量を２．０×１０ｃｍ−２とすると、半導体基板表面から約１５０ｎｍの深さの位置に損傷層２０２が形成される。Here, the high dose condition at the time of ion implantation may be appropriately set according to the purpose by a person who implements the present invention. This dose condition determines how deep the damagedlayer 202 is formed from the surface of the semiconductor substrate. For example, when the acceleration voltage is 60 kV and the dose amount is 2.0 × 10 cm−2 , the damagedlayer 202 is formed at a depth of about 150 nm from the surface of the semiconductor substrate.

次に、半導体基板表面に、下地絶縁膜２０３を形成する。下地絶縁膜２０３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。代表的な一例は下地絶縁膜２０３として２層構造から成り、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化シリコン膜を１００〜１５０ｎｍ、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化シリコン膜を５０〜１００ｎｍ、の厚さに積層形成する構造が採用される。また、下地絶縁膜２０３の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは窒化酸化シリコン膜（ＳｉＮｘＯｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、を順次積層した３層構造を用いてもよい。下地絶縁膜２０３は基板からＴＦＴにナトリウム等の可動イオンが侵入することを防ぐためのブロッキング層として機能する。また、下地絶縁膜２０３はバッファ層として機能する。
Next, abase insulating film 203 is formed on the surface of the semiconductor substrate. As thebase insulating film 203, an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (SiOx Ny ) is used. A typical example has a two-layer structure as thebase insulating film 203, and a silicon oxynitride film formed using SiH4 and N2 O as a reaction gas is 100 to 150 nm, SiH4 , NH3 , and N2 O. A structure is employed in which a silicon nitride oxide film is deposited to a thickness of 50 to 100 nm formed using a reactive gas as a reactive gas. Further, a silicon nitride film (SiN film) or a silicon nitride oxide film (SiNx Oy film (X> Y)) with a thickness of 10 nm or less is preferably used as one layer of thebase insulating film 203. Alternatively, a three-layer structure in which a silicon nitride film, a silicon oxynitride film, and a silicon nitride oxide film are sequentially stacked may be used. The baseinsulating film 203 functions as a blocking layer for preventing mobile ions such as sodium from entering the TFT from the substrate. In addition, thebase insulating film 203 functions as a buffer layer.

次に、第１の基板１００と接合する面に、表面の平坦性が高い絶縁膜である第２の接合層２１０を形成する（図１（Ｂ−２）を参照）。第２の接合層２１０は、酸化シリコン膜により形成することが好ましい。酸化シリコン膜としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましく、シランガス、ジシランガス又はトリシランガス等シラン系ガスを用いて、化学気相成長法により作製される酸化シリコン膜を適用してもよい。化学気相成長法による成膜では、半導体基板２００に形成した損傷層２０２から脱ガスが起こらない温度（例えば、３５０℃以下）とする。また、単結晶若しくは多結晶半導体基板からＬＴＳＳ層を剥離する熱処理には、成膜温度よりも高い熱処理温度が適用される。Next, asecond bonding layer 210 which is an insulating film with high surface flatness is formed on a surface to be bonded to the first substrate 100 (see FIG. 1B-2). Thesecond bonding layer 210 is preferably formed using a silicon oxide film. As described above, the silicon oxide film is preferably a silicon oxide film formed by chemical vapor deposition using an organic silane gas as described above, and is prepared by chemical vapor deposition using a silane-based gas such as silane gas, disilane gas, or trisilane gas. A silicon oxide film may be applied. In the film formation by the chemical vapor deposition method, the temperature is set such that degassing does not occur from the damagedlayer 202 formed on the semiconductor substrate 200 (for example, 350 ° C. or lower). A heat treatment temperature higher than the deposition temperature is applied to the heat treatment for peeling the LTSS layer from the single crystal or polycrystalline semiconductor substrate.

なお、化学気相成長法としては、プラズマＣＶＤ法、熱ＣＶＤ法又は光ＣＶＤ法を用いれば良い。特にＴＥＯＳとＯ２によりプラズマＣＶＤを用いて、又はＳｉＨ４とＮＯ２により熱ＣＶＤ法を用いて形成すると、接合層に適した平坦な酸化シリコン膜を低温（３５０℃以下）で形成する事ができるため、好ましい。Note that a plasma CVD method, a thermal CVD method, or a photo CVD method may be used as the chemical vapor deposition method. In particular, when a plasma CVD method using TEOS and O2 or a thermal CVD method using SiH4 and NO2 is used, a flat silicon oxide film suitable for the bonding layer may be formed at a low temperature (350 ° C. or lower). This is preferable because it is possible.

また、第２の接合層２１０となる酸化シリコン膜は、オゾン水と過酸化水素とを含む薬液で形成してもよいし、オゾン水で形成しても良い。その場合には、膜厚は０．５ｎｍ以上５ｎｍ以下で良い。また、接合層は水素又はフッ素で終端した半導体表面であってもよい。Further, the silicon oxide film to be thesecond bonding layer 210 may be formed of a chemical solution containing ozone water and hydrogen peroxide, or may be formed of ozone water. In that case, the film thickness may be 0.5 nm or more and 5 nm or less. The bonding layer may be a semiconductor surface terminated with hydrogen or fluorine.

なお、第１の接合層１１０と半導体基板２００との接合強度に問題がなければ、第２の接合層２１０を形成することなく、第１の接合層１１０と半導体基板２００とを直接接合しても良い。Note that if there is no problem in the bonding strength between thefirst bonding layer 110 and thesemiconductor substrate 200, thefirst bonding layer 110 and thesemiconductor substrate 200 are directly bonded without forming thesecond bonding layer 210. Also good.

同様に、剥離層１０２と第２の接合層２１０との接合強度に問題がなければ、第１の接合層１１０を形成することなく、剥離層１０２と第２の接合層２１０とを直接接合しても良い。Similarly, if there is no problem in the bonding strength between thepeeling layer 102 and thesecond bonding layer 210, thepeeling layer 102 and thesecond bonding layer 210 are directly bonded without forming thefirst bonding layer 110. May be.

つまり、接合強度に問題がなければ、必ずしも第１の基板１００上と半導体基板２００上の双方に接合層を形成しなくともよい。接合層を形成しないことで、半導体装置の作製工程において、スループットを向上させることができる。That is, if there is no problem in bonding strength, the bonding layer is not necessarily formed on both thefirst substrate 100 and thesemiconductor substrate 200. By not forming the bonding layer, throughput can be improved in the manufacturing process of the semiconductor device.

次に、第１の基板１００上に形成された第１の接合層１１０と、半導体基板２００上に形成された第２の接合層２１０とを密接させて接合する（図１（Ｄ）を参照）。これにより、接合形成層１１２が形成される。第１の接合層１１０と第２の接合層２１０とを密接させることで、室温でも接合することが可能である。より強固に接合するためには、第１の基板１００と半導体基板２００を押圧すれば良い。更には、熱処理を加えることが好ましい。加圧した状態で熱処理をしても良い。加圧した状態で熱処理を行うことで、第１の接合層１１０と第２の接合層２１０との接合がより強固になるため、接合層間の剥離を低減することができ、歩留まりが向上する。また、得られる半導体装置の信頼性が向上する。Next, thefirst bonding layer 110 formed over thefirst substrate 100 and thesecond bonding layer 210 formed over thesemiconductor substrate 200 are closely bonded to each other (see FIG. 1D). ). Thereby, thebonding formation layer 112 is formed. By bringing thefirst bonding layer 110 and thesecond bonding layer 210 into close contact with each other, bonding can be performed even at room temperature. In order to bond more firmly, thefirst substrate 100 and thesemiconductor substrate 200 may be pressed. Furthermore, it is preferable to add a heat treatment. You may heat-process in the pressurized state. By performing the heat treatment in a pressurized state, the bonding between thefirst bonding layer 110 and thesecond bonding layer 210 becomes stronger, so that peeling between the bonding layers can be reduced and the yield is improved. Further, the reliability of the obtained semiconductor device is improved.

接合を形成する面が異種材料である場合、低温で接合する際には接合を形成する面を清浄化する。清浄化した、第１の接合層１１０と第２の接合層２１０とを密接させると、表面間引力により接合形成層１１２が形成される。清浄化した表面を親水性表面とするためには、多数の水酸基を付着させればよい。例えば、第１の接合層１１０又は第２の接合層２１０の表面を、酸素プラズマ処理若しくはオゾン処理することで、これらの表面を親水性にすることができる。このように表面を親水性にする処理を加えると、表面の水酸基が作用して水素結合により強固な接合が形成される。When the surface on which the bond is formed is made of a different material, the surface on which the bond is formed is cleaned when bonding at a low temperature. When the cleanedfirst bonding layer 110 andsecond bonding layer 210 are brought into close contact with each other, thebonding forming layer 112 is formed by an attractive force between the surfaces. In order to make the cleaned surface hydrophilic, a large number of hydroxyl groups may be attached. For example, the surface of thefirst bonding layer 110 or thesecond bonding layer 210 can be made hydrophilic by performing oxygen plasma treatment or ozone treatment on the surface thereof. Thus, when the process which makes a surface hydrophilic is added, the surface hydroxyl group acts and a firm junction is formed by a hydrogen bond.

また、良好な接合を形成するために、接合を形成する面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合、アルゴン等の、不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを照射することができる。イオンビームの照射により、第１の接合層１１０又は第２の接合層２１０の表面に未結合手が露出し、非常に活性な表面が形成される。または、プラズマ照射若しくはラジカル処理を行ってもよい。接合を形成する面に対してこのような表面処理を行うことにより、２００℃乃至４００℃程度の温度で、第１の接合層１１０と第２の接合層２１０が異種材料であっても、接合形成層１１２を容易に形成することができる。表面を活性化して接合する方法は、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましい。また、更に好ましくは高真空中で行う。Further, in order to form a good bond, the surface on which the bond is formed may be activated. For example, an atomic beam or an ion beam is irradiated to the surface on which the junction is formed. When an atomic beam or an ion beam is used, an inert gas neutral atom beam or inert gas ion beam such as argon can be irradiated. By irradiation with the ion beam, dangling bonds are exposed on the surface of thefirst bonding layer 110 or thesecond bonding layer 210, and a very active surface is formed. Alternatively, plasma irradiation or radical treatment may be performed. By performing such a surface treatment on the surface on which the bonding is formed, even if thefirst bonding layer 110 and thesecond bonding layer 210 are made of different materials at a temperature of about 200 ° C. to 400 ° C. Theformation layer 112 can be easily formed. The method of activating and bonding the surfaces is preferably performed in a vacuum because the surfaces are required to be highly cleaned. More preferably, it is performed in a high vacuum.

接合形成層１１２の接合強度を高めるためには、接合後に加熱処理又は加圧処理を行うことが好ましい。接合形成層１１２が室温にて貼り合わせられた場合には、接合後に熱処理を行うことが、特に好ましい。加熱処理又は加圧処理を行うことで、接合を形成する面において接合に寄与する主な結合を、水素結合から共有結合に変換することができ、接合強度が向上する。加熱処理の温度は、第１の基板１００の耐熱温度以下で行う。加圧処理においては、接合面に対して垂直な方向に圧力を加える。ここで加える圧力は、第１の基板１００と半導体基板２００の機械的強度を考慮して決定する。In order to increase the bonding strength of thebonding layer 112, it is preferable to perform heat treatment or pressure treatment after bonding. When thebonding formation layer 112 is bonded at room temperature, it is particularly preferable to perform heat treatment after bonding. By performing the heat treatment or the pressure treatment, main bonds that contribute to bonding can be converted from hydrogen bonds to covalent bonds on the surface where the bonding is formed, and the bonding strength is improved. The temperature of the heat treatment is lower than the heat resistance temperature of thefirst substrate 100. In the pressure treatment, pressure is applied in a direction perpendicular to the joint surface. The pressure applied here is determined in consideration of the mechanical strength of thefirst substrate 100 and thesemiconductor substrate 200.

次に、半導体基板２００が貼り合わせられた第１の基板１００に熱処理を行い、損傷層２０２内の任意の位置を劈開面として、半導体基板２００を第１の基板１００から剥離する。剥離には物理的手段を用いればよい。熱処理の温度は第１の接合層１１０及び第２の接合層２１０の成膜温度以上、第１の基板１００の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷層２０２に形成された微小な空洞の体積変化が起こり、損傷層２０２に沿って劈開することが可能となる。接合形成層１１２は第１の基板１００と接合しているので、第１の基板１００上には半導体基板２００と同じ結晶性のＬＴＳＳ層が残存することとなる。Next, heat treatment is performed on thefirst substrate 100 to which thesemiconductor substrate 200 is bonded, and thesemiconductor substrate 200 is separated from thefirst substrate 100 with an arbitrary position in the damagedlayer 202 as a cleavage plane. Physical means may be used for peeling. The heat treatment is preferably performed at a temperature higher than or equal to a deposition temperature of thefirst bonding layer 110 and thesecond bonding layer 210 and lower than or equal to a heat resistant temperature of thefirst substrate 100. For example, by performing heat treatment at 400 ° C. to 600 ° C., a volume change of a minute cavity formed in the damagedlayer 202 occurs, and it is possible to cleave along the damagedlayer 202. Since thebonding formation layer 112 is bonded to thefirst substrate 100, the same crystalline LTSS layer as thesemiconductor substrate 200 remains on thefirst substrate 100.

なお、物理的手段とは、力学的手段または機械的手段を指し、何らかの力学的エネルギー（機械的エネルギー）を変化させる手段を指しており、その手段は、代表的には機械的な力を加えること（例えば、人間の手や把治具で引き剥がす処理や、ローラーを回転させながら分離する処理）である。The physical means refers to mechanical means or mechanical means, and means means for changing some mechanical energy (mechanical energy). The means typically applies mechanical force. (For example, a process of peeling with a human hand or a grip jig, or a process of separating while rotating a roller).

ＬＴＳＳ層１１６は、上記剥離工程後にＣＭＰ等を用いて、平坦化及び薄膜化されることが好ましい。例えば、単結晶半導体基板の所定の深さに、水素、ヘリウムに代表される不活性ガス、又はフッ素に代表されるハロゲンのイオンを注入し、その後熱処理を行って表層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシリコン層をウオータージェットで劈開して剥離する方法を適用しても良い。ＬＴＳＳ層１１６の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍである。なお、本発明はこれに限定されず、ＬＴＳＳ層の平坦化及び薄膜化は逆スパッタリング法にて行ってもよい。更には、ＣＭＰと逆スパッタリング法を併用して平坦化及び薄膜化を行ってもよい。TheLTSS layer 116 is preferably planarized and thinned using CMP or the like after the peeling step. For example, hydrogen, an inert gas typified by helium, or a halogen ion typified by fluorine is implanted into a predetermined depth of the single crystal semiconductor substrate, and then a heat treatment is performed to separate the surface single crystal silicon layer. It can be formed by an ion implantation separation method. Alternatively, a method may be applied in which single crystal silicon is epitaxially grown on porous silicon, and the porous silicon layer is cleaved with a water jet and peeled off. The thickness of theLTSS layer 116 is 5 nm to 500 nm, preferably 10 nm to 200 nm. Note that the present invention is not limited to this, and the flattening and thinning of the LTSS layer may be performed by a reverse sputtering method. Further, planarization and thinning may be performed by using CMP and reverse sputtering together.

また、損傷層２０２を劈開面として半導体基板２００を剥離する前に、剥離を容易に行うためのきっかけを形成してもよい。さらには、半導体基板２００を剥離する際、第１の基板１００又は半導体基板２００の少なくとも一方の表面に光又は熱により剥離可能な粘着シートを設けて、第１の基板１００及び半導体基板２００のいずれかを固定し、他方を引き剥がすと、剥離が更に容易になる。このとき、第１の基板１００又は半導体基板２００の他方に支持部材を設けることで、容易に引き剥がすことができる。Further, before thesemiconductor substrate 200 is peeled using the damagedlayer 202 as a cleavage plane, a trigger for easily peeling may be formed. Further, when thesemiconductor substrate 200 is peeled off, an adhesive sheet that can be peeled off by light or heat is provided on at least one surface of thefirst substrate 100 or thesemiconductor substrate 200, and any of thefirst substrate 100 and thesemiconductor substrate 200 is provided. If one is fixed and the other is peeled off, peeling becomes easier. At this time, by providing a supporting member on the other of thefirst substrate 100 or thesemiconductor substrate 200, it can be easily peeled off.

なお、図示していないが、ＬＴＳＳ層１１６と接合形成層１１４の間にバリア層を設けても良い。バリア層は、第１の基板１００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１１６が汚染されることを防止できる材質の膜を形成する。また、第１の剥離層１０４又は第２の剥離層１０６からの不純物の拡散を防止することもできる。バリア層として、例えば、窒素含有絶縁層を用いることができる。窒素含有絶縁層は窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜を単層で、又は積層して形成することができる。例えば、ＬＴＳＳ層１１６側から酸化窒化シリコン膜と、窒化酸化シリコン膜と、を積層して形成することで、窒素含有絶縁膜によりバリア層を設けることができる。Although not shown, a barrier layer may be provided between theLTSS layer 116 and thebonding formation layer 114. The barrier layer forms a film of a material that can prevent contamination of theLTSS layer 116 due to diffusion of mobile ion impurities such as alkali metal or alkaline earth metal from the glass substrate used as thefirst substrate 100. Further, diffusion of impurities from thefirst release layer 104 or thesecond release layer 106 can be prevented. As the barrier layer, for example, a nitrogen-containing insulating layer can be used. The nitrogen-containing insulating layer can be formed using a single layer or stacked layers of a silicon nitride film, a silicon nitride oxide film, or a silicon oxynitride film. For example, a barrier layer can be provided using a nitrogen-containing insulating film by stacking a silicon oxynitride film and a silicon nitride oxide film from theLTSS layer 116 side.

なお、ここで酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。Here, the silicon oxynitride film has a composition with a higher oxygen content than nitrogen, and the concentration ranges are oxygen of 55 to 65 atomic%, nitrogen of 1 to 20 atomic%, and Si. 25 to 35 atomic%, and hydrogen is included in the range of 0.1 to 10 atomic%. The silicon nitride oxide film has a composition containing more nitrogen than oxygen, and the concentration ranges of oxygen are 15 to 30 atomic%, nitrogen is 20 to 35 atomic%, and Si is 25 to 25%. 35 atomic% and hydrogen are included in the range of 15 to 25 atomic%.

なお、本発明は上記の説明に限定されない。第２の接合層２１０が不要な場合には特に形成しなくても良い（図３を参照）。なお、接合層が不要な場合とは、接合層を形成しなくとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせられる場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、工程が削減され、スループットが向上する。The present invention is not limited to the above description. When thesecond bonding layer 210 is unnecessary, it is not particularly necessary to form the second bonding layer 210 (see FIG. 3). Note that the case where the bonding layer is unnecessary refers to a case where the bonding surface and the bonding surface are bonded well without forming the bonding layer. By forming only one of thefirst bonding layer 110 and thesecond bonding layer 210 or not forming both, the number of steps is reduced and the throughput is improved.

以上説明したように、本発明により素子領域２１１と、その間すなわち素子間領域２１２との間に段差が設けられた剥離層により、可撓性基板への転写時の歩留まりを向上させることができる（図１〜図４参照）。As described above, according to the present invention, the yield at the time of transfer to a flexible substrate can be improved by the separation layer provided with a step between theelement region 211 and the inter-element region 212 ( 1 to 4).

（実施の形態２）
本発明は、実施の形態１にて説明した形態に限定されず、例えば、剥離層を半導体基板上に形成しても良い。このような形態について、以下に説明する。なお、重複する点については、説明を省略する。(Embodiment 2)
The present invention is not limited to the embodiment described inEmbodiment 1, and for example, a release layer may be formed over a semiconductor substrate. Such a form will be described below. In addition, description is abbreviate | omitted about the point which overlaps.

図４は、剥離層を半導体基板上に形成する形態の一例を示す。FIG. 4 shows an example of a mode in which a release layer is formed on a semiconductor substrate.

まず、半導体基板２００に実施の形態１と同様にドープを行って損傷層２０２を形成する（図４（Ａ−２）を参照）。First, the damagedlayer 202 is formed by doping thesemiconductor substrate 200 in the same manner as in Embodiment Mode 1 (see FIG. 4A-2).

次に、損傷層２０２が形成された半導体基板２００上に、実施の形態１と同様に剥離層１０２を形成する（図４（Ｂ−２）を参照）。Next, theseparation layer 102 is formed over thesemiconductor substrate 200 over which the damagedlayer 202 is formed, as in Embodiment 1 (see FIG. 4B-2).

次に、剥離層１０２に段差を設け、さらに絶縁膜を形成する。Next, a step is provided in theseparation layer 102 and an insulating film is further formed.

次に、絶縁膜を平坦化し、第２の接合層２１０を形成する。なお、平坦化はＣＭＰ法により行うことが好ましい（図４（Ｃ−２）を参照）。Next, the insulating film is planarized and thesecond bonding layer 210 is formed. Note that planarization is preferably performed by a CMP method (see FIG. 4C-2).

半導体基板２００に処理を行う一方で、第１の基板１００上に実施の形態１と同様に、表面の平坦性が高い絶縁膜である第１の接合層１１０を形成する（図４（Ａ−１）を参照）。While thesemiconductor substrate 200 is processed, thefirst bonding layer 110 which is an insulating film with high surface flatness is formed over thefirst substrate 100 as in Embodiment Mode 1 (FIG. 4A- See 1)).

以上のように処理を行った第１の基板１００と、半導体基板２００と、を貼り合わせる。つまり、実施の形態１と同様に、第１の接合層１１０と第２の接合層２１０とを接合させ、接合形成層１１２を形成することができる（図４（Ｄ）を参照）。Thefirst substrate 100 processed as described above is bonded to thesemiconductor substrate 200. That is, as inEmbodiment 1, thefirst bonding layer 110 and thesecond bonding layer 210 can be bonded to form the bonding formation layer 112 (see FIG. 4D).

次に、半導体基板２００を損傷層で剥離することで、第１の基板上に半導体層を形成する（図４（Ｅ）を参照）。更には、半導体層を平坦化することで、ＬＴＳＳ層１１６を形成する。Next, thesemiconductor substrate 200 is separated from the damaged layer, whereby a semiconductor layer is formed over the first substrate (see FIG. 4E). Furthermore, theLTSS layer 116 is formed by planarizing the semiconductor layer.

なお、本発明は上記の説明に限定されない。第１の接合層１１０が不要な場合には特に形成しなくても良い（図５を参照）。なお、接合層が不要な場合とは、接合層を形成しなくとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせられる場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、工程が削減され、スループットが向上する。The present invention is not limited to the above description. When thefirst bonding layer 110 is not necessary, thefirst bonding layer 110 is not necessarily formed (see FIG. 5). Note that the case where the bonding layer is unnecessary refers to a case where the bonding surface and the bonding surface are bonded well without forming the bonding layer. By forming only one of thefirst bonding layer 110 and thesecond bonding layer 210 or not forming both, the number of steps is reduced and the throughput is improved.

尚、剥離層を第１の剥離層、第２の剥離層の順で形成する２層構造とし、第１の剥離層と、第２の剥離層との間で剥離する構造の場合、実施の形態１では、剥離層２の一部が残り、実施の形態２では、剥離層１の一部が残ることとなる。所望の構造が形成されるように、いずれかを選択することができる。
（実施の形態３）
本発明は、実施の形態１および実施の形態２にて説明した形態にて好適に用いられるが、接合層および半導体基板を用いず、第１の基板１００上に直接所望の半導体素子を形成しても良い。このような形態について、図５を用い以下に説明する。なお、重複する点については、説明を省略する。In the case of a two-layer structure in which the release layer is formed in the order of the first release layer and the second release layer, and in the case of a structure that peels between the first release layer and the second release layer, InEmbodiment 1, a part of therelease layer 2 remains, and inEmbodiment 2, a part of therelease layer 1 remains. Either can be selected so that the desired structure is formed.
(Embodiment 3)
The present invention is preferably used in the modes described in the first and second embodiments, but a desired semiconductor element is formed directly on thefirst substrate 100 without using a bonding layer and a semiconductor substrate. May be. Such a configuration will be described below with reference to FIG. In addition, description is abbreviate | omitted about the point which overlaps.

まず、第１の基板１００上に実施の形態１と同様に、剥離層１０２を形成する。First, theseparation layer 102 is formed over thefirst substrate 100 as inEmbodiment Mode 1.

次に、剥離層１０２に段差を設け、剥離層１０８を形成し、さらに絶縁膜１１０を形成する。Next, a step is provided in theseparation layer 102, theseparation layer 108 is formed, and the insulatingfilm 110 is further formed.

次に、絶縁膜を平坦化し、さらに下地絶縁膜２０３を形成する。Next, the insulating film is planarized and abase insulating film 203 is formed.

下地絶縁膜２０３は、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等の絶縁材料の単層膜または積層膜で形成することができる。これらの絶縁膜はＣＶＤ法、スパッタ法で形成することができる。下地絶縁膜２０３を形成することで、半導体膜の基板側の界面準位密度を低減すること、基板からアルカリ金属などの汚染物質が半導体膜に侵入することを防ぐ、などの効果がある。The baseinsulating film 203 can be formed using a single-layer film or a stacked film of an insulating material such as silicon oxide, silicon nitride, silicon nitride oxide, or silicon oxynitride. These insulating films can be formed by CVD or sputtering. The formation of thebase insulating film 203 has effects such as reducing the interface state density of the semiconductor film on the substrate side and preventing contaminants such as alkali metals from entering the semiconductor film from the substrate.

その上に、半導体膜２０６を形成する。半導体膜２０６は、非単結晶半導体膜であり、多結晶半導体で形成されたものが好ましい。半導体材料としては、シリコンが好ましく、その他、シリコンゲルマニウムおよびゲルマニウムを用いることができる。これらは公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）で成膜することによって得る。Asemiconductor film 206 is formed thereon. Thesemiconductor film 206 is a non-single-crystal semiconductor film and is preferably formed using a polycrystalline semiconductor. As the semiconductor material, silicon is preferable. In addition, silicon germanium and germanium can be used. These are obtained by forming a film by a known means (sputtering method, LPCVD method, plasma CVD method or the like).

以上の工程により、実施の形態１あるいは実施の形態２のように、必要な耐熱性を有する基板上に剥離層を形成し、該剥離層上に半導体層を形成することができる。本実施の形態で形成される半導体層は非単結晶であり、実施の形態１あるいは実施の形態２の工程にて形成されるものより、若干半導体層の結晶性は低くなるものの、より少ない工程を経るためスループットの向上を見込むことができる。Through the above steps, as inEmbodiment Mode 1 orEmbodiment Mode 2, a separation layer can be formed over a substrate having necessary heat resistance, and a semiconductor layer can be formed over the separation layer. The semiconductor layer formed in this embodiment mode is non-single crystal, and the number of steps is less, although the crystallinity of the semiconductor layer is slightly lower than that formed in the step ofEmbodiment Mode 1 orEmbodiment Mode 2. Through the process, the throughput can be expected to improve.

（実施の形態４）
実施の形態１、又は実施の形態２、実施の形態３にて説明したように、ＳＯＩ基板を作製し、該ＳＯＩ基板を用いて半導体装置を作製することができる。本実施の形態では、本発明を適用した薄膜集積回路の作製方法について、図面を参照してより詳細に説明する。尚、本実施の形態では、ＬＴＳＳ層及び非単結晶半導体膜は、半導体膜と称する。(Embodiment 4)
As described inEmbodiment Mode 1 orEmbodiment Mode 2 and Embodiment Mode 3, an SOI substrate can be manufactured and a semiconductor device can be manufactured using the SOI substrate. In this embodiment, a method for manufacturing a thin film integrated circuit to which the present invention is applied will be described in more detail with reference to the drawings. Note that in this embodiment, the LTSS layer and the non-single-crystal semiconductor film are referred to as semiconductor films.

図７（Ａ）は、実施の形態１、又は実施の形態２、実施の形態３にて説明したように作製したＳＯＩ基板を示す。但し、素子領域２１１部分のみを表している。まず、ＳＯＩ基板の半導体膜２１４を所望の形状となるようパターンを形成する（図７（Ｂ）を参照）。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジストマスクが形成された状態で、半導体膜２１４をエッチングし、半導体膜２１６を形成する。このときのエッチング条件は、ＬＴＳＳ層に対するエッチングレートが高く、接合形成層１１２に対するエッチングレートの低い条件とすればよく、ドライエッチング又はウエットエッチングのいずれかを選択する。FIG. 7A illustrates an SOI substrate manufactured as described inEmbodiment Mode 1 orEmbodiment Mode 2 and Embodiment Mode 3. However, only theelement region 211 portion is shown. First, a pattern is formed so that thesemiconductor film 214 of the SOI substrate has a desired shape (see FIG. 7B). A resist mask is used for pattern formation. With the resist mask having a desired pattern formed, thesemiconductor film 214 is etched to form thesemiconductor film 216. The etching condition at this time may be a condition in which the etching rate for the LTSS layer is high and the etching rate for thejunction formation layer 112 is low, and either dry etching or wet etching is selected.

次に、ゲート絶縁膜１２０、ゲート電極層１２２及びサイドウォール１２４を順次形成し、半導体膜２１６にソース領域又はドレイン領域１２６及びＬＤＤ領域１２８を形成する（図７（Ｃ）を参照）。Next, agate insulating film 120, agate electrode layer 122, and sidewalls 124 are sequentially formed, and a source region or drainregion 126 and anLDD region 128 are formed in the semiconductor film 216 (see FIG. 7C).

ゲート絶縁膜１２０は、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコン等により形成する。形成には、ＣＶＤ法、スパッタリング法、プラズマＣＶＤ法等を用いればよい。膜厚は、５ｎｍ以上２００ｎｍ以下とする。なお、ゲート絶縁膜１２０は、図示する構造に限定されず、全面に形成されていても良い。Thegate insulating film 120 is formed using silicon oxide, silicon nitride, silicon oxynitride, silicon nitride oxide, or the like. For the formation, a CVD method, a sputtering method, a plasma CVD method, or the like may be used. The film thickness is 5 nm to 200 nm. Note that thegate insulating film 120 is not limited to the illustrated structure, and may be formed over the entire surface.

ゲート電極層１２２は、ＣＶＤ法、スパッタリング法又は液滴吐出法等を用いて形成することができる。ゲート電極層１２２は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。ゲート電極層１２２にアルミニウムを使用する際には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制される。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができる。そのため、Ａｌ−Ｔａ合金又はＡｌ−Ｎｄ合金を用いることが好ましい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体膜やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。例えば、窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍのタングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒化チタン膜を積層した３層の積層構造としてもよい。また、３層の積層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金膜に代えてアルミニウムとチタンの合金膜を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。ゲート電極層１２２は単層で形成してもよいし、積層で形成してもよい。例えば、主成分がモリブデンである膜により形成すればよい。Thegate electrode layer 122 can be formed by a CVD method, a sputtering method, a droplet discharge method, or the like. Thegate electrode layer 122 may be formed using an element selected from tantalum, tungsten, titanium, molybdenum, aluminum, and copper, or an alloy material or a compound material containing the element as a main component. When aluminum is used for thegate electrode layer 122, hillocks are suppressed by using an Al—Ta alloy alloyed with tantalum. In addition, when an Al—Nd alloy obtained by adding neodymium and alloying is used, not only hillocks are suppressed, but also wiring having low resistance can be formed. Therefore, it is preferable to use an Al—Ta alloy or an Al—Nd alloy. Alternatively, a semiconductor film typified by polycrystalline silicon doped with an impurity element such as phosphorus, or an AgPdCu alloy may be used. Further, it may be a single layer or a stacked layer. For example, a two-layer structure including a titanium nitride film and a molybdenum film, or a three-layer structure in which a tungsten film with a thickness of 50 nm, an alloy film of aluminum and silicon with a thickness of 500 nm, and a titanium nitride film with a thickness of 30 nm are stacked. It is good also as a structure. In the case of a three-layer structure, tungsten nitride may be used instead of tungsten of the first conductive film, or an alloy of aluminum and titanium instead of the alloy film of aluminum and silicon of the second conductive film. A film may be used, or a titanium film may be used instead of the titanium nitride film of the third conductive film. Thegate electrode layer 122 may be formed as a single layer or a stacked layer. For example, a film whose main component is molybdenum may be used.

ゲート電極層１２２の側面にはサイドウォール１２４を設ける。サイドウォール１２４は、絶縁膜を全面に形成し、選択的にエッチングすることにより行う。なお、絶縁膜種はゲート絶縁膜１２０と同様である。Sidewalls 124 are provided on the side surfaces of thegate electrode layer 122. Thesidewall 124 is formed by forming an insulating film over the entire surface and selectively etching the insulating film. Note that the insulating film type is the same as that of thegate insulating film 120.

ソース領域又はドレイン領域１２６、及びＬＤＤ領域１２８は、一導電型の不純物元素を添加することにより形成する。ソース領域又はドレイン領域１２６は一導電型の不純物が高濃度に導入された高濃度不純物領域であり、ＬＤＤ領域１２８は一導電型の不純物が低濃度に導入された高濃度不純物領域である。濃度の異なる領域を作り分けるためには、低濃度不純物領域を、絶縁膜を介したドープにより形成し、高濃度不純物領域をベアドープにより形成すればよい。または、低濃度不純物領域及び高濃度不純物領域の双方に低濃度に不純物を導入し、その後、高濃度不純物領域にのみ不純物を高濃度に導入してもよい。なお、ＬＤＤ領域とは半導体層が多結晶シリコン膜により形成されているＴＦＴにおいて、信頼性の向上を目的として形成される領域である。半導体層が多結晶シリコンであるＴＦＴにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル形成領域とＬＤＤ領域の接合部と、ＬＤＤ領域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リーク電流が低減される。その後アニールを行うことで、不純物の活性化を行う。The source or drainregion 126 and theLDD region 128 are formed by adding one conductivity type impurity element. The source region or thedrain region 126 is a high concentration impurity region into which one conductivity type impurity is introduced at a high concentration, and theLDD region 128 is a high concentration impurity region into which one conductivity type impurity is introduced at a low concentration. In order to create different regions with different concentrations, the low concentration impurity region may be formed by doping through an insulating film, and the high concentration impurity region may be formed by bare doping. Alternatively, the impurity may be introduced at a low concentration into both the low concentration impurity region and the high concentration impurity region, and then the impurity may be introduced at a high concentration only into the high concentration impurity region. Note that the LDD region is a region formed for the purpose of improving reliability in a TFT in which a semiconductor layer is formed of a polycrystalline silicon film. It is important to suppress the off current in a TFT whose semiconductor layer is polycrystalline silicon, and a sufficiently low off current is required particularly when used as an analog switch such as a pixel circuit. However, due to the reverse bias strong electric field at the drain junction, there is a leakage current through the defect even at the off time. Since the electric field in the vicinity of the drain end is relaxed by the LDD region, the off-current can be reduced. In addition, the reverse bias electric field at the drain junction can be distributed to the junction between the channel formation region and the LDD region, and the junction between the LDD region and the drain region, and the electric field is relaxed, thereby reducing leakage current. . Thereafter, annealing is performed to activate the impurities.

次に、絶縁膜１３０を形成し、所望の位置に開口部を形成する。絶縁膜１３０に設けられた開口部を介して、半導体膜２１６のソース領域及びドレイン領域に接続されるように、ソース電極及びドレイン電極を形成する。その後、絶縁膜１３４を形成する（図７（Ｄ）を参照）。なお、絶縁膜１３４は必要のない場合には設けなくても良い。Next, the insulatingfilm 130 is formed, and an opening is formed at a desired position. A source electrode and a drain electrode are formed so as to be connected to a source region and a drain region of thesemiconductor film 216 through an opening provided in the insulatingfilm 130. After that, an insulatingfilm 134 is formed (see FIG. 7D). Note that the insulatingfilm 134 is not necessarily provided when not necessary.

絶縁膜１３０を選択的に形成する。絶縁膜１３０はポリイミドやアクリル等に代表される有機材料からなる膜を、スピンコート法等により形成すればよい。パターンの形成に際しては、ソース領域及びドレイン領域１２６を露出するように開口部を形成する。なお、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜のような無機材料からなる膜上に有機材料からなる膜を形成してもよい。または、これらの無機材料のみで形成してもよい。An insulatingfilm 130 is selectively formed. As the insulatingfilm 130, a film made of an organic material typified by polyimide, acrylic, or the like may be formed by a spin coating method or the like. In forming the pattern, an opening is formed so as to expose the source and drainregions 126. Note that a film made of an organic material may be formed over a film made of an inorganic material such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a silicon nitride oxide film. Or you may form only with these inorganic materials.

次に、絶縁膜１３４を第２の基板１３６に固着する（図８（Ｅ）を参照）。第２の基板はすなわち可撓性基板が有効であり、この材料としては、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなるプラスチック基板または繊維質の材料からなる紙がある。Next, the insulatingfilm 134 is fixed to the second substrate 136 (see FIG. 8E). As the second substrate, that is, a flexible substrate is effective. Examples of the material include PET (polyethylene terephthalate), PEN (polyethylene naphthalate), PES (polyethersulfone), polypropylene, polypropylene sulfide, polycarbonate, and polyetherimide. And a plastic substrate made of polyphenylene sulfide, polyphenylene oxide, polysulfone, polyphthalamide, or the like, or paper made of a fibrous material.

また、第２の基板１３６としては、プリプレグを用いることで、後に作製されるＳＯＩ基板や半導体装置の点圧、線圧による破壊を防ぐことが可能である。プリプレグの代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等の繊維体に、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ素樹脂等のマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、乾燥して有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。In addition, by using a prepreg as thesecond substrate 136, it is possible to prevent destruction of an SOI substrate or a semiconductor device to be manufactured later due to point pressure or linear pressure. Typical examples of prepreg include polyvinyl alcohol fiber, polyester fiber, polyamide fiber, polyethylene fiber, aramid fiber, polyparaphenylene benzobisoxazole fiber, glass fiber, or carbon fiber, and epoxy resin. After impregnating a varnish obtained by diluting a matrix resin such as unsaturated polyester resin, polyimide resin or fluororesin with an organic solvent, the matrix resin is semi-cured by drying and volatilizing the organic solvent.

また、第２の基板１３６としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス又はバリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を用いることができる。As thesecond substrate 136, various glass substrates used for the electronic industry such as aluminosilicate glass, aluminoborosilicate glass, or barium borosilicate glass can be used.

次に、剥離層１０２をきっかけとして、第１の基板１００から薄膜集積回路を剥離する。剥離は、加熱処理又はウエットエッチング等を用いればよい。Next, the thin film integrated circuit is peeled from thefirst substrate 100 using thepeeling layer 102 as a trigger. For the peeling, heat treatment or wet etching may be used.

この剥離が問題なく行えればよいが、工程の熱処理条件によっては、工程中のピーリング等を避けるため、剥離層をある程度強固にする必要がある。このためやむなく、剥離工程時に、基板面内のいずれかに剥離不良、クラックなどの欠陥が残ってしまうことがある。この条件時について、図８（Ｆ）で説明する。It is sufficient that this peeling can be performed without any problem. However, depending on the heat treatment conditions of the process, it is necessary to make the peeling layer somewhat strong in order to avoid peeling in the process. For this reason, it is unavoidable that defects such as defective peeling and cracks may remain in any part of the substrate surface during the peeling process. This condition will be described with reference to FIG.

図８（Ｆ）では、素子領域２１０と素子間領域２１２との境界付近を、剥離層の厚さの違いで説明している。剥離層の薄い素子間領域２１２は、素子領域２１０に比べて、剥離しにくくなっている。そのため、素子間領域２１２では耐熱性基板側に剥離層残渣２１８が残る、あるいは第２の基板側に転置された層にクラック２２０が発生する可能性がある。しかしながら素子領域２１０にはこれを避けることが出来る。そのため、素子の歩留まりを上げることができる。In FIG. 8F, the vicinity of the boundary between theelement region 210 and theinter-element region 212 is described using a difference in thickness of the separation layer. Theinter-element region 212 having a thin release layer is less likely to be peeled than theelement region 210. Therefore, in theinter-element region 212, thepeeling layer residue 218 may remain on the heat resistant substrate side, or acrack 220 may be generated in the layer transferred to the second substrate side. However, this can be avoided in theelement region 210. Therefore, the yield of elements can be increased.

以上のように、半導体装置に設けられた薄膜集積回路が有するトランジスタを形成することができるが、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、如何なるトランジスタにも適用することができる。As described above, a transistor included in a thin film integrated circuit provided in a semiconductor device can be formed; however, this embodiment is merely an example. In other words, the present invention is not limited to this embodiment mode, and can be applied to any transistor manufactured using the SOI substrate described inEmbodiment Mode 1 orEmbodiment Mode 2.

（実施の形態５）
次に、実施の形態１、又は実施の形態２、実施の形態３を適用して作製したＳＯＩ基板を用いて作製した半導体装置の一例として、マイクロプロセッサ３００を図９に示す。このマイクロプロセッサ３００は、演算回路３０１（Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部３０２（ＡＬＵＣｏｎｔｒｏｌｌｅｒ）、命令解析部３０３（ＩｎｓｔｒｕｃｔｉｏｎＤｅｃｏｄｅｒ）、割り込み制御部３０４（ＩｎｔｅｒｒｕｐｔＣｏｎｔｒｏｌｌｅｒ）、タイミング制御部３０５（ＴｉｍｉｎｇＣｏｎｔｒｏｌｌｅｒ）、レジスタ３０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部３０７（ＲｅｇｉｓｔｅｒＣｏｎｔｒｏｌｌｅｒ）、バスインターフェース３０８（ＢｕｓＩ／Ｆ）、ＲＯＭ３０９（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、及びＲＯＭインターフェース３１０（ＲＯＭＩ／Ｆ）を有する。(Embodiment 5)
Next, a microprocessor 300 is illustrated in FIG. 9 as an example of a semiconductor device manufactured using an SOI substrate manufactured by applyingEmbodiment 1 orEmbodiment 2 and Embodiment 3. The microprocessor 300 includes an arithmetic circuit 301 (also referred to as Arithmetic logic, ALU), an arithmetic circuit control unit 302 (ALUController), an instruction analysis unit 303 (InstructionDecoder), an interrupt control unit 304 (InterruptController), and a timing control unit 305 (TimingControl). , A register 306 (Register), a register control unit 307 (Register Controller), a bus interface 308 (BusI / F), a ROM 309 (ReadOnlyMemory), and a ROM interface 310 (ROM I / F).

バスインターフェース３０８を介してマイクロプロセッサ３００に入力された命令は、命令解析部３０３に入力され、デコードされた後、演算回路制御部３０２、割り込み制御部３０４、レジスタ制御部３０７及びタイミング制御部３０５に入力される。演算回路制御部３０２、割り込み制御部３０４、レジスタ制御部３０７及びタイミング制御部３０５は、デコードされた命令に基づき各種制御を行う。具体的に、演算回路制御部３０２は、演算回路３０１の動作を制御するための信号を生成する。また、割り込み制御部３０４は、マイクロプロセッサ３００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部３０７は、レジスタ３０６のアドレスを生成し、マイクロプロセッサ３００の状態に応じてレジスタ３０６の読み出しや書き込みを行う。タイミング制御部３０５は、演算回路３０１、演算回路制御部３０２、命令解析部３０３、割り込み制御部３０４、レジスタ制御部３０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部３０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記の各種回路に供給する。なお、図９に示すマイクロプロセッサ３００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。An instruction input to the microprocessor 300 via thebus interface 308 is input to the instruction analysis unit 303 and decoded, and then to the arithmetic circuit control unit 302, the interrupt control unit 304, the register control unit 307, and the timing control unit 305. Entered. The arithmetic circuit control unit 302, the interrupt control unit 304, the register control unit 307, and the timing control unit 305 perform various controls based on the decoded instruction. Specifically, the arithmetic circuit control unit 302 generates a signal for controlling the operation of the arithmetic circuit 301. The interrupt control unit 304 processes an interrupt request from an external input / output device or a peripheral circuit based on its priority or mask state while the microprocessor 300 executes a program. The register control unit 307 generates an address of the register 306 and reads and writes the register 306 according to the state of the microprocessor 300. The timing control unit 305 generates a signal that controls the operation timing of the arithmetic circuit 301, the arithmetic circuit control unit 302, the instruction analysis unit 303, the interrupt control unit 304, and the register control unit 307. For example, the timing control unit 305 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLK1, and supplies the clock signal CLK2 to the various circuits described above. Note that the microprocessor 300 illustrated in FIG. 9 is only an example in which the configuration is simplified, and actually, the microprocessor 300 may have various configurations depending on the application.

このようなマイクロプロセッサ３００は、可撓性を有する基板上に接合される工程の際、素子内へのクラックが抑えられるので、歩留まりの向上を図ることができる。In such a microprocessor 300, cracks in the element can be suppressed in the process of bonding onto a flexible substrate, so that the yield can be improved.

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１０を参照して説明する。図１０は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ３１１は、アナログ回路部３１２及びデジタル回路部３１３を有している。アナログ回路部３１２とは、共振容量を有する共振回路３１４、整流回路３１５、定電圧回路３１６、リセット回路３１７、発振回路３１８、復調回路３１９と、変調回路３２０を有している。デジタル回路部３１３は、ＲＦインターフェース３２１、制御レジスタ３２２、クロックコントローラ３２３、ＣＰＵインターフェース３２４、ＣＰＵ３２５、ＲＡＭ３２６及びＲＯＭ３２７を有している。Next, an example of a semiconductor device having an arithmetic function capable of transmitting and receiving data without contact will be described with reference to FIGS. FIG. 10 shows an example of a computer (hereinafter referred to as “RFCPU”) that operates by transmitting and receiving signals to and from an external device by wireless communication. The RFCPU 311 has an analog circuit portion 312 and a digital circuit portion 313. The analog circuit portion 312 includes aresonance circuit 314 having a resonance capacitance, arectifier circuit 315, aconstant voltage circuit 316, areset circuit 317, anoscillation circuit 318, ademodulation circuit 319, and amodulation circuit 320. The digital circuit unit 313 includes anRF interface 321, acontrol register 322, aclock controller 323, aCPU interface 324, aCPU 325, aRAM 326, and aROM 327.

このような構成のＲＦＣＰＵ３１１の動作は概略以下の通りである。アンテナ３２８が受信した信号は共振回路３１４により誘導起電力を生じさせる。誘導起電力は、整流回路３１５を経て容量部３２９に充電される。この容量部３２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部３２９はＲＦＣＰＵ３１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ３１１を構成する絶縁表面を有する基板に取り付けられていれば良い。The operation of the RFCPU 311 having such a configuration is roughly as follows. A signal received by the antenna 328 causes an induced electromotive force by theresonance circuit 314. The induced electromotive force is charged in thecapacitor 329 through therectifier circuit 315.Capacitance portion 329 is preferably formed of a capacitor such as a ceramic capacitor or an electric double layer capacitor. Thecapacitor portion 329 is not necessarily formed integrally with the RFCPU 311, and may be attached to a substrate having an insulating surface that constitutes the RFCPU 311 as a separate component.

リセット回路３１７は、デジタル回路部３１３をリセットし、初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路３１８は、定電圧回路３１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路３１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路３２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅の変動により送信する。変調回路３２０は、共振回路３１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ３２３は、電源電圧又はＣＰＵ３２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成する。電源電圧の監視は電源管理回路３３０が行う。Thereset circuit 317 resets the digital circuit unit 313 and generates a signal to be initialized. For example, a signal that rises after a rise in the power supply voltage is generated as a reset signal. Theoscillation circuit 318 changes the frequency and duty ratio of the clock signal in accordance with the control signal generated by theconstant voltage circuit 316. Thedemodulating circuit 319 formed by a low-pass filter binarizes fluctuations in the amplitude of an amplitude modulation (ASK) reception signal, for example. Themodulation circuit 320 transmits the transmission data according to fluctuations in the amplitude of an amplitude modulation (ASK) transmission signal. Themodulation circuit 320 changes the amplitude of the communication signal by changing the resonance point of theresonance circuit 314. Theclock controller 323 generates a control signal for changing the frequency and duty ratio of the clock signal in accordance with the power supply voltage or the current consumption in theCPU 325. The powersupply management circuit 330 monitors the power supply voltage.

アンテナ３２８からＲＦＣＰＵ３１１に入力された信号は復調回路３１９で復調された後、ＲＦインターフェース３２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ３２２に格納される。制御コマンドには、ＲＯＭ３２７に記憶されているデータの読み出し、ＲＡＭ３２６へのデータの書き込み、ＣＰＵ３２５への演算命令などが含まれている。ＣＰＵ３２５は、ＣＰＵインターフェース３２４を介してＲＯＭ３２７、ＲＡＭ３２６及び制御レジスタ３２２にアクセスする。ＣＰＵインターフェース３２４は、ＣＰＵ３２５が要求するアドレスより、ＲＯＭ３２７、ＲＡＭ３２６及び制御レジスタ３２２のいずれかに対するアクセス信号を生成する機能を有する。A signal input from the antenna 328 to the RFCPU 311 is demodulated by thedemodulation circuit 319 and then decomposed into a control command and data by theRF interface 321. The control command is stored in thecontrol register 322. The control command includes reading of data stored in theROM 327, writing of data to theRAM 326, calculation instructions to theCPU 325, and the like. TheCPU 325 accesses theROM 327, theRAM 326, and thecontrol register 322 via theCPU interface 324. TheCPU interface 324 has a function of generating an access signal for any of theROM 327, theRAM 326, and the control register 322 from an address requested by theCPU 325.

ＣＰＵ３２５の演算方式は、ＲＯＭ３２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを用いて残りの演算をＣＰＵ３２５が実行する方式を適用することができる。As a calculation method of theCPU 325, a method of storing an OS (operating system) in theROM 327 and reading and executing a program at the time of activation can be employed. Further, it is also possible to adopt a method in which an arithmetic circuit is configured by a dedicated circuit and arithmetic processing is processed in hardware. In the method using both hardware and software, a method in which a part of processing is performed by a dedicated arithmetic circuit and the remaining arithmetic operations are executed by theCPU 325 using a program can be applied.

本発明を適用したＳＯＩ基板を用いた半導体装置を、可撓性を有する基板上に接合される工程の際、素子内へのクラックが抑えられるので、歩留まりの向上を図ることができる。In the process of bonding a semiconductor device using an SOI substrate to which the present invention is applied to a flexible substrate, cracks in the element are suppressed, so that yield can be improved.

以上のように、本発明を適用したＳＯＩ基板を用いてマイクロプロセッサ又はＲＦＣＰＵを作製することができる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、如何なる半導体装置にも適用することができる。As described above, a microprocessor or an RFCPU can be manufactured using an SOI substrate to which the present invention is applied. However, this embodiment is only an example. In other words, the present invention is not limited to this embodiment mode, and can be applied to any semiconductor device manufactured using the SOI substrate described inEmbodiment Mode 1 orEmbodiment Mode 2.

（実施の形態６）
本発明を適用して作製したＳＯＩ基板を用いて表示パネルを作製することもできる。本実施の形態では、このような表示パネルについて説明する。(Embodiment 6)
A display panel can also be manufactured using an SOI substrate manufactured by applying the present invention. In this embodiment, such a display panel is described.

図１１は実施の形態１、又は実施の形態２を適用し、第１の基板１００として、大面積基板を用い、半導体基板２００を貼り合わせて、第１の基板上にＬＴＳＳ層１１６を形成する場合を示す。大面積基板からは複数の表示パネルを切り出すため、ＬＴＳＳ層１１６は、表示パネル３３１の形成領域に合わせて接合することが好ましい。単結晶半導体基板に比べて、表示パネルを形成する大面積基板は面積が大きいため、ＬＴＳＳ層１１６は図１１のように分割して配置することが好ましい。表示パネル３３１は、走査線駆動回路領域３３２、信号線駆動回路領域３３３及び画素形成領域３３４を有し、これらの領域が含まれるようにＬＴＳＳ層１１６を第１の基板１００に接合する。尚、実施の形態３を適用した場合は半導体層を基板一面に形成できるので、この操作は不要である。FIG. 11 appliesEmbodiment 1 orEmbodiment 2 and uses a large-area substrate as thefirst substrate 100, and asemiconductor substrate 200 is bonded to form theLTSS layer 116 over the first substrate. Show the case. In order to cut out a plurality of display panels from a large-area substrate, theLTSS layer 116 is preferably bonded in accordance with a formation region of thedisplay panel 331. Since a large-area substrate forming a display panel has a larger area than a single crystal semiconductor substrate, theLTSS layer 116 is preferably divided and arranged as shown in FIG. Thedisplay panel 331 includes a scan line driver circuit region 332, a signal line driver circuit region 333, and a pixel formation region 334, and theLTSS layer 116 is bonded to thefirst substrate 100 so as to include these regions. Note that when the third embodiment is applied, the semiconductor layer can be formed over the entire surface of the substrate, so that this operation is unnecessary.

図１２は実施の形態１又は実施の形態２を適用して形成されたＬＴＳＳ層、または実施の形態３を適用して形成された非単結晶半導体膜、の何れかを用いた半導体層により画素トランジスタ４０１が構成される発光表示パネルの画素の一例の断面図を示す。FIG. 12 illustrates a pixel using a semiconductor layer using either an LTSS layer formed by applyingEmbodiment 1 or 2 or a non-single-crystal semiconductor film formed by applying Embodiment 3. FIG. 6 illustrates a cross-sectional view of an example of a pixel of a light-emitting display panel in which atransistor 401 is formed.

図１２（Ａ）において、画素トランジスタ４０１は第１の電極４０２に接続され、第１の電極４０２上にはＥＬ層４０３が形成され、ＥＬ層４０３上には第２の電極４０４が形成されている。図１２（Ａ）は、第１の基板１００上に発光表示パネルを形成し、剥離した様子を示す。転置される第２の基板として、プラスチック基板４０５を用いている。なお、図１２（Ａ）では、第１の剥離層１０４と第２の剥離層１０６との境界にて剥離されているが、本発明はこれに限定されない。In FIG. 12A, apixel transistor 401 is connected to afirst electrode 402, anEL layer 403 is formed over thefirst electrode 402, and asecond electrode 404 is formed over theEL layer 403. Yes. FIG. 12A illustrates a state where a light-emitting display panel is formed over thefirst substrate 100 and is peeled off. Aplastic substrate 405 is used as the second substrate to be transferred. Note that in FIG. 12A, the peeling is performed at the boundary between thefirst peeling layer 104 and thesecond peeling layer 106; however, the present invention is not limited to this.

図１２（Ｂ）は、図１２（Ａ）において転置した発光表示パネルの下にプラスチック基板４０６を設けた構成を示す。このようにプラスチック基板４０６を設けることで、発光表示パネルの耐衝撃性等を高め、信頼性を向上させることができる。FIG. 12B illustrates a structure in which aplastic substrate 406 is provided below the light-emitting display panel that is transferred in FIG. By providing theplastic substrate 406 in this manner, the impact resistance and the like of the light-emitting display panel can be improved and the reliability can be improved.

本発明を適用したＳＯＩ基板を用いて発光表示パネルを作製することができる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、如何なる半導体装置にも適用することができる。A light-emitting display panel can be manufactured using an SOI substrate to which the present invention is applied. However, this embodiment is only an example. In other words, the present invention is not limited to this embodiment mode, and can be applied to any semiconductor device manufactured using the SOI substrate described inEmbodiment Mode 1 orEmbodiment Mode 2.

このように、可撓性を有する大面積基板に本発明を適用した発光表示パネルを設けることも可能である。発光表示パネルは一つの装置あたりの面積が大きく、一箇所でも素子に欠損があると全体が不良になるが、本発明を適用し、これらを図１乃至図５に何れかにおける素子領域２１１にて形成することで、可撓性を有する基板上に接合される工程の際、素子内へのクラックが抑えられ、歩留まりの向上を図ることができる。In this manner, a light-emitting display panel to which the present invention is applied can be provided over a flexible large-area substrate. A light-emitting display panel has a large area per device, and if an element is defective even at one place, the whole becomes defective. However, the present invention is applied, and these are applied to theelement region 211 in any of FIGS. Accordingly, cracks in the element can be suppressed and the yield can be improved in the process of bonding onto a flexible substrate.

尚、実施の形態４にて説明したマイクロプロセッサも同一基板上に形成すれば、表示パネル内にコンピュータの機能を搭載することもできる。同様に、非接触でデータの入出力が可能なディスプレイを作製することもできる。Note that if the microprocessor described in Embodiment 4 is also formed over the same substrate, the function of a computer can be mounted in the display panel. Similarly, a display capable of inputting and outputting data without contact can be manufactured.

本発明のＳＯＩ基板の作製方法の一例を説明する図。8A and 8B illustrate an example of a method for manufacturing an SOI substrate of the present invention.本発明のＳＯＩ基板の作製方法の一例を説明する図。8A and 8B illustrate an example of a method for manufacturing an SOI substrate of the present invention.本発明のＳＯＩ基板の作製方法の一例を説明する図。8A and 8B illustrate an example of a method for manufacturing an SOI substrate of the present invention.本発明のＳＯＩ基板の作製方法の一例を説明する図。8A and 8B illustrate an example of a method for manufacturing an SOI substrate of the present invention.本発明のＳＯＩ基板の作製方法の一例を説明する図。8A and 8B illustrate an example of a method for manufacturing an SOI substrate of the present invention.本発明のＳＯＩ基板を用いたトランジスタの作製方法の一例を説明する図。8A and 8B illustrate an example of a method for manufacturing a transistor using an SOI substrate of the present invention.本発明のＳＯＩ基板を用いたトランジスタの作製方法の一例を説明する図。8A and 8B illustrate an example of a method for manufacturing a transistor using an SOI substrate of the present invention.本発明を適用したＳＯＩ基板を用いた半導体装置の一例を説明する図。6A and 6B illustrate an example of a semiconductor device using an SOI substrate to which the present invention is applied.本発明を適用したＳＯＩ基板を用いた半導体装置の一例を説明する図。6A and 6B illustrate an example of a semiconductor device using an SOI substrate to which the present invention is applied.本発明を適用したＳＯＩ基板を用いた発光表示パネルの一例を説明する図。4A and 4B illustrate an example of a light-emitting display panel using an SOI substrate to which the present invention is applied.本発明を適用したＳＯＩ基板を用いた発光表示パネルの一例を説明する図。4A and 4B illustrate an example of a light-emitting display panel using an SOI substrate to which the present invention is applied.本明細書中における親水性の定義を説明する図。The figure explaining the definition of hydrophilicity in this specification.

符号の説明Explanation of symbols

１００ 第１の基板
１０２ 剥離層
１０４ 第１の剥離層
１０６ 第２の剥離層
１０８ 剥離層
１１０ 第１の接合層
１１２ 接合形成層
１１４ 接合形成層
１１６ ＬＴＳＳ層
１２０ ゲート絶縁膜
１２２ ゲート電極層
１２４ サイドウォール
１２６ ドレイン領域
１２８ ＬＤＤ領域
１３０ 絶縁膜
１３４ 絶縁膜
１３６ 第２の基板
２００ 半導体基板
２０２ 損傷層
２０３ 下地層
２０６ 半導体膜
２１０ 接合層
２１１ 素子領域
２１２ 素子間領域
２１４ 半導体膜
２１６ 半導体膜
２１８ 剥離層残渣
２２０ クラック
３００ マイクロプロセッサ
３０１ 演算回路
３０２ 演算回路制御部
３０３ 命令解析部
３０４ 制御部
３０５ タイミング制御部
３０６ レジスタ
３０７ レジスタ制御部
３０８ バスインターフェース
３０９ ＲＯＭ
３１０ ＲＯＭインターフェース
３１１ ＲＦＣＰＵ
３１２ アナログ回路部
３１３ デジタル回路部
３１４ 共振回路
３１５ 整流回路
３１６ 定電圧回路
３１７ リセット回路
３１８ 発振回路
３１９ 復調回路
３２０ 変調回路
３２１ ＲＦインターフェース
３２２ 制御レジスタ
３２３ クロックコントローラ
３２４ ＣＰＵインターフェース
３２５ ＣＰＵ
３２６ ＲＡＭ
３２７ ＲＯＭ
３２８ アンテナ
３２９ 容量部
３３０ 電源管理回路
３３１ 表示パネル
３３２ 走査線駆動回路領域
３３３ 信号線駆動回路領域
３３４ 画素形成領域
４０１ 画素トランジスタ
４０２ 電極
４０３ ＥＬ層
４０４ 電極
４０５ プラスチック基板
４０６ プラスチック基板DESCRIPTION OFSYMBOLS 100 1st board |substrate 102peeling layer 1041st peeling layer 1062nd peeling layer 108peeling layer 1101st joining layer 112 joining forminglayer 114 joining forminglayer 116LTSS layer 120gate insulating film 122gate electrode layer 124side Wall 126Drain region 128LDD region 130Insulating film 134Insulating film 136Second substrate 200Semiconductor substrate 202Damaged layer 203Underlayer 206Semiconductor film 210Bonding layer 211Element region 212Inter-element region 214Semiconductor film 216Semiconductor film 218Release layer residue 220 crack 300 microprocessor 301 arithmetic circuit 302 arithmetic circuit control unit 303 instruction analysis unit 304 control unit 305 timing control unit 306 register 307register control unit 308bus interface 309 ROM
310 ROM interface 311 RFCPU
312 Analog circuit unit 313Digital circuit unit 314Resonant circuit 315Rectifier circuit 316Constant voltage circuit 317Reset circuit 318Oscillator circuit 319Demodulator circuit 320Modulator circuit 321RF interface 322 Control register 323Clock controller 324CPU interface 325 CPU
326 RAM
327 ROM
328 Antenna 329Capacitor 330Power management circuit 331 Display panel 332 Scan line drive circuit area 333 Signal line drive circuit area 334Pixel formation area 401Pixel transistor 402Electrode 403EL layer 404Electrode 405Plastic substrate 406 Plastic substrate

Claims (10)

Translated fromJapanese
歪み点が７５０℃以上である第１の基板上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に、前記段差を埋める第１の接合層を形成する工程と、
単結晶シリコン基板である半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された前記半導体基板の表面に、下地絶縁膜を形成し、前記下地絶縁膜上に、第２の接合層を形成する工程と、
前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成する工程と、
前記半導体素子を前記剥離層に設けられた前記段差から剥離することで可撓性基板である第２の基板上に転置する工程と、を有し、
前記剥離層が前記段差により厚くなっている領域に前記半導体素子が形成されることを特徴とする半導体装置の作製方法。Forming a release layer on a first substrate having a strain point of 750 ° C. or higher, providing a step in the release layer, and forming a first bonding layer filling the step on the release layer;
A damaged layer is formed at a certain depth from the surface of the semiconductor substrate which is a single crystal silicon substrate, a base insulating film is formed on the surface of the semiconductor substrate on which the damaged layer is formed, and the base insulating film is formed on the base insulating film. Forming a second bonding layer;
The first bonding layer and the second bonding layer are bonded to each other and separated by the damaged layer, whereby a semiconductor layer is formed on the first substrate and a semiconductor element having the semiconductor layer is formed. And a process of
Have a, a step of transposition to a second substrate is a flexible substrate by peeling the semiconductor element from the step provided on the releaselayer,
A method for manufacturing a semiconductor device, wherein the semiconductor element is formed in a region where the release layer is thick due to the step . 歪み点が７５０℃以上である第１の基板上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に、前記段差を埋める第１の接合層を形成する工程と、
単結晶シリコン基板である半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された前記半導体基板の表面に、下地絶縁膜を形成する工程と、
前記第１の接合層と、前記下地絶縁膜とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成する工程と、
前記半導体素子を前記剥離層に設けられた前記段差から剥離することで可撓性基板である第２の基板上に転置する工程と、を有し、
前記剥離層が前記段差により厚くなっている領域に前記半導体素子が形成されることを特徴とする半導体装置の作製方法。Forming a release layer on a first substrate having a strain point of 750 ° C. or higher, providing a step in the release layer, and forming a first bonding layer filling the step on the release layer;
Forming a damaged layer at a certain depth from the surface of the semiconductor substrate which is a single crystal silicon substrate, and forming a base insulating film on the surface of the semiconductor substrate on which the damaged layer is formed;
A step of forming a semiconductor element having the semiconductor layer by forming a semiconductor layer on the first substrate by bonding the first bonding layer and the base insulating film and separating the first insulating layer from the damaged layer. When,
Have a, a step of transposition to a second substrate is a flexible substrate by peeling the semiconductor element from the step provided on the releaselayer,
A method for manufacturing a semiconductor device, wherein the semiconductor element is formed in a region where the release layer is thick due to the step . 単結晶シリコン基板である半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された前記半導体基板の表面に、下地絶縁膜を形成し、前記下地絶縁膜上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に第１の接合層を形成する工程と、 歪み点が７５０℃以上である第１の基板の表面と、前記第１の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成する工程と、
前記半導体素子を前記剥離層に設けられた前記段差から剥離することで可撓性基板である第２の基板上に転置する工程と、を有し、
前記剥離層が前記段差により厚くなっている領域に前記半導体素子が形成されることを特徴とする半導体装置の作製方法。A damaged layer is formed at a certain depth from the surface of the semiconductor substrate, which is a single crystal silicon substrate, a base insulating film is formed on the surface of the semiconductor substrate on which the damaged layer is formed, and peeling is performed on the base insulating film. Forming a layer, providing a step in the release layer, and forming a first bonding layer on the release layer; a surface of the first substrate having a strain point of 750 ° C. or higher; and the first bonding Forming a semiconductor element having the semiconductor layer by forming a semiconductor layer on the first substrate by laminating the layer and peeling off the damaged layer; and
Have a, a step of transposition to a second substrate is a flexible substrate by peeling the semiconductor element from the step provided on the releaselayer,
A method for manufacturing a semiconductor device, wherein the semiconductor element is formed in a region where the release layer is thick due to the step . 請求項１乃至請求項３のいずれか一項において、
前記第１の接合層はＣＭＰにて平坦化されていることを特徴とする半導体装置の作製方法。In any one of Claims 1 thru | or 3,
The method for manufacturing a semiconductor device, wherein the first bonding layer is planarized by CMP. 歪み点が７５０℃以上である第１の基板上に第１の接合層を形成する工程と、
単結晶シリコン基板である半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された前記半導体基板の表面に、下地絶縁膜を形成し、前記下地絶縁膜上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に前記段差を埋める第２の接合層を形成する工程と、
前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成する工程と、
前記半導体素子を前記剥離層に設けられた前記段差から剥離することで可撓性基板である第２の基板上に転置する工程と、を有し、
前記剥離層が前記段差により厚くなっている領域に前記半導体素子が形成されることを特徴とする半導体装置の作製方法。Forming a first bonding layer on a first substrate having a strain point of 750 ° C. or higher;
A damaged layer is formed at a certain depth from the surface of the semiconductor substrate, which is a single crystal silicon substrate, a base insulating film is formed on the surface of the semiconductor substrate on which the damaged layer is formed, and peeling is performed on the base insulating film. Forming a layer, providing a step in the release layer, and forming a second bonding layer filling the step on the release layer;
The first bonding layer and the second bonding layer are bonded to each other and separated by the damaged layer, whereby a semiconductor layer is formed on the first substrate and a semiconductor element having the semiconductor layer is formed. And a process of
Have a, a step of transposition to a second substrate is a flexible substrate by peeling the semiconductor element from the step provided on the releaselayer,
A method for manufacturing a semiconductor device, wherein the semiconductor element is formed in a region where the release layer is thick due to the step . 請求項５において、
前記第２の接合層はＣＭＰにて平坦化されていることを特徴とする半導体装置の作製方法。In claim 5,
The method for manufacturing a semiconductor device, wherein the second bonding layer is planarized by CMP. 請求項１乃至請求項６のいずれか一において、
前記半導体素子を第２の基板上に転置する工程において、前記第１の基板上の各半導体素子が形成される領域の、前記剥離層の膜厚は略均一であることを特徴とする半導体装置の作製方法。In any one of Claims 1 thru | or 6,
In the step of transferring the semiconductor element onto the second substrate, the thickness of the release layer in the region where each semiconductor element is formed on the first substrate is substantially uniform. Manufacturing method. 請求項１乃至請求項７のいずれか一において、
前記剥離層は、金属材料で形成される第１の剥離層と、絶縁材料で形成される第２の剥離層とで形成することを特徴とする半導体装置の作製方法。In any one of Claims 1 thru | or 7,
The method for manufacturing a semiconductor device, characterized in that the release layer is formed of a first release layer formed of a metal material and a second release layer formed of an insulating material. 請求項８において、
前記第１の剥離層がタングステン膜であり、前記第２の剥離層が酸化シリコン膜であることを特徴とする半導体装置の作製方法。In claim 8,
The method for manufacturing a semiconductor device, wherein the first release layer is a tungsten film and the second release layer is a silicon oxide film. 請求項８又は請求項９において、
前記第２の剥離層に段差部を形成することを特徴とする半導体装置の作製方法。In claim 8 or claim 9,
A method for manufacturing a semiconductor device, wherein a step portion is formed in the second release layer.
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