JP5165404B2 - Semiconductor device, semiconductor device manufacturing method and test method - Google Patents
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Abstract
Description
Translated fromJapaneseこの発明は、半導体装置と半導体装置の製造方法及びテスト方法に関し、特に、マイクロコンピュータのような半導体チップと、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のような半導体チップとが１つのパッケージに搭載されたマルチチップ構成、システムインパッケージ構造又は複数の半導体パッケージを多段に積層したものに利用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a semiconductor device manufacturing method and a test method. In particular, a semiconductor chip such as a microcomputer and a semiconductor chip such as a dynamic RAM (random access memory) are mounted in one package. The present invention relates to an effective technique using a multi-chip configuration, a system-in-package structure, or a multi-layer stack of a plurality of semiconductor packages.
半導体技術の進歩は、マイコン用チップ、ＤＲＡＭチップのような電子システムを構成するための複数の半導体チップを全体として１つのパッケージ形態の半導体装置として構成しようとする技術の方向性を生み出している。マイコン用チップとダイナミック型ＲＡＭ（ＤＲＡＭ）のように互いに密接に関連する半導体チップの組み合わせを選択するときには１つのシステムをパッケージ内に搭載でき、いわゆるＳｉＰ（System in Package ）を実現することができる。マルチチップ構成の半導体装置の例としては、特開２００４−２３５３５２号公報がある。一方、内蔵ＩＣＥ（インサーキットエミュレータ）モジュールをマイコン用チップのバーインテストシステム、バーインテスト方法に利用したものとして、特開２００６−０３８６７８号公報がある。 Advances in semiconductor technology have created the direction of technology that attempts to configure a plurality of semiconductor chips, such as microcomputer chips and DRAM chips, as a whole in a single package semiconductor device. When a combination of semiconductor chips closely related to each other such as a microcomputer chip and a dynamic RAM (DRAM) is selected, one system can be mounted in a package, and a so-called SiP (System in Package) can be realized. An example of a multichip semiconductor device is disclosed in Japanese Patent Application Laid-Open No. 2004-235352. On the other hand, Japanese Laid-Open Patent Publication No. 2006-038678 discloses that a built-in ICE (in-circuit emulator) module is used for a microcomputer chip burn-in test system and burn-in test method.
上記ＳｉＰとは異なる形態の半導体パッケージとして、特開２００７−１２３４５４号公報に記載されたパッケージ・オン・パッケージ(Package On Package：ＰｏＰ)がある。ＰｏＰは、複数のチップを一枚の配線基板上に搭載する上記ＳｉＰとは異なり、例えばマイコンチップを搭載した配線基板からなるパッケージと、メモリチップを搭載した配線基板からなるパッケージを用意し、これらを重ね合わせてチップ同士を接続することによりシステムを構成する積層パッケージである。
上記ＳｉＰのような半導体装置では、良品チップを選別して組み立てられたＳｉＰにおいても、出荷前にマイコンチップ及びＤＲＡＭがそれぞれ正しく機能するかの試験を行うことが必要である。ＤＲＡＭは、半導体技術の進展により１チップでも例えば２５６Ｍビットのような大きな記憶容量を持つようにされる。本願発明者等においては、このように大きな記憶容量を持つメモリ回路の試験を容易に行うようにするために、図２３に示すようにＳｉＰにメモリ回路のアドレス端子ＡＤ、コントロール端子ＣＮ、データ端子ＤＴに接続された試験用外部端子を設けて、テスト基板上に設けられたアドレスバス、コントロール信号及びデータバスに複数の被テストデバイスＳｉＰ１〜ＳｉＰｎを接続して、テスト装置から直接に個々の被テストデバイスＳｉＰ１〜ＳｉＰｎのメモリ回路のテストを行うことを検討した。 In a semiconductor device such as the above-mentioned SiP, it is necessary to test whether the microcomputer chip and the DRAM function correctly before shipment even in a SiP assembled by selecting good chips. DRAMs have a large storage capacity of, for example, 256 Mbits even on a single chip due to advances in semiconductor technology. In order to facilitate the testing of a memory circuit having such a large storage capacity, the inventors of the present application have an address terminal AD, a control terminal CN, a data terminal of the memory circuit as shown in FIG. A test external terminal connected to the DT is provided, and a plurality of devices to be tested SiP1 to SiPn are connected to an address bus, a control signal and a data bus provided on the test board, and each device to be tested is directly connected to the test device. The test of the memory circuit of the test devices SiP1 to SiPn was examined.
しかしながら、上記メモリ回路としてダブル・データ・レート・シンクロナスＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory ；以下、ＤＤＲ−ＳＤＲＡＭという）のような高速メモリ回路では、高価な高速テスト装置を用いることが必要になる。そこで、本願発明者等においては、このような高速メモリ回路を備えたＳｉＰに向けて、図２４に示したようなテストシステムを検討した。テスト基板に被テストデバイスＳｉＰ１〜ＳｉＰｎに対応してＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）で構成された周辺回路及びテストプログラムが格納されたフラッシュメモリＦＬＨとが設けられる。上記周辺回路は、テスト基板上において、フラッシュメモリＦＬＨからテストプログラムを取り出して、個々の被テストデバイスＳｉＰ１〜ＳｉＰｎを実動作周波数でテストして、テスト装置には判定結果を送出する。しかしながら、この構成では、テスト基板にＦＰＧＡで構成された上記周辺回路を搭載するために、テスト基板の価格が高くなり、テスト基板上に搭載可能な被テストデバイスの数も制限されるのでテスト効率も悪くなる。このことは、ＰｏＰ構造の半導体装置においても同様である。 However, an expensive high-speed test apparatus is used in a high-speed memory circuit such as a double data rate-synchronous dynamic random access memory (hereinafter referred to as DDR-SDRAM) as the memory circuit. I need it. Therefore, the inventors of the present application examined a test system as shown in FIG. 24 for a SiP having such a high-speed memory circuit. A test circuit is provided with a peripheral circuit composed of an FPGA (Field Programmable Gate Array) corresponding to the devices under test SiP1 to SiPn and a flash memory FLH storing a test program. The peripheral circuit takes out a test program from the flash memory FLH on the test substrate, tests each of the devices under test SiP1 to SiPn at the actual operating frequency, and sends a determination result to the test apparatus. However, in this configuration, since the peripheral circuit composed of the FPGA is mounted on the test board, the cost of the test board increases, and the number of devices under test that can be mounted on the test board is limited, so that the test efficiency Also gets worse. The same applies to a semiconductor device having a PoP structure.
この発明の目的は、小型化を図ったＳｉＰ又はＰｏＰに向けた半導体装置及びその製造方法を提供することにある。この発明の他の目的は、システムの簡素化及び効率化を実現したＳｉＰ又はＰｏＰに好適なテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 An object of the present invention is to provide a semiconductor device for SiP or PoP which is reduced in size and a method for manufacturing the same. Another object of the present invention is to provide a test method suitable for SiP or PoP that realizes simplification and efficiency of the system. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される半導体装置の製造方法としての実施例の１つは下記の通りである。第１メモリ回路を有する第１半導体装置を形成する。上記第１半導体装置の電気的試験を行い良品を選別する。プログラムに従った信号処理を行う信号処理回路と第２メモリ回路を有する第２半導体装置を形成する。上記第２半導体装置の上記信号処理回路及び第２メモリ回路の電気的試験を行い良品を選別する。上記選別された上記第１半導体装置と上記第２半導体装置とを一体的に構成し、それぞれの対応する端子同士を接続する。上記一体的に構成された上記半導体装置を試験用基板に搭載して電気的に試験して上記半導体装置の良否判定する。上記半導体の良否判定において、上記試験用基板には、上記半導体装置の実動作に相当したクロック信号を上記複数の半導体装置に共通に供給する発振回路が設けられる。第１動作において、テスト装置から上記第２半導体装置の第２メモリ回路に上記第１半導体装置の第１メモリ回路の動作試験を行うテストプログラムを書き込む。第２動作において、上記第２半導体装置の上記信号処理回路により、上記クロック信号に対応して上記第２メモリ回路に書き込まれたテストプログラムに従って上記第１半導体装置の第１メモリ回路の動作試験を行う。第３動作において上記第２動作での良否判定結果を上記テスト装置に出力させる第３動作とを有する。 One of the embodiments of the semiconductor device manufacturing method disclosed in the present application is as follows. A first semiconductor device having a first memory circuit is formed. A non-defective product is selected by conducting an electrical test on the first semiconductor device. A second semiconductor device having a signal processing circuit for performing signal processing according to a program and a second memory circuit is formed. The signal processing circuit and the second memory circuit of the second semiconductor device are electrically tested to select non-defective products. The selected first semiconductor device and the second semiconductor device are integrally configured, and corresponding terminals are connected to each other. The integrated semiconductor device is mounted on a test substrate and electrically tested to determine whether the semiconductor device is good or bad. In the semiconductor quality determination, the test substrate is provided with an oscillation circuit that commonly supplies a clock signal corresponding to the actual operation of the semiconductor device to the plurality of semiconductor devices. In the first operation, a test program for performing an operation test of the first memory circuit of the first semiconductor device is written from the test device to the second memory circuit of the second semiconductor device. In the second operation, the signal processing circuit of the second semiconductor device performs an operation test of the first memory circuit of the first semiconductor device in accordance with a test program written in the second memory circuit corresponding to the clock signal. Do. The third operation includes a third operation for causing the test apparatus to output a pass / fail determination result in the second operation.
本願において開示される半導体装置のテスト方法としての実施例の１つは下記の通りである。半導体装置は、第１半導体装置及び第２半導体装置とが一体的に構成されて、対応する端子同士を相互に接続する接続手段を有する。上記第１半導体装置は、第１メモリ回路を有し、上記第２半導体装置は、第２メモリ回路、プログラムに従った信号処理動作を行う信号処理回路、上記第１メモリ回路との接続が可能なインターフェイス回路及びユーザーデバッグ用インターフェイス回路を有する。試験用基板に上記半導体装置の実動作に相当するクロック信号を形成する発振回路を設け、上記半導体装置を搭載して上記クロック信号を供給する。第１動作では、テスト装置から上記第２半導体装置の第２メモリ回路に上記ユーザーデバッグ用インターフェイス回路を通して上記第１メモリ回路の動作試験を行うテストプログラムを書き込む。第２動作では、上記信号処理回路により上記クロック信号に対応して上記書き込まれたテストプログラムに従って上記第１メモリ回路の動作試験を行う。第３動作では、上記第２動作での良否判定結果を上記テスト装置に出力させる。 One of the embodiments of the semiconductor device testing method disclosed in the present application is as follows. In the semiconductor device, the first semiconductor device and the second semiconductor device are integrally formed and have connection means for connecting corresponding terminals to each other. The first semiconductor device includes a first memory circuit, and the second semiconductor device can be connected to the second memory circuit, a signal processing circuit that performs a signal processing operation according to a program, and the first memory circuit. Interface circuit and user debug interface circuit. An oscillation circuit for generating a clock signal corresponding to the actual operation of the semiconductor device is provided on a test substrate, and the semiconductor device is mounted to supply the clock signal. In the first operation, a test program for performing an operation test of the first memory circuit is written from the test device to the second memory circuit of the second semiconductor device through the user debug interface circuit. In the second operation, an operation test of the first memory circuit is performed by the signal processing circuit according to the written test program corresponding to the clock signal. In the third operation, the pass / fail judgment result in the second operation is output to the test apparatus.
本願において開示される半導体装置の実施例の１つは下記の通りである。半導体装置は、第１半導体装置及び第２半導体装置の対応する端子同士を相互に接続されて一体的に構成される。上記第１半導体装置は、第１メモリ回路を有し、上記第２半導体装置は、第２メモリ回路、プログラムに従った信号処理動作を行う信号処理回路、上記第１メモリ回路との接続が可能なインターフェイス回路及びユーザーデバッグ用インターフェイス回路を有する。上記ユーザーデバッグ用インターフェイス回路を用いて上記第２メモリ回路に上記第１メモリ回路のメモリテストプログラムの格納が可能にされ、外部端子は、上記第１半導体装置の第１メモリ回路を直接にアクセスする外部端子を有さない。 One example of the semiconductor device disclosed in the present application is as follows. The semiconductor device is configured integrally by connecting corresponding terminals of the first semiconductor device and the second semiconductor device to each other. The first semiconductor device includes a first memory circuit, and the second semiconductor device can be connected to the second memory circuit, a signal processing circuit that performs a signal processing operation according to a program, and the first memory circuit. Interface circuit and user debug interface circuit. The memory test program of the first memory circuit can be stored in the second memory circuit using the user debug interface circuit, and the external terminal directly accesses the first memory circuit of the first semiconductor device. Does not have external terminals.
マイコンチップが内蔵メモリ回路に書き込まれたプログラムに従ってメモリチップのテストを行うので、試験用外部端子が不要となり、ＳｉＰ又はＰｏＰに向けた半導体装置の小型化と、テストシステムの簡素化及び効率化を実現することができる。 Since the microcomputer chip tests the memory chip according to the program written in the built-in memory circuit, no external test terminals are required, miniaturizing the semiconductor device for SiP or PoP, and simplifying and improving the efficiency of the test system. Can be realized.
図１には、この発明に係る半導体装置の製造方法の一実施例を説明するための概略工程図が示されている。工程（１）では、半導体ウェハ上に複数のＣＰＵチップを形成する。このようにＣＰＵチップが半導体ウェハ上に形成された時点で、テスタによりプロービング試験（１）が行われる。上記ＣＰＵチップは、後述するようなメモリ回路及び自己診断等に用いられるユーザーデバッグ用インターフェイス回路を有している。 FIG. 1 is a schematic process diagram for explaining one embodiment of a method for manufacturing a semiconductor device according to the present invention. In step (1), a plurality of CPU chips are formed on a semiconductor wafer. When the CPU chip is thus formed on the semiconductor wafer, the probing test (1) is performed by the tester. The CPU chip has a memory circuit as will be described later and a user debug interface circuit used for self-diagnosis.
工程（２）では、前記同様に半導体ウェハ上に複数のメモリチップを形成する。このメモリチップは、例えばＤＤＲ−ＳＤＲＡＭのような大記憶容量で高速動作を行うものとされる。このようにメモリチップが半導体ウェハ上に形成された時点で、テスタによりプロービング試験（２）が行われる。 In step (2), a plurality of memory chips are formed on the semiconductor wafer in the same manner as described above. This memory chip is assumed to perform high-speed operation with a large storage capacity such as DDR-SDRAM. When the memory chip is thus formed on the semiconductor wafer, the probing test (2) is performed by the tester.
工程（３）では、上記ＣＰＵチップが形成された半導体ウェハのダンシング（１）が行われ、上記プローブ試験（１）で良品とされたＣＰＵチップが選別される。 In step (3), the semiconductor wafer on which the CPU chip is formed is danced (1), and the CPU chips determined as good in the probe test (1) are selected.
工程（４）では、上記メモリチップが形成された半導体ウェハのダンシング（２）が行われ、上記プローブ試験（１）で良品とされたメモリチップが選別される。 In step (4), the semiconductor wafer on which the memory chip is formed is danced (2), and the memory chips determined as good in the probe test (1) are selected.
工程（５）では、上記工程（３）で良品とされたＣＰＵチップと上記工程（４）で良品とされたメモリチップとが１つの搭載基板に搭載され、上記搭載基板に形成された内部配線により相互に接続されるとともに外部端子に接続される。そして、１つのモールド等によりチップ等が樹脂封止されて外観上１つの半導体装置として組み立てられる。 In the step (5), the CPU chip made good in the step (3) and the memory chip made good in the step (4) are mounted on one mounting substrate, and the internal wiring formed on the mounting substrate Are connected to each other and to an external terminal. Then, a chip or the like is resin-sealed by one mold or the like, and is assembled as one semiconductor device in appearance.
工程（６）では、上記組み立てられたＳｉＰの選別試験が行われる。必要に応じてバーインも同時に行われる。この選別試験で用いられるテスト基板には、クロック生成回路ＣＫＧが搭載されており、テスト用ソケットに装着された被テストデバイスである上記ＳｉＰ構成の半導体装置（ＰＫＧ）に、実動作に相当する高速クロック信号を供給する。テスタは、上記テスト基板に搭載された複数の被テストデバイスＰＫＧに対して、上記ユーザーデバッグ用インターフェイス回路を通してＣＰＵチップをアクセスして、内蔵するメモリ回路に上記メモリチップの試験プログラムを書き込む。この後、上記ＣＰＵチップを起動して、上記内蔵メモリに格納されてプログラムに従ってメモリチップをアクセスして良否／判定結果を得て、それをテスタに転送する。ＣＰＵチップ自身の試験も、上記ユーザーデバッグ用インターフェイス回路を通してＩＣＥ（インサーキットエミュレータ）モジュールをアクセスし、ＣＰＵ及び上記内蔵メモリ回路を含んだ周辺回路のテストが行われる。このテスト結果からＣＰＵチップ及びメモリチップが良品とされたＳｉＰを出荷する。In step (6), a screening test of the assembled SiP is performed. Burn-in is also performed as needed. A clock generation circuit CKG is mounted on a test board used in the screening test, and the above-described SiP-structured semiconductor device (PKG), which is a device under test mounted in a test socket, has a high speed corresponding to an actual operation. Supply a clock signal. The tester accesses the CPU chip through the user debugging interface circuit to the plurality of devices under test PKG mounted on the test board, and writes the test program for the memory chip in the built-in memory circuit. Thereafter, the CPU chip is activated, and the memory chip is accessed according to a program stored in the built-in memory to obtain a pass / fail result, and the result is transferred to a tester. Test of the CPU chip itself, to access the ICE (in-circuit emulator) module viathe upper SL user debug interface circuit, testing of the peripheral circuits including the CPU and the internal memory circuit is performed. From this test result, the SiP in which the CPU chip and the memory chip are good products is shipped.
この実施例の選別試験では、上記ＳｉＰが実際に動作する状態と全く同じに、ＣＰＵチップがメモリチップを上記クロック信号に対応してメモリセルへの書き込み／読み出しを繰り返してメモリ試験を行うものである。この試験のためのプログラムの入力は、上記のようにテスタからテスト基板上に搭載された複数のＳｉＰに同時に行われ、しかも、上記テスト基板上に搭載された複数のＳｉＰでは、それぞれの入力されたプログラムに従って同時並行的にメモリチップの試験を行うので、上記のようなメモリ回路が大記憶容量を有するものであっても短時間にしかも一斉に終了させることができる。 In the screening test of this embodiment, the CPU chip performs the memory test by repeating writing / reading to / from the memory cell in response to the clock signal in exactly the same manner as the SiP actually operates. is there. The input of the program for this test is simultaneously performed from the tester to the plurality of SiPs mounted on the test board as described above, and each of the plurality of SiPs mounted on the test board is input respectively. Since the memory chips are tested in parallel according to the program, even if the memory circuit as described above has a large storage capacity, it can be completed in a short time all at once.
図２には、この発明に係るＳｉＰの一実施例の説明図が示されている。図２（Ａ）には、概略断面が示されて、図２（Ｂ）には上面が示されている。搭載基板１上に前記のようなマイクロコンピュータチップ２と、前記ＤＤＲ−ＳＤＲＡＭチップ３とが搭載されている。搭載基板１の表面側には、マイクロコンピュータチップ２と、ＤＤＲ−ＳＤＲＡＭが搭載され、それぞれがボンディングワイヤ４によって搭載基板の上面に設けられた配線パターンと接続される。上記マイクロコンピュータチップ２とＤＤＲ−ＳＤＲＡＭチップ３とは、いわゆるベアチップから構成されて搭載基板上にダイボンディングされる。 FIG. 2 shows an explanatory view of one embodiment of the SiP according to the present invention. 2A shows a schematic cross section, and FIG. 2B shows an upper surface. The
上記マイクロコンピュータチップ２は、搭載基板１に面付け可能な複数のバンプ電極を持つようにされてもよい。例えば、必要に応じてエリア・アレイ・パッドと称されるような技術、すなわち、素子及び配線が完成された半導体チップの回路形成面上にポリイミド樹脂からなるような絶縁膜を介してパッド電極（ボンディングパッド）の再配置を可能とする配線を形成し、かかる配線にパッド電極（バンプ接続用ランド電極）を形成するような技術によって構成されてもよい。上記エリア・アレイ・パッド技術によって、マイクロコンピュータチップ２における外部端子としての数十μｍないし１００μｍピッチのような比較的小さいピッチに配列されたパッド電極は、０．１ｍｍ〜０．２ｍｍのような径とされ、かつ４００μｍ〜６００μｍピッチのような比較的大きなピッチのパンプ電極配列に変換される。 The
上記搭載基板１は、ガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、上記ワイヤボンディグされるための電極が形成される。上記搭載基板１のマイクロコンピュータチップ２及びＤＤＲ−ＳＤＲＡＭチップが搭載される主面側は、ボンディングワイヤ４を含んで封止体５により封止されている。上記搭載基板１の裏面側には、外部端子としてのハンダボール６が設けられる。 The mounting
図３には、この発明に係るＳｉＰの一実施例の内部ブロック図が示されている。同図においては、前記選別試験に関連する部分を中心にして示されている。この実施例の半導体装置（ＳｉＰ）１は、マイクロコンピュータチップ２と、メモリチップ３から構成される。マイクロコンピュータチップ２は、ＣＰＵ（中央処理装置）の他に、ＩＣＥ（インサーキットエミュレータ：自己診断回路）モジュールを内蔵している。このＩＣＥモジュールは、特に制限されないが、ＪＴＡＧ準拠のインターフェイス回路を有し、外部端子ＪＴＡＧに接続される。また、上記マイクロコンピュータチップ２には、スタティック型ＲＡＭのような内蔵メモリ及び周辺回路の他に、前メモリチップ３に対応したメモリインターフェイス回路ＩＭＦが設けられ、このメモリインターフェイス回路ＭＩＦを通して上記メモリチップ３と直接接続される。 FIG. 3 shows an internal block diagram of an embodiment of the SiP according to the present invention. In the figure, the portion related to the screening test is mainly shown. A semiconductor device (SiP) 1 according to this embodiment includes a
上記メモリチップ３は、特に制限されないが、高速で大記憶容量のＤＤＲ−ＳＤＲＡＭで構成される。入出力端子Ｉ／Ｏは、メモリチップ３を単独でテストするために設けられた外部端子である。この外部端子Ｉ／Ｏは、前記のように本願発明に係る選別試験そのものには必要としないが、例えばメモリチップをアクセスして選別試験前のバーインを効率良く行うための入力端子として用いることはできる。 The
図４には、この発明に係るＳｉＰの一実施例の内部ブロック図が示されている。同図においては、マイクロコンピュータチップ２とメモリチップ３との接続関係を中心にして示されている。メモリチップ３は、ＤＤＲ−ＳＤＲＡＭである。端子ＣＫＥは、クロック・イネーブル入力である。端子ＣＳＢは、チップセレクト入力である。端子ＢＡ［１：０］は、バンクアドレス入力である。端子Ａ［１１：０］は、アドレス入力である。端子ＤＱ［３１：０］は、データ入出力である。端子ＲＡＳＢは、ロウ・アドレス・ストローブ入力である。端子ＣＡＳＢは、カラム・アドレス・ストローブ入力である。端子ＷＥＢは、ライト・イネーブル入力である。端子ＤＱＳ［３：０］は、データ・ストローブ・入出力である。ＤＱＭ［３：０］は、ＤＱライト・マスク・イネーブル入力である。端子ＣＬＫとＣＬＫＢは、クロック入力である。 FIG. 4 shows an internal block diagram of an embodiment of the SiP according to the present invention. In the figure, the connection relationship between the
マイクロコンピュータチップ２においては、上記のようなＤＤＲ−ＳＤＲＡＭの入力端子、入出力端子にそれぞれ直接接続される各出力端子ＤＤＲＣＫＥ、ＤＤＲＣＳ＿Ｎ、ＤＤＲＢＡ［１：０］、ＤＤＲＡ［１１：０］、ＤＤＲＲＡＳ＿Ｎ、ＤＤＲＣＡＳ＿Ｎ、ＤＤＲＷＥ＿Ｎ、ＤＤＲＲＤＭ［３：０］、ＤＤＲＣＫ，ＤＤＲＣＫ＿Ｎを有し、各入出力端子ＤＤＲＤ［３１：０］、ＤＤＲＤＱＳ［３：０］を有している。同図において、メモリチップ３において、ＣＳＢのように端子名の最後にＢを付したものは、ロウレベルをアクティブレベルとするバー信号であることを表している。これに対応して、マイクロコンピュータチップ２において、ＤＤＲＣＳ＿Ｎのように＿Ｎを付したものは、ロウレベルがアクティブレベルであるネガティブ信号であることを示している。 In the
この実施例では、ＳｉＰのような半導体装置１において、上記マイクロコンピュータチップ２とメモリチップ３との間を接続する配線に接続されるテスト用端子が設けられる。このテスト用端子を用いることにより、例えばメモリチップに対して直接にアクセスすることができる。マイクロコンピュータチップ２は、マイクロコンピュータチップ２のユーザーデバッグ用インターフェイス回路に接続される端子ＪＴＡＧが設けられる。 In this embodiment, in the
図５には、図４に示した半導体装置の選別試験を説明するための一実施例のブロック図が示されている。テスト基板には、クロック生成回路ＣＫＧが設けられており、被テストデバイスであるＳｉＰ１〜ＳｉＰｎの実動作に対応したクロック信号が供給される。テスト基板上において、被テストデバイスＳｉＰ１〜ＳｉＰｎは、前記テスト用端子（アドレスＡＤ、コントロールＣＮ端子及びデータ端子ＤＴ）が前記テスト装置とは接続されず、ＪＴＡＧ端子が共通にテスト装置と接続される。 FIG. 5 is a block diagram of an embodiment for explaining a screening test of the semiconductor device shown in FIG. A clock generation circuit CKG is provided on the test board, and a clock signal corresponding to the actual operation of SiP1 to SiPn that is a device under test is supplied. On the test substrate, the devices under test SiP1 to SiPn have the test terminals (address AD, control CN terminal and data terminal DT) not connected to the test apparatus, and the JTAG terminal is connected to the test apparatus in common. .
特に制限されないが、バーンインを行うときには、実際の動作電圧よりも高い動作電圧を供給し、高温雰囲気中でテスト用端子アドレスＡＤ、コントロールＣＮ端子及びデータ端子ＤＴを用いて、上記テスト装置から実動作に比べて低い周波数によりメモリアクセスすることにより、初期不良の洗い出しを行うようにしてもよい。また、上記テスト用端子は、メモリチップ３とＣＰＵチップ２との間の接続を確認する直流的な試験を行う上で便利である。Although not particularly limited, when burn-in is performed, an operating voltage higher than the actual operating voltage is supplied, and an actual operation is performed from the test apparatus using the test terminal address AD, the control CN terminal, and the data terminal DT in a high temperature atmosphere. The initial failure may be identified by accessing the memory at a lower frequency than the above. The test terminals are convenient for performing a DC test for confirming the connection between the
図６には、この発明に係るＳｉＰの他の一実施例の内部ブロック図が示されている。同図においては、マイクロコンピュータチップ２とメモリチップ３との接続関係を中心にして示されている。この実施例では、前記図４のようにメモリチップ３に接続されるテスト用端子が省略される。つまり、メモリチップ３の端子ＣＫＥ、端子ＣＳＢ、端子ＢＡ［１：０］、端子Ａ［１１：０］、ＤＱ［３１：０］、端子ＲＡＳＢ、端子ＣＡＳＢ、端子ＷＥＢ、端子ＤＱＳ［３：０］、ＤＱＭ［３：０］、及びＣＬＫとＣＬＫＢは、マイクロコンピュータチップ２の各端子ＤＤＲＣＫＥ、ＤＤＲＣＳ＿Ｎ、ＤＤＲＢＡ［１：０］、ＤＤＲＡ［１１：０］、ＤＤＲＤ［３１：０］、ＤＤＲＲＡＳ＿Ｎ、ＤＤＲＣＡＳ＿Ｎ、ＤＤＲＷＥ＿Ｎ、ＤＤＲＤＱＳ［３：０］、ＤＤＲＲＤＭ［３：０］、ＤＤＲＣＫ，ＤＤＲＣＫ＿Ｎとそれぞれ相互に接続されるのみである。 FIG. 6 shows an internal block diagram of another embodiment of the SiP according to the present invention. In the figure, the connection relationship between the
図７には、前記図６に示した半導体装置の選別試験を説明するための一実施例のブロック図が示されている。テスト基板には、前記同様にクロック生成回路ＣＫＧが設けられており、被テストデバイスであるＳｉＰ１〜ＳｉＰｎの実動作に対応したクロック信号が供給される。テスト基板上において、被テストデバイスＳｉＰ１〜ＳｉＰｎは、ＪＴＡＧ端子が共通にテスト装置と接続される。 FIG. 7 is a block diagram showing an embodiment for explaining a screening test of the semiconductor device shown in FIG. A clock generation circuit CKG is provided on the test board in the same manner as described above, and a clock signal corresponding to the actual operation of SiP1 to SiPn as devices under test is supplied. On the test substrate, the devices under test SiP1 to SiPn have a JTAG terminal connected to a test apparatus in common.
この実施例では、前記のようにメモリチップ３の選別試験が、上記ＪＴＡＧを用いて行い、メモリチップ３にはメモリテスト用端子が不要であるので省略される。上記ＪＴＡＧを用いたマイクロコンピュータチップ２によるメモリチップ３の選別試験工程を含むＳｉＰの製造方法を採用することにより、それにより製造されるＳｉＰにおいては、例えば外部端子を約６０本も大幅に削減することができる。このような外部端子の削減により、半導体装置（ＳｉＰ）１においては、パッケージの小型化が可能になる。また、マイクロコンピュータチップ２とメモリチップ３との間を接続する配線と交差するメモリ用端子に向かう配線が不要となるので、その分の配線層を減らすことができる。したがって、ＳｉＰの搭載基板として、配線層の少ない安価なものを用いることもできるし、上記マイクロコンピュータチップ２とメモリチップ３との間の寄生容量も大幅に低減することができる。このような寄生容量の低減は、それをチャージ／ディスチャージするマイクロコンピュータチップ２、メモリチップ３の出力回路での電流が小さくて済むので動作の高速化や低消費電力化を図ることができる。 In this embodiment, as described above, the selection test of the
前記マイクロコンピュータチップ２は、本願出願人から販売されているＳＨシリーズのマイクロコンピュータチップのように、ＨＵＤＩ（ハイパフォーマンスユーザーデバッグインターフェイス）と呼ばれているようなユーザーデバッグ用インターフェイス回路を有している。このＨＵＤＩは、ＪＴＡＧ準拠の少数ピンで内部メモリを含むレジスタの読み書きができるものである。このようなユーザーデバッグ用インターフェイス回路を利用して、マイクロコンピュータチップ２の内部メモリに、上記メモリチップ３のメモリテストプログラムを格納させ、かかるメモリテストプログラムをマイクロコンピュータチップ２のＣＰＵが実行することで、メモリチップの選別試験が行われる。もちろん、ユーザーデバッグ用インターフェイス回路は、本来の機能であるマイクロコンピュータチップ２の内部試験を行うために用いられる。 The
上記マイクロコンピュータチップ２の内部メモリへのメモリテストプログラムを書き込み、実行する手順の概略は、以下の通りである。
（１）ＣＰＵを「リセットホールド」状態にする。
（２）ＡＳＥＲＡＭにデータを書き込む。
（３）「ＨＵＤＩブート」を実行する。
（４）内部ＲＡＭにメモリテストプログラム書き込む。
（５）メモリテストプログラムが正常に書き込まれた事を確認する。
（６）メモリテストプログラムを起動する。
（７）メモリテスト終了を待って結果を確認する。The outline of the procedure for writing and executing the memory test program in the internal memory of the
(1) The CPU is set to the “reset hold” state.
(2) Write data to ASERAM.
(3) Execute “HUDI boot”.
(4) Write a memory test program to the internal RAM.
(5) Confirm that the memory test program has been written normally.
(6) Start the memory test program.
(7) Wait for the end of the memory test and check the result.
メモリテストプログラムを実行するには、メモリテストプログラムをマイクロコンピュータチップ２の内部メモリに書込んでおく必要がある。メモリテストプログラムの容量を考慮し、メモリテストプログラムは、マイクロコンピュータチップ２の内部ＲＡＭ（例えば、スタティック型ランダム・アクセス・メモリ）に書き込むようにする。例えば、前記ＳＨマイクロコンピュータチップにおいては、前記ＨＵＤＩを使った内部ＲＡＭヘの書き込みには「ＨＵＤＩ書込み命令」または「ＡＳＥＲＡＭ書込み命令」がある。 In order to execute the memory test program, it is necessary to write the memory test program into the internal memory of the
「ＡＳＥＲＡＭ書込み命令」はＡＳＥＲＡＭ専用の書き込み命令である。内部ＲＡＭへの書き込みには「ＨＵＤＩ書込み命令」を使うことができるが、この命令はＣＰＵが動作している状態でないと使えない。ＣＰＵを動作状態にするには、ＣＰＵをリセットしてスタートすればよいが、何の準備もなくリセットしたのでは、ＣＰＵが実行するプログラムが不確定であり、どのように動作するのかわからない。メモリテストプログラム書込み中にＣＰＵがハングアップするかもしれないし、書き込んだデータを書き換えられるかもしれない。単にＣＰＵをリセットしてスタートさせ、「ＨＵＤＩ書込み命令」で書き込み、「ＨＵＤＩ読出し命令」で書かれたデータを確認すると、書き込んだデータを読み出せない事が予測される。そこで、この実施例では、「リセットホールド」と「ＨＵＤＩブート」を利用する。「リセットホールド」はＣＰＵがリセット状態であるのに、ＡＳＥＲＡＭにプログラムが書きこめる状態であり、「ＨＵＤＩブート」はＡＳＥＲＡＭに書き込んだプログラムを実行する手段である。「ＡＳＥＲＡＭ書込み命令」でＡＳＥＲＡＭにプログラムを書き込み、これを実行中に内部ＲＡＭにメモリテストプログラムを書き込むことにする。「リセットホールド」状態で読み出して書き込んだデータを確認することもできる。 The “ASERAM write command” is a write command dedicated to ASERAM. A “HUDI write command” can be used for writing to the internal RAM, but this command can only be used when the CPU is operating. In order to put the CPU into an operating state, the CPU may be reset and started. However, if the CPU is reset without any preparation, the program executed by the CPU is indeterminate and it is not known how it operates. The CPU may hang up while writing the memory test program, and the written data may be rewritten. If the CPU is simply reset and started, data is written with a “HUDI write command”, and data written with a “HUDI read command” is confirmed, it is predicted that the written data cannot be read. Therefore, in this embodiment, “reset hold” and “HUDI boot” are used. “Reset hold” is a state in which a program can be written in ASERAM even though the CPU is in a reset state, and “HUDI boot” is a means for executing the program written in ASERAM. A program is written to the ASERAM by the “ASERAM write command”, and a memory test program is written to the internal RAM during execution of the program. The data read and written in the “reset hold” state can also be confirmed.
図８には、この発明に用いられるＪＴＡＧ ＴＡＰ（テスト・アクセス・ポート）の状態遷移図が示されている。同図において矢印横の‘０' または‘１' はＴＭＳ（テストモード）端子又は信号が‘０' または‘１' の時に状態が遷移することを示している。一般的にＴＡＰ制御遷移図の説明は抽象的でわかりずらいが、命令レジスタ（以下ＩＲ）に命令を書き込み、データレジスタ（以下ＤＲ）の読み書きをするだけである。命令コ−ドも、読み書きするデータも複数ビットあるので、１本のＴＤＩ（テストデータイン）端子からシフトステートでシリアルにデータを入力するだけのことである。 FIG. 8 shows a state transition diagram of a JTAG TAP (test access port) used in the present invention. In the figure, '0' or '1' next to the arrow indicates that the state transitions when the TMS (test mode) terminal or signal is '0' or '1'. Generally, the description of the TAP control transition diagram is abstract and difficult to understand, but only writes an instruction to an instruction register (hereinafter referred to as IR) and reads and writes data register (hereinafter referred to as DR). Since the instruction code and the data to be read and written are a plurality of bits, it is only necessary to input data serially in a shift state from one TDI (test data in) terminal.
ステート（１）（Test-Logic-Reset）は、ＨＵＤＩリセットであり、ＴＭＳ信号をハイレベルにしてＴＣＫ（テストクロック）信号を５回発生させることでこのステート（ＨＵＤＩリセット）になる。
ステート（２）（Run-Test/Idle)は、通過点である。特定の命令が存在するときにのみＩＣないのテストロジックがアクティブになる。例えば命令によりセルフテストをアクティブにした場合、このステートになったときにこの命令が実行される。それ以外のときは、テストロジックはアイドル状態となる。
ステート（３）（Select-DR ‐Scan) は、ＤＲの読み書きであり、図下側（ＴＭＳ＝０）で実行、右側（ＴＭＳ＝１）で非実行である。
ステート（８）（Select-IR ‐Scan) は、ＩＲの読み書きであり、図下側（ＴＭＳ＝０）で実行、下側（ＴＭＳ＝１）で非実行であり、上記ステート（１）に戻る。
ステート（４）（Capture-DR) は、読み出しデータの取り込みである。
ステート（９）（Capture-IR）は、読み出しデータの取り込みである。
ステート（５）（Shift-DR）は、読み出し、書き込みデータセットである。
ステート（10）（Shift-IR）は、読み出し、書き込みデータセットである。
ステート（６）（Exit-DR) は、単なる通過点である。
ステート（11）（Exit-IR） は、単なる通過点である。
ステート（７）（Update-DR）は、セットしたデータの書き込みである。
ステート（12）（Update-IR）は、セットしたデータの書き込みである。State (1) (Test-Logic-Reset) is a HUDI reset, and this state (HUDI reset) is obtained by setting the TMS signal to a high level and generating a TCK (test clock) signal five times.
State (2) (Run-Test / Idle) is a passing point. Only when a specific instruction is present, the test logic without IC is activated. For example, when the self test is activated by an instruction, the instruction is executed when the state is entered. At other times, the test logic is idle.
State (3) (Select-DR-Scan) is DR reading / writing, which is executed on the lower side (TMS = 0) and not executed on the right side (TMS = 1).
State (8) (Select-IR-Scan) is IR read / write, executed on the lower side (TMS = 0), not executed on the lower side (TMS = 1), and returns to the state (1). .
State (4) (Capture-DR) is fetching of read data.
State (9) (Capture-IR) is reading data reading.
State (5) (Shift-DR) is a read / write data set.
State (10) (Shift-IR) is a read / write data set.
State (6) (Exit-DR) is just a passing point.
State (11) (Exit-IR) is just a passing point.
State (7) (Update-DR) is writing of set data.
State (12) (Update-IR) is writing of set data.
図９には、この発明に用いられるＪＴＡＧ ＴＡＰ（テスト・アクセス・ポート）の一実施例の波形図が示されている。同図には、データレジスタを読み書きする例である。レジスタの読み書きは、必要な長さで打ち切ることができるので、この例では８ビットとしている。まず、ＴＭＳ信号をＴＣＫの５回分ハイレベル（‘１' ）にしてＴＡＰをリセット（状態Ｒ）する。その後ＴＭＳ信号をＴＣＫの立ち上がりエッジに時に‘０' −‘１' −‘０' にして前記ステート（２）（Run-Test/Idle)−ステート（３）（Select-DR ‐Scan) −ステート（４）（Capture-DR) のように遷移させる。状態は、Ｉ−Ｓ−Ｃのように略して示している。上記ステート（４）（Capture-DR) でデータを取り込み、次のステート（５）（Shift-DR) で取り込んだデータをＴＤＯ（テストデータアウト）端子から出力しながら、書き込むデータをセットする。ステート（５）（Shift-DR) は、Ｓ０〜Ｓ７の８サイクルからなり、ＴＤＩからＤｉ０〜Ｄｉ７のデータがシリアルに入力され、ＴＤＯからＤｏ０〜Ｄｏ７が出力される。このステート（５）（Shift-DR) の８サイクル目（Ｓ７）の後、ＴＭＳ信号を‘１' −‘１' −‘０' に変化させてステート（６）（Exit-DR)−ステート（７）（Update-DR)−ステート（２）（Run-Test/Idle)と遷移させる。状態は、Ｅ−Ｕ−Ｉのように略して示している。このように１回のスキャンが終わったときはステート（２）（Run-Test/Idle)に戻しておくとわかりやすい。セットしたデータはステート（７）（Update-DR)で更新される。 FIG. 9 shows a waveform diagram of an embodiment of a JTAG TAP (Test Access Port) used in the present invention. The figure shows an example of reading and writing data registers. Since the reading and writing of the register can be terminated at the required length, this example uses 8 bits. First, the TMS signal is set to the high level ('1') for five times of TCK to reset the TAP (state R). Thereafter, the TMS signal is changed to “0”-“1”-“0” at the rising edge of TCK, and the state (2) (Run-Test / Idle) -state (3) (Select-DR-Scan) -state ( 4) Transition as shown in (Capture-DR). The state is abbreviated as I-S-C. Data is captured in the state (4) (Capture-DR), and the data to be written is set while outputting the data captured in the next state (5) (Shift-DR) from the TDO (test data out) terminal. State (5) (Shift-DR) consists of 8 cycles of S0 to S7, and data of Di0 to Di7 is input serially from TDI, and Do0 to Do7 are output from TDO. After the eighth cycle (S7) of state (5) (Shift-DR), the TMS signal is changed to '1'-'1'-'0' to change state (6) (Exit-DR) -state ( 7) Transition to (Update-DR) -state (2) (Run-Test / Idle). The state is abbreviated as EU. Thus, when one scan is completed, it is easy to understand by returning to the state (2) (Run-Test / Idle). The set data is updated in state (7) (Update-DR).
前記「リセットホールド」とは、ＣＰＵがリセット状態にあるにもかかわらず「ＡＳＥＲＡＭ書き込み命令」を使って、ＡＳＥＲＡＭへ書き込みができる状態である。遷移方法は、端子又は信号／ＲＥＳＥＴ及び／ＴＲＳＴをロウレベルにする。製品チップモードとＥＶＡチップモードを切り替えるピンがあるときには、ＨＵＤＩ機能を使用するときにはＥＶＡチップモードにしておく。上記のように端子／ＲＥＳＥＴ及び／ＴＲＳＴを一定期間ロウレベルにすることでリセットホールド状態にすることができる。このリセット期間はある程度の時間が必要である。 The “reset hold” is a state in which writing to the ASERAM can be performed using an “ASERAM write command” even though the CPU is in a reset state. In the transition method, the terminal or signals / RESET and / TRST are set to low level. When there is a pin for switching between the product chip mode and the EVA chip mode, the EVA chip mode is set when the HUDI function is used. As described above, the terminals / RESET and / TRST are set to a low level for a certain period to set the reset hold state. This reset period requires a certain amount of time.
図１０には、ＨＵＤＩブートを説明するための波形図が示されている。ＨＵＤＩブ−トを実行するためには、リセットホールド状態のときに 「ＨＵＤＩブート命令」をＩＲにセットするだけである。ＩＲは１６ビットのレジスタであるが、下位ビットは何でも良い（don't care) ので上位８ビツトのみをセットする。前記図９と同様に状態Ｒ（Test-Logic-Reset）−Ｉ（Run-Test/Idle)−ＳＤ（Select-DR ‐Scan）−ＳＩ（Select-IR ‐Scan) −Ｃ（Capture-IR) のように遷移を行って前記ステート（10）（Shift-IR) を実行するとＴＤＯ（テストデータアウト）端子からは常に固定値が出力されている。このＴＤＯ端子を観測ればＩＲパスを実行していることが解る。「ＨＵＤＩブート命令」が実行されると、「ＡＳＥブレークモード」となり、ＡＳＥＲＡＭの先頭番地に書かれているアドレスから実行が開始される。この時、ＡＳＥブレークフラグがセットされるので、「ＨＵＤＩ読出し命令」を使ってフラグをみることで、ＡＳＥブレークモードになっていることを確認できる。 FIG. 10 shows a waveform diagram for explaining the HUDI boot. To execute the HUDI boot, simply set the “HUDI boot instruction” to IR in the reset hold state. IR is a 16-bit register, but since the lower bits can be anything (don't care), only the upper 8 bits are set. Similarly to FIG. 9, the state R (Test-Logic-Reset) -I (Run-Test / Idle) -SD (Select-DR-Scan) -SI (Select-IR-Scan) -C (Capture-IR) Thus, when the state (10) (Shift-IR) is executed by making the transition as described above, a fixed value is always output from the TDO (test data out) terminal. If this TDO terminal is observed, it is understood that the IR path is being executed. When the “HUDI boot instruction” is executed, the “ASE break mode” is entered, and execution is started from the address written at the start address of ASERAM. At this time, since the ASE break flag is set, it can be confirmed that the ASE break mode is set by looking at the flag using the “HUDI read instruction”.
図１１には、ＡＳＥＲＡＭ書き込みモードの一実施例のフローチャート図が示されている。最初に、ステップ（１）ではＳＩ（Select-IR ‐Scan）ステートにし、コマンドを書き込む。ステップ（２）では、書き込むアドレスをセットする。セットしたデ−タは開始アドレスと終了アドレスに配置される。例えば、上位１６ビットで開始アドレスを下位１６ビットで終了アドレスを指定する。アドレスの上位１２ビットはＡＳＥＲＡＭが配置されるエリアに固定される。ステップ（３）〜（６）で、ＤＲにデータをセットした後、転送フラグがセットされるまでＳＤ（Select-DR ‐Scan）を繰り返す。 FIG. 11 shows a flowchart of an embodiment of the ASERAM write mode. First, in step (1), the SI (Select-IR-Scan) state is set and a command is written. In step (2), a write address is set. The set data is arranged at the start address and the end address. For example, the start address is designated by the upper 16 bits and the end address is designated by the lower 16 bits. The upper 12 bits of the address are fixed in the area where the ASERAM is placed. In steps (3) to (6), after data is set in DR, SD (Select-DR-Scan) is repeated until the transfer flag is set.
図１２には、ＨＵＤＩ書込みモードの一実施例のフローチャート図が示されている。ＨＵＤＩ書込みには単独モードと連続モードがあり、それぞれに書き込みバイト数１、２，４バイトモードがある。同図には、連続モード書き込みの例が示されている。ステップ（１）ではＳＩ（Select-IR ‐Scan) ステートにしてコマンドを書き込む。ステップ（２）では、書き込むアドレスをセットする。ステップ（３）〜（６）でＨＵＤＩ書き込みでは初回は１回、２回目以降は２回目にフラグがセットされることを確認し、初回と２回目以降のＤＲ‐Scanの数を変えている。 FIG. 12 shows a flowchart of one embodiment of the HUDI write mode. HUDI writing has a single mode and a continuous mode, and there are 1, 2, and 4 byte modes for the number of bytes to be written. In the figure, an example of continuous mode writing is shown. In step (1), the command is written in the SI (Select-IR-Scan) state. In step (2), a write address is set. In steps (3) to (6), it is confirmed that the flag is set once for the first time in HUDI writing, and the second time after the second time, and the number of DR-Scans for the first time and the second time or later is changed.
図１３には、ＨＤＵＩ読出しモードの一実施例のフローチャート図が示されている。ＨＵＤＩ書込みと同様に単独モードと連続モードがあり、またそれぞれに書き込みバイト数１，２，４バイトモードがある。同図には、図１２の書き込みと同じく連続モードのみである。ステップ（１）ではＳＩ（Select-IR ‐Scan) ステートにしてコマンドを書き込む。読出しはテスト結果のように数バイト程度を想定しているため、読出し可能フラグを確認する。このため、ステップ（３）〜（６）で「ＨＵＤＩ読出し命令」を使用するときはＤＵＴ毎の個別読み出しとしている。 FIG. 13 shows a flowchart of an embodiment of the HDUI read mode. Similar to HUDI writing, there are a single mode and a continuous mode, and there are 1, 2, and 4 byte modes for the number of write bytes respectively. In the figure, only the continuous mode is used as in the writing in FIG. In step (1), the command is written in the SI (Select-IR-Scan) state. Since reading is assumed to be about several bytes like the test result, the readable flag is checked. For this reason, when the “HUDI read command” is used in steps (3) to (6), individual reading is performed for each DUT.
前記ＩＣＥモジュールによる外部メモリチップのテスト動作は次の（１）〜（６）通りである。（１）前記のようにＣＰＵチップをリセットホールド状態にする。この状態にすることにより、ＣＰＵチップのＩＣＥモジュール内のＲＡＭ（ＡＳＥＲＡＭ）にデータを書き込めるようになる。テスタは、この操作のためにＪＴＡＧで規定された前記端子とＣＰＵチップの専用端子を制御する。 The test operation of the external memory chip by the ICE module is as follows (1) to (6). (1) The CPU chip is set to the reset hold state as described above. In this state, data can be written to the RAM (ASERAM) in the ICE module of the CPU chip. The tester controls the terminal defined by JTAG and the dedicated terminal of the CPU chip for this operation.
（２）ＩＣＥモジュール内の上記ＲＡＭにプログラムを書き込む。このプログラムは、テストプログラムの転送をサポートするためのものである。テスタは、書き込みのためにＪＴＡＧピンを使用する。(2) Write a program to the RAM in the ICE module. This program is for supporting the transfer of the test program. The tester uses the JTAG pin for writing.
（３）ＩＣＥモジュール内の上記ＲＡＭに書き込んだプログラムを実行する。テスタは、書き込みのためにＪＴＡＧピンを使用して専用のコマンドをＣＰＵチップに送る。(3) The program written in the RAM in the ICE module is executed. The tester sends a dedicated command to the CPU chip using the JTAG pin for writing.
（４）内部ＲＡＭをアクセスしてメモリテストプログラムを書き込む。テスタは、書き込みのためにＪＴＡＧピンを使用する。(4) Access the internal RAM and write the memory test program. The tester uses the JTAG pin for writing.
（５）ＩＣＥモジュール内の上記ＲＡＭに書き込んだプログラムから上記メモリテストプログラムに分岐する。テスタは、書き込みのためにＪＴＡＧピンを使用する。(5) The program branches from the program written in the RAM in the ICE module to the memory test program. The tester uses the JTAG pin for writing.
（６）テスタは、テストの終了を監視し、テスト終了後に判定結果を読み取る。(6) The tester monitors the end of the test and reads the determination result after the end of the test.
前記ＰｏＰは、各搭載基板に半導体チップを実装した後に半導体装置同士を接続するので、半導体装置同士を接続する工程に先立って、半導体チップと搭載基板の接続状態を判定することが可能となり、パッケージの組み立て歩留まりの低減に有効である。さらに、ＳｉＰと比較してシステムの少量・多品種化にも柔軟に対応できる。しかしながら、前記図２２に示したＳｉＰと同様に、ＰｏＰのメモリ回路においても、図２５に示されているようにアドレス端子ＡＤ、コントロール端子ＣＮ、データ端子ＤＴに接続される試験用外部端子を設けて、テスト基板上に設けられたアドレスバス、コントロール信号及びデータバスに複数の被テストデバイスＰｏＰ１〜ＰｏＰｎを接続して、テスト装置から直接に個々の被テストデバイスＰｏＰ１〜ＰｏＰｎのメモリ回路のテストを行う場合には、高価な高速テスト装置が必要になるという問題を有するものである。 Since the PoP connects the semiconductor devices after mounting the semiconductor chips on each mounting substrate, it is possible to determine the connection state between the semiconductor chip and the mounting substrate prior to the step of connecting the semiconductor devices. This is effective in reducing the assembly yield. Furthermore, the system can be flexibly adapted to a small amount and a variety of systems as compared with SiP. However, similarly to the SiP shown in FIG. 22, the PoP memory circuit is also provided with a test external terminal connected to the address terminal AD, the control terminal CN, and the data terminal DT as shown in FIG. Then, by connecting a plurality of devices under test PoP1 to PoPn to the address bus, control signal and data bus provided on the test board, the memory circuits of the individual devices under test PoP1 to PoPn are directly tested from the test apparatus. In the case of performing it, there is a problem that an expensive high-speed test apparatus is required.
図１４には、この発明に係る半導体装置の製造方法の他の一実施例を説明するための概略工程図が示されている。工程（１）では、半導体ウェハ上に複数のＣＰＵチップを形成する。このようにＣＰＵチップが半導体ウェハ上に形成された時点で、テスタによりプロービング試験（１）が行われる。上記ＣＰＵチップは、後述するようなメモリ回路及び自己診断等に用いられるユーザーデバッグ用インターフェイス回路を有している。 FIG. 14 is a schematic process diagram for explaining another embodiment of the semiconductor device manufacturing method according to the present invention. In step (1), a plurality of CPU chips are formed on a semiconductor wafer. When the CPU chip is thus formed on the semiconductor wafer, the probing test (1) is performed by the tester. The CPU chip has a memory circuit as will be described later and a user debug interface circuit used for self-diagnosis.
工程（２）では、前記同様に半導体ウェハ上に複数のメモリチップを形成する。このメモリチップは、例えばＤＤＲ−ＳＤＲＡＭのような大記憶容量で高速動作を行うものとされる。このようにメモリチップが半導体ウェハ上に形成された時点で、テスタによりプロービング試験（２）が行われる。 In step (2), a plurality of memory chips are formed on the semiconductor wafer in the same manner as described above. This memory chip is assumed to perform high-speed operation with a large storage capacity such as DDR-SDRAM. When the memory chip is thus formed on the semiconductor wafer, the probing test (2) is performed by the tester.
工程（３）では、上記ＣＰＵチップが形成された半導体ウェハのダンシング（１）が行われ、上記プローブ試験（１）で良品とされたＣＰＵチップが選別される。 In step (3), the semiconductor wafer on which the CPU chip is formed is danced (1), and the CPU chips determined as good in the probe test (1) are selected.
工程（４）では、上記メモリチップが形成された半導体ウェハのダンシング（２）が行われ、上記プローブ試験（１）で良品とされたメモリチップが選別される。 In step (4), the semiconductor wafer on which the memory chip is formed is danced (2), and the memory chips determined as good in the probe test (1) are selected.
工程（５）では、上記工程（３）で良品とされたＣＰＵチップが搭載基板に搭載される。搭載基板は、多層の配線層を有し表面（上面）にＣＰＵチップが面実装され、その外側にメモリチップが搭載された半導体装置との接続を行う電極が形成される。 In step (5), the CPU chip determined as good in step (3) is mounted on the mounting substrate. The mounting substrate has a multilayer wiring layer, a CPU chip is surface-mounted on the surface (upper surface), and an electrode for connecting to a semiconductor device on which the memory chip is mounted is formed on the outer surface.
工程（６）では、上記工程（４）で良品とされたメモリチップが搭載基板に搭載される。このメモリチップは、その搭載基板の表面にフェイスアップ実装され、複数のＡｕワイヤを介して表面の信号用パッドに接続される。裏面側に上記ＣＰＵチップが搭載された搭載基板に形成された電極に対応したハンダボールが形成される。 In step (6), the memory chip determined as good in step (4) is mounted on the mounting substrate. This memory chip is mounted face-up on the surface of the mounting substrate, and is connected to a signal pad on the surface via a plurality of Au wires. Solder balls corresponding to the electrodes formed on the mounting substrate on which the CPU chip is mounted on the back side are formed.
工程（７）では、上記工程（５）で組み立てられたＣＰＵチップが搭載された半導体装置の選別試験（１）が行われる。この選別試験（１）では必要に応じてバーンインも同時に行われる。 In step (7), a selection test (1) of the semiconductor device on which the CPU chip assembled in step (5) is mounted is performed. In the screening test (1), burn-in is also performed at the same time as necessary.
工程（８）では、上記工程（６）で組み立てられたメモリチップが搭載された半導体装置の選別試験（２）が行われる。この選別試験（２）では必要に応じてバーンインも同時に行われる。 In step (8), a selection test (2) of the semiconductor device on which the memory chip assembled in step (6) is mounted is performed. In this screening test (2), burn-in is also performed at the same time as necessary.
工程（９）では、上記工程（７）で良品とされたＣＰＵチップが搭載された半導体装置の上部に、上記工程（８）で良品とされたメモリチップが搭載された半導体装置を重ね合わせて上記ハンダボールを介してＣＰＵチップとメモリチップの対応する端子同士が接続された２層構造の積層型パッケージとして組み立てられる。 In step (9), the semiconductor device on which the memory chip determined to be non-defective in the step (8) is superimposed on the semiconductor device on which the CPU chip determined to be non-defective in the step (7) is mounted. A two-layer stacked package in which corresponding terminals of the CPU chip and the memory chip are connected via the solder balls is assembled.
工程（１０）では、上記組み立てられたＰｏＰの試験が行われる。この試験で用いられるテスト基板には、クロック生成回路ＣＫＧが搭載されており、テスト用ソケットに装着された被テストデバイスである上記半導体装置（ＰｏＰ）に、実動作に相当する高速クロック信号を供給する。テスタは、上記テスト基板に搭載された複数の被テストデバイスＰｏＰに対して、上記ユーザーデバッグ用インターフェイス回路を通してＣＰＵチップをアクセスして、内蔵するメモリ回路に上記メモリチップの試験プログラムを書き込む。この後、上記ＣＰＵチップを起動して、上記内蔵メモリに格納されてプログラムに従ってメモリチップをアクセスして良否／判定結果を得て、それをテスタに転送する。ＣＰＵチップ自身の試験も、上記上記ユーザーデバッグ用インターフェイス回路を通してＩＣＥ（インサーキットエミュレータ）モジュールをアクセスし、ＣＰＵ及び上記内蔵メモリ回路を含んだ周辺回路のテストが行われる。 In step (10), the assembled PoP is tested. The test board used in this test is equipped with a clock generation circuit CKG and supplies a high-speed clock signal corresponding to the actual operation to the semiconductor device (PoP) which is a device under test mounted in the test socket. To do. The tester accesses the CPU chip through the user debugging interface circuit to the plurality of devices under test PoP mounted on the test board, and writes the test program for the memory chip in the built-in memory circuit. Thereafter, the CPU chip is activated, and the memory chip is accessed according to a program stored in the built-in memory to obtain a pass / fail result, and the result is transferred to a tester. In the test of the CPU chip itself, an ICE (in-circuit emulator) module is accessed through the user debug interface circuit, and a peripheral circuit including the CPU and the built-in memory circuit is tested.
上記工程（１）〜（１０）は、１つの半導体メーカにより全て実施されるものの他、
特に制限されないが、上記工程（１），（３），（５），（７）は、ＣＰＵチップを形成する第１の半導体メーカで実施され、上記工程（２），（４），（６），（８）は、上記第１の半導体メーカとは異なるメモリチップを形成する第２の半導体メーカにて実施されてもよい。また、上記ＣＰＵチップを搭載した半導体装置を製造する各工程（１），（３），（５），（７）、上記メモリチップを搭載した半導体装置を製造する各工程（２），（４），（６），（８）は、適宜に複数のメーカが分担して行うようにするものであってもよい。上記工程（９）は、携帯電話装置等を形成するセットメーカにて実施されてもよい。この場合は、上記工程（１０）の試験は、上記工程（９）と同じ上記セットメーカにて実施される。The above steps (1) to (10) are all implemented by one semiconductor manufacturer,
Although not particularly limited, the steps (1), (3), (5), and (7) are performed by the first semiconductor manufacturer that forms the CPU chip, and the steps (2), (4), and (6) are performed. ), (8) may be implemented by a second semiconductor manufacturer that forms a memory chip different from the first semiconductor manufacturer. Further, each step (1), (3), (5), (7) for manufacturing a semiconductor device mounted with the CPU chip, and each step (2), (4) for manufacturing a semiconductor device mounted with the memory chip. ), (6), and (8) may be performed by a plurality of manufacturers as appropriate. The step (9) may be performed by a set manufacturer that forms a mobile phone device or the like. In this case, the test in the step (10) is performed by the same set manufacturer as in the step (9).
この実施例の工程（１０）の試験では、上記ＰｏＰが実際に動作する状態と全く同じに、ＣＰＵチップが搭載された半導体装置がメモリチップが搭載された半導体装置を上記クロック信号に対応してメモリセルへの書き込み／読み出しを繰り返してメモリ試験を行うものである。この試験のためのプログラムの入力は、上記のようにテスタからテスト基板上に搭載された複数のＰｏＰに同時に行われ、しかも、上記テスト基板上に搭載された複数のＰｏＰでは、それぞれの入力されたプログラムに従って同時並行的にメモリチップの試験を行うので、上記のようなメモリ回路が大記憶容量を有するものであっても短時間にしかも一斉に終了させることができる。 In the test of the step (10) of this embodiment, the semiconductor device on which the CPU chip is mounted corresponds to the clock signal in the same manner as the PoP actually operates. A memory test is performed by repeatedly writing to and reading from a memory cell. The input of the program for this test is simultaneously performed from the tester to the plurality of PoPs mounted on the test board as described above, and each of the plurality of PoPs mounted on the test board is input respectively. Since the memory chips are tested in parallel according to the program, even if the memory circuit as described above has a large storage capacity, it can be completed in a short time all at once.
ＣＰＵチップが搭載された半導体装置及びメモリチップが搭載された半導体装置は、それ自体がバーンインを含んだ選別試験（１）（２）が実施されるものであるが、それは単体の状態での試験であり、上記ＰｏＰとして組み立てられた状態での試験ではない。ＰｏＰ構造の半導体装置では、２つの半導体装置が狭い間隔を持って積層的にスタックさせられているので、それぞれの発熱が互いに強く影響し合うと予測される。したがって、ＰｏＰ構造の半導体装置として組み立てられた状態での実動作に対応したクロックでのメモリ試験を行うことは、上記ＰｏＰ構造の半導体装置のＣＰＵ及びメモリの性能を共に保証するためにも是非とも必要になるものである。 The semiconductor device on which the CPU chip is mounted and the semiconductor device on which the memory chip is mounted are subjected to a screening test (1) (2) including burn-in itself. It is not a test in a state assembled as the PoP. In a semiconductor device having a PoP structure, since two semiconductor devices are stacked in a stacked manner with a narrow interval, it is predicted that each heat generation strongly influences each other. Therefore, performing a memory test with a clock corresponding to an actual operation in a state where the semiconductor device is assembled as a PoP structure semiconductor device is sure to guarantee both the performance of the CPU and the memory of the semiconductor device with the PoP structure. It is necessary.
図１５には、この発明が適用されるＰｏＰ構造の半導体装置の一実施例の概略断面図が示されている。ＣＰＵチップ１２が実装された第１の搭載基板１３と、メモリチップ１４が実装された第２の搭載基板１５は、上記第２の搭載基板１５の裏面に形成された複数のハンダボール２２を介して、上記第１の搭載基板１３の対応する電極に電気的に接続される。上記第１の搭載基板１３の表面の中央部には上記ＣＰＵチップ１２が実装されるので、これらのハンダボール２２は、第２の搭載基板１５の裏面の外周部に沿って配置される。第１の搭載基板１３の表面の外周部（ＣＰＵチップ１２の外側）には、これらのハンダボール２２が接続される電極パッドが形成される。メモリチップ１４は、特に制限されないが、ＤＤＲ−ＳＤＲＡＭであり、Ａｕワイヤ（ボンディングワイヤ）２６により第２の搭載基板１５のボンディングパッドと接続される。このボンディングパッドと上記第２の搭載基板１５の裏面の電極パッドとは、基板表面の信号配線、それらを接続するビアホールを介して電気的に接続される。上記メモリチップ１４、Ａｕワイヤ２６および電極パッドは、モールド樹脂３０によって気密封止されている。 FIG. 15 is a schematic sectional view showing an embodiment of a semiconductor device having a PoP structure to which the present invention is applied. The first mounting
ＣＰＵチップ１２は、その主面（下面）に形成された複数のハンダボール２１を介して、搭載基板１３の表面の電極パッドにフリップチップ接続（フェイスダウン接続）されている。ＣＰＵチップ１２の主面は、アンダーフィル樹脂によって気密封止されている。上記第１の搭載基板１３の裏面には、格子上に配列された複数の外部入出力信号用電極パッドが形成され、これらの電極パッド上にはハンダボール２３が接続される。第１の搭載基板１３の表面の信号用パッドと裏面の外部入出力信号用パッドは、基板表面の信号配線、内層の信号配線およびそれらを接続するビアホールを介して電気的に接続される。 The
図１６には、この発明が適用されるＰｏＰ構造の半導体装置の他の一実施例の概略断面図が示されている。この実施例では、メモリチップが搭載された上側の半導体装置には、２つのメモリチップ１４が搭載される。つまり、同じ記憶容量のＤＤＲ−ＳＤＲＡＭを２個搭載することにより、前記図１５の２倍の記憶容量を実現するものである。２つのメモリチップ１４は、スペーサとしてのダミーチップ２５を介して積層される。このダミーチップ２５により、下側のメモリチップ１４に対するＡｕワイヤ２６のスペースが確保される。他の構成は、前記図１５と同様である。 FIG. 16 is a schematic sectional view showing another embodiment of a semiconductor device having a PoP structure to which the present invention is applied. In this embodiment, two
図１７には、この発明が適用されるＰｏＰ構造の半導体装置の他の一実施例の概略断面図が示されている。この実施例では、メモリチップが搭載された上側の半導体装置には、３種類のメモリチップ１４が積層されて搭載される。例えば、ＤＤＲ−ＳＤＲＡＭと、ＳＤＲＡＭ及び一括消去型不揮発メモリ（フラッシュメモリ）のような３種類のメモリチップからなる。この場合、サイズの大きなメモリチップが下側にされて、メモリチップに設けられるボンディングパッド及びＡｕワイヤのスペースが確保される。メモリチップのサイズがほぼ同じなら、前記図１６のようにダミーチップを介在させて３種類のメモリチップを積層構造にすればよい。この場合には、下側のＣＰＵチップ１２において、上記３種類のメモリチップを直接接続することが可能なインターフェイス回路が設けられるものである。他の構成は、前記図１５，図１６と同様である。 FIG. 17 is a schematic sectional view showing another embodiment of a semiconductor device having a PoP structure to which the present invention is applied. In this embodiment, three types of
図１８には、前記図１６に対応した半導体装置の一実施例の断面図が示されている。この実施例のＰｏＰ構造の半導体装置は、ＣＰＵチップ１２が実装された搭載基板（第１の配線基板）１３の上部に、メモリチップ１４が実装された搭載基板（第２配線基板）１５を重ね合わせた２層構造の積層型パッケージである。上記ＣＰＵチップ１２は、例えば前記同様に本願出願人から販売されているＳＨシリーズのマイクロコンピュータチップのように、ＨＵＤＩ（ハイパフォーマンスユーザーデバッグインターフェイス）と呼ばれているようなユーザーデバッグ用インターフェイス回路を有している。 FIG. 18 is a sectional view showing an embodiment of the semiconductor device corresponding to FIG. In the semiconductor device having the PoP structure of this embodiment, a mounting board (second wiring board) 15 on which a
このＨＵＤＩは、ＪＴＡＧ準拠の少数ピンで内部メモリを含むレジスタの読み書きができるものである。このようなユーザーデバッグ用インターフェイス回路を利用して、ＣＰＵチップ１２の内部メモリに、上記メモリチップ１４のメモリテストプログラムを格納させ、かかるメモリテストプログラムをＣＰＵチップ１２のＣＰＵが実行することで、メモリチップ１４の試験が行われる。もちろん、ユーザーデバッグ用インターフェイス回路は、本来の機能であるＣＰＵチップ１２の内部試験を行うために用いられる。上記ＣＰＵチップ１２には、スタティック型ＲＡＭのような内蔵メモリ及び周辺回路の他に、前メモリチップ１４に対応したメモリインターフェイス回路（ＤＤＲ−ＳＤＲＡＭ、ＳＤＲＡＭ、一括消去型不揮発性メモリ）が設けられ、このメモリインターフェイス回路を通して上記対応するメモリチップ１４と直接接続される。 This HUDI can read and write a register including an internal memory with a small number of pins compliant with JTAG. By using such a user debugging interface circuit, the memory test program of the
この実施例の半導体装置は、搭載基板１５の表面（上面）に約５１２メガビットのＤＤＲ−ＳＤＲＡＭチップ１４をダミーチップ２５を介して２枚積層して約１ギガビットの記憶容量を実現している。上記搭載基板１５に実装されるメモリチップ１４の記憶容量や枚数は、適宜変更することができる。すなわち、ＰｏＰ構造の半導体装置は、メモリ搭載基板１５に実装するメモリチップ１４の記憶容量や枚数を変更することにより、ＣＰＵチップ１２が実装されたベースとしての搭載基板１３側の仕様をほとんど変更することなく、多品種の半導体装置を製造することができる。 The semiconductor device of this embodiment realizes a storage capacity of about 1 gigabit by stacking two DDR-
搭載基板１３は、例えばビルドアップ工法によって製造された６層の配線（表面配線、裏面配線および４層の内層配線）を有する多層配線基板であり、配線層同士を電気的に絶縁する絶縁層は、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。６層の配線は、例えば銅（Ｃｕ）を主体とする導電膜によって構成されている。図１８には、これらの配線の図示が省略されており、搭載基板１３の表面（上面）に形成された電極パッド１６ｐ、１７ｐ、１８ｐと、搭載基板１３の裏面に形成された外部入出力用電極パッド１９ｐのみが例示されている。 The mounting
ＣＰＵチップ１２は、その主面（下面）に形成された複数のハンダボール２１を介して、ベース基板１３の表面の電極パッド１６ｐ、１７ｐにフリップチップ接続（フェイスダウン接続）されている。ＣＰＵチップ１２の主面は、アンダーフィル樹脂２４によって気密封止されている。図示は省略するが、ＣＰＵチップ１２は、入出力端子の数が極めて多いので、ボンディングパッド（およびその表面に接続されたハンダボール２１）は、ＣＰＵチップ１２の主面の４辺に沿って２列に配置され、かつ、内側の列のボンディングパッドと外側の列のボンディングパッドは、千鳥状に配置されている。 The
搭載基板１３の裏面には、複数の外部入出力用電極パッド１９ｐが形成されており、それらの表面にはハンダボール２３が電気的に接続されている。ＰｏＰ構造の半導体装置は、これらのハンダボール２３を介して情報通信端末機器のマザーボードに実装される。図示は省略されているが、搭載基板１３の表面の配線と裏面の外部入出力用電極パッド１９ｐは、内層配線およびそれらを接続するビアホールを介して電気的に接続されている。 A plurality of external input /
２枚のメモリチップ１４が実装されたメモリ搭載基板１５は、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。２枚のメモリチップ１４は、その一方がメモリ基板１５の表面にフェイスアップ実装されており、もう一方がダミーチップ２５を介して上記メモリチップ１４の上に積層されている。２枚のメモリチップ１４のそれぞれは、Ａｕワイヤ２６を介してメモリチップ１４の表面の電極パッド２７に電気的に接続されている。２枚のメモリチップ１４、ダミーチップ２５、Ａｕワイヤ２６および電極パッド２７は、モールド樹脂３０によって気密封止されている。メモリ搭載基板１５の裏面には、図示しないビアホールを介して上記電極パッド２７に電気的に接続された電極パッド２８が形成されており、その表面にはハンダボール２２が電気的に接続されている。電極パッド２７、２８のそれぞれは、例えばメモリ搭載基板１５の対向する外周部に沿って２列に配置されている。 The
メモリ搭載基板１５の電極パッド２８に接続されたハンダボール２２は、搭載基板１３の表面の外周部に形成された電極パッド１８ｐにも電気的に接続されており、これにより、ＣＰＵチップ１２が実装された搭載基板１３とメモリチップ１４が実装されたメモリ搭載基板１５とが電気的に接続されている。ハンダボール２２は、搭載基板１３に実装されたＣＰＵチップ１２の上面とメモリ搭載基板１５の下面とが接触しないよう、ＣＰＵチップ１２の主面に形成されたハンダボール２１の直径とＣＰＵチップ１２の厚さとを合計した厚さよりも大きい直径を有している。前述したように、搭載基板１３の裏面には、外部入出力用電極パッド１９ｐが形成されている。外部入出力用電極パッド１９ｐにはハンダボール２３が接続される。 The
図１９には、前記図１８に示した半導体装置の一実施例の一部拡大断面図が示されている。図１９に示す例では、ＣＰＵチップ１２とメモリチップ１４の対応する信号端子は、外側の列の電極パッド１７ｐと一体に形成された表面配線３１、ビアホール３２および第２層配線３３を介して電気的に接続されている。配線設計ルールの制約により、外側の列の電極パッド１７ｐを介してＣＰＵチップ１２とメモリチップ１４を電気的に接続することができない箇所が生じた場合は、内側の列の電極パッド１６ｐを介してＣＰＵチップ１２とメモリチップ１４を電気的に接続する。例えば、ＣＰＵチップ１２とメモリチップ１４とは、内側の列の電極パッド１６ｐと、前記ビアホール３２及び外側の列の電極パッド１７ｐよりもさらに内側に延在する第２層配線を介して電気的に接続させればよい。 FIG. 19 is a partially enlarged sectional view of one embodiment of the semiconductor device shown in FIG. In the example shown in FIG. 19, the corresponding signal terminals of the
特に制限されないが、搭載基板１３には、メモリチップ１４に対して直接アクセスできるようにするテスト用電極パッドが設けられない。これにより、前記ＣＰＵチップ１２とメモリチップ１４との間に、テスト用電極パッド及びそれを接続させるための配線が不要となり、上記テスト用電極パッド及びそれを接続させるための配線を形成するのに必要な面積だけ搭載基板１３のサイズを小さくできることの他、ＣＰＵチップ１２とメモリチップ１４との間の信号伝達での寄生容量の低減や信号の反射やカップリング等によるノイズ低減が図れてＤＤＲ−ＳＤＲＡＭのような高速メモリに適した信号伝達が可能になる。また、搭載基板１３に形成される配線層の量が少なくなるので、配線層と絶縁層（プリプレグ）の熱膨張係数差に起因する搭載基板１３の反りを抑制することができる。 Although not particularly limited, the mounting
図２０には、この発明に係るＰｏＰの一実施例の内部ブロック図が示されている。この実施例のＰｏＰは、前記図１６の半導体装置に対応している。同図においては、ＣＰＵチップ１２とメモリチップ１４との接続関係を中心にして示されている。メモリチップ１４は、ＤＤＲ−ＳＤＲＡＭである。端子ＣＫＥは、クロック・イネーブル入力である。端子ＣＳＢは、チップセレクト入力である。端子ＢＡ［１：０］は、バンクアドレス入力である。端子Ａ［１１：０］は、アドレス入力である。端子ＤＱ［３１：０］は、データ入出力である。端子ＲＡＳＢは、ロウ・アドレス・ストローブ入力である。端子ＣＡＳＢは、カラム・アドレス・ストローブ入力である。端子ＷＥＢは、ライト・イネーブル入力である。端子ＤＱＳ［３：０］は、データ・ストローブ・入出力である。ＤＱＭ［３：０］は、ＤＱライト・マスク・イネーブル入力である。端子ＣＬＫとＣＬＫＢは、クロック入力である。 FIG. 20 shows an internal block diagram of an embodiment of PoP according to the present invention. The PoP in this embodiment corresponds to the semiconductor device of FIG. In the figure, the connection relationship between the
同図では、特に制限されないが、約５１２ＭビットのようなＤＤＲ−ＳＤＲＡＭが２個設けられることにより、全体で約１ギガビットの記憶容量を持つようにされる。上記２つのＤＤＲ−ＳＤＲＡＭは、端子ＤＱ［３１：０］がそれぞれＣＰＵチップ１２の対応する６４ビットのデータ入出力端子に接続されることにより、６４ビット単位での書き込み／読み出しが行うようにされる。あるいは、端子ＤＱ［３１：０］がＣＰＵチップ１２の対応する３２ビットのデータ入出力端子に並列接続される。この場合には、例えば上記２つのＤＤＲ−ＳＤＲＡＭのチップセレクト端子ＣＳＢに、ＣＰＵチップ１２から選択信号を供給し、２つのうちのいずれか１つのＤＤＲ−ＳＤＲＡＭが選択されるようにする。あるいは、アドレス端子に拡張アドレス信号を供給して２つのうちのいずれか１つのＤＤＲ−ＳＤＲＡＭを選択するようにしてもよい。 In the figure, although not particularly limited, by providing two DDR-SDRAMs of about 512 Mbits, the total storage capacity is about 1 gigabit. In the two DDR-SDRAMs, the terminals DQ [31: 0] are respectively connected to the corresponding 64-bit data input / output terminals of the
ＣＰＵチップ１２においては、上記のようなＤＤＲ−ＳＤＲＡＭの入力端子、入出力端子にそれぞれ直接接続される各出力端子ＤＤＲＣＫＥ、ＤＤＲＣＳ＿Ｎ、ＤＤＲＢＡ［１：０］、ＤＤＲＡ［１１：０］、ＤＤＲＲＡＳ＿Ｎ、ＤＤＲＣＡＳ＿Ｎ、ＤＤＲＷＥ＿Ｎ、ＤＤＲＲＤＭ［３：０］、ＤＤＲＣＫ，ＤＤＲＣＫ＿Ｎを有し、各入出力端子ＤＤＲＤ［３１：０］、ＤＤＲＤＱＳ［３：０］を有している。同図において、メモリチップ１４において、ＣＳＢのように端子名の最後にＢを付したものは、ロウレベルをアクティブレベルとするバー信号であることを表している。これに対応して、ＣＰＵチップ１２において、ＤＤＲＣＳ＿Ｎのように＿Ｎを付したものは、ロウレベルがアクティブレベルであるネガティブ信号であることを示している。 In the
この実施例では、ＰｏＰのような半導体装置において、上記ＣＰＵチップ１２とメモリチップ１４との間を接続する信号経路にテスト用端子が設けられる。このテスト用端子を用いることにより、例えばメモリチップ１４に対して直接にアクセスすることができる。ＣＰＵチップ１２は、ＣＰＵチップ１２のユーザーデバッグ用インターフェイス回路に接続される端子ＪＴＡＧが設けられる。上記テスト用端子は、メモリチップ１４とＣＰＵチップ１２との間のハンダボール２２による接続を確認する直流的な試験を行う上で便利である。しかしながら、端子ＪＴＡＧを用いて前記のようにＰｏＰ構造の半導体装置として組み立てられた状態での実動作に対応したクロックでのメモリ試験を行うことは、上記ＰｏＰ構造の半導体装置のＣＰＵ及びメモリの性能を共に保証すること及び高価なテスト装置が不要にできるものである。 In this embodiment, in a semiconductor device such as PoP, a test terminal is provided in a signal path connecting the
図２１には、この発明に係るＰｏＰの他の一実施例の内部ブロック図が示されている。この実施例のＰｏＰは、前記図１６の半導体装置に対応している。同図においては、ＣＰＵチップ１２とメモリチップ１４との接続関係を中心にして示されている。この実施例では、前記図２０のようにメモリチップ１４に接続されるテスト用端子が省略される。つまり、メモリチップ１４の端子ＣＫＥ、端子ＣＳＢ、端子ＢＡ［１：０］、端子Ａ［１１：０］、ＤＱ［３１：０］、端子ＲＡＳＢ、端子ＣＡＳＢ、端子ＷＥＢ、端子ＤＱＳ［３：０］、ＤＱＭ［３：０］、及びＣＬＫとＣＬＫＢは、ＣＰＵチップ１２の各端子ＤＤＲＣＫＥ、ＤＤＲＣＳ＿Ｎ、ＤＤＲＢＡ［１：０］、ＤＤＲＡ［１１：０］、ＤＤＲＤ［３１：０］、ＤＤＲＲＡＳ＿Ｎ、ＤＤＲＣＡＳ＿Ｎ、ＤＤＲＷＥ＿Ｎ、ＤＤＲＤＱＳ［３：０］、ＤＤＲＲＤＭ［３：０］、ＤＤＲＣＫ，ＤＤＲＣＫ＿Ｎとそれぞれ相互に接続されるのみである。他の構成は、前記図２０と同様である。 FIG. 21 shows an internal block diagram of another embodiment of the PoP according to the present invention. The PoP in this embodiment corresponds to the semiconductor device of FIG. In the figure, the connection relationship between the
図２２には、前記図２１に示した半導体装置の動作試験を説明するための一実施例のブロック図が示されている。テスト基板には、前記同様にクロック生成回路ＣＫＧが設けられており、被テストデバイスであるＰｏＰ１〜ＰｏＰｎの実動作に対応したクロック信号が供給される。テスト基板上において、被テストデバイスＰｏＰ１〜ＰｏＰｎは、ＪＴＡＧ端子が共通にテスト装置と接続される。 FIG. 22 is a block diagram showing one embodiment for explaining an operation test of the semiconductor device shown in FIG. A clock generation circuit CKG is provided on the test board in the same manner as described above, and a clock signal corresponding to the actual operation of PoP1 to PoPn that is a device under test is supplied. On the test board, the devices under test PoP1 to PoPn have JTAG terminals connected to the test apparatus in common.
この実施例では、前記のようにメモリチップ１４の動作試験は、上記ＪＴＡＧを用いて行われるので、メモリチップ１４にはメモリテスト用端子が不要であるので省略できる。上記ＪＴＡＧを用いたＣＰＵチップ１２によるメモリチップ１４の動作試験工程を含むＰｏＰの前記図１４に示した製造方法を採用することにより、それにより製造されるＰｏＰにおいては、例えば外部端子を約６０本も大幅に削減することができる。このような外部端子の削減により、半導体装置（ＰｏＰ）においては、パッケージの小型化が可能になる。つまり、前記図１６に示した搭載基板１３の裏面側に設けられるタスト用ハンダボール又はテスト用電極及びそれに接続させるための配線が不要となり、搭載基板１３のサイズを小さくすることができる。 In this embodiment, since the operation test of the
また、前記図２０のブロック図のように上記ＣＰＵチップ１２とメモリチップ１４との間を接続する配線と交差するメモリ用端子に向かう配線が不要となるので、その分の配線層を減らすことができる。したがって、ＰｏＰの搭載基板１３として、配線層の少ない安価なものを用いることもできるし、配線層と絶縁層（プリプレグ）の熱膨張係数差に起因する搭載基板１３の反りを抑制することができる。この反りの抑制により、搭載基板１３と搭載基板１５の間とを接続するハンダボール２２に加わる機械的ストレスを低減し、高い信頼性での接続が可能になる。上記ＣＰＵチップ１２とメモリチップ１４との間の寄生容量も大幅に低減することができる。このような寄生容量の低減は、それをチャージ／ディスチャージするＣＰＵチップ１２、メモリチップ１４の出力回路での電流が小さくて済むので動作の高速化や低消費電力化を図ることができる。 Further, as shown in the block diagram of FIG. 20, since the wiring toward the memory terminal intersecting with the wiring connecting the
前記ＣＰＵチップ１２は、前記のように本願出願人から販売されているＳＨシリーズのマイクロコンピュータチップのように、ＨＵＤＩ（ハイパフォーマンスユーザーデバッグインターフェイス）と呼ばれているようなユーザーデバッグ用インターフェイス回路を有している。このＨＵＤＩは、ＪＴＡＧ準拠の少数ピンで内部メモリを含むレジスタの読み書きができるものである。このようなユーザーデバッグ用インターフェイス回路を利用して、ＣＰＵチップ１２の内部メモリに、上記メモリチップ１４のメモリテストプログラムを格納させ、かかるメモリテストプログラムをＣＰＵチップ１２のＣＰＵが実行することで、メモリチップの動作試験が行われる。もちろん、ユーザーデバッグ用インターフェイス回路は、本来の機能であるマイクロコンピュータチップ２の内部試験を行うために用いられる。 The
上記ＣＰＵチップ１２の内部メモリへのメモリテストプログラムを書き込み、実行する手順の概略は、前記ＳｉＰと同様に以下の通りである。
（１）ＣＰＵを「リセットホールド」状態にする。
（２）ＡＳＥＲＡＭにデータを書き込む。
（３）「ＨＵＤＩブート」を実行する。
（４）内部ＲＡＭにメモリテストプログラム書き込む。
（５）メモリテストプログラムが正常に書き込まれた事を確認する。
（６）メモリテストプログラムを起動する。
（７）メモリテスト終了を待って結果を確認する。The outline of the procedure for writing and executing the memory test program to the internal memory of the
(1) The CPU is set to the “reset hold” state.
(2) Write data to ASERAM.
(3) Execute “HUDI boot”.
(4) Write a memory test program to the internal RAM.
(5) Confirm that the memory test program has been written normally.
(6) Start the memory test program.
(7) Wait for the end of the memory test and check the result.
メモリテストプログラムを実行するには、メモリテストプログラムをＣＰＵチップ１２の内部メモリに書込んでおく必要がある。メモリテストプログラムの容量を考慮し、メモリテストプログラムは、ＣＰＵチップ１２の内部ＲＡＭ（例えば、スタティック型ランダム・アクセス・メモリ）に書き込むようにする。例えば、前記ＳＨマイクロコンピュータチップにおいては、前記同様にＨＵＤＩを使った内部ＲＡＭヘの書き込みには「ＨＵＤＩ書込み命令」または「ＡＳＥＲＡＭ書込み命令」がある。 In order to execute the memory test program, it is necessary to write the memory test program into the internal memory of the
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、マイクロコンピュータチップに設けられるＩＣＥモジュールの構成は、種々の実施形態を採ることができる。ＩＣＥモジュールを起動するインターフェイス回路は、ＪＴＡＧの他に何であってもよい。メモリチップは、ＤＤＲ−ＳＤＲＡＭの他にＳＤＲＡＭ、あるいはＳＲＡＭであってもよし、フラッシュメモリ（一括消去型不揮発性メモリ）のような他の種類のメモリチップが搭載されるものであってもよい。ＳｉＰは、前記図２のように搭載基板の表面部に各チップを搭載するもの他、複数のチップを積層構造に組み立てるものであってもよい。 The invention made by the inventor has been specifically described based on the embodiments. However, the invention of the present application is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Nor. For example, the configuration of the ICE module provided in the microcomputer chip can take various embodiments. The interface circuit that activates the ICE module may be anything other than JTAG. The memory chip may be SDRAM or SRAM in addition to DDR-SDRAM, or may be mounted with other types of memory chips such as flash memory (batch erase nonvolatile memory). The SiP may be one in which each chip is mounted on the surface portion of the mounting substrate as shown in FIG.
この発明は、マイクロコンピュータチップ（ＣＰＵチップ）とメモリチップを含むようなＳｉＰ、ＰｏＰ又はマルチチップ構成の半導体装置及びその製造方法とテスト方法に広く利用することができる。 The present invention can be widely used for SiP, PoP or multi-chip semiconductor devices including a microcomputer chip (CPU chip) and a memory chip, and methods for manufacturing and testing the same.
１…搭載基板、２…マイクロコンピュータチップ、３…メモリチップ（ＤＤＲ−ＳＤＲＡＭ）、４…ボンディグワイヤ、５…封止体、６…ハンダボール、
１２…ＣＰＵチップ、１３…ベースとなる搭載基板、１４…メモリチップ、１５…メモリ搭載基板、１６ｐ，１７ｐ，１８ｐ，１９ｐ…電極パッド、２１，２２，２３…ハンダボール、２４…アンダーフィル樹脂、２５…ダミーチップ、２６…Ａｕワイヤ、２７，２８…電極パッド、３０…モールド樹脂、３１…表面配線、３２…ビアホール、３３…第２層配線、
ＣＰＵ…中央処理装置（マイクロプロセッサ）、ＭＩＦ…メモリインターフェイス回路、ＩＣＥ…インサーキットエミュレータ、ＳｉＰ１〜ＳｉＰｎ，ＰＯＰ１〜ＰｏＰｎ…半導体装置（被テストデバイス）、ＣＫＧ…クロック生成回路、ＴＳＴ１〜ＴＳＴｎ…テスト回路、ＦＳＭ…フラッシュメモリ。DESCRIPTION OF
DESCRIPTION OF
CPU ... Central processing unit (microprocessor), MIF ... Memory interface circuit, ICE ... In-circuit emulator, SiP1 to SiPn, POP1 to PoPn ... Semiconductor device (device under test), CKG ... Clock generation circuit, TST1 to TSTn ... Test circuit , FSM ... Flash memory.
Claims (28)
Translated fromJapanese上記第１半導体装置の電気的試験を行い良品を選別する第２工程と、
プログラムに従った信号処理を行う信号処理回路と第２メモリ回路を有する第２半導体装置を形成する第３工程と、
上記第２半導体装置の上記信号処理回路及び第２メモリ回路の電気的試験を行い良品を選別する第４工程と、
上記第２工程で選別された上記第１半導体装置と上記第４工程で選別された上記第２半導体装置とを一体的に構成し、それぞれの対応する端子同士を接続する第５工程と、
上記第５工程で一体的に構成された上記半導体装置を試験用基板に搭載して電気的に試験して上記半導体装置の良否判定する第６工程とを有し、
上記第６工程は、
上記試験用基板には、上記半導体装置の実動作に相当したクロック信号を上記複数の半導体装置に共通に供給する発振回路が設けられており、
テスト装置から上記第２半導体装置の第２メモリ回路に上記第１半導体装置の第１メモリ回路の動作試験を行うテストプログラムを書き込む第１動作と、
上記第２半導体装置の上記信号処理回路により、上記クロック信号に対応して上記第２メモリ回路に書き込まれたテストプログラムに従って上記第１半導体装置の第１メモリ回路の動作試験を行う第２動作と、
上記第２動作での良否判定結果を上記テスト装置に出力させる第３動作とを有し、上記第２メモリ回路は、スタティック型ＲＡＭである半導体装置の製造方法。A first step of forming a first semiconductor device having a first memory circuit;
A second step of performing an electrical test on the first semiconductor device to select non-defective products;
A third step of forming a second semiconductor device having a signal processing circuit for performing signal processing according to a program and a second memory circuit;
A fourth step of performing an electrical test on the signal processing circuit and the second memory circuit of the second semiconductor device to select non-defective products;
A fifth step of integrally configuring the first semiconductor device selected in the second step and the second semiconductor device selected in the fourth step, and connecting corresponding terminals;
And a sixth step of determining the quality of the semiconductor device by mounting the semiconductor device integrally configured in the fifth step on a test substrate and electrically testing it.
The sixth step is
The test substrate is provided with an oscillation circuit that supplies a clock signal corresponding to the actual operation of the semiconductor device to the plurality of semiconductor devices in common.
A first operation of writing a test program for performing an operation test of the first memory circuit of the first semiconductor device from a test device to the second memory circuit of the second semiconductor device;
A second operation for performing an operation test of the first memory circuit of the first semiconductor device by the signal processing circuit of the second semiconductor device according to a test program written in the second memory circuit corresponding to the clock signal; ,
The quality determination result of the second operationhave a third operation and to output to the testdevice,the second memory circuit, a method of manufacturing a semiconductor device is astatic type RAM.
上記第１工程は、
複数の第１メモリ回路を第１ウェハ上に形成する第１−１工程を有し、
上記第２工程は、
上記第１ウェハ上に形成された複数のメモリ回路のそれぞれを電気的に試験して良否判定する第２−１工程と、
上記第１ウェハ上に形成された第１メモリ回路を個々の第１半導体チップに分割し、上記第２−１工程での判定結果で良品とされた第１半導体チップを選別する第２−２工程とを有し、
上記第３工程は、
第２メモリ回路と、プログラムに従った信号処理を行う信号処理回路とを含む複数の半導体回路を第２ウェハ上に形成する第３−１工程を有し、
上記第４工程は、
上記第２ウェハ上に形成された複数の半導体回路のそれぞれを電気的に試験して良否判定する第４−１工程と、
上記第２ウェハ上に形成された半導体回路を個々の第２半導体チップに分割し、上記第４−１工程での判定結果で良品とされた第２半導体チップを選別する第４−２工程とを有し、
上記第５工程は、
上記第２−２工程で良品と選別された第１半導体チップと上記第４−２工程で良品と選別された第２半導体チップとを共通基板に搭載して１つのパッケージの半導体装置として一体的に構成する第５−１工程を有する、
半導体装置の製造方法。In claim 1,
The first step is
Including a 1-1 process of forming a plurality of first memory circuits on a first wafer;
The second step is
A step 2-1 for electrically testing each of the plurality of memory circuits formed on the first wafer to determine pass / fail;
A first memory circuit formed on the first wafer is divided into individual first semiconductor chips, and the first semiconductor chips determined as non-defective products based on the determination result in the step 2-1 are selected 2-2. A process,
The third step is
Having a 3-1 step of forming a plurality of semiconductor circuits on the second wafer including a second memory circuit and a signal processing circuit for performing signal processing according to a program;
The fourth step is
A step 4-1 for electrically testing each of the plurality of semiconductor circuits formed on the second wafer to determine pass / fail;
A step 4-2 for dividing the semiconductor circuit formed on the second wafer into individual second semiconductor chips and selecting the second semiconductor chips determined to be non-defective by the determination result in the step 4-1; Have
The fifth step is
The first semiconductor chip selected as a non-defective product in the step 2-2 and the second semiconductor chip selected as a non-defective product in the step 4-2 are mounted on a common substrate and integrated as a semiconductor device in one package. Comprising the 5-1 step comprising
A method for manufacturing a semiconductor device.
上記第２半導体チップは、自己診断回路を内蔵し、
上記第６工程の第１動作は、
上記第２半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第１ステップと、
上記プログラムに従って上記テストプログラムを上記第２メモリ回路に書き込む第２ステップとを有する半導体装置の製造方法。In claim 2,
The second semiconductor chip includes a self-diagnosis circuit,
The first operation of the sixth step is as follows.
A first step of setting the second semiconductor chip to a reset hold state, and writing a program that allows a test program to be input from the test apparatus to a memory circuit provided in the self-diagnosis circuit;
And a second step of writing the test program into the second memory circuit according to the program.
上記第６工程で用いられる上記試験用基板は、複数の半導体装置が搭載可能な複数のソケットを有し、
上記発振回路で形成されたクロックは、上記複数のソケットに装着された半導体装置に共通に供給される半導体装置の製造方法。In claim 2,
The test substrate used in the sixth step has a plurality of sockets on which a plurality of semiconductor devices can be mounted,
A method of manufacturing a semiconductor device, wherein a clock formed by the oscillation circuit is supplied in common to the semiconductor devices mounted in the plurality of sockets.
上記第２半導体チップは、ＪＴＡＧ準拠のユーザーデバッグインターフェイス回路を有しており、
上記第６工程において、上記ユーザーデバッグインターフェイス回路を用いて上記テスト装置と接続され、上記第１動作でのテストプログラムの入力と、上記第３動作での判定結果の出力とを行う半導体装置の製造方法。In claim 3,
The second semiconductor chip has a JTAG-compliant user debug interface circuit,
In the sixth step, manufacturing of a semiconductor device connected to the test apparatus using the user debug interface circuit and inputting a test program in the first operation and outputting a determination result in the third operation Method.
上記第５−１工程において、
上記共通基板は、上記第１半導体チップと第２半導体チップの対応する端子同士を接続する内部配線を有し、
上記内部配線は、上記一体的に構成された半導体装置の外部端子には接続されない半導体装置の製造方法。In claim 5,
In step 5-1 above,
The common substrate has internal wiring for connecting corresponding terminals of the first semiconductor chip and the second semiconductor chip,
The method of manufacturing a semiconductor device, wherein the internal wiring is not connected to an external terminal of the integrally configured semiconductor device.
上記第１半導体チップは、ダイナミック型ＲＡＭであり、
上記第２半導体チップは、上記ダイナミック型ＲＡＭと直接接続可能なインターフェイス回路を持つマイクロコンピュータである半導体装置の製造方法。In claim 6,
The first semiconductor chip is a dynamic RAM,
The method of manufacturing a semiconductor device, wherein the second semiconductor chip is a microcomputer having an interface circuit that can be directly connected to the dynamic RAM.
上記第１工程は、
複数の第１メモリ回路を第１ウェハ上に形成する第１−１工程と、
上記第１ウェハ上に形成された複数のメモリ回路のそれぞれを電気的に試験して良否判定する第１−２工程と、
上記第１ウェハ上に形成された第１メモリ回路を個々の第１半導体チップに分割し、上記第１−２工程での判定結果で良品とされた第１半導体チップを選別する第１−３工程と、
上記第１−３工程で良品とされた第１半導体チップに対してハンダボールを外部端子とする上記第１半導体装置として組み立てる第１−４工程とを有し、
上記第２工程は、
上記第１−４工程で組み立てられた上記第１半導体装置の上記第１メモリ回路を含んだ電気的試験を行い良品を選別する第２−１工程を有し、
上記第３工程は、
第２メモリ回路と、プログラムに従った信号処理を行う信号処理回路とを含む複数の半導体回路を第２ウェハ上に形成する第３−１工程と、
上記第２ウェハ上に形成された上記複数の半導体回路のそれぞれを電気的に試験して良否判定する第３−２工程と、
上記第２ウェハ上に形成された上記複数の半導体回路を個々の第２半導体チップに分割し、上記第３−２工程での判定結果で良品とされた第２半導体チップを選別する第３−３工程と、
上記第１半導体装置のハンダボールに対応した接続電極を有する搭載基板に、上記第３−３工程で良品とされた第２半導体チップを搭載して上記第２半導体装置として組み立てる第３−４工程とを有し、
上記第４工程は、
上記第３−４工程で組み立てられた上記第２半導体装置の上記第２メモリ回路を含んだ電気的試験を行い良品を選別する第４−１工程を有し、
上記第５工程は、
上記第２−１工程で良品と選別された第１半導体装置のハンダボールを、上記第４−１工程で良品と選別された第２半導体装置の上記対応する接続電極に接続させて１つの半導体装置として一体的に組み立てる第５−１工程を有する、
半導体装置の製造方法。In claim 1,
The first step is
A first-first step of forming a plurality of first memory circuits on a first wafer;
A first-second process for determining pass / fail by electrically testing each of the plurality of memory circuits formed on the first wafer;
A first memory circuit formed on the first wafer is divided into individual first semiconductor chips, and first semiconductor chips determined as non-defective products based on the determination result in the step 1-2 are selected. Process,
1st-4 step of assembling as the first semiconductor device using a solder ball as an external terminal with respect to the first semiconductor chip made non-defective in the 1-3 step,
The second step is
A second step of selecting a non-defective product by performing an electrical test including the first memory circuit of the first semiconductor device assembled in the first step of 1-4;
The third step is
A 3-1 step of forming a plurality of semiconductor circuits on the second wafer including a second memory circuit and a signal processing circuit for performing signal processing according to a program;
A step 3-2 for electrically testing each of the plurality of semiconductor circuits formed on the second wafer to determine pass / fail;
A plurality of semiconductor circuits formed on the second wafer are divided into individual second semiconductor chips, and second semiconductor chips determined as non-defective products based on the determination result in the step 3-2 are selected. 3 steps,
Step 3-4 for assembling the second semiconductor device by mounting the second semiconductor chip made good in Step 3-3 on a mounting substrate having connection electrodes corresponding to the solder balls of the first semiconductor device. And
The fourth step is
A fourth step of selecting a non-defective product by performing an electrical test including the second memory circuit of the second semiconductor device assembled in the step of 3-4;
The fifth step is
A solder ball of the first semiconductor device selected as a non-defective product in the step 2-1 is connected to the corresponding connection electrode of the second semiconductor device selected as a non-defective product in the step 4-1 to form one semiconductor. Having the 5-1 step of assembling integrally as a device,
A method for manufacturing a semiconductor device.
上記第２半導体装置は、自己診断回路を内蔵し、
上記第６工程の第１動作は、
上記第２半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第１ステップと、
上記プログラムに従って上記テストプログラムを上記第２メモリ回路に書き込む第２ステップとを有する半導体装置の製造方法。In claim 8,
The second semiconductor device includes a self-diagnosis circuit,
The first operation of the sixth step is as follows.
A first step of setting the second semiconductor chip to a reset hold state, and writing a program that allows a test program to be input from the test apparatus to a memory circuit provided in the self-diagnosis circuit;
And a second step of writing the test program into the second memory circuit according to the program.
上記第６工程で用いられる上記試験用基板は、複数の半導体装置が搭載可能な複数のソケットを有し、
上記発振回路で形成されたクロックは、上記複数のソケットに装着された半導体装置に共通に供給される半導体装置の製造方法。In claim 9,
The test substrate used in the sixth step has a plurality of sockets on which a plurality of semiconductor devices can be mounted,
A method of manufacturing a semiconductor device, wherein a clock formed by the oscillation circuit is supplied in common to the semiconductor devices mounted in the plurality of sockets.
上記第２半導体装置は、ＪＴＡＧ準拠のユーザーデバッグインターフェイス回路を有しており、
上記第６工程において、上記ユーザーデバッグインターフェイス回路を用いて上記テスト装置と接続され、上記第１動作でのテストプログラムの入力と、上記第３動作での判定結果の出力とを行う半導体装置の製造方法。In claim 10,
The second semiconductor device has a JTAG-compliant user debug interface circuit,
In the sixth step, manufacturing of a semiconductor device connected to the test apparatus using the user debug interface circuit and inputting a test program in the first operation and outputting a determination result in the third operation Method.
上記第１半導体装置は、第１メモリ回路を有し、
上記第２半導体装置は、第２メモリ回路、プログラムに従った信号処理動作を行う信号処理回路、上記第１メモリ回路との接続が可能なインターフェイス回路及びユーザーデバッグ用インターフェイス回路を有し、
上記半導体装置の実動作に相当するクロック信号を形成する発振回路を有する試験用基板に、上記半導体装置を搭載して上記クロック信号を供給し、
テスト装置から上記第２半導体装置の第２メモリ回路に上記ユーザーデバッグ用インターフェイス回路を通して上記第１メモリ回路の動作試験を行うテストプログラムを書き込む第１動作と、
上記信号処理回路において、上記クロック信号に対応して上記書き込まれたテストプログラムに従って上記第１メモリ回路の動作試験を行う第２動作と、
上記第２動作での良否判定結果を上記テスト装置に出力させる第３動作とを有し、
上記第２メモリ回路は、スタティック型ＲＡＭである半導体装置のテスト方法。A test method for a semiconductor device, wherein the first semiconductor device and the second semiconductor device are integrally configured and have connection means for connecting corresponding terminals to each other.
The first semiconductor device includes a first memory circuit,
The second semiconductor device includes a second memory circuit, a signal processing circuit that performs a signal processing operation according to a program, an interface circuit that can be connected to the first memory circuit, and a user debugging interface circuit.
On the test substrate having an oscillation circuit that forms a clock signal corresponding to the actual operation of the semiconductor device, the semiconductor device is mounted and the clock signal is supplied.
A first operation for writing a test program for performing an operation test of the first memory circuit from the test device to the second memory circuit of the second semiconductor device through the user debugging interface circuit;
A second operation for performing an operation test of the first memory circuit in accordance with the written test program corresponding to the clock signal in the signal processing circuit;
The quality determination result in the second operationhave a third operation and to output to the testdevice,
The method for testinga semiconductor device, whereinthe second memory circuit is a static RAM .
上記第１半導体装置は、第１半導体チップであり、
上記第２半導体装置は、第２半導体チップであり、
上記第１半導体チップと第２半導体チップとは、共通基板に形成された上記接続手段としての内部配線を通して上記対応する端子同士が相互に接続され、一体的にパッケージされて上記半導体装置が構成される半導体装置のテスト方法。In claim 12,
The first semiconductor device is a first semiconductor chip,
The second semiconductor device is a second semiconductor chip,
In the first semiconductor chip and the second semiconductor chip, the corresponding terminals are connected to each other through an internal wiring as the connection means formed on the common substrate, and are packaged integrally to constitute the semiconductor device. Semiconductor device test method.
上記第２半導体チップは、自己診断回路を内蔵し、
上記第１動作は、
上記第２半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第１ステップと、
上記プログラムに従って上記テストプログラムを上記第２メモリ回路に書き込む第２ステップとを有する半導体装置のテスト方法。In claim 13,
The second semiconductor chip includes a self-diagnosis circuit,
The first operation is as follows.
A first step of setting the second semiconductor chip to a reset hold state, and writing a program that allows a test program to be input from the test apparatus to a memory circuit provided in the self-diagnosis circuit;
And a second step of writing the test program into the second memory circuit according to the program.
上記試験用基板は、複数の上記半導体装置が搭載可能な複数のソケットを有し、１つの発振回路で形成されたクロックは上記複数のソケットにそれぞれ装着された上記半導体装置に共通に供給され、
上記第１動作では、上記複数の半導体装置に対してパラレルにテストプログラムが書き込まれ、
上記第３動作では、テスト装置と１つの半導体装置との間で順次に良否判定結果の出力が行われる半導体装置のテスト方法。In claim 14,
The test substrate has a plurality of sockets on which a plurality of the semiconductor devices can be mounted, and a clock formed by one oscillation circuit is commonly supplied to the semiconductor devices respectively mounted on the plurality of sockets,
In the first operation, a test program is written in parallel to the plurality of semiconductor devices,
In the third operation, a test method for a semiconductor device, in which pass / fail judgment results are sequentially output between the test device and one semiconductor device.
上記ユーザーデバッグ用インターフェイス回路は、ＪＴＡＧ準拠のインターフェイス回路であり、
上記第１動作でのテストプログラムの入力時と、上記第３動作での上記良否判定結果の出力時に用いられるクロックは、上記第２動作でのクロック信号とは異なり、周波数が低くされる半導体装置のテスト方法。In claim 15,
The user debug interface circuit is a JTAG compliant interface circuit,
The clock used when the test program is input in the first operation and when the pass / fail judgment result is output in the third operation is different from the clock signal in the second operation. Test method.
上記共通基板の上記第１半導体チップと第２半導体チップの対応する端子同士を接続する内部配線は、上記パッケージにより一体的に構成された半導体装置の外部端子には接続されない半導体装置のテスト方法。In claim 16,
A test method for a semiconductor device, wherein an internal wiring for connecting corresponding terminals of the first semiconductor chip and the second semiconductor chip of the common substrate is not connected to an external terminal of a semiconductor device integrally formed by the package.
上記第１半導体チップは、ダイナミック型ＲＡＭであり、
上記第２半導体チップは、上記ダイナミック型ＲＡＭと直接接続可能なインターフェイス回路を持つマイクロコンピュータである半導体装置のテスト方法。In claim 17,
The first semiconductor chip is a dynamic RAM,
The method of testing a semiconductor device, wherein the second semiconductor chip is a microcomputer having an interface circuit that can be directly connected to the dynamic RAM.
上記第１半導体装置は、上記第１メモリ回路を有する第１半導体チップと、かかる第１半導体チップが搭載され外部端子がハンダボールで構成された第１搭載基板とを有し、
上記第２半導体装置は、上記第２メモリ回路、信号処理回路、インターフェイス回路及びユーザーデバッグ用インターフェイス回路を有する第２半導体チップと、かかる第２半導体チップが面付けされ、上記第１半導体装置のハンダボールに対応した接続電極と、かかる接続電極を介して上記インターフェイス回路の対応する電極同士と接続する接続手段としての内部配線を有する第２搭載基板とを有し、
上記第１半導体装置のハンダボールを、上記第２半導体装置の上記対応する接続電極に接続させて１つの半導体装置として一体的に組み立てられる半導体装置のテスト方法。In claim 12,
The first semiconductor device includes a first semiconductor chip having the first memory circuit, and a first mounting substrate on which the first semiconductor chip is mounted and external terminals are configured by solder balls,
The second semiconductor device includes asecond semiconductor chip having the second memory circuit, a signal processing circuit, an interface circuit, and a user debugging interface circuit, and thesecond semiconductor chip is faced, and the solder of the first semiconductor device A connection electrode corresponding to the ball, and a second mounting substrate having internal wiring as connection means for connecting the corresponding electrodes of the interface circuit via the connection electrode,
A test method for a semiconductor device in which a solder ball of the first semiconductor device is connected to the corresponding connection electrode of the second semiconductor device to be integrally assembled as one semiconductor device.
上記第２半導体チップは、自己診断回路を内蔵し、
上記第１動作は、
上記第２半導体チップをリセットホールド状態にし、上記テスト装置から上記自己診断回路に設けられたメモリ回路にテストプログラムの入力を可能とするプログラムの書き込みを行う第１ステップと、
上記プログラムに従って上記テストプログラムを上記第２メモリ回路に書き込む第２ステップとを有する半導体装置のテスト方法。In claim 19,
The second semiconductor chip includes a self-diagnosis circuit,
The first operation is as follows.
A first step of setting the second semiconductor chip to a reset hold state, and writing a program that allows a test program to be input from the test apparatus to a memory circuit provided in the self-diagnosis circuit;
And a second step of writing the test program into the second memory circuit according to the program.
上記試験用基板は、複数の上記半導体装置が搭載可能な複数のソケットを有し、１つの発振回路で形成されたクロックは上記複数のソケットにそれぞれ装着された上記半導体装置に共通に供給され、
上記第１動作では、上記複数の半導体装置に対してパラレルにテストプログラムが書き込まれ、
上記第３動作では、テスト装置と１つの半導体装置との間で順次に良否判定結果の出力が行われる半導体装置のテスト方法。In claim 20,
The test substrate has a plurality of sockets on which a plurality of the semiconductor devices can be mounted, and a clock formed by one oscillation circuit is commonly supplied to the semiconductor devices respectively mounted on the plurality of sockets,
In the first operation, a test program is written in parallel to the plurality of semiconductor devices,
In the third operation, a test method for a semiconductor device, in which pass / fail judgment results are sequentially output between the test device and one semiconductor device.
上記ユーザーデバッグ用インターフェイス回路は、ＪＴＡＧ準拠のインターフェイス回路であり、
上記第１動作でのテストプログラムの入力時と、上記第３動作での上記良否判定結果の出力時に用いられるクロックは、上記第２動作でのクロック信号とは異なり、周波数が低くされる半導体装置のテスト方法。In claim 21,
The user debug interface circuit is a JTAG compliant interface circuit,
The clock used when the test program is input in the first operation and when the pass / fail judgment result is output in the third operation is different from the clock signal in the second operation. Test method.
上記第２搭載基板の上記第１半導体チップと第２半導体チップの対応する端子同士を接続する内部配線は、上記一体的に構成された半導体装置の外部端子には接続されない半導体装置のテスト法。In claim 22,
A test method for a semiconductor device, wherein an internal wiring for connecting corresponding terminals of the first semiconductor chip and the second semiconductor chip of the second mounting substrate is not connected to an external terminal of the integrated semiconductor device.
上記第１半導体装置は、第１メモリ回路を有し、
上記第２半導体装置は、第２メモリ回路、プログラムに従った信号処理動作を行う信号処理回路、上記第１メモリ回路との接続が可能なインターフェイス回路及びユーザーデバッグ用インターフェイス回路を有し、
上記ユーザーデバッグ用インターフェイス回路を用いて上記第２メモリ回路に上記第１メモリ回路のメモリテストプログラムの格納が可能にされ、
外部端子は、上記第１半導体装置の第１メモリ回路を直接にアクセスする外部端子を有さない半導体装置。The corresponding terminals of the first semiconductor device and the second semiconductor device are integrally connected to each other,
The first semiconductor device includes a first memory circuit,
The second semiconductor device includes a second memory circuit, a signal processing circuit that performs a signal processing operation according to a program, an interface circuit that can be connected to the first memory circuit, and a user debugging interface circuit.
The memory test program of the first memory circuit can be stored in the second memory circuit using the user debug interface circuit,
The external device is a semiconductor device having no external terminal that directly accesses the first memory circuit of the first semiconductor device.
上記第１半導体装置は、第１半導体チップであり、
上記第２半導体装置は、第２半導体チップであり、
上記第１半導体チップと第２半導体チップとは、上記対応する端子同士を相互に接続する内部配線を有する共通基板に搭載されて一体的にパッケージされる半導体装置。In claim 24,
The first semiconductor device is a first semiconductor chip,
The second semiconductor device is a second semiconductor chip,
The first semiconductor chip and the second semiconductor chip are mounted on a common substrate having an internal wiring for connecting the corresponding terminals to each other and packaged integrally.
上記ユーザーデバッグ用インターフェイス回路は、ＪＴＡＧ準拠のインターフェイス回路である半導体装置。In claim 25,
The user debugging interface circuit is a semiconductor device that is a JTAG-compliant interface circuit.
上記第１半導体装置は、上記第１メモリ回路を有する第１半導体チップと、かかる第１半導体チップが搭載され外部端子がハンダボールで構成された第１搭載基板とを有し、
上記第２半導体装置は、上記第２メモリ回路、信号処理回路、インターフェイス回路及びユーザーデバッグ用インターフェイス回路を有する第１半導体チップと、かかる第１半導体チップが面付けされ、上記第１半導体装置のハンダボールに対応した接続電極と、かかる接続電極を介して上記インターフェイス回路の対応する電極同士と接続する接続手段としての内部配線を有する第２搭載基板とを有し、
上記第１半導体装置のハンダボールを、上記第２半導体装置の上記対応する接続電極に接続させて１つの半導体装置として一体的に組み立てられる半導体装置。In claim 24,
The first semiconductor device includes a first semiconductor chip having the first memory circuit, and a first mounting substrate on which the first semiconductor chip is mounted and external terminals are configured by solder balls,
The second semiconductor device includes a first semiconductor chip having the second memory circuit, a signal processing circuit, an interface circuit, and a user debug interface circuit, and the first semiconductor chip is faced, and the solder of the first semiconductor device A connection electrode corresponding to the ball, and a second mounting substrate having internal wiring as connection means for connecting the corresponding electrodes of the interface circuit via the connection electrode,
A semiconductor device integrally assembled as one semiconductor device by connecting the solder balls of the first semiconductor device to the corresponding connection electrodes of the second semiconductor device.
上記ユーザーデバッグ用インターフェイス回路は、ＪＴＡＧ準拠のインターフェイス回路である半導体装置。In claim 27,
The user debugging interface circuit is a semiconductor device that is a JTAG-compliant interface circuit.
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