本発明は、超音波振動子の印加電圧が共振周波数から外れないように、印加電圧の周波数を共振周波数に追従させる共振周波数追従装置に関し、特に、装置のデジタル化を図るものである。 The present invention relates to a resonance frequency tracking device that causes the frequency of an applied voltage to follow the resonance frequency so that the applied voltage of an ultrasonic transducer does not deviate from the resonance frequency, and particularly to digitization of the device.
従来から、ランジュバン型に代表される超音波振動子は、超音波洗浄機、超音波カッター、超音波溶着機、超音波研磨機など、各種分野で広く利用されている。ランジュバン型超音波振動子は、図１６に示すように、環状の圧電体８１、８２と、これをボルト締めする金属ブロック８３、８４とを有しており、圧電体８１、８２の間、及び、圧電体８１、８２と金属ブロック８３、８４との間に電極（不図示）が配置され、この電極間に交流電圧が印加され、圧電体８１、８２に縦振動が励振される。この超音波振動子は、印加する交流電圧の周波数を超音波振動子の共振周波数に設定すると、共振現象により、強力な超音波が発生する。
超音波振動子の共振周波数は、金属ブロック８４の先端と物体との接触状態が変化（振動子の境界条件の変化）した場合に変わり、また、印加電圧、使用温度、経年変化等によっても変わる。そのため、超音波振動子に印加する電圧の周波数を共振周波数の変化に追従させる共振周波数追従装置が必要になる。
従来の共振周波数追従装置は、下記特許文献１に示すように、チョークコイル等を備えるアナログ回路で構成され、そのインダクタンス等を調整して共振周波数への追従を図っている。
The resonance frequency of the ultrasonic vibrator changes when the contact state between the tip of the metal block 84 and the object changes (change in boundary conditions of the vibrator), and also changes depending on the applied voltage, operating temperature, aging, etc. . Therefore, a resonance frequency tracking device that tracks the change in the resonance frequency of the frequency of the voltage applied to the ultrasonic transducer is required.
As shown in Patent Document 1 below, a conventional resonance frequency tracking device is configured by an analog circuit including a choke coil or the like, and adjusts its inductance or the like to track the resonance frequency.
しかし、アナログ回路で構成された従来の超音波振動子の共振周波数追従装置は、構成が複雑で、小型化が困難であり、また、デジタル制御機器との連携にコストが掛かり、超音波振動子を含むシステムのインテリジェント化の妨げになっている。 However, the resonance frequency tracking device of the conventional ultrasonic vibrator configured with an analog circuit has a complicated configuration and is difficult to reduce in size, and requires a high cost for cooperation with digital control equipment. It has become a hindrance to intelligent systems.
本発明は、こうした事情を考慮して創案したものであり、デジタル化を可能にした超音波振動子の共振周波数追従装置を提供することを目的としている。 The present invention has been made in view of such circumstances, and an object thereof is to provide a resonance frequency tracking device for an ultrasonic transducer that can be digitized.
本発明は、駆動時の超音波振動子に印加される電圧と前記超音波振動子に流れる電流とを検出し、検出電圧と検出電流との位相差を算出してダイレクトデジタルシンセサイザ（ＤＤＳ）に逐次入力する位相増加分を決定し、前記ＤＤＳの出力波形に基づいて前記超音波振動子に共振周波数の電圧を印加する共振周波数追従装置であって、前記検出電圧及び検出電流を矩形波に変換する波形整形手段と、前記検出電圧の矩形波と前記検出電流の矩形波との位相差を表す基準クロック数Δφを算出する位相差算出手段と、前記基準クロック数Δφを基に前記位相増加分を生成する入力値算出手段と、前記位相増加分が逐次入力する前記ＤＤＳで生成された波形の信号を増幅して前記超音波振動子の印加電圧を生成する増幅手段と、を備え、前記位相差算出手段、入力値算出手段及びＤＤＳがデジタル回路で構成され、前記入力値算出手段が、前記基準クロック数Δφに比例ゲインＫを乗算したＫ・Δφを前記位相増加分として生成し、前記位相増加分が逐次入力する前記ＤＤＳが、出力信号の周波数ｆを、
ｆn+1＝ｆn−Ｋ・Δφ
により更新することを特徴としている。
この共振周波数追従装置の位相差算出手段は、超音波振動子の印加電圧と超音波振動子に流れる電流との位相差を基準クロック数で表す。印加電圧の周波数が共振周波数に一致しているときは、この基準クロック数は０になる。入力値算出手段は、位相差を表す基準クロック数に基づいてＤＤＳの位相増加分を算出する。ＤＤＳは、加算器とラッチと、サイン波形等の波形データを記憶する波形メモリとを有しており、位相増加分が入力するごとに、増加した位相位置の波形データが波形メモリから順次出力され、共振周波数に追随する波形の信号が再現される。この信号が増幅されて超音波振動子に印加される。The present invention detects a voltage applied to an ultrasonic transducer during driving and a current flowing through the ultrasonic transducer, calculates a phase difference between the detected voltage and the detected current, and generates a direct digital synthesizer (DDS). A resonance frequency tracking device that determines a phase increment to be sequentially input and applies a resonance frequency voltage to the ultrasonic transducer based on an output waveform of the DDS, and converts the detection voltage and detection current into a rectangular wave Waveform shaping means, phase difference calculation means for calculating a reference clock number Δφ representing a phase difference between the detection voltage rectangular wave and the detection current rectangular wave, and the phase increment based on the reference clock number Δφ. And amplifying means for amplifying a signal of the waveform generated by the DDS to which the phase increment is sequentially input to generate an applied voltage of the ultrasonic transducer. Calculating means, the input value calculating means and the DDS is constituted by a digitalcircuit, the input value calculation unit generates a K · [Delta] [phi multiplied by the proportional gain K to the reference clock number [Delta] [phi as said phase increment, said phase increment The DDS to which the minutes are sequentially input is the frequency f of the output signal,
fn + 1= fn−K · Δφ
It is characterizedby updating by .
The phase difference calculating means of this resonance frequency tracking device represents the phase difference between the applied voltage of the ultrasonic transducer and the current flowing through the ultrasonic transducer by the number of reference clocks. When the frequency of the applied voltage matches the resonance frequency, the reference clock number is zero. The input value calculating means calculates the DDS phase increment based on the reference clock number representing the phase difference. The DDS has an adder, a latch, and a waveform memory for storing waveform data such as a sine waveform. Every time a phase increment is input, the waveform data at the increased phase position is sequentially output from the waveform memory. A signal having a waveform that follows the resonance frequency is reproduced. This signal is amplified and applied to the ultrasonic transducer.
また、本発明の共振周波数追従装置では、前記位相差算出手段が、前記検出電圧の矩形波の立ち上がり時点から次の前記検出電流の矩形波の立ち下がり時点までの前記基準クロック数φ１と、前記検出電圧の矩形波の立ち上がり時点から次の前記検出電圧の矩形波の立ち上がり時点までの前記基準クロック数φ２とをカウントし、
Δφ ＝ φ１−（１／２）φ２
により、前記位相差を表す基準クロック数Δφを算出することを特徴とする。
この位相差算出手段は、２進数で表した基準クロック数φ２を１ビットだけ右側にシフトして（１／２）φ２を求め、φ１から（１／２）φ２を減算器で減算する。In the resonance frequency tracking device of the present invention, the phase difference calculating means includes the reference clock number φ1 from the rising point of the rectangular wave of the detection voltage to the falling point of the next rectangular wave of the detection current, and the Counting the reference clock number φ2 from the rising point of the rectangular wave of the detection voltage to the rising point of the next rectangular wave of the detection voltage,
Δφ = φ1- (1/2) φ2
Thus, a reference clock number Δφ representing the phase difference is calculated.
This phase difference calculation means shifts the reference clock number φ2 expressed in binary to the right by 1 bit to obtain (1/2) φ2, and subtracts (1/2) φ2 from φ1 by a subtractor.
また、本発明の共振周波数追従装置では、前記位相差算出手段が、前記基準クロック数Δφとして、前記検出電圧及び検出電流の複数個の矩形波における平均の位相差を算出するようにしても良い。
このように、位相差の平均を取ることにより、位相差の算出精度が向上する。In the resonance frequency tracking device of the present invention, the phase difference calculating means may calculate an average phase difference in the plurality of rectangular waves of the detection voltage and detection current as the reference clock number Δφ. .
Thus, by calculating the average of the phase differences, the calculation accuracy of the phase differences is improved.
また、本発明の共振周波数追従装置では、前記入力値算出手段が、例えば、前記基準クロック数Δφに（１／２）nから成る比例ゲインＫpを乗算して前記位相増加分を生成する。
基準クロック数Δφに対する比例定数Ｋpの乗算は、２進数で表した基準クロック数Δφをｎビットだけ右側にシフトする処理になる。比例ゲインＫpを小さく設定した場合、ＤＤＳの出力周波数は、共振周波数に向けて安定的に収斂するが、共振周波数に移行するまでの時間が長い。一方、比例ゲインＫpを大きく設定した場合、ＤＤＳの出力周波数は、短い時間で共振周波数に移行するが、移行後も共振周波数に安定的に収斂するまでに時間が掛かる。In the resonance frequency tracking device of the present invention, the input value calculating means generates the phase increment by multiplying, for example, the reference clock number Δφ by a proportional gain Kp consisting of (½)n .
Multiplying proportional constant Kp with respect to the reference clock number Δφ becomes a reference clock number Δφ expressed in binary to a process of shifting to the right by n bits. When the proportional gainKp is set to be small, the output frequency of the DDS converges stably toward the resonance frequency, but it takes a long time to shift to the resonance frequency. On the other hand, when the proportional gainKp is set large, the output frequency of the DDS shifts to the resonance frequency in a short time, but it takes time until it converges stably at the resonance frequency after the shift.
また、本発明の共振周波数追従装置では、前記入力値算出手段が、前記基準クロック数Δφに（１／２）nから成る比例ゲインＫpを乗算した値と、前記基準クロック数Δφの時間差分に（１／２）mから成る比例ゲインＫqを乗算した値とを加算して前記位相増加分を生成することも可能である。
ここでは、電圧・電流間の位相差と、その位相差の微分値とを加算して、ＤＤＳの位相増加分を更新する。この微分値の加算により、位相差が小さい場合でも、ＤＤＳの出力周波数が共振周波数に収斂するまでの時間を短縮することが可能になる。Further, in the resonance frequency tracking device of the present invention, the input value calculating means calculates a time difference between a value obtained by multiplying the reference clock number Δφ by a proportional gain Kp composed of (½)n and the reference clock number Δφ. It is also possible to add the value multiplied by the proportional gain Kq consisting of (½)m to generate the phase increment.
Here, the phase difference between the voltage and current and the differential value of the phase difference are added to update the DDS phase increment. By adding the differential values, even when the phase difference is small, it is possible to shorten the time until the output frequency of the DDS converges to the resonance frequency.
また、本発明の共振周波数追従装置では、前記比例ゲインの乗算のために、シフト演算を使用することができる。
このように、シフト演算によって乗算を行うことにより、回路が簡素化され、また、演算速度の高速化が可能になる。
また、本発明の共振周波数追従装置では、前記位相差算出手段、入力値算出手段及びＤＤＳを１チップに実装することができる。
そのため、装置の小型化が可能になる。In the resonance frequency tracking device of the present invention, a shift operation can be used for the multiplication of the proportional gain.
Thus, by performing multiplication by shift calculation, the circuit is simplified and the calculation speed can be increased.
In the resonance frequency tracking device of the present invention, the phase difference calculating means, the input value calculating means, and the DDS can be mounted on one chip.
Therefore, the apparatus can be miniaturized.
また、本発明の共振周波数追従装置では、前記位相差算出手段及び入力値算出手段をマイクロコンピュータに搭載し、前記入力値算出手段により算出された前記位相増加分が有線または無線通信回線を通じて前記ＤＤＳに逐次送信されるようにしても良い。
そのため、超音波振動子を含むシステムのインテリジェント化が可能になる。In the resonance frequency tracking device of the present invention, the phase difference calculating means and the input value calculating means are mounted on a microcomputer, and the phase increase calculated by the input value calculating means is transmitted to the DDS through a wired or wireless communication line. May be transmitted sequentially.
Therefore, it becomes possible to make the system including the ultrasonic transducer intelligent.
本発明の超音波振動子の共振周波数追従装置は、主要部分をデジタル化することが可能である。そのため、装置を小型化することができ、また、超音波振動子を含むシステムのインテリジェント化を図ることができる。 The resonance frequency tracking device for an ultrasonic transducer of the present invention can digitize the main part. Therefore, the apparatus can be reduced in size, and the system including the ultrasonic transducer can be made intelligent.
本発明の超音波振動子の共振周波数追従装置における実施形態について、図面を用いて説明する。
（第１の実施形態）
図１は、この共振周波数追従装置の全体構成を示すブロック図、図２は、図１の位相差算出手段、入力値算出手段及びＤＤＳの構成を示す図、図３は、図２のカウンタの論理回路を示す図、図４は、図２の入力値算出手段の構成示す図、図５は、図４のＰコントローラの論理回路を示す図、また、図６は、図２のＤＤＳの論理回路を示す図である。
まず、超音波振動子の共振特性について説明する。
図１４は、物体との接触が無い状態のランジュバン型超音波振動子に１０Ｖ、２０Ｖ及び４０Ｖの電圧を印加して測定したランジュバン型超音波振動子の周波数特性を示している。図１４の上半分は、振動振幅の周波数による変化を示し、図１４の下半分は、超音波振動子に流れる電流の周波数による位相変化を示している。ここで、振動振幅が極大となる周波数が共振周波数である。An embodiment of an ultrasonic transducer resonance frequency tracking device of the present invention will be described with reference to the drawings.
(First embodiment)
1 is a block diagram showing the overall configuration of this resonance frequency tracking device, FIG. 2 is a diagram showing the configuration of the phase difference calculating means, the input value calculating means, and the DDS of FIG. 1, and FIG. 3 is a diagram of the counter of FIG. FIG. 4 is a diagram showing the configuration of the input value calculation means in FIG. 2, FIG. 5 is a diagram showing the logic circuit of the P controller in FIG. 4, and FIG. 6 is a logic diagram of the DDS in FIG. It is a figure which shows a circuit.
First, the resonance characteristics of the ultrasonic transducer will be described.
FIG. 14 shows frequency characteristics of a Langevin type ultrasonic transducer measured by applying voltages of 10 V, 20 V, and 40 V to a Langevin type ultrasonic transducer in a state where there is no contact with an object. The upper half of FIG. 14 shows the change of the vibration amplitude depending on the frequency, and the lower half of FIG. 14 shows the change of the phase depending on the frequency of the current flowing through the ultrasonic transducer. Here, the frequency at which the vibration amplitude becomes maximum is the resonance frequency.
また、図１５は、印加電圧を一定に設定したランジュバン型超音波振動子の先端に物体を接触させて、その接触圧を２Ｎ、４Ｎ及び６Ｎに変化させたときの超音波振動子の周波数特性を示している。図１５の上半分は、振動振幅の周波数による変化を示し、図１５の下半分は、超音波振動子に流れる電流の周波数による位相変化を示している。
図１４及び図１５から明らかなように、ランジュバン型超音波振動子に流れる電流の位相は、共振周波数において略ゼロであり、共振周波数より低い周波数では位相が進み、逆に、共振周波数より高い周波数では位相が遅れる。FIG. 15 shows the frequency characteristics of an ultrasonic transducer when an object is brought into contact with the tip of a Langevin type ultrasonic transducer with a constant applied voltage and the contact pressure is changed to 2N, 4N, and 6N. Is shown. The upper half of FIG. 15 shows the change of the vibration amplitude depending on the frequency, and the lower half of FIG. 15 shows the change of the phase depending on the frequency of the current flowing through the ultrasonic transducer.
As apparent from FIGS. 14 and 15, the phase of the current flowing through the Langevin type ultrasonic transducer is substantially zero at the resonance frequency, the phase advances at a frequency lower than the resonance frequency, and conversely, a frequency higher than the resonance frequency. Then the phase is delayed.
そのため、ランジュバン型超音波振動子の印加電圧の位相と振動子に流れる電流の位相とを比較し、電流の位相が印加電圧の位相より進んでいれば、印加電圧の周波数は共振周波数より低く、電流の位相と印加電圧の位相とが一致していれば、印加電圧の周波数は共振周波数であり、また、電流の位相が印加電圧の位相より遅れていれば、印加電圧の周波数は共振周波数より高いと識別できる。
この共振周波数追従装置は、この印加電圧と電流との位相差Δφに基づいて超音波振動子の共振周波数を推定し、共振周波数への追従を行う。
いま、印加電圧の波形を発生する発振器の発振周波数をｆとすると、印加電圧と電流との位相差Δφを繰り返し計測して、その度に逐次式（数１）を用いて発振周波数ｆを更新することにより、発振周波数ｆを共振周波数に追従させることができる。
ｆn+1 ＝ ｆn−Ｋp・Δφ （数１）
ここで、Ｋpは、応答の速さを決定する比例ゲインである。Therefore, comparing the phase of the applied voltage of the Langevin type ultrasonic transducer with the phase of the current flowing through the transducer, if the phase of the current is ahead of the phase of the applied voltage, the frequency of the applied voltage is lower than the resonance frequency, If the phase of the current matches the phase of the applied voltage, the frequency of the applied voltage is the resonance frequency. If the phase of the current is delayed from the phase of the applied voltage, the frequency of the applied voltage is less than the resonance frequency. Can be identified as high.
This resonance frequency tracking device estimates the resonance frequency of the ultrasonic transducer based on the phase difference Δφ between the applied voltage and current, and tracks the resonance frequency.
Now, assuming that the oscillation frequency of the oscillator that generates the waveform of the applied voltage is f, the phase difference Δφ between the applied voltage and current is repeatedly measured, and the oscillation frequency f is updated using the sequential formula (Equation 1) each time. By doing so, the oscillation frequency f can be made to follow the resonance frequency.
fn + 1 = fn −Kp · Δφ (Equation 1)
Here, Kp is a proportional gain that determines the speed of response.
この共振周波数追従装置では、後述するように、発振器としてＤＤＳを用いている。
図１に示すように、この共振周波数追従装置は、超音波振動子１の電圧及び電流を検出する検出手段１０と、検出された電圧及び電流を矩形波に変換する波形整形手段２０と、電流と電圧との位相差を求める位相差算出手段３０と、その位相差からＤＤＳ５０の入力値を生成する入力値算出手段４０と、逐次入力される入力値に基づいてサイン波形の信号を出力するＤＤＳ５０と、その信号を増幅して超音波振動子１への印加電圧を生成する増幅手段６０とを備えている。ここでは、検出手段１０の電流検出装置としてホール素子１１を例示している。
波形整形手段２０は、印加電圧を基準値と比較してＨまたはＬの２値で出力するコンパレータ２１と、コンパレータ２１の出力を反転するインバータ回路２２と、電流検出手段のホール素子１１の出力電圧を基準値と比較してＨまたはＬの２値で出力するコンパレータ２３と、コンパレータ２３の出力を反転するインバータ回路２４とを備えている。
この波形整形手段２０は、検出された印加電圧を図７のＰEに示すデューティー比５０％の矩形波に変換して出力し、また、検出された電流を図７のＰIに示すデューティー比５０％の矩形波に変換して出力する。In this resonance frequency tracking device, a DDS is used as an oscillator, as will be described later.
As shown in FIG. 1, the resonance frequency tracking device includes a detection unit 10 that detects the voltage and current of the ultrasonic transducer 1, a waveform shaping unit 20 that converts the detected voltage and current into a rectangular wave, and a current. Phase difference calculating means 30 for obtaining a phase difference between a voltage and a voltage, an input value calculating means 40 for generating an input value of the DDS 50 from the phase difference, and a DDS 50 for outputting a sine waveform signal based on the input values sequentially input And an amplifying means 60 that amplifies the signal and generates a voltage applied to the ultrasonic transducer 1. Here, the Hall element 11 is illustrated as a current detection device of the detection means 10.
The waveform shaping means 20 compares the applied voltage with a reference value and outputs a binary value of H or L, an inverter circuit 22 for inverting the output of the comparator 21, and the output voltage of the Hall element 11 of the current detection means. Are compared with a reference value and output as a binary value of H or L, and an inverter circuit 24 that inverts the output of the comparator 23 is provided.
The waveform shaping means 20 converts the detected applied voltage into a rectangular wave having a duty ratio of 50% indicated by PE in FIG. 7 and outputs the same, and also detects the detected current at a duty ratio indicated by PI in FIG. Convert to 50% rectangular wave and output.
図２に示すように、位相差算出手段３０、入力値算出手段４０及びＤＤＳ５０は、デジタル回路で構成され、２進数での演算により必要な処理を実行する。
位相差算出手段３０は、基準クロックφの数をカウントするカウンタ３１、３２と、電流パルスＰIを反転するインバータ回路３６と、カウンタ３１、３２のカウント値を所定のタイミングで出力するラッチ３３、３５と、２進数で表されたラッチ３３の出力値をシフトするシフタ３４と、ラッチ３５の出力値からシフタ３４の出力値を減算する減算器３７とを備えている。
カウンタ３１、３２は、図３に示すように、加算器３１１とラッチ３１２とを備えている。ラッチ３１２は、基準クロックφが入力するごとに、その基準クロックφの立上り時点における加算器３１１の出力値を保持し、次の基準クロックφが入力するまで、保持した値を出力し続ける。ラッチ３１２の出力は、カウンタ出力Ｉとして出力されるとともに、加算器３１１に入力する。加算器３１１は、ラッチ３１２から入力した値に１を加算して出力する。そのため、加算器３１１の出力及びカウンタ出力Ｉは、基準クロックφに同期して１ずつ増加する。ラッチ３１２で保持された値は、電圧パルスＰEの立上り時点でクリアされる。As shown in FIG. 2, the phase difference calculating means 30, the input value calculating means 40, and the DDS 50 are constituted by digital circuits and execute necessary processes by operations in binary numbers.
Latch 33 the phase difference calculating means 30 includes a counter 31 for counting the number of reference clock phi, an inverter circuit 36 for inverting a current pulse PI, which outputs a count value of the counter 31 at a predetermined timing, 35, a shifter 34 for shifting the output value of the latch 33 expressed in binary, and a subtractor 37 for subtracting the output value of the shifter 34 from the output value of the latch 35.
The counters 31 and 32 include an adder 311 and a latch 312 as shown in FIG. Each time the reference clock φ is input, the latch 312 holds the output value of the adder 311 at the rising edge of the reference clock φ, and continues to output the held value until the next reference clock φ is input. The output of the latch 312 is output as the counter output I and also input to the adder 311. The adder 311 adds 1 to the value input from the latch 312 and outputs the result. Therefore, the output of the adder 311 and the counter output I increase by 1 in synchronization with the reference clock φ. Value held in the latch 312 is cleared at the rise time of the voltage pulse PE.
従って、カウンタ３１及び３２は、共に、図７の電圧パルスＰEの立上りから次の電圧パルスの立上りまでの期間（Ｔc）内の基準クロックφの数を繰り返しカウントする。
ラッチ３３は、電圧パルスＰEが入力するごとに、電圧パルスＰEの立上り時点におけるカウンタ３１のカウンタ出力φ２をシフタ３４に出力し、シフタ３４は、２進数で表されたカウンタ出力φ２を１ビットだけ右側にシフトして（１／２）φ２の値を生成する。Thus, the counter 31 and 32 are both counts repeatedly the number of reference clock φ within the period from the rise of the voltage pulse PE in FIG. 7 to the rising of the next voltage pulse (Tc).
Each time the voltage pulse PE is input, the latch 33 outputs the counter output φ2 of the counter 31 at the rising point of the voltage pulse PE to the shifter 34, and the shifter 34 outputs the counter output φ2 represented by a binary number to 1 Shift to the right by a bit to generate a value of (1/2) φ2.
一方、ラッチ３５は、インバータ回路３６で反転された電流パルスＰIが入力すると、電流パルスの立下げ時点におけるカウンタ３２のカウンタ出力φ１を出力する。従って、ラッチ３５からは、図７に示す期間ＴI内の基準クロックφ１の数が出力される。
減算器３７は、次式（数２）に示すように、ラッチ３５の出力φ１からシフタ３４の出力（１／２）φ２を減算し、電流と印加電圧との位相差を表す基準クロック数Δφを出力する。
Δφ ＝ φ１−（１／２）φ２ （数２）
なお、基準クロックφの周波数Ｆｃは、超音波振動子１に対する印加電圧の周波数の３６０倍以上であることが好ましい。On the other hand, the latch 35, when the current pulse PI which is inverted by the inverter circuit 36 is inputted, and outputs the counter output φ1 of the counter 32 at the fall time of the current pulse. Therefore, the number of reference clocks φ1 within the period TI shown in FIG.
The subtracter 37 subtracts the output (1/2) φ2 of the shifter 34 from the output φ1 of the latch 35 as shown in the following equation (Equation 2), and the reference clock number Δφ representing the phase difference between the current and the applied voltage. Is output.
Δφ = φ1- (1/2) φ2 (Equation 2)
Note that the frequency Fc of the reference clock φ is preferably 360 times or more the frequency of the voltage applied to the ultrasonic transducer 1.
入力値算出手段４０は、図４に示すように、位相差算出手段３０の出力値（入力Ｕ）に比例ゲインを乗算するＰコントローラ４１１を備えており、Ｐコントローラ４１１は、電圧パルスＰE（サンプリングＴ）に同期して乗算を行い、乗算結果である出力Ｈを位相増加分としてＤＤＳ５０に出力する。
Ｐコントローラ４１１は、図５に示すように、ラッチ４１２とシフタ４１３とで構成され、ラッチ４１２は、電圧パルスＰE（サンプリングＳ）が入力するごとに、電圧パルスＰEの立上り時点における位相差算出手段３０の出力値（入力Ｖ）をシフタ４１３に出力し、シフタ４１３は、ラッチ４１２の出力値をｎビットだけ右側にシフトして、（１／２）nΔφに相当するＰコントローラ４１１の出力ＰＷを生成する。
このＰコントローラ４１１の出力（１／２）nΔφ（＝Ｘ）は、位相増加分としてＤＤＳ５０に供給される。この位相増加分Ｘの更新は、電圧パルスＰEの立上りにのみ同期して行われる。As shown in FIG. 4, the input value calculation means 40 includes a P controller 411 that multiplies the output value (input U) of the phase difference calculation means 30 by a proportional gain, and the P controller 411 includes a voltage pulse PE ( Multiplication is performed in synchronization with the sampling T), and the output H as the multiplication result is output to the DDS 50 as a phase increment.
As shown in FIG. 5, the P controller 411 includes a latch 412 and a shifter 413. The latch 412 receives the voltage pulse PE (sampling S) every time the voltage pulse PE rises. The output value (input V) of the calculation means 30 is output to the shifter 413. The shifter 413 shifts the output value of the latch 412 to the right by n bits, and the P controller 411 corresponding to (1/2)n Δφ An output PW is generated.
The output (1/2)n Δφ (= X) of the P controller 411 is supplied to the DDS 50 as a phase increment. Updating the phase increment X is performed in synchronization only with the rising of the voltage pulse PE.
ＤＤＳ５０は、図６に示すように、加算器５０１と、ラッチ５０２と、サイン波形等の波形データを記憶する波形メモリ５０３と、デジタルデータをアナログ信号に変換するＤＡＣ５０４と、高周波ノイズを除去するＬＰＦ５０５とを備えている。
波形メモリ５０３には、１周期のサイン波形の振幅情報が、Ｎビットの２進数で表した２N個のアドレスに対応付けて記憶されており、ラッチ５０２から基準クロックφごとにデータが出力されると、そのデータの上位Ｎビットをアドレスとして、アドレスに対応する振幅情報が読み出され、ＤＡＣ５０４に出力される。
また、ラッチ５０２の出力は、加算器５０１にも入力し、加算器５０１は、入力値算出手段４０から入力した位相増加分Ｘと、ラッチ５０２から入力した前回の加算器５０１の出力とを加算する。ラッチ５０２は、基準クロックφが入力するごとに、加算器５０１の加算値を波形メモリ５０３と加算器５０１とに出力する。
そのため、波形メモリ５０３からは、基準クロックφごとに、Ｘ個置きのアドレスに対応する振幅情報が読み出される。As shown in FIG. 6, the DDS 50 includes an adder 501, a latch 502, a waveform memory 503 that stores waveform data such as a sine waveform, a DAC 504 that converts digital data into an analog signal, and an LPF 505 that removes high-frequency noise. And.
The waveform memory 503 stores amplitude information of a sine waveform of one cycle in association with 2N addresses expressed in N-bit binary numbers, and data is output from the latch 502 for each reference clock φ. Then, using the upper N bits of the data as an address, amplitude information corresponding to the address is read and output to the DAC 504.
The output of the latch 502 is also input to the adder 501. The adder 501 adds the phase increment X input from the input value calculation means 40 and the previous output of the adder 501 input from the latch 502. To do. The latch 502 outputs the addition value of the adder 501 to the waveform memory 503 and the adder 501 each time the reference clock φ is input.
Therefore, amplitude information corresponding to every X addresses is read from the waveform memory 503 for each reference clock φ.
この波形メモリ５３から出力されるサイン波形信号の周波数ｆは、
ｆ ＝ （Ｘ／２N）Ｆｃ （数３）
で表される。Ｆｃは基準クロックφの周波数である。
また、印加電圧と電流との位相差Δφは、前記（数２）で表される。
そうすると、（数１）における周波数ｆは、（数３）から、Ｘにより決定されるため、（数１）の逐次式は、次の逐次式（数４）に置き換えることができる。
Ｘn+1 ＝ Ｘn＋Ｋp｛φ１−（１／２）φ２｝
＝ Ｘn＋Ｋp・Δφ （数４）
ここで、Ｋpは、追従の速さを決定する比例ゲインであり、ここでは（１／２）nに設定する。
この（数４）は、この装置のＤＤＳ５０で行われている処理であり、ＤＤＳ５０のデジタル処理を通じて共振周波数への追従が可能であることを示している。The frequency f of the sine waveform signal output from the waveform memory 53 is
f = (X / 2N ) Fc (Equation 3)
It is represented by Fc is the frequency of the reference clock φ.
The phase difference Δφ between the applied voltage and the current is expressed by the above (Equation 2).
Then, since the frequency f in (Expression 1) is determined by X from (Expression 3), the sequential expression of (Expression 1) can be replaced with the following sequential expression (Expression 4).
X n + 1 = X n + K p {φ1- (1/2) φ2}
= X n + K p · Δφ ( number 4)
Here, Kp is a proportional gain that determines the speed of follow-up, and is set to (1/2)n here.
This (Equation 4) is a process performed by the DDS 50 of this apparatus, and indicates that the resonance frequency can be tracked through the digital process of the DDS 50.
図８は、増幅手段６０の構成の一例を示している。この増幅手段６０は、ＤＤＳ５０から出力された信号を増幅する増幅器６１と、増幅器６１の交流出力に直流を付加するオフセットユニット６２と、オフセットユニット６２の出力を増幅して、超音波振動子１に供給する増幅器６３とを備えている。
このオフセットユニット６２の出力端子Ｗからは、各入力端子Ｘ１、Ｘ２、Ｙ１、Ｙ２、及びＺに入力する電圧が次式（数５）のように混合されて出力される。
Ｗ＝{（Ｘ１−Ｘ２）／１０}・（Ｙ１−Ｙ２）＋Ｚ （数５）
そのため、入力端子Ｙ１、Ｚに増幅器６１の出力を入力し、入力端子Ｙ２をアースに接続し、入力端子Ｘ１、Ｘ２のそれぞれに印加する直流電圧ＶＲ１、ＶＲ２を調整することにより、超音波振動子１に供給する印加電圧の振幅やオフセットレベルを適宜設定することができる。FIG. 8 shows an example of the configuration of the amplification means 60. The amplifying means 60 amplifies the signal output from the DDS 50, the offset unit 62 for adding a direct current to the alternating current output of the amplifier 61, and the output of the offset unit 62 to amplify the ultrasonic transducer 1. And an amplifier 63 to be supplied.
From the output terminal W of the offset unit 62, the voltages input to the input terminals X1, X2, Y1, Y2, and Z are mixed and output as in the following equation (Equation 5).
W = {(X1-X2) / 10}. (Y1-Y2) + Z (Equation 5)
Therefore, by inputting the output of the amplifier 61 to the input terminals Y1 and Z, connecting the input terminal Y2 to the ground, and adjusting the DC voltages VR1 and VR2 applied to the input terminals X1 and X2, respectively, the ultrasonic vibrator The amplitude and offset level of the applied voltage supplied to 1 can be set as appropriate.
図９は、この共振周波数追従装置の追従性能を測定した結果について示している。ここでは、Ｋpを１／２、１／４、１／８及び１／１６に設定したときの追従性能を測定している。
Ｋpの値が大きいと、応答は速いもののオーバーシュートが大きく、収斂するまでに時間が掛かる。一方、Ｋpの値が小さいと、応答は遅いがオーバーシュートは小さい。何れにしろ、この装置では、１００ｍｓ以内で共振周波数に追従することが可能である。FIG. 9 shows the result of measuring the tracking performance of this resonant frequency tracking device. Here, the tracking performance when Kp is set to 1/2, 1/4, 1/8, and 1/16 is measured.
If the value of Kp is large, the response is fast but the overshoot is large and it takes time to converge. On the other hand, when the value of Kp is small, the response is slow but the overshoot is small. In any case, this device can follow the resonance frequency within 100 ms.
このように、この共振周波数追従装置は、位相差算出手段３０、入力値算出手段４０及びＤＤＳ５０がデジタル回路で構成されている。そのため、この位相差算出手段３０、入力値算出手段４０及びＤＤＳ５０を１チップに実装して、装置の小型化を図ることができる。
また、位相差算出手段３０及び入力値算出手段４０をマイクロコンピュータに搭載し、入力値算出手段４０が算出したＤＤＳ５０への位相増加分Ｘを、有線または無線通信回線を通じて逐次ＤＤＳ５０に送信するように構成することも可能である。As described above, in this resonance frequency tracking device, the phase difference calculating means 30, the input value calculating means 40, and the DDS 50 are constituted by digital circuits. For this reason, the phase difference calculating means 30, the input value calculating means 40 and the DDS 50 can be mounted on one chip to reduce the size of the apparatus.
Further, the phase difference calculating means 30 and the input value calculating means 40 are mounted on the microcomputer, and the phase increment X to the DDS 50 calculated by the input value calculating means 40 is sequentially transmitted to the DDS 50 through a wired or wireless communication line. It is also possible to configure.
（第２の実施形態）
本発明の第２の実施形態に係る共振周波数追従装置は、電圧パルス及び電流パルスの複数個を用いて位相差Δφを算出し、また、位相差Δφとその微分値とを用いて共振周波数への追従を行っている。
位相差Δφの検出精度は、位相差算出の基礎となる電圧パルス及び電流パルスの個数を増やすことで向上する。
また、前記（数４）の逐次式により共振周波数への追従を行うときは、位相差Δφが小さい場合に、追従に長い時間を要するが、逐次式に位相差Δφの微分値を加え、ＸnからＸn+1への変化量を大きくすることで、この点が改善できる。
この逐次式は、次式（数６）で表すことができる。
Ｘn+1 ＝ Ｘn＋Ｋp・Δφ＋Ｋq・（dΔφ/dt） （数６）
ここで、（dΔφ/dt）は、位相差Δφの微分を表している。また、比例ゲインＫpは（１／２）nに、比例ゲインＫqは（１／２）mに設定する。(Second Embodiment)
The resonance frequency tracking device according to the second embodiment of the present invention calculates the phase difference Δφ using a plurality of voltage pulses and current pulses, and uses the phase difference Δφ and its differential value to obtain the resonance frequency. Is following.
The detection accuracy of the phase difference Δφ is improved by increasing the number of voltage pulses and current pulses that are the basis for calculating the phase difference.
Further, when tracking the resonance frequency by the sequential formula of (Formula 4), if the phase difference Δφ is small, it takes a long time to follow, but the differential value of the phase difference Δφ is added to the sequential formula, and X This point can be improved by increasing the amount of change fromn to Xn + 1 .
This sequential formula can be expressed by the following formula (Formula 6).
Xn + 1 = Xn + Kp · Δφ + Kq · (dΔφ / dt) (Equation 6)
Here, (dΔφ / dt) represents the differentiation of the phase difference Δφ. Further, the proportional gainKp is set to (1/2)n , and the proportional gainKq is set to (1/2)m .
図１０は、この装置の位相差算出手段１３０及び入力値算出手段１４０を示し、図１１は、位相差算出手段１３０の論理回路を示し、また、図１２は、入力値算出手段１４０の論理回路を示している。なお、この装置のその他の構成は、第１の実施形態と変わりがない。
位相差算出手段１３０は、図２に示す位相差算出手段３０の減算器３７の後に続き、８周期分の電圧及び電流パルスから位相差Δφを算出する。
この位相差算出手段１３０は、図１１に示すように、加算器１３１と、この加算器１３１の出力を加算器１３１に戻すラッチ１３２と、電圧パルスの８周期分の周期を生成する１／８分周器１３４と、８周期分の位相差Δφをラッチ１３２から取り出すラッチ１３３とを有している。10 shows the phase difference calculation means 130 and the input value calculation means 140 of this apparatus, FIG. 11 shows the logic circuit of the phase difference calculation means 130, and FIG. 12 shows the logic circuit of the input value calculation means 140. Is shown. The other configuration of this apparatus is the same as that of the first embodiment.
The phase difference calculating means 130 follows the subtractor 37 of the phase difference calculating means 30 shown in FIG. 2, and calculates the phase difference Δφ from the voltage and current pulses for eight periods.
As shown in FIG. 11, the phase difference calculating means 130 includes an adder 131, a latch 132 that returns the output of the adder 131 to the adder 131, and 1/8 that generates a period corresponding to eight periods of voltage pulses. A frequency divider 134 and a latch 133 that extracts the phase difference Δφ for eight cycles from the latch 132 are provided.
加算器１３１は、減算器３７から出力された位相差Δφ（数２）を入力Ｑとして、このＱとラッチ１３２から戻される加算器１３１の前回の出力とを加算する。
ラッチ１３２は、電圧パルスがサンプリングＳとして入力する毎に、そのパルスの立上り時点における加算器１３１の出力値を保持し、次のサンプリングＳが入力するまで、その値をラッチ１３３及び加算器１３１に出力し続ける。また、１／８分周器１３４からサンプリングＳの８周期分に相当する周期の信号が入力すると、その信号の立上り時点で保持しているデータがクリアされる。
ラッチ１３３は、１／８分周器１３４からサンプリングＳの８周期分に相当する周期の信号が入力すると、その信号の立上り時点におけるラッチ１３２の出力値を保持し、１／８分周器１３４から次の信号が入力するまで、周期積算８Ｒとして出力し続ける。また、１／８分周器１３４が生成したサンプリングＳの８周期分に相当する周期の信号は、サンプリングＳ’として出力される。
そのため、この位相差算出手段１３０からは、８個の電圧パルスの位相差Δφを合計した位相差と、電圧パルスの１／８の周波数を持つタイミング信号（サンプリングＳ’）とが出力される。The adder 131 uses the phase difference Δφ (Equation 2) output from the subtractor 37 as an input Q, and adds this Q and the previous output of the adder 131 returned from the latch 132.
Each time the voltage pulse is input as the sampling S, the latch 132 holds the output value of the adder 131 at the rising edge of the pulse, and the value is input to the latch 133 and the adder 131 until the next sampling S is input. Continue to output. When a signal having a period corresponding to eight periods of sampling S is input from the 1/8 frequency divider 134, the data held at the rising edge of the signal is cleared.
When a signal having a period corresponding to eight periods of sampling S is input from the 1/8 frequency divider 134, the latch 133 holds the output value of the latch 132 at the rising edge of the signal, and the 1/8 frequency divider 134 Until the next signal is input, it continues to be output as the period integration 8R. A signal having a period corresponding to eight periods of sampling S generated by the 1/8 frequency divider 134 is output as sampling S ′.
For this reason, the phase difference calculation means 130 outputs a phase difference obtained by adding up the phase differences Δφ of the eight voltage pulses and a timing signal (sampling S ′) having a frequency that is 1/8 of the voltage pulse.
入力値算出手段１４０を構成するＰＤコントローラは、図１２に示すように、サンプリングＳの立上り時点における入力Ｖを出力するラッチ１４１と、ラッチ１４１の出力をｎビットだけ右側にシフトするシフタ１４２と、サンプリングＳの立上り時点におけるラッチ１４１の出力値を出力するラッチ１４３と、ラッチ１４１の出力からラッチ１４３の出力を減算する減算器１４４と、減算器１４４の出力をｍビットだけ右側にシフトするシフタ１４５と、シフタ１４２の出力とシフタ１４５の出力とを加算する加算器１４６とを備えている。
ここで、入力Ｖとして位相差Δφが入力し、サンプリングＳとして電圧パルスが入力するものとすると、ラッチ１４１は、電圧パルスが入力する度に、電圧パルスの立上り時点における位相差Δφを保持し、次の電圧パルスが入力するまで、その位相差Δφを出力し続ける。シフタ１４２は、このΔφをｎビットだけ右側にシフトして（１／２）nΔφを生成する。
また、ラッチ１４３は、次の電圧パルスが入力すると、電圧パルスの立上り時点におけるラッチ１４１の出力値Δφを出力する。そのため、減算器１４４からは、ラッチ１４３が出力したΔφと、ラッチ１４３がその前に出力したΔφとの差分、即ち、Δφの微分値が出力される。シフタ１４５は、このΔφの微分値をｍビットだけ右側にシフトして（１／２）m（dΔφ/dt）を生成する。
加算器１４６は、シフタ１４２から出力された（１／２）nΔφと、シフタ１４５から出力された（１／２）m（dΔφ/dt）とを加算する。
そのため、加算器１４６の出力ＰＤＷは、（数６）の｛Ｋp・Δφ−Ｋq・（dΔφ/dt）｝となる。
従って、この入力値算出手段１４０を備える共振周波数追従装置は、（数６）の逐次式に基づいて共振周波数への追従を行うことができる。As shown in FIG. 12, the PD controller constituting the input value calculating means 140 includes a latch 141 that outputs the input V at the rising edge of the sampling S, a shifter 142 that shifts the output of the latch 141 to the right by n bits, A latch 143 that outputs the output value of the latch 141 at the rising edge of the sampling S, a subtractor 144 that subtracts the output of the latch 143 from the output of the latch 141, and a shifter 145 that shifts the output of the subtractor 144 to the right by m bits. And an adder 146 for adding the output of the shifter 142 and the output of the shifter 145.
Here, if the phase difference Δφ is input as the input V and the voltage pulse is input as the sampling S, the latch 141 holds the phase difference Δφ at the rising edge of the voltage pulse every time the voltage pulse is input. The phase difference Δφ is continuously output until the next voltage pulse is input. The shifter 142 shifts this Δφ to the right by n bits to generate (1/2)n Δφ.
Further, when the next voltage pulse is input, the latch 143 outputs the output value Δφ of the latch 141 at the rising edge of the voltage pulse. Therefore, the subtracter 144 outputs a difference between Δφ output from the latch 143 and Δφ output from the latch 143 before that, that is, a differential value of Δφ. The shifter 145 shifts the differential value of Δφ to the right by m bits to generate (1/2)m (dΔφ / dt).
The adder 146 adds (1/2)n Δφ output from the shifter 142 and (1/2)m (dΔφ / dt) output from the shifter 145.
Therefore, the output PDW adder 146 becomes{K p · Δφ-K q · (dΔφ / dt)} (Equation 6).
Therefore, the resonance frequency tracking device including the input value calculating unit 140 can track the resonance frequency based on the sequential formula of (Equation 6).
図１３は、図１０の構成を有する共振周波数追従装置の追従性能を測定した結果について示している。ここでは、図１７に示す構造を有し、図１８に示す周波数特性を示すランジュバン型超音波振動子を対象としている。このランジュバン型超音波振動子の共振に伴う振動振幅及び電流位相の変化は、極めて狭い周波数範囲でのみ生じている。しかし、この共振周波数追従装置を用いることにより、２０ｍｓ以内で共振周波数に追従することが可能である。
この共振周波数追従装置の位相差算出手段１３０及び入力値算出手段１４０は、デジタル回路で構成されているため、これらをＤＤＳ５０と共に１チップに実装することが可能である。
また、第１の実施形態と同様に、位相差算出手段１３０及び入力値算出手段１４０をマイクロコンピュータに搭載し、入力値算出手段１４０が算出したＤＤＳ５０への位相増加分を、有線または無線通信回線を通じて逐次ＤＤＳ５０に送信するようにしても良い。
なお、ここでは、位相差算出手段１３０と入力値算出手段１４０とを組み合わせているが、位相差算出手段１３０を第１の実施形態の入力値算出手段４０（Ｐコントローラ４１１）と組み合わせることも可能である。
また、ここで示した入力値算出手段、位相差算出手段及びＤＤＳの論理回路は、一例であって、本発明は、それに限る訳ではない。FIG. 13 shows the result of measuring the tracking performance of the resonant frequency tracking device having the configuration of FIG. Here, the Langevin type ultrasonic transducer having the structure shown in FIG. 17 and the frequency characteristics shown in FIG. 18 is targeted. Changes in the vibration amplitude and current phase accompanying the resonance of the Langevin type ultrasonic transducer occur only in a very narrow frequency range. However, by using this resonance frequency tracking device, it is possible to track the resonance frequency within 20 ms.
Since the phase difference calculating means 130 and the input value calculating means 140 of this resonance frequency tracking device are configured by digital circuits, they can be mounted on one chip together with the DDS 50.
Further, similarly to the first embodiment, the phase difference calculating means 130 and the input value calculating means 140 are mounted on a microcomputer, and the phase increment to the DDS 50 calculated by the input value calculating means 140 is obtained by a wired or wireless communication line. May be transmitted to the DDS 50 sequentially.
Here, the phase difference calculation means 130 and the input value calculation means 140 are combined, but the phase difference calculation means 130 can also be combined with the input value calculation means 40 (P controller 411) of the first embodiment. It is.
The input value calculation means, phase difference calculation means, and DDS logic circuit shown here are merely examples, and the present invention is not limited to them.
本発明の超音波振動子の共振周波数追従装置は、超音波洗浄機、超音波カッター、超音波溶着機、超音波研磨機など、各種分野で使用されている超音波振動子への適用が可能であり、共振周波数追従装置の小型化を図り、超音波振動子を含むシステムのインテリジェント化を図ることができる。 The ultrasonic vibrator resonance frequency tracking device of the present invention can be applied to ultrasonic vibrators used in various fields such as an ultrasonic cleaning machine, an ultrasonic cutter, an ultrasonic welding machine, and an ultrasonic polishing machine. Therefore, the resonance frequency tracking device can be reduced in size, and the system including the ultrasonic transducer can be made intelligent.
１ 超音波振動子
１０ 電圧電流検出手段
１１ ホール素子
２０ 波形整形手段
２１ コンパレータ
２２ インバータ回路
２３ コンパレータ
２４ インバータ回路
３０ 位相差算出手段
３１ カウンタ
３２ カウンタ
３３ ラッチ
３４ シフタ
３５ ラッチ
３６ インバータ回路
３７ 減算器
４０ 入力値算出手段
５０ ＤＤＳ
６０ 増幅手段
８１ 圧電体
８２ 圧電体
８３ 金属ブロック
８４ 金属ブロック
１３０ 位相差算出手段
１３１ 加算器
１３２ ラッチ
１３３ ラッチ
１３４ １／８分周器
１４０ ＰＤコントローラ
１４１ ラッチ
１４２ シフタ
１４３ ラッチ
１４４ 減算器
１４５ シフタ
１４６ 加算器
３１１ 加算器
３１２ ラッチ
４１１ Ｐコントローラ
４１２ ラッチ４
４１３ シフタ
５０１ 加算器
５０２ ラッチ
５０３ 波形メモリ
５０４ ＤＡＣ
５０５ ＬＰＦDESCRIPTION OF SYMBOLS 1 Ultrasonic vibrator 10 Voltage current detection means 11 Hall element 20 Waveform shaping means 21 Comparator 22 Inverter circuit 23 Comparator 24 Inverter circuit 30 Phase difference calculation means 31 Counter 32 Counter 33 Latch 34 Shifter 35 Latch 36 Inverter circuit 37 Subtractor 40 Input Value calculation means 50 DDS
60 Amplifying means 81 Piezoelectric body 82 Piezoelectric body 83 Metal block 84 Metal block 130 Phase difference calculating means 131 Adder 132 Latch 133 Latch 134 1/8 Divider 140 PD controller 141 Latch 142 Shifter 143 Latch 144 Subtractor 145 Shifter 146 Addition Unit 311 adder 312 latch 411 P controller 412 latch 4
413 Shifter 501 Adder 502 Latch 503 Waveform memory 504 DAC
505 LPF
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