JP5121217B2 - Method for manufacturing semiconductor device - Google Patents

Description

Translated fromJapanese

本発明は、半導体装置およびその作製方法に関する。The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）を形成し、当該薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。当該薄膜トランジスタは、絶縁表面を有する基板上にＣＶＤ法、フォトリソグラフィ工程等を用いて島状の半導体膜を形成し、当該島状の半導体膜の一部をトランジスタのチャネル形成領域として利用するように設けられている（例えば特許文献１）。In recent years, a semiconductor device in which a thin film transistor (TFT) is formed over a substrate having an insulating surface such as glass and the thin film transistor is used as a switching element or the like has been actively produced. In the thin film transistor, an island-shaped semiconductor film is formed over a substrate having an insulating surface by a CVD method, a photolithography process, or the like, and a part of the island-shaped semiconductor film is used as a channel formation region of the transistor. (For example, Patent Document 1).

一般的な薄膜トランジスタの模式図を図２２に示す。図２２（Ａ）は、薄膜トランジスタの上面図を示し、図２２（Ｂ）は図２２（Ａ）のＡ１とＢ１とを結ぶ破線における断面図を示し、図２２（Ｃ）は図２２（Ａ）のＡ２とＢ２とを結ぶ破線における断面図を示し、図２２（Ｄ）は図２２（Ｃ）の半導体層３２の端部２５の拡大図を示す。図２２（Ｂ）〜（Ｄ）に示すように、薄膜トランジスタは、基板３０上に、下地膜として機能する絶縁層３１が形成され、絶縁層３１上に、チャネル形成領域３２ａ、ソース領域及びドレイン領域として機能する不純物領域３２ｂ、３２ｃを有する半導体層３２が形成され、半導体層３２及び絶縁層３１上にゲート絶縁膜として機能する絶縁層３３が形成され、絶縁層３３上にゲート電極として機能する導電層３４が形成される。A schematic diagram of a general thin film transistor is shown in FIG. 22A is a top view of the thin film transistor, FIG. 22B is a cross-sectional view taken along the broken line connecting A1 and B1 in FIG. 22A, and FIG. 22C is FIG. 22A. FIG. 22D is an enlarged view of theend portion 25 of thesemiconductor layer 32 in FIG. 22C. FIG. 22D is a cross-sectional view taken along the broken line connecting A2 and B2. As shown in FIGS. 22B to 22D, in the thin film transistor, aninsulating layer 31 that functions as a base film is formed over asubstrate 30, and achannel formation region 32 a, a source region, and a drain region are formed over theinsulating layer 31. Thesemiconductor layer 32 having theimpurity regions 32b and 32c functioning as the gate electrode is formed, theinsulating layer 33 functioning as a gate insulating film is formed over thesemiconductor layer 32 and theinsulating layer 31, and the conductive layer functioning as the gate electrode is formed over theinsulating layer 33.Layer 34 is formed.

図２２に示した薄膜トランジスタを作製する工程において、選択的にエッチングされた半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成する場合、半導体層３２の端部２５において絶縁層３３の膜厚が不均一となり絶縁層３３の被覆不良が生じる。絶縁層３３の膜厚が薄くなった部分においては、ゲート電圧の電界強度が強くなり、薄膜トランジスタの耐圧や信頼性に悪影響を与えていた。In the process of manufacturing the thin film transistor illustrated in FIG. 22, in the case where theinsulating layer 33 that functions as a gate insulating film is formed over the selectivelyetched semiconductor layer 32, the film of theinsulating layer 33 at theend portion 25 of thesemiconductor layer 32. The thickness becomes non-uniform and theinsulation layer 33 is poorly coated. In the portion where the thickness of theinsulating layer 33 is reduced, the electric field strength of the gate voltage is increased, which adversely affects the breakdown voltage and reliability of the thin film transistor.

また、半導体層３２の端部２５には、基板及び各薄膜の応力が集中するため、素子特性の変動を引き起こし問題となっていた。Further, the stress of the substrate and each thin film is concentrated on theend portion 25 of thesemiconductor layer 32, which causes a problem of variation in element characteristics.

この半導体層３２の端部の段差に起因するゲート絶縁膜の被覆性の低下を改善する手段として、活性層の端部をテーパー形状とする手段が用いられている（例えば、特許文献２）。As means for improving the decrease in coverage of the gate insulating film due to the step at the end of thesemiconductor layer 32, means for tapering the end of the active layer is used (for example, Patent Document 2).

一方、高速動作を必要とする回路を構成する薄膜トランジスタとしては、チャネル長が短く、且つゲート絶縁膜の膜厚が薄いことが好ましい。このため、ゲート絶縁膜の膜厚は、数十ナノメートルと膜厚が薄くなっている。
特開平０８−０１８０５５号公報特開２００５−１６７２０７号公報On the other hand, as a thin film transistor included in a circuit that requires high-speed operation, it is preferable that a channel length is short and a gate insulating film is thin. For this reason, the film thickness of the gate insulating film is as thin as several tens of nanometers.
Japanese Patent Laid-Open No. 08-018055 JP 2005-167207 A

しかしながら、半導体層の端部をテーパー形状にしても、電界や応力の集中は依然として問題となっている。However, even if the end portion of the semiconductor layer is tapered, the concentration of electric field and stress still remains a problem.

つまり、半導体層の端部をテーパー形状にしても、半導体層の端部においてゲート絶縁膜の膜厚が不均一となり、ゲート絶縁膜が薄い箇所において電界集中が生じてしまう。電界集中が起きることでリーク電流が増大し、デバイスの消費電力が増大する。更には、電界集中が過度な場合にはゲート絶縁膜の破壊が起こり、ゲートリーク不良が発生する。そのため、ゲート耐圧が低下する。これらはゲート絶縁膜の膜厚を数十ナノメートルと薄くした場合に特に顕著な問題である。That is, even if the end portion of the semiconductor layer is tapered, the thickness of the gate insulating film is not uniform at the end portion of the semiconductor layer, and electric field concentration occurs at a portion where the gate insulating film is thin. When electric field concentration occurs, the leakage current increases and the power consumption of the device increases. Furthermore, when the electric field concentration is excessive, the gate insulating film is destroyed and a gate leak defect occurs. As a result, the gate breakdown voltage decreases. These are particularly prominent problems when the thickness of the gate insulating film is reduced to several tens of nanometers.

本願発明はこのような課題を解決するための技術であり、ゲート絶縁層の膜厚が薄くなった部分、即ち、段差部におけるゲート絶縁層の膜厚の不均一による半導体装置の特性への影響を低減し、半導体装置の信頼性を向上させることを目的とする。The present invention is a technique for solving such a problem, and the influence on the characteristics of a semiconductor device due to the non-uniformity of the thickness of the gate insulating layer at the stepped portion, that is, the stepped portion. The purpose is to improve the reliability of the semiconductor device.

本発明の半導体装置は、絶縁表面上に形成される半導体層と、半導体層上に形成される第１の絶縁層と、半導体層の端部を酸素を含む雰囲気下でプラズマ処理することにより形成される第２の絶縁層と、第１の絶縁層上及び第２の絶縁層上に形成されるゲート電極と、を有する。なお、第２の絶縁層は、半導体層のチャネル形成領域と接する酸化膜である。A semiconductor device of the present invention is formed by performing plasma treatment on a semiconductor layer formed on an insulating surface, a first insulating layer formed on the semiconductor layer, and an end portion of the semiconductor layer in an atmosphere containing oxygen. A second insulating layer, and a gate electrode formed on the first insulating layer and the second insulating layer. Note that the second insulating layer is an oxide film in contact with the channel formation region of the semiconductor layer.

また、本発明の半導体装置は、絶縁表面上に半導体層を形成し、半導体層上に第１の絶縁層を形成し、半導体層及び第１の絶縁層をエッチングして半導体層の端部を露出させ、酸素を含む雰囲気下で半導体層の露出した部分をプラズマ処理して第２の絶縁層を形成し、前記第１の絶縁層上及び前記第２の絶縁層上にゲート電極を形成することで作製することができる。In the semiconductor device of the present invention, a semiconductor layer is formed over an insulating surface, a first insulating layer is formed over the semiconductor layer, and the semiconductor layer and the first insulating layer are etched so that an end portion of the semiconductor layer is formed. The exposed portion of the semiconductor layer is exposed to plasma in an atmosphere containing oxygen to form a second insulating layer, and a gate electrode is formed on the first insulating layer and the second insulating layer. Can be produced.

また、プラズマ処理は、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いて行うことができる。プラズマ処理は例えば、酸素と希ガスとの混合ガス雰囲気下、酸素と水素と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。The plasma treatment can be performed using plasma with an electron density of 1 × 10¹¹cm^{−3 to} 1 × 10¹³ cm⁻³ and an electron temperature of 0.5 eV to 1.5 eV. The plasma treatment can be performed, for example, in a mixed gas atmosphere of oxygen and rare gas, in a mixed gas atmosphere of oxygen, hydrogen, and rare gas, in a mixed gas atmosphere of dinitrogen monoxide and rare gas, or in a mixed gas atmosphere of dinitrogen monoxide and hydrogen. It can be performed in a mixed gas atmosphere of a noble gas.

本発明において、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有するため、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、半導体層のチャネル形成領域の側面とゲート電極とが接するのを防ぐことができる。In the present invention, since the insulating layer is provided at the end (side surface) of the channel formation region of the semiconductor layer under the gate electrode, it is possible to reduce the influence of the poor coating on the semiconductor layer surface of the gate insulating film on the semiconductor device. . That is, the side surface of the channel formation region of the semiconductor layer can be prevented from contacting the gate electrode.

また、ゲート絶縁層の実効膜厚に比べて半導体層の端部に形成される酸化膜の実効膜厚を厚くすることができるため、半導体層の端部における電界集中を緩和することができる。In addition, since the effective thickness of the oxide film formed at the end portion of the semiconductor layer can be increased compared to the effective thickness of the gate insulating layer, electric field concentration at the end portion of the semiconductor layer can be reduced.

また、半導体層の端部と下地膜として機能する絶縁層との接する部分において絶縁層に凹部が形成される場合があるが、半導体層の端部に選択的に絶縁層を形成することができるため、下地の絶縁層に凹部が形成されても、半導体層とゲート電極とが接することがなくなる。In addition, a recess may be formed in the insulating layer in a portion where the end portion of the semiconductor layer is in contact with the insulating layer functioning as a base film, but the insulating layer can be selectively formed in the end portion of the semiconductor layer. Therefore, even when a recess is formed in the base insulating layer, the semiconductor layer and the gate electrode are not in contact with each other.

従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。本発明は、ゲート絶縁層として機能する絶縁膜の膜厚が数ナノメートル〜数十ナノメートルのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。従って、信頼性が高い半導体装置を作製することができる。Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode. The present invention is particularly effective when the thickness of the insulating film functioning as the gate insulating layer is smaller than the thickness of the semiconductor layer, such as several nanometers to several tens of nanometers. Therefore, a highly reliable semiconductor device can be manufactured.

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals may be used in common in different drawings.

（実施の形態１）
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆不良によるリーク電流を抑制することが可能な半導体装置の構造について説明する。(Embodiment 1)
In this embodiment mode, a structure of a semiconductor device capable of suppressing leakage current due to poor coverage of a gate insulating film at an end portion of a semiconductor layer will be described.

図１は本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１（Ａ）は、特に薄膜トランジスタの要部の上面図を示し、図１（Ｂ）は図１（Ａ）のＡ_１とＢ_１とを結ぶ破線における断面図を示し、図１（Ｃ）は図１（Ａ）のＡ_２とＢ_２とを結ぶ破線における断面図を示している。1A and 1B are a top view and a cross-sectional view for explaining a main configuration of a semiconductor device according to the present invention. 1A shows a top view of a main portion of the thin film transistor, and FIG. 1B shows a cross-sectional view taken along a broken line connecting A₁ and B₁ in FIG. 1A. Shows a cross-sectional view taken along a broken line connecting A₂ and B₂ in FIG.

本実施の形態に示す薄膜トランジスタは、基板３０上に絶縁層３１を介して島状に設けられた半導体層３２と、半導体層３２上に形成されたゲート絶縁層３３と、半導体層３２の上方にゲート絶縁層３３を介して設けられたゲート電極として機能する導電層３４と、を含む薄膜トランジスタ２０５と、ゲート絶縁層３３及び導電層３４を覆って設けられた絶縁層２０３と、絶縁層２０３上に設けられたソース電極又はドレイン電極として機能する導電層２０４とを有している（図１（Ａ）〜（Ｃ））。なお、半導体層３２は、チャネル形成領域３２ａとソース領域又はドレイン領域として機能する不純物領域３２ｂ、３２ｃとに加えて、半導体層３２の端部、ここでは導電層３４の下方のチャネル形成領域３２ａに接した部分に形成された絶縁層３６とを有している。なお、チャネル形成領域３２ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型の不純物が添加されていてもよい。The thin film transistor described in this embodiment includes asemiconductor layer 32 provided in an island shape over asubstrate 30 with aninsulating layer 31 interposed therebetween, agate insulating layer 33 formed over thesemiconductor layer 32, and asemiconductor layer 32 above thesemiconductor layer 32. Athin film transistor 205 including aconductive layer 34 serving as a gate electrode provided through thegate insulating layer 33, aninsulating layer 203 provided so as to cover thegate insulating layer 33 and theconductive layer 34, and theinsulating layer 203. Theconductive layer 204 functions as a source electrode or a drain electrode provided (FIGS. 1A to 1C). Note that in addition to thechannel formation region 32a and theimpurity regions 32b and 32c functioning as a source region or a drain region, thesemiconductor layer 32 is formed at the end of thesemiconductor layer 32, here thechannel formation region 32a below theconductive layer 34. And an insulatinglayer 36 formed on the contacted portion. Note that an impurity having a conductivity type opposite to the impurity added to theimpurity regions 32b and 32c may be added to thechannel formation region 32a.

ここで、絶縁層３６は、酸素を含む雰囲気下で半導体層３２の端部をプラズマ処理することにより形成された酸化膜である。半導体層の端部に形成された絶縁層３６は、半導体層３２の端部とゲート電極として機能する導電層３４が短絡してリーク電流が流れるのを防止するために設ける。従って、絶縁層３６は、少なくとも半導体層３２のチャネル形成領域３２ａの側面（露出している部分）に形成されていればよい。ただし、それ以外の部分に形成されていてももちろん構わない。なお、本実施の形態において、絶縁層３６はゲート絶縁層３３の下側（基板側）の領域にゲート絶縁層３３と接して形成されている。Here, the insulatinglayer 36 is an oxide film formed by performing plasma treatment on an end portion of thesemiconductor layer 32 in an atmosphere containing oxygen. The insulatinglayer 36 formed at the end of the semiconductor layer is provided to prevent leakage current from flowing due to a short circuit between the end of thesemiconductor layer 32 and theconductive layer 34 functioning as a gate electrode. Therefore, the insulatinglayer 36 may be formed at least on the side surface (exposed portion) of thechannel formation region 32 a of thesemiconductor layer 32. However, it may of course be formed in other portions. In the present embodiment, the insulatinglayer 36 is formed in contact with thegate insulating layer 33 in a region below the substrate (substrate side).

本実施の形態において、基板３０上に形成された絶縁層３１上に、半導体層とゲート絶縁層として機能する絶縁層とを順次形成し、半導体層と絶縁層とをエッチングすることにより、島状に設けられた半導体層３２及びゲート絶縁層３３を形成する。その後、ゲート絶縁層３３及び半導体層３２の端部の半導体層が露出している部分に対してプラズマ処理を行うことにより、半導体層３２の端部に絶縁層３６を形成することができる。In this embodiment mode, a semiconductor layer and an insulating layer functioning as a gate insulating layer are sequentially formed over the insulatinglayer 31 formed over thesubstrate 30, and the semiconductor layer and the insulating layer are etched to form an island shape. Thesemiconductor layer 32 and thegate insulating layer 33 provided on the substrate are formed. After that, the insulatinglayer 36 can be formed at the end portion of thesemiconductor layer 32 by performing plasma treatment on the exposed portions of thegate insulating layer 33 and thesemiconductor layer 32 at the end portions of thesemiconductor layer 32.

なお、本実施の形態において、ゲート絶縁層３３の表面からプラズマ処理を行うため、半導体層３２の端部のみではなく、ゲート絶縁層３３と接する半導体層３２表面も酸化される。従って、ゲート絶縁層３３と接する半導体層３２表面にも絶縁層３６が形成されている。Note that in this embodiment mode, plasma treatment is performed from the surface of thegate insulating layer 33, so that not only the end portion of thesemiconductor layer 32 but also the surface of thesemiconductor layer 32 in contact with thegate insulating layer 33 is oxidized. Therefore, the insulatinglayer 36 is also formed on the surface of thesemiconductor layer 32 in contact with thegate insulating layer 33.

本実施の形態に示す半導体装置は、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有するため、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、半導体層のチャネル形成領域の側面とゲート電極とが接しない構造にできるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。Since the semiconductor device described in this embodiment includes an insulating layer at the end (side surface) of the channel formation region of the semiconductor layer under the gate electrode, the influence of the poor coating of the gate insulating film on the surface of the semiconductor layer on the semiconductor device Can be reduced. In other words, since the side surface of the channel formation region of the semiconductor layer and the gate electrode can be prevented from being in contact with each other, gate leakage defects can be reduced and the breakdown voltage of the gate electrode can be improved.

本実施の形態において、ゲート絶縁層３３は、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を単層又は積層した膜を用いて形成することができる。このような絶縁層は、気相成長法やスパッタリング法で形成することができる。なお、気相成長法やスパッタリング法で形成されたゲート絶縁膜表面をプラズマ処理してもよい。また、半導体層３２を形成した後に、酸素を含む雰囲気又は窒素を含む雰囲気下で半導体膜表面をプラズマ処理することにより、半導体膜表面に形成された酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜をゲート絶縁層として用いることもできる。In this embodiment, thegate insulating layer 33 includes a silicon oxide (SiO) film, a silicon nitride (SiN) film, a silicon oxynitride (SiOxNy) (x> y> 0) film, and a silicon nitride oxide (SiNxOy) (x> y> 0) A film, a film in which a Hf-based oxide film, or the like is single-layered or laminated can be used. Such an insulating layer can be formed by a vapor deposition method or a sputtering method. Note that the surface of the gate insulating film formed by a vapor deposition method or a sputtering method may be subjected to plasma treatment. In addition, after thesemiconductor layer 32 is formed, the surface of the semiconductor film is subjected to plasma treatment in an atmosphere containing oxygen or an atmosphere containing nitrogen, so that a silicon oxide (SiO) film or silicon nitride (SiN) formed on the semiconductor film surface is formed. A film, a silicon oxynitride (SiOxNy) (x> y> 0) film, or a silicon nitride oxide (SiNxOy) (x> y> 0) film can also be used as the gate insulating layer.

ここで、ゲート絶縁層３３として、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を単層又は積層した膜を、気相成長法やスパッタリング法を用いて形成する場合、これらの膜の誘電率に比べて半導体層３２の端部に形成される酸化膜の誘電率は小さくなる。よって、ゲート絶縁層３３と半導体層の端部に形成される絶縁層３６とを同程度の膜厚で形成した場合でも、ゲート絶縁層３３の実効膜厚に比べて半導体層３２の端部に形成される絶縁層３６（酸化膜）の実効膜厚を厚くすることができ、半導体層３２の端部における電界集中を緩和することができる。例えば、ゲート絶縁層３３を５〜２０ｎｍ程度の膜厚で形成した場合、ゲート絶縁層３３の実効膜厚に比べて半導体層３２の端部に形成される酸化膜の実効膜厚は厚くなり、半導体層３２の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。Here, as thegate insulating layer 33, a silicon oxide (SiO) film, a silicon nitride (SiN) film, a silicon oxynitride (SiOxNy) (x> y> 0) film, a silicon nitride oxide (SiNxOy) (x> y> 0) ) When a single layer or laminated film of a film, an Hf-based oxide film, or the like is formed using a vapor deposition method or a sputtering method, it is formed at the end of thesemiconductor layer 32 as compared with the dielectric constant of these films. The dielectric constant of the oxide film becomes small. Therefore, even when thegate insulating layer 33 and the insulatinglayer 36 formed at the end of the semiconductor layer are formed to have the same film thickness, the end of thesemiconductor layer 32 is compared with the effective thickness of thegate insulating layer 33. The effective thickness of the insulating layer 36 (oxide film) to be formed can be increased, and electric field concentration at the end of thesemiconductor layer 32 can be reduced. For example, when thegate insulating layer 33 is formed with a thickness of about 5 to 20 nm, the effective thickness of the oxide film formed at the end of thesemiconductor layer 32 is thicker than the effective thickness of thegate insulating layer 33. Electric field concentration at the end of thesemiconductor layer 32 can be reduced. Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode.

また、ゲート絶縁層３３として窒化シリコン（ＳｉＮ）膜や窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜を用いた場合、ゲート絶縁層３３に接する半導体層３２の酸化速度に比べて、半導体層３２の端部の露出している部分の酸化速度が速いため、半導体層３２の端部に厚く酸化膜を形成することができる。よって、半導体層３２の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。Further, when a silicon nitride (SiN) film or a silicon nitride oxide (SiNxOy) (x> y> 0) film is used as thegate insulating layer 33, the semiconductor is compared with the oxidation rate of thesemiconductor layer 32 in contact with thegate insulating layer 33. Since the exposed portion of the end portion of thelayer 32 has a high oxidation rate, a thick oxide film can be formed on the end portion of thesemiconductor layer 32. Therefore, the electric field concentration in the vicinity of the end portion of thesemiconductor layer 32 can be relaxed, the gate leakage defect can be reduced, and the breakdown voltage of the gate electrode can be improved.

また、エッチングして半導体層３２及び絶縁層３３を形成する際に、図２（Ａ）に示すように、半導体層３２の下地膜として形成される絶縁層３１も部分的に除去され、窪み３７が形成されることがある。窪み３７が形成された場合に、半導体層３２上にゲート絶縁層３３を形成すると、半導体層３２及び窪み３７の段差を覆いきれず、ゲート絶縁層３３が部分的に切断されてしまい、半導体層３２とゲート電極として機能する導電層３４とが接して半導体層３２及びゲート電極層の間でリーク電流が生じてしまう可能性がある。Further, when thesemiconductor layer 32 and the insulatinglayer 33 are formed by etching, the insulatinglayer 31 formed as a base film of thesemiconductor layer 32 is also partially removed as shown in FIG. May be formed. If thegate insulating layer 33 is formed on thesemiconductor layer 32 when therecess 37 is formed, the step between thesemiconductor layer 32 and therecess 37 cannot be covered, and thegate insulating layer 33 is partially cut. 32 and theconductive layer 34 functioning as a gate electrode may be in contact with each other, and a leakage current may be generated between thesemiconductor layer 32 and the gate electrode layer.

しかしながら本実施の形態で示すように、島状の半導体層３２とゲート絶縁層３３を形成した後に半導体層３２表面を酸素を含む雰囲気下でプラズマ処理して半導体層３２の端部に絶縁層３６を形成することにより、図２（Ｂ）に示すように半導体層３２の表面を絶縁層で覆うことができる。従って、絶縁層３１が部分的に除去されて窪み３７が形成された場合でも、半導体層３２のチャネル形成領域３２ａと半導体層３２上に形成される導電層３４とが接することがなくなる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。However, as shown in this embodiment mode, after the island-shapedsemiconductor layer 32 and thegate insulating layer 33 are formed, the surface of thesemiconductor layer 32 is subjected to plasma treatment in an atmosphere containing oxygen, and the insulatinglayer 36 is formed at the end of thesemiconductor layer 32. As shown in FIG. 2B, the surface of thesemiconductor layer 32 can be covered with an insulating layer. Therefore, even when the insulatinglayer 31 is partially removed and thedepression 37 is formed, thechannel formation region 32a of thesemiconductor layer 32 and theconductive layer 34 formed on thesemiconductor layer 32 are not in contact with each other. Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode.

なお、酸素を含む雰囲気下として例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、酸素と水素（Ｈ_２）と希ガスとの混合ガス雰囲気下、一酸化二窒素と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。例えば、酸素（Ｏ_２）、水素（Ｈ_２）とアルゴン（Ａｒ）との混合ガスを用いることができる。その場合、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍ含んだ混合ガスを用いることができる。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。Note that as an atmosphere containing oxygen, for example, oxygen and hydrogen (H₂ ) are mixed in an atmosphere of mixed gas of oxygen (O₂ ) and a rare gas (including at least one of He, Ne, Ar, Kr, and Xe). The reaction can be performed in a mixed gas atmosphere of a rare gas, a mixed gas atmosphere of dinitrogen monoxide and a rare gas, or a mixed gas atmosphere of dinitrogen monoxide, hydrogen, and a rare gas. For example, a mixed gas of oxygen (O₂ ), hydrogen (H₂ ), and argon (Ar) can be used. In that case, a mixed gas containing 0.1 to 100 sccm of oxygen, 0.1 to 100 sccm of hydrogen, and 100 to 5000 sccm of argon can be used. Note that the mixed gas is preferably introduced at a ratio of oxygen: hydrogen: argon = 1: 1: 100. For example, oxygen may be introduced at 5 sccm, hydrogen at 5 sccm, and argon at 500 sccm.

また、窒素を含む雰囲気下として例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、窒素と水素と希ガスとの混合ガス雰囲気下、またはアンモニア（ＮＨ_３）と希ガスとの混合ガス雰囲気下で行うことができる。Further, as an atmosphere containing nitrogen, for example, in a mixed gas atmosphere of nitrogen (N₂ ) and a rare gas (including at least one of He, Ne, Ar, Kr, and Xe), nitrogen, hydrogen, and a rare gas The reaction can be performed in a mixed gas atmosphere or a mixed gas atmosphere of ammonia (NH₃ ) and a rare gas.

なお、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上であり、電子温度が１．５ｅＶ以下のプラズマを用いて行う。より詳しくいうと、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマで行う。上記プラズマはプラズマの電子密度が高密度であり、基板３０上に形成された被処理物（ここでは、半導体層３２）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化を行うことができる。また、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。Note that the plasma treatment is performed using plasma with an electron density of 1 × 10¹¹ cm⁻³ or more and an electron temperature of 1.5 eV or less in the atmosphere of the gas. More specifically, plasma is used with an electron density of 1 × 10¹¹cm^{−3 to} 1 × 10¹³ cm⁻³ and an electron temperature of 0.5 eV to 1.5 eV. Since the plasma has a high electron density of the plasma and an electron temperature in the vicinity of the object to be processed (here, the semiconductor layer 32) formed on thesubstrate 30, the plasma is prevented from being damaged by the plasma. be able to. In addition, since the electron density of plasma is as high as 1 × 10¹¹ cm⁻³ or more, an oxide or a nitride film formed by oxidizing an object to be irradiated using plasma treatment can be formed by CVD or sputtering. Compared with a film formed by a method or the like, a film having excellent uniformity in film thickness and the like and a dense film can be formed. In addition, since the electron temperature of plasma is as low as 1.5 eV or less, oxidation or nitridation treatment can be performed at a lower temperature than conventional plasma treatment or thermal oxidation. For example, sufficient oxidation can be performed even if the plasma treatment is performed at a temperature 100 degrees or more lower than the strain point of the glass substrate. As a frequency for forming plasma, a high frequency such as a microwave (2.45 GHz) can be used.

なお、薄膜トランジスタの形状は図１に示すものに限られるものではなく、例えばゲート電極として機能する導電層３４の側壁に接して絶縁物からなるサイドウォール３０１を形成してもよいし、ソース領域又はドレイン領域として機能する不純物領域３２ｂ、３２ｃとチャネル形成領域３２ａとの間に、不純物領域３２ｂ、３２ｃより低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）３２ｄ、３２ｅが形成されていてもよい（図９（Ａ））。また、薄膜トランジスタの構造として上述した構造に限られず、チャネル形成領域が１つ形成されるシングルゲート構造でもよいし、２つ形成されるダブルゲート構造または３つ形成されるトリプルゲート構造等のマルチゲート構造を用いることができる。また、ゲート電極を積層構造で設けてもよい。例えば、ゲート電極を第１の導電層３４ａと第１の導電層３４ａ上に形成される第２の導電層３４ｂとの２層構造とし、第１の導電膜をテーパー状で形成し、第１の導電膜にのみ重なるように低濃度不純物領域３２ｄ、３２ｅを設ける構造（図９（Ｂ））としてもよい。また、ゲート電極を第１の導電層３４ａと第１の導電層３４ａ上に形成される第２の導電層３４ｂで設け、第２の導電層３４ｂの側壁に接し且つ導電層３４ａの上方に形成されるようにサイドウォール３０１を設ける構造（図９（Ｃ））としてもよい。また、ソース領域またはドレイン領域として機能する不純物領域３２ｂ、３２ｃをＮｉ、Ｃｏ、Ｗ等のシリサイドで形成することも可能である。Note that the shape of the thin film transistor is not limited to that illustrated in FIG. 1. For example, thesidewall 301 made of an insulator may be formed in contact with the sidewall of theconductive layer 34 functioning as a gate electrode, or the source region or Low-concentration impurity regions (LDD regions) 32d and 32e doped with impurities at a lower concentration than theimpurity regions 32b and 32c are formed between theimpurity regions 32b and 32c functioning as drain regions and thechannel formation region 32a. It is also possible (FIG. 9A). Further, the structure of the thin film transistor is not limited to the above-described structure, and may be a single gate structure in which one channel formation region is formed, or a multi-gate such as a double gate structure in which two channel regions are formed or a triple gate structure in which three channel regions are formed. A structure can be used. Further, the gate electrode may be provided in a stacked structure. For example, the gate electrode has a two-layer structure of a firstconductive layer 34a and a secondconductive layer 34b formed over the firstconductive layer 34a, the first conductive film is formed in a tapered shape, A structure in which the low-concentration impurity regions 32d and 32e are provided so as to overlap only with the conductive film (FIG. 9B) may be employed. The gate electrode is provided by the firstconductive layer 34a and the secondconductive layer 34b formed on the firstconductive layer 34a, and is in contact with the side wall of the secondconductive layer 34b and above theconductive layer 34a. As described above, a structure in which thesidewall 301 is provided (FIG. 9C) may be employed. In addition, theimpurity regions 32b and 32c functioning as a source region or a drain region can be formed of silicide such as Ni, Co, and W.

（実施の形態２）
本実施の形態では、図１に示した半導体装置の作製方法の一例に関して図面を参照して説明する。なお、本実施の形態では図１（Ａ）のＡ_１とＢ_１とを結ぶ破線での断面における作製工程を図３（Ａ）〜（Ｃ）、図４（Ａ）〜（Ｂ）を用いて、図１（Ａ）のＡ_２とＢ_２とを結ぶ破線での断面における作製工程を図３（Ｄ）〜（Ｆ）、図４（Ｃ）〜（Ｄ）を用いて説明する。(Embodiment 2)
In this embodiment, an example of a method for manufacturing the semiconductor device illustrated in FIG. 1 will be described with reference to drawings. Note that in this embodiment mode, a manufacturing process in a cross-sectional view taken along a broken line connecting A₁ and B₁ in FIG. 1A is used with reference to FIGS. 3A to 3C and FIGS. A manufacturing process in a cross section taken along a broken line connecting A₂ and B₂ in FIG. 1A will be described with reference to FIGS. 3D to 3F and FIGS.

まず、基板３０上に絶縁層３１を形成する（図３（Ａ）、（Ｄ））。First, the insulatinglayer 31 is formed over the substrate 30 (FIGS. 3A and 3D).

基板３０は、ガラス基板、石英基板、金属基板（例えばセラミック基板またはステンレス基板など）、Ｓｉ基板等の半導体基板などを用いることができる。また、他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフィン（ＰＥＳ）、アクリルなどの基板を選択することもできる。As thesubstrate 30, a glass substrate, a quartz substrate, a metal substrate (for example, a ceramic substrate or a stainless steel substrate), a semiconductor substrate such as a Si substrate, or the like can be used. In addition, as the plastic substrate, a substrate such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfine (PES), or acrylic can be selected.

絶縁層３１は、基板３０からアルカリ金属などの不純物が拡散して、上に形成される素子の汚染を防ぐものであり、ブロッキング層として適宜設ければ良い。例えば、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成することができる。例えば、絶縁層３１を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。The insulatinglayer 31 is for preventing impurities such as alkali metals from diffusing from thesubstrate 30 and preventing contamination of the element formed thereon, and may be provided as appropriate as a blocking layer. For example, an insulating material such as silicon oxide, silicon nitride, silicon oxynitride (SiOxNy) (x> y> 0), silicon nitride oxide (SiNxOy) (x> y> 0) is formed using a CVD method, a sputtering method, or the like. Can be formed. For example, in the case where the insulatinglayer 31 has a two-layer structure, a silicon nitride oxide film may be formed as the first insulating film and a silicon oxynitride film may be formed as the second insulating film. Alternatively, a silicon nitride film may be formed as the first insulating film, and a silicon oxide film may be formed as the second insulating film.

続いて、絶縁層３１上に半導体膜２０１を形成する。半導体膜２０１は、非晶質半導体膜又は結晶質半導体膜で形成することができる。結晶性半導体膜としては、絶縁層３１上に形成した非晶質半導体膜を熱処理やレーザー光の照射によって結晶化させたものなどを用いることができる。なお、半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体等を用いることもできる。Subsequently, asemiconductor film 201 is formed over the insulatinglayer 31. Thesemiconductor film 201 can be formed using an amorphous semiconductor film or a crystalline semiconductor film. As the crystalline semiconductor film, an amorphous semiconductor film formed over the insulatinglayer 31 and crystallized by heat treatment or laser light irradiation can be used. Note that silicon is preferable as the semiconductor material, and a silicon germanium semiconductor or the like can also be used.

半導体膜２０１は、１０ｎｍ〜２００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍ程度、更に好ましくは１０ｎｍ〜３０ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体膜を形成する場合、５０ｎｍ以上の膜厚で半導体膜を形成した後で、半導体膜の表面をドライエッチング処理することにより１０ｎｍ〜５０ｎｍ程度の膜厚の半導体膜を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ_２、ＢＣｌ_３、ＳｉＣｌ_４等の塩素系のガス、ＣＦ_４、ＮＦ_３、ＳＦ_６、ＣＨＦ_３、ＣＦ_４等のフッ素系のガス、又はフッ素系ガスにＯ_２ガス、Ｈ_２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体膜表面を希フッ酸処理して半導体表面に形成される自然酸化膜を除去し、その後半導体表面をオゾン水などで処理して半導体表面に酸化膜を形成しておいてもよい。Thesemiconductor film 201 may be formed to a thickness of about 10 nm to 200 nm, preferably about 10 nm to 50 nm, more preferably about 10 nm to 30 nm. Note that in the case of forming a semiconductor film with a thickness of 50 nm or less, after the semiconductor film is formed with a thickness of 50 nm or more, the surface of the semiconductor film is dry-etched to form a semiconductor film with a thickness of about 10 nm to 50 nm. May be. Etching gas at this time includes chlorine gas such as Cl₂ , BCl₃ , SiCl₄ , fluorine gas such as CF₄ , NF₃ , SF₆ , CHF₃ , CF₄ , or fluorine. A mixed gas obtained by appropriately adding an inert gas such as O₂ gas, H₂ gas, He or Ar to the system gas can be used. Before dry etching, the surface of the semiconductor film is treated with dilute hydrofluoric acid to remove the natural oxide film formed on the surface of the semiconductor, and then the surface of the semiconductor is treated with ozone water to form an oxide film on the surface of the semiconductor. You may keep it.

半導体膜２０１を５０ｎｍ以下程度の薄膜で形成することにより、半導体膜表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体膜を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体膜を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧の小さなＴＦＴを作製することができる。By forming thesemiconductor film 201 as a thin film with a thickness of about 50 nm or less, it is possible to reduce coating defects on the gate insulating layer formed on the surface of the semiconductor film. Further, the TFT can be further reduced in size by forming the semiconductor film as a thin film. Even when the doping amount of the impurity element in the channel formation region is increased in order to reduce the threshold voltage of the TFT, it is easy to manufacture a fully depleted TFT by forming the semiconductor film as a thin film. A TFT having a good S value and a small threshold voltage can be manufactured.

また、非結晶半導体膜をレーザー光の照射によって結晶化若しくは再結晶化した膜を半導体膜２０１として用いる場合、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ_４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ_２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、ＧｄＶＯ_４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ_２Ｏ_３レーザー、ＹＶＯ_４レーザー等がある。また、ＹＡＧレーザー、Ｙ_２Ｏ_３レーザー、ＧｄＶＯ_４レーザー、ＹＶＯ_４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ_００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。In the case where a film obtained by crystallizing or recrystallizing an amorphous semiconductor film by laser light irradiation is used as thesemiconductor film 201, an LD-excited continuous wave (CW) laser (YVO₄ , second harmonic wave) is used as a laser light source. (Wavelength 532 nm)) can be used. The second harmonic is not particularly limited to the second harmonic, but the second harmonic is superior to higher harmonics in terms of energy efficiency. When the semiconductor film is irradiated with the CW laser, energy is continuously given to the semiconductor film. Therefore, once the semiconductor film is in a molten state, the molten state can be continued. Furthermore, the solid-liquid interface of the semiconductor film can be moved by scanning with a CW laser, and crystal grains that are long in one direction can be formed along the direction of this movement. The solid laser is used because the output stability is higher than that of a gas laser or the like, and stable processing is expected. Note that not only the CW laser but also a pulse laser having a repetition frequency of 10 MHz or more can be used. If a pulse laser with a high repetition frequency is used, the semiconductor film can always remain in a molten state if the laser pulse interval is shorter than the time from when the semiconductor film melts until it solidifies. A semiconductor film including crystal grains that are long in one direction can be formed. Other CW lasers and pulse lasers with a repetition frequency of 10 MHz or more can also be used. For example, examples of the gas laser include an Ar laser, a Kr laser, and a CO₂ laser. Examples of the solid-state laser include a YAG laser, a YLF laser, a YAlO₃ laser, a GdVO₄ laser, a KGW laser, a KYW laser, an alexandrite laser, a Ti: sapphire laser, a Y₂ O₃ laser, and a YVO₄ laser. Further, there are ceramic lasers such as YAG laser, Y₂ O₃ laser, GdVO₄ laser, and YVO₄ laser. Examples of the metal vapor laser include a helium cadmium laser. In addition, it is preferable to emit laser light in TEM₀₀ (single transverse mode) in a laser oscillator because energy uniformity of a linear beam spot obtained on the irradiated surface can be improved. In addition, a pulsed excimer laser may be used.

続いて、半導体膜２０１上にゲート絶縁層として機能する絶縁層２０６を形成する（図３（Ａ）、（Ｄ））。絶縁層２０６は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を用いて形成することができる。このような絶縁層は、気相成長法やスパッタリング法で形成することができる。また、半導体層２０１表面を酸素を含む雰囲気下又は窒素を含む雰囲気下でプラズマ処理することにより形成することもできる。Subsequently, an insulatinglayer 206 functioning as a gate insulating layer is formed over the semiconductor film 201 (FIGS. 3A and 3D). As the insulatinglayer 206, a silicon oxide film, a silicon nitride film, a silicon oxynitride (SiOxNy) (x> y> 0) film, a silicon nitride oxide (SiNxOy) (x> y> 0) film, an Hf-based oxide film, or the like is used. Can be formed. Such an insulating layer can be formed by a vapor deposition method or a sputtering method. Alternatively, the surface of thesemiconductor layer 201 can be formed by plasma treatment in an atmosphere containing oxygen or an atmosphere containing nitrogen.

次に、絶縁層２０６上にレジスト２０２を選択的に形成する（図３（Ａ）、（Ｄ））。そして、レジスト２０２をマスクとして絶縁層２０６及び半導体膜２０１をドライエッチングして、ゲート絶縁層３３及び島状の半導体層３２を形成する（図３（Ｂ）、（Ｅ））。なお、レジスト２０２は、エッチングの際のマスクとして用いるものであり、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して用いることができる。Next, a resist 202 is selectively formed over the insulating layer 206 (FIGS. 3A and 3D). Then, the insulatinglayer 206 and thesemiconductor film 201 are dry-etched using the resist 202 as a mask to form thegate insulating layer 33 and the island-shaped semiconductor layer 32 (FIGS. 3B and 3E). Note that the resist 202 is used as a mask at the time of etching, and a positive photoresist, a negative photoresist, or the like can be appropriately selected and used.

なお、ドライエッチングのときのエッチングガスとしては、ＣＦ_４、ＮＦ_３、ＳＦ_６、ＣＨＦ_３、ＣＦ_４等のフッ素系のガス、又は該フッ素系ガスにＯ_２ガス、Ｈ_２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、ＣＦ_４とＯ_２との混合ガス、ＳＦ_６とＯ_２との混合ガス、ＣＨＦ_３とＨｅとの混合ガス、又はＣＦ_４とＨ_２との混合ガスを用いるとよい。また、エッチングはドライエッチングに限られずウェットエッチングで行ってもよい。その場合、半導体膜２０１に対してＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｎｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ系水溶液を用いたウェットエッチングを行うことにより島状の半導体層３２を形成することができる。なお、エッチング液としてＴＭＡＨ等を用いた場合、半導体膜２０１のみが選択的にエッチングされるため、下地の絶縁層３１にダメージを与えずにエッチングすることができる。このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合に、それぞれの素子を分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。As an etching gas at the time of dry etching, a fluorine-based gas such as CF₄ , NF₃ , SF₆ , CHF₃ , CF₄ , or the fluorine-based gas includes O₂ gas, H₂ gas, He, and Ar. A mixed gas or the like to which an inert gas such as the above is appropriately added can be used. Preferably, a mixed gas of CF₄ and O₂ , a mixed gas of SF₆ and O₂ , a mixed gas of CHF₃ and He, or a mixed gas of CF₄ and H₂ may be used. Etching is not limited to dry etching, and may be performed by wet etching. In that case, the island-shapedsemiconductor layer 32 can be formed by performing wet etching on thesemiconductor film 201 using an organic alkaline aqueous solution typified by TMAH (tetramethylammonium hydroxide). Note that when TMAH or the like is used as an etchant, only thesemiconductor film 201 is selectively etched, so that etching can be performed without damaging the underlying insulatinglayer 31. Thus, by separating and forming the semiconductor layer formed on the insulating surface in an island shape, when a plurality of thin film transistors and peripheral circuits are formed on the same substrate, each element can be separated. That is, a memory element array that needs to be written and erased at a voltage of about 10V to 20V and a peripheral circuit that operates at a voltage of about 3V to 7V and mainly performs data input / output and command control on the same substrate. Even when formed, mutual interference due to a difference in voltage applied to each element can be prevented.

また、島状の半導体層３２の端部の断面形状は必ずしもテーパー状になっている必要はない。半導体層の端部付近に形成される膜の被覆不良の低減を考慮すると、よりθの角度が小さいほうが好ましいが、θが４５°〜９５°程度のテーパー状や垂直形状にエッチングしてもよい。Further, the cross-sectional shape of the end portion of the island-shapedsemiconductor layer 32 is not necessarily tapered. In consideration of the reduction of the coating failure of the film formed near the end of the semiconductor layer, it is preferable that the angle of θ is smaller, but it may be etched into a tapered shape or a vertical shape where θ is about 45 ° to 95 °. .

続いて、ゲート絶縁層３３上に形成されたレジスト２０２を除去する。そして、酸素を含む雰囲気中でプラズマ処理することにより、半導体層３２の端部及びゲート絶縁層３３と接する半導体層３２の表面に絶縁層３６を形成する（図３（Ｃ）、（Ｆ））。Subsequently, the resist 202 formed on thegate insulating layer 33 is removed. Then, by performing plasma treatment in an atmosphere containing oxygen, an insulatinglayer 36 is formed on the end portion of thesemiconductor layer 32 and on the surface of thesemiconductor layer 32 in contact with the gate insulating layer 33 (FIGS. 3C and 3F). .

次に、ゲート絶縁層３３上にゲート電極として機能する導電層３４を形成する（図４（Ａ）、（Ｃ））。ここでは、導電層３４は単層で形成した例を示しているが、もちろん導電性材料を２層又は３層以上の積層で設けた構造としてもよい。なお、ここでは図示しないが、導電層３４は、ゲート絶縁層３３上を覆って形成された導電層を選択的にエッチングすることにより形成することができる。Next, aconductive layer 34 functioning as a gate electrode is formed over the gate insulating layer 33 (FIGS. 4A and 4C). Here, an example in which theconductive layer 34 is formed of a single layer is shown, but a structure in which a conductive material is provided in a stack of two layers or three or more layers may be used. Although not shown here, theconductive layer 34 can be formed by selectively etching a conductive layer formed over thegate insulating layer 33.

また、導電層３４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。例えば、導電層３４を第１の導電膜と第２の導電膜との積層構造とする場合、第１の導電膜として窒化タンタルを用い、第２の導電膜としてタングステンを用いて形成するとよい。なお、この組み合わせに限られず、導電層３４を積層して形成する場合には、上記材料を自由に組み合わせて設けることができる。Theconductive layer 34 is selected from tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), niobium (Nb), and the like. Or an alloy material or a compound material containing these elements as main components. Alternatively, a semiconductor material typified by polycrystalline silicon doped with an impurity element such as phosphorus can be used. For example, when theconductive layer 34 has a stacked structure of a first conductive film and a second conductive film, tantalum nitride may be used as the first conductive film and tungsten may be used as the second conductive film. Note that the present invention is not limited to this combination, and when theconductive layer 34 is stacked, the above materials can be freely combined.

続いて、導電層３４をマスクとして半導体層３２に不純物元素１２１を導入することによって、半導体層３２に不純物領域３２ｂ、３２ｃ及び不純物元素１２１が導入されないチャネル形成領域３２ａを形成する（図４（Ａ）、（Ｃ））。なお、ここでは、導電層３４を島状の半導体層３２を横断するように形成した後に不純物元素を導入するため、導電層３４に覆われていない半導体層３２の領域に不純物が導入されて不純物領域３２ｂ、３２ｃが形成され、導電層３４に覆われた半導体層３２の領域には不純物元素１２１が導入されないチャネル形成領域３２ａが形成される。Subsequently, by introducing theimpurity element 121 into thesemiconductor layer 32 using theconductive layer 34 as a mask, theimpurity regions 32b and 32c and thechannel formation region 32a into which theimpurity element 121 is not introduced are formed in the semiconductor layer 32 (FIG. 4A). ), (C)). Here, since the impurity element is introduced after theconductive layer 34 is formed so as to cross the island-shapedsemiconductor layer 32, the impurity is introduced into the region of thesemiconductor layer 32 not covered with theconductive layer 34.Regions 32 b and 32 c are formed, and achannel formation region 32 a into which theimpurity element 121 is not introduced is formed in the region of thesemiconductor layer 32 covered with theconductive layer 34.

ここで、不純物元素１２１としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素１２１として、リン（Ｐ）を１×１０^１８〜１×１０^２１／ｃｍ^３の濃度で含まれるように半導体層３２に導入し、ｎ型を示す不純物領域３２ｂ、３２ｃを形成すればよい。なお、チャネル形成領域３２ａとソース領域又はドレイン領域との間に、ソース領域又はドレイン領域より低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。低濃度不純物領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。Here, as theimpurity element 121, an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity can be used. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. For example, as theimpurity element 121, phosphorus (P) is introduced into thesemiconductor layer 32 so as to be contained at a concentration of 1 × 10¹⁸ to 1 × 10²¹ / cm³ , thereby formingimpurity regions 32b and 32c exhibiting n-type. That's fine. Note that a low concentration impurity region (LDD region) to which an impurity is added at a lower concentration than the source region or the drain region may be formed between thechannel formation region 32a and the source region or the drain region. By providing the low-concentration impurity region, the electric field at the drain end can be relaxed and deterioration due to repeated writing and erasing can be suppressed.

また、チャネル形成領域３２ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型を有する不純物元素（例えばｎ型ＴＦＴに対してはボロン）を添加してもよい。チャネル形成領域３２ａ中に逆導電型の不純物を添加することにより、ＴＦＴのしきい値電圧を制御することができる。なお、この不純物元素はゲート電極を介してドープすることによって添加してもよいし、ゲート電極形成前に予め添加しておいてもよい。Further, an impurity element having a conductivity type opposite to that of the impurity added to theimpurity regions 32b and 32c (for example, boron for an n-type TFT) may be added to thechannel formation region 32a. By adding a reverse conductivity type impurity into thechannel formation region 32a, the threshold voltage of the TFT can be controlled. This impurity element may be added by doping through the gate electrode, or may be added in advance before forming the gate electrode.

次に、導電層３４、ゲート絶縁層３３、絶縁層３１等を覆うように絶縁層２０３を形成する（図４（Ｂ）、（Ｄ））。その後、ゲート絶縁層３３及び絶縁層２０３にコンタクトホールを形成し、絶縁層２０３上にソース電極又はドレイン電極として機能する導電層２０４を選択的に形成する（図４（Ｂ）、（Ｄ））。ここで、導電層２０４は、半導体層３２のソース領域又はドレイン領域として機能する不純物領域３２ｂ、３２ｃと電気的に接続されるように設ける。Next, the insulatinglayer 203 is formed so as to cover theconductive layer 34, thegate insulating layer 33, the insulatinglayer 31, and the like (FIGS. 4B and 4D). After that, contact holes are formed in thegate insulating layer 33 and the insulatinglayer 203, and aconductive layer 204 functioning as a source electrode or a drain electrode is selectively formed over the insulating layer 203 (FIGS. 4B and 4D). . Here, theconductive layer 204 is provided so as to be electrically connected to theimpurity regions 32 b and 32 c functioning as a source region or a drain region of thesemiconductor layer 32.

ここで、絶縁層２０３は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱天秤（ＴＧＡ：ｔｈｅｒｍａｌ ｇｒａｖｉｔｙ ａｎａｌｙｓｉｓ）昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁層２０３として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。Here, the insulatinglayer 203 is made of silicon oxide, silicon oxynitride (SiOxNy) (x> y> 0), silicon nitride oxide (SiNxOy) (x> y> 0), which is formed by a CVD method, a sputtering method, or the like. Can be used. Alternatively, a single layer or a stacked structure including an organic material such as polyimide, polyamide, polyvinylphenol, benzocyclobutene, acrylic, or epoxy, a siloxane material such as a siloxane resin, or an oxazole resin can be used. Note that the siloxane material corresponds to a material including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group can also be used as a substituent. The oxazole resin is, for example, photosensitive polybenzoxazole. Photosensitive polybenzoxazole has a low dielectric constant (dielectric constant 2.9 atroom temperature 1 MHz) and high heat resistance (differential thermal analysis (TGA) thermal decomposition temperature 550 ° C. at a temperature increase of 5 ° C./min). The material has a low water absorption rate (0.3% at room temperature for 24 hours). Oxazole resin has a low relative dielectric constant (about 2.9) compared to the relative dielectric constant (about 3.2 to 3.4) of polyimide, etc., so that the generation of parasitic capacitance is suppressed and high speed operation is performed. Can do. Here, as the insulatinglayer 203, a single layer or a stack of silicon oxide, silicon oxynitride (SiOxNy) (x> y> 0), or silicon nitride oxide (SiNxOy) (x> y> 0) formed by a CVD method is used. Form. Further, an organic material such as polyimide, polyamide, polyvinylphenol, benzocyclobutene, acrylic, or epoxy, a siloxane material such as a siloxane resin, or an oxazole resin may be stacked.

また、導電層２０４は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。Theconductive layer 204 can have a single-layer structure or a stacked structure formed using a kind of element selected from aluminum, tungsten, titanium, tantalum, molybdenum, nickel, and neodymium, or an alloy containing a plurality of such elements. For example, the conductive film formed using an alloy containing a plurality of the elements can be formed using an aluminum alloy containing titanium, an aluminum alloy containing neodymium, or the like. In the case of providing a stacked structure, for example, an aluminum layer or an aluminum alloy layer as described above may be stacked between titanium layers.

以上の工程により、薄膜トランジスタ２０５を含む半導体装置を作製することができる。Through the above steps, a semiconductor device including thethin film transistor 205 can be manufactured.

本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート電極と接することがなくなるため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。By using the manufacturing process of the semiconductor device described in this embodiment, a semiconductor device having an insulating layer at an end portion (side surface) of the channel formation region of the semiconductor layer under the gate electrode can be manufactured. Accordingly, it is possible to reduce the influence on the semiconductor device due to the poor coating of the gate insulating film on the surface of the semiconductor layer. That is, in the semiconductor device manufactured using the method of this embodiment, the side surface of the channel formation region of the semiconductor layer is not in contact with the gate electrode, so that gate leakage defects are reduced and the breakdown voltage of the gate electrode is improved. It becomes possible.

また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。In addition, since the insulating layer can be selectively provided thick at the end of the channel formation region of the semiconductor layer, electric field concentration at the end of the channel formation region of the semiconductor layer can be reduced. Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode.

（実施の形態３）
本実施の形態では、図１に示す半導体装置の作製方法について実施の形態２とは異なる方法について説明する。本実施の形態では図１（Ａ）のＡ_１とＢ_１とを結ぶ破線での断面における作製工程を図５（Ａ）〜（Ｂ）を用いて、図１（Ａ）のＡ_２とＢ_２とを結ぶ破線での断面における作製工程を図５（Ｃ）〜（Ｄ）を用いて説明する。(Embodiment 3)
In this embodiment, a method for manufacturing the semiconductor device illustrated in FIGS. 1A to 1C is different from that inEmbodiment 2. In this embodiment mode, a manufacturing process in a cross-sectional view taken along a broken line connecting A₁ and B₁ in FIG. 1A will be described with reference to FIGS. 5A to 5B with reference to A₂ and B in FIG. the manufacturing process in cross-section at the broken line connecting the₂ will be described with reference to FIG. 5 (C) ~ (D) .

まず、実施の形態２と同様に、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２及びゲート絶縁層３３を形成する（図５（Ａ）、（Ｄ））。ここで、ゲート絶縁層３３上にはレジスト２０２が形成されている。First, as inEmbodiment Mode 2, the insulatinglayer 31 is formed over thesubstrate 30, and thesemiconductor layer 32 and thegate insulating layer 33 are formed over the insulating layer 31 (FIGS. 5A and 5D). Here, a resist 202 is formed on thegate insulating layer 33.

続いて、半導体層３２及びゲート絶縁層をエッチングする際に使用したレジスト２０２を除去する前に、プラズマ処理を行い、半導体層３２の端部を選択的に酸化する。プラズマ処理することにより、半導体層３２の端部に絶縁層３６を形成することができる（図５（Ｂ）、（Ｅ））。本実施の形態では、レジスト２０２を除去する前にプラズマ処理を行っているため、半導体層３２の端部のみを選択的に酸化することが可能である。よって、絶縁層３３に接する半導体層３２上が酸化されることがなく、絶縁層３３の実効膜厚に比べて半導体層３２の端部に形成される絶縁層３６の実効膜厚を厚くすることができる。従って、半導体層３２の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。なお、本実施の形態において、レジストの耐熱温度以下でプラズマ処理を行うことが好ましい。Subsequently, before the resist 202 used for etching thesemiconductor layer 32 and the gate insulating layer is removed, plasma treatment is performed to selectively oxidize end portions of thesemiconductor layer 32. By performing plasma treatment, the insulatinglayer 36 can be formed at the end portion of the semiconductor layer 32 (FIGS. 5B and 5E). In this embodiment mode, plasma treatment is performed before the resist 202 is removed; therefore, only the end portion of thesemiconductor layer 32 can be selectively oxidized. Therefore, thesemiconductor layer 32 in contact with the insulatinglayer 33 is not oxidized, and the effective thickness of the insulatinglayer 36 formed at the end of thesemiconductor layer 32 is increased compared to the effective thickness of the insulatinglayer 33. Can do. Therefore, the electric field concentration in the vicinity of the end portion of thesemiconductor layer 32 can be relaxed, the gate leakage defect can be reduced, and the breakdown voltage of the gate electrode can be improved. Note that in this embodiment mode, plasma treatment is preferably performed at a temperature lower than or equal to the heat resistant temperature of the resist.

続いて、レジスト２０２を除去する。以降の工程は、実施の形態２と同様に行うことによって図１に示す半導体装置を作製することができる。Subsequently, the resist 202 is removed. The subsequent steps are performed in the same manner as inEmbodiment 2 to manufacture the semiconductor device shown in FIG.

本実施の形態に示す半導体装置の作製工程を用いることにより、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート電極と接することがなくなる、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。By using the manufacturing process of the semiconductor device described in this embodiment, a semiconductor device having an insulating layer at an end portion (side surface) of the channel formation region of the semiconductor layer under the gate electrode can be manufactured. Accordingly, it is possible to reduce the influence on the semiconductor device due to the poor coating of the gate insulating film on the surface of the semiconductor layer. That is, in the semiconductor device manufactured using the method of this embodiment, the side surface of the channel formation region of the semiconductor layer is not in contact with the gate electrode, the gate leakage defect is reduced, and the breakdown voltage of the gate electrode is improved. Is possible.

また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
（実施の形態４）
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、ＳＩＭＯＸと呼ばれるＳＯＩ基板を用いた半導体装置について説明する。In addition, since the insulating layer can be selectively provided thick at the end of the channel formation region of the semiconductor layer, electric field concentration at the end of the channel formation region of the semiconductor layer can be reduced. Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode.
(Embodiment 4)
In this embodiment, a semiconductor device in which an oxide film made of silicon oxide is formed over a single crystal silicon substrate and a single crystal semiconductor thin film formed over the oxide film is used as a channel formation region will be described. In this embodiment mode, a semiconductor device using an SOI substrate called SIMOX will be described.

まず、単結晶シリコン層の形成材料となる単結晶シリコン基板６０１を用意する（図６（Ａ））。ここではＰ型の単結晶シリコン基板を用いる場合を説明するがＮ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。First, a singlecrystal silicon substrate 601 serving as a material for forming a single crystal silicon layer is prepared (FIG. 6A). Although a case where a P-type single crystal silicon substrate is used is described here, an N-type single crystal silicon substrate may be used. Of course, a single crystal silicon germanium substrate can also be used.

続いて、単結晶シリコン基板６０１に対して酸素イオンを添加し、所定の深さに酸素含有層６０２を形成する（図６（Ｂ））。酸素イオンは、例えば１×１０^１８ａｔｏｍｓ／ｃｍ^２程度のドーズ量で添加すれば良い。なお、酸素含有層６０２が形成される深さ（単結晶シリコン基板６０１の主表面と酸素含有層６０２との間の距離）は、後に形成されるＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。Subsequently, oxygen ions are added to the singlecrystal silicon substrate 601 to form an oxygen-containinglayer 602 with a predetermined depth (FIG. 6B). For example, oxygen ions may be added at a dose of about 1 × 10¹⁸ atoms / cm² . Note that the depth at which the oxygen-containinglayer 602 is formed (the distance between the main surface of the single-crystal silicon substrate 601 and the oxygen-containing layer 602) is that of the single-crystal silicon layer that functions as an active layer of a TFT to be formed later. It becomes the film thickness.

次に、８００〜１２００℃の温度で熱処理を行い、酸素含有層６０２を埋め込み絶縁層６０３に変化させる（図６（Ｃ））。酸素含有層６０２の深さ方向の幅はイオン添加時の酸素イオンの分布で決まっており、裾をひくような分布を持っているが、この熱処理工程により単結晶シリコン基板６０１と埋め込み絶縁層６０３との界面は非常に急峻なものとなる。Next, heat treatment is performed at a temperature of 800 to 1200 ° C. to change the oxygen-containinglayer 602 into the buried insulating layer 603 (FIG. 6C). The width in the depth direction of the oxygen-containinglayer 602 is determined by the distribution of oxygen ions at the time of ion addition, and has a distribution that tends to have a tail, but this heat treatment process causes the singlecrystal silicon substrate 601 and the buried insulatinglayer 603 to be spread. The interface with is very steep.

この埋め込み絶縁層６０３の膜厚は１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とする。本実施の形態では、単結晶シリコン基板６０１と埋め込み絶縁層６０３の界面が安定に接合されているため、２０〜５０ｎｍといった薄い埋め込み絶縁層を形成することができる。The buried insulatinglayer 603 has a thickness of 10 to 500 nm (typically 20 to 50 nm). In this embodiment mode, since the interface between the singlecrystal silicon substrate 601 and the buried insulatinglayer 603 is stably bonded, a thin buried insulating layer of 20 to 50 nm can be formed.

こうして埋め込み絶縁層６０３が形成されると、埋め込み絶縁層６０３の上には部分的に単結晶シリコン基板の一部が残存し、単結晶シリコン層６０４が形成される。なお、単結晶シリコン層６０４の膜厚は１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、更に好ましくは１０ｎｍ〜３０ｎｍ）となる様に、酸素含有層６０２が形成される深さを調節すればよい。When the buried insulatinglayer 603 is formed in this manner, part of the single crystal silicon substrate partially remains on the buried insulatinglayer 603, and the singlecrystal silicon layer 604 is formed. Note that the depth at which the oxygen-containinglayer 602 is formed may be adjusted so that the thickness of the singlecrystal silicon layer 604 is 10 to 200 nm (preferably 10 to 50 nm, more preferably 10 to 30 nm).

次に、単結晶シリコン層６０４上にゲート絶縁層として機能する絶縁層２０６を形成する。なお、絶縁層２０６は実施の形態２で示した絶縁層２０６と同様に形成することができる。Next, an insulatinglayer 206 functioning as a gate insulating layer is formed over the singlecrystal silicon layer 604. Note that the insulatinglayer 206 can be formed in a manner similar to that of the insulatinglayer 206 described inEmbodiment 2.

次に、絶縁層２０６上に選択的にレジストを形成して、単結晶シリコン層６０４及び絶縁層２０６を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる島状の単結晶シリコン層６０５及び島状の単結晶シリコン層６０５の表面を覆うゲート絶縁層３３を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数個が形成されていてもよい。（図６（Ｄ））Next, a resist is selectively formed over the insulatinglayer 206, and the singlecrystal silicon layer 604 and the insulatinglayer 206 are selectively etched, whereby an island-shaped single crystal serving as an active layer of a TFT to be formed later is formed. Agate insulating layer 33 is formed to cover the surfaces of thesilicon layer 605 and the island-shaped singlecrystal silicon layer 605. Note that although only one island-shaped single crystal silicon layer is described in this embodiment mode, a plurality of layers may be formed over the same substrate. (Fig. 6 (D))

以降の工程は、実施の形態２又は実施の形態３と同様に行うことにより、図７に示すような半導体装置を作製することができる。なお、本実施の形態において、半導体装置として薄膜トランジスタの例を示す。図７（Ａ）は、薄膜トランジスタの上面図を示し、図７（Ｂ）は図７（Ａ）のＡ_１とＢ_１とを結ぶ破線における断面図を示し、図７（Ｃ）は図７（Ａ）のＡ_２とＢ_２とを結ぶ破線における断面図を示している。By performing the subsequent steps in the same manner as inEmbodiment 2 or 3, a semiconductor device as shown in FIG. 7 can be manufactured. Note that in this embodiment, an example of a thin film transistor is described as a semiconductor device. 7A is a top view of the thin film transistor, FIG. 7B is a cross-sectional view taken along a broken line connecting A₁ and B₁ in FIG. 7A, and FIG. It shows a cross-sectional view taken along broken line connecting the a₂ and B₂ in a).

図７に示す薄膜トランジスタは、単結晶シリコン基板６０１上に埋め込み絶縁層６０３を介して島状に設けられた島状の単結晶シリコン層６０５と、島状の単結晶シリコン層６０５上に形成されたゲート絶縁層３３と、島状の単結晶シリコン層６０５の上方にゲート絶縁層３３を介して設けられたゲート電極として機能する導電層３４と、を含む薄膜トランジスタ２０５と、ゲート絶縁層３３及び導電層３４を覆って設けられた絶縁層２０３と、絶縁層２０３上に設けられたソース電極又はドレイン電極として機能する導電層２０４とを有している。なお、島状の単結晶シリコン層６０５は、チャネル形成領域６０５ａとソース領域又はドレイン領域として機能する不純物領域６０５ｂ、６０５ｃとに加えて、島状の単結晶シリコン層６０５の端部、ここでは導電層３４の下方のチャネル形成領域６０５ａに接した部分に形成された絶縁層３６とを有している。なお、絶縁層３６は、島状の単結晶シリコン層６０５の表面を酸素を含む雰囲気中でプラズマ処理することにより形成することができる。なお、チャネル形成領域６０５ａ中に、不純物領域３２ｂ、３２ｃに添加した不純物とは逆の導電型の不純物が添加されていてもよい。The thin film transistor illustrated in FIG. 7 is formed over an island-like singlecrystal silicon layer 605 provided in an island shape over a singlecrystal silicon substrate 601 with a buried insulatinglayer 603 interposed therebetween, and the island-like singlecrystal silicon layer 605. Athin film transistor 205 including agate insulating layer 33 and aconductive layer 34 serving as a gate electrode provided over the island-shaped singlecrystal silicon layer 605 with thegate insulating layer 33 interposed therebetween, and thegate insulating layer 33 and theconductive layer 34, and an insulatinglayer 203 provided so as to cover 34, and aconductive layer 204 functioning as a source electrode or a drain electrode provided over the insulatinglayer 203. Note that the island-shaped singlecrystal silicon layer 605 includes achannel formation region 605a andimpurity regions 605b and 605c functioning as a source region or a drain region, and in addition, an end portion of the island-shaped singlecrystal silicon layer 605, in this case, conductive. And an insulatinglayer 36 formed in a portion in contact with thechannel formation region 605a below thelayer 34. Note that the insulatinglayer 36 can be formed by performing plasma treatment on the surface of the island-shaped singlecrystal silicon layer 605 in an atmosphere containing oxygen. Note that an impurity having a conductivity type opposite to that added to theimpurity regions 32b and 32c may be added to thechannel formation region 605a.

本実施の形態によって、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート絶縁膜と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。According to this embodiment mode, a semiconductor device having an insulating layer at the end (side surface) of the channel formation region of the semiconductor layer under the gate electrode can be manufactured. Accordingly, it is possible to reduce the influence on the semiconductor device due to the poor coating of the gate insulating film on the surface of the semiconductor layer. In other words, in the semiconductor device manufactured using the method of this embodiment, the side surface of the channel formation region of the semiconductor layer is not in contact with the gate insulating film, so that electric field concentration does not occur, gate leakage defects are reduced, and the gate electrode It is possible to improve the withstand voltage.

また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。In addition, since the insulating layer can be selectively provided thick at the end of the channel formation region of the semiconductor layer, electric field concentration at the end of the channel formation region of the semiconductor layer can be reduced. Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode.

（実施の形態５）
本実施の形態では、単結晶シリコン基板上に酸化シリコンでなる酸化膜を形成し、酸化膜上に形成された単結晶半導体薄膜をチャネル形成領域として用いる半導体装置について説明する。本実施の形態では、Ｓｍａｒｔ−Ｃｕｔ法を用いて形成されるＳＯＩ基板を用いた半導体装置について説明する。(Embodiment 5)
In this embodiment, a semiconductor device in which an oxide film made of silicon oxide is formed over a single crystal silicon substrate and a single crystal semiconductor thin film formed over the oxide film is used as a channel formation region will be described. In this embodiment, a semiconductor device using an SOI substrate formed using a Smart-Cut method is described.

まず、単結晶シリコン層の形成材料となる単結晶シリコン基板８０１を用意する。ここではＰ型の単結晶シリコン基板を用いる場合を説明するがＮ型の単結晶シリコン基板であってもよい。もちろん、単結晶シリコンゲルマニウム基板を用いることもできる。First, a singlecrystal silicon substrate 801 serving as a material for forming a single crystal silicon layer is prepared. Although a case where a P-type single crystal silicon substrate is used is described here, an N-type single crystal silicon substrate may be used. Of course, a single crystal silicon germanium substrate can also be used.

次いで熱酸化処理を行い、その主表面（素子形成面に相当する）に酸化シリコン膜８０２を形成する。膜厚は実施者が適宜決定すれば良いが、１０〜５００ｎｍ（代表的には２０〜５０ｎｍ）とすれば良い。この酸化シリコン膜８０２は後にＳＯＩ基板の埋め込み絶縁層の一部として機能する（図８（Ａ））。Next, thermal oxidation treatment is performed to form asilicon oxide film 802 on the main surface (corresponding to an element formation surface). The film thickness may be appropriately determined by the practitioner, but may be 10 to 500 nm (typically 20 to 50 nm). Thissilicon oxide film 802 functions later as part of the buried insulating layer of the SOI substrate (FIG. 8A).

次に、単結晶シリコン基板８０１の主表面側から酸化シリコン膜８０２を通して水素を添加して水素含有層８０３を形成する（図８（Ｂ））。なお、水素含有層８０３が形成される深さ（単結晶シリコン基板８０１の主表面と水素含有層８０３との間の距離）は、後にＴＦＴの活性層として機能する単結晶シリコン層の膜厚となる。例えば、単結晶シリコン基板８０１の主表面と水素含有層８０３との間に５０ｎｍ厚の単結晶シリコン層が残る様に、イオンインプランテーション法を用いて水素イオンを１×１０^１６〜１×１０^１７ａｔｏｍｓ／ｃｍ^２のドーズ量で添加することができる。Next, hydrogen is added from the main surface side of the singlecrystal silicon substrate 801 through thesilicon oxide film 802 to form a hydrogen-containing layer 803 (FIG. 8B). Note that the depth at which the hydrogen-containinglayer 803 is formed (the distance between the main surface of the single-crystal silicon substrate 801 and the hydrogen-containing layer 803) depends on the thickness of the single-crystal silicon layer that functions as an active layer of the TFT later. Become. For example, 1 × 10¹⁶ to 1 × 10^{17 of} hydrogen ions are used by an ion implantation method so that a single crystal silicon layer having a thickness of 50 nm remains between the main surface of the singlecrystal silicon substrate 801 and the hydrogen-containinglayer 803. It can be added at a dose of atoms / cm² .

次に、単結晶シリコン基板８０１と支持基板とを貼り合わせる。本実施例では支持基板として単結晶シリコン基板８０４を用い、その表面には貼り合わせ用の酸化シリコン膜８０５を設けておく（図８（Ｃ））。なお、単結晶シリコン基板８０４のかわりに、ＦＺ法で形成されたシリコン基板、多結晶シリコン基板等を用いてもよい。また、石英基板、セラミックス基板、結晶化ガラス基板などの高耐熱性基板を用いてもよい。Next, the singlecrystal silicon substrate 801 and the supporting substrate are attached to each other. In this embodiment, a singlecrystal silicon substrate 804 is used as a supporting substrate, and asilicon oxide film 805 for bonding is provided on the surface (FIG. 8C). Note that a silicon substrate formed by an FZ method, a polycrystalline silicon substrate, or the like may be used instead of the singlecrystal silicon substrate 804. Alternatively, a high heat resistant substrate such as a quartz substrate, a ceramic substrate, or a crystallized glass substrate may be used.

この時、貼り合わせ界面は親水性の高い酸化シリコン膜同士となるので、両表面に含まれた水分の反応により水素結合で接着される。At this time, since the bonding interface is made of silicon oxide films having high hydrophilicity, they are bonded by hydrogen bonds by the reaction of moisture contained on both surfaces.

次に、４００〜６００℃（例えば５００℃）の熱処理（第１熱処理）を行う。この熱処理により水素含有層８０３では微小空乏の体積変化が起こり、水素含有層８０３に沿って破断面が発生する。これにより単結晶シリコン基板８０１は分断され、支持基板の上には酸化シリコン膜８０２と単結晶シリコン層８０６が残される（図８（Ｄ））。Next, a heat treatment (first heat treatment) at 400 to 600 ° C. (for example, 500 ° C.) is performed. By this heat treatment, a volume change of microdepletion occurs in the hydrogen-containinglayer 803, and a fracture surface is generated along the hydrogen-containinglayer 803. Thus, the singlecrystal silicon substrate 801 is divided, and thesilicon oxide film 802 and the singlecrystal silicon layer 806 are left over the supporting substrate (FIG. 8D).

次に、第２熱処理工程として１０５０〜１１５０℃（例えば１１００℃）の温度範囲でファーネスアニール工程を行う。この工程では貼り合わせ界面において、Ｓｉ−Ｏ−Ｓｉ結合の応力緩和が起こり、貼り合わせ界面が安定化する。即ち、単結晶シリコン層８０６を支持基板上に完全に接着させるための工程となる。こうして貼り合わせ界面が安定化することで埋め込み絶縁層８０７が形成される（図８（Ｅ））。なお、本実施の形態では、水素含有層８０３を形成し、水素含有層８０３に沿って破断面を発生させて薄膜の単結晶シリコン層８０６を形成しているが、これに限られるものではなく、水素含有層８０３を設けずに単結晶シリコン基板８０１を研磨することにより薄膜の単結晶シリコン層８０６を形成してもよい。Next, a furnace annealing step is performed in the temperature range of 1050 to 1150 ° C. (for example, 1100 ° C.) as the second heat treatment step. In this step, stress relaxation of the Si—O—Si bond occurs at the bonding interface, and the bonding interface is stabilized. That is, this is a process for completely bonding the singlecrystal silicon layer 806 onto the supporting substrate. In this manner, the bonding interface is stabilized, so that a buried insulatinglayer 807 is formed (FIG. 8E). Note that in this embodiment mode, the hydrogen-containinglayer 803 is formed and a fracture surface is generated along the hydrogen-containinglayer 803 to form the single-crystal silicon layer 806 as a thin film; however, the present invention is not limited to this. The thin singlecrystal silicon layer 806 may be formed by polishing the singlecrystal silicon substrate 801 without providing the hydrogen-containinglayer 803.

次に、単結晶シリコン層８０６の表面を平坦化する処理を行ってもよい。平坦化にはＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程や還元雰囲気中で高温（９００〜１２００℃程度）のファーネスアニール処理を行えば良い。Next, treatment for planarizing the surface of the singlecrystal silicon layer 806 may be performed. For planarization, a high temperature (about 900 to 1200 ° C.) furnace annealing treatment may be performed in a polishing process called CMP (Chemical Mechanical Polishing) or in a reducing atmosphere.

最終的な単結晶シリコン層８０６の膜厚は１０〜２００ｎｍ（好ましくは１０〜５０ｎｍ、更に好ましくは１０ｎｍ〜３０ｎｍ）とすれば良い。The final singlecrystal silicon layer 806 may have a thickness of 10 to 200 nm (preferably 10 to 50 nm, more preferably 10 to 30 nm).

次に、単結晶シリコン層８０６上にゲート絶縁層として機能する絶縁層２０６を形成する。なお、絶縁層２０６は実施の形態２で示した絶縁層２０６と同様に形成することができる。Next, the insulatinglayer 206 functioning as a gate insulating layer is formed over the singlecrystal silicon layer 806. Note that the insulatinglayer 206 can be formed in a manner similar to that of the insulatinglayer 206 described inEmbodiment 2.

次に、絶縁層２０６上に選択的にレジストを形成して、単結晶シリコン層８０６及び絶縁層２０６を選択的にエッチングすることにより、後に形成されるＴＦＴの活性層となる島状の単結晶シリコン層８０８及び島状の単結晶シリコン層８０８表面を覆うゲート絶縁層３３を形成する。なお、本実施の形態では一つの島状の単結晶シリコン層しか記載していないが、同一基板上に複数の島状の単結晶シリコン層が形成されていてもよい。（図８（Ｆ））Next, a resist is selectively formed over the insulatinglayer 206, and the singlecrystal silicon layer 806 and the insulatinglayer 206 are selectively etched, whereby an island-shaped single crystal serving as an active layer of a TFT to be formed later is formed. Agate insulating layer 33 is formed to cover the surfaces of thesilicon layer 808 and the island-shaped singlecrystal silicon layer 808. Note that although only one island-shaped single crystal silicon layer is described in this embodiment mode, a plurality of island-shaped single crystal silicon layers may be formed over the same substrate. (Fig. 8 (F))

以降の工程は、実施の形態２又は実施の形態３と同様に行うことにより、半導体装置として、島状の単結晶シリコン層を活性層として用いた薄膜トランジスタを形成することができる。By performing the subsequent steps in the same manner as inEmbodiment 2 or 3, a thin film transistor using an island-shaped single crystal silicon layer as an active layer can be formed as a semiconductor device.

本実施の形態において作製される薄膜トランジスタは、例えば、単結晶シリコン基板８０４上に埋め込み絶縁層８０７を介して島状に設けられた島状の単結晶シリコン層８０８と、島状の単結晶シリコン層８０８上に形成されたゲート絶縁層と、島状の単結晶シリコン層８０８の上方にゲート絶縁層を介して設けられたゲート電極として機能する導電層と、を含む薄膜トランジスタ２０５と、を有している。なお、島状の単結晶シリコン層８０８は、チャネル形成領域とソース領域又はドレイン領域として機能する不純物領域とに加えて、島状の単結晶シリコン層８０８の端部、ここではゲート電極として機能する導電層の下方のチャネル形成領域に接した部分に形成された絶縁層とを有している。なお、チャネル形成領域に接して形成された絶縁層は、島状の単結晶シリコン膜の表面を酸素を含む雰囲気中でプラズマ処理することにより形成することができる。The thin film transistor manufactured in this embodiment includes, for example, an island-shaped singlecrystal silicon layer 808 provided in an island shape over a singlecrystal silicon substrate 804 with a buried insulatinglayer 807 interposed therebetween, and an island-shaped single crystal silicon layer. Athin film transistor 205 including a gate insulating layer formed over 808 and a conductive layer serving as a gate electrode provided over the island-shaped singlecrystal silicon layer 808 with the gate insulating layer interposed therebetween. Yes. Note that the island-shaped singlecrystal silicon layer 808 functions as an end portion of the island-shaped singlecrystal silicon layer 808, in this case, a gate electrode, in addition to a channel formation region and an impurity region functioning as a source region or a drain region. And an insulating layer formed in a portion in contact with the channel formation region below the conductive layer. Note that the insulating layer formed in contact with the channel formation region can be formed by performing plasma treatment on the surface of the island-shaped single crystal silicon film in an atmosphere containing oxygen.

本実施の形態によって、ゲート電極下の半導体層のチャネル形成領域の端部（側面）に絶縁層を有する半導体装置を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置は、半導体層のチャネル形成領域の側面はゲート絶縁膜と接しないため、電界集中が生じず、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。According to this embodiment mode, a semiconductor device having an insulating layer at the end (side surface) of the channel formation region of the semiconductor layer under the gate electrode can be manufactured. Accordingly, it is possible to reduce the influence on the semiconductor device due to the poor coating of the gate insulating film on the surface of the semiconductor layer. In other words, in the semiconductor device manufactured using the method of this embodiment, the side surface of the channel formation region of the semiconductor layer is not in contact with the gate insulating film, so that electric field concentration does not occur, gate leakage defects are reduced, and the gate electrode It is possible to improve the withstand voltage.

また、半導体層のチャネル形成領域の端部に選択的に厚く絶縁層を設けることができるため、半導体層のチャネル形成領域の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。In addition, since the insulating layer can be selectively provided thick at the end of the channel formation region of the semiconductor layer, electric field concentration at the end of the channel formation region of the semiconductor layer can be reduced. Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode.

（実施の形態６）
本実施の形態では、実施の形態１〜５において用いることができるプラズマ処理を行うための装置の構成例について図１０を用いて説明する。(Embodiment 6)
In this embodiment, a structure example of an apparatus for performing plasma treatment that can be used inEmbodiments 1 to 5 will be described with reference to FIGS.

図１０に示すプラズマ処理装置は、基板２１０を配置するための支持台２８０と、ガスを導入するためのガス供給部２７６、ガスを排気するために真空ポンプに接続する排気口２７８、アンテナ２７２、誘電体板２７４、プラズマ発生用のマイクロ波を供給するマイクロ波供給部２８４を有している。また、支持台２８０に温度制御部２８２を設けることによって、基板２１０の温度を制御することも可能である。The plasma processing apparatus shown in FIG. 10 includes asupport 280 for placing thesubstrate 210, agas supply unit 276 for introducing gas, anexhaust port 278 connected to a vacuum pump for exhausting gas, anantenna 272, It has adielectric plate 274 and amicrowave supply unit 284 that supplies a microwave for generating plasma. In addition, the temperature of thesubstrate 210 can be controlled by providing thetemperature controller 282 on thesupport base 280.

以下に、プラズマ処理方法の一例について説明する。Hereinafter, an example of the plasma processing method will be described.

酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部２７６から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板２１０は室温若しくは温度制御部２８２により１００℃〜５５０℃に加熱する。なお、基板２１０と誘電体板２７４との間隔は、２０ｎｍ〜８０ｍｍ（好ましくは２０ｎｍから６０ｍｍ）程度である。次に、マイクロ波供給部２８４からアンテナ２７２にマイクロ波を供給する。そしてマイクロ波をアンテナ２７２から誘電体板２７４を通して処理室内に導入することによって、プラズマ２８６を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化をすることができる。The oxidation treatment or nitridation treatment may be performed as follows. First, the processing chamber is evacuated, and a plasma processing gas containing oxygen or nitrogen is introduced from thegas supply portion 276. Thesubstrate 210 is heated to 100 ° C. to 550 ° C. by the room temperature or thetemperature controller 282. Note that the distance between thesubstrate 210 and thedielectric plate 274 is approximately 20 nm to 80 mm (preferably 20 nm to 60 mm). Next, a microwave is supplied from themicrowave supply unit 284 to theantenna 272. Then,plasma 286 is generated by introducing microwaves from theantenna 272 through thedielectric plate 274 into the processing chamber. When plasma excitation is performed by introduction of microwaves, plasma with a low electron temperature (3 eV or less, preferably 1.5 eV or less) and a high electron density (1 × 10¹¹ cm⁻³ or more) can be generated. The surface of the semiconductor substrate can be oxidized or nitrided by oxygen radicals (which may include OH radicals) and / or nitrogen radicals (which may include NH radicals) generated by this high-density plasma. When a rare gas such as argon is mixed with the plasma processing gas, oxygen radicals or nitrogen radicals can be efficiently generated by the excited species of the rare gas. In this method, active radicals excited by plasma can be used effectively, whereby oxidation and nitridation by solid-phase reaction can be performed at a low temperature of 500 ° C. or lower.

上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子の絶縁層として信頼性の高い絶縁層を形成することができる。By using the solid-phase oxidation treatment or solid-phase nitridation treatment by plasma treatment as described above, even if a glass substrate having a heat resistant temperature of 700 ° C. or lower is used, it is equivalent to a thermal oxide film formed at 950 ° C. to 1050 ° C. An insulating layer can be obtained. That is, a highly reliable insulating layer can be formed as an insulating layer of a semiconductor element, particularly a thin film transistor or a nonvolatile memory element.

例えば、図１０に示すプラズマ処理装置を用いて図１に示す絶縁層３３を形成する場合、酸化雰囲気下のプラズマ処理により、例えばシリコンからなる半導体層３２の表面を酸化して３ｎｍ〜６ｎｍの厚さの酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成することが好ましい。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層３２上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。このように酸化珪素膜表面を窒化することにより、さらに膜を緻密化することができ、絶縁耐圧が高い絶縁層を形成することができる。For example, when the insulatinglayer 33 shown in FIG. 1 is formed using the plasma processing apparatus shown in FIG. 10, the surface of thesemiconductor layer 32 made of, for example, silicon is oxidized by plasma treatment in an oxidizing atmosphere to have a thickness of 3 nm to 6 nm. It is preferable to form a silicon oxide layer, and then form a nitrogen plasma treatment layer obtained by treating the surface of the silicon oxide layer with a nitriding plasma in a nitrogen atmosphere. Specifically, first, a silicon oxide layer is formed with a thickness of 3 nm to 6 nm on thesemiconductor layer 32 by plasma treatment in an oxygen atmosphere. Then, a nitrogen plasma processing layer having a high nitrogen concentration is provided on or near the surface of the silicon oxide layer by subsequently performing plasma processing in a nitrogen atmosphere. Note that the vicinity of the surface means a depth of approximately 0.5 nm to 1.5 nm from the surface of the silicon oxide layer. For example, by performing plasma treatment in a nitrogen atmosphere, a structure containing nitrogen at a ratio of 20 to 50 atomic% at a depth of approximately 1 nm from the surface of the silicon oxide layer is obtained. By nitriding the surface of the silicon oxide film in this manner, the film can be further densified and an insulating layer having a high withstand voltage can be formed.

なお、本実施の形態で示すプラズマ処理装置は、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理等を行うことができる。これらの処理を行う際は、その目的に応じてガス供給部２７６から供給するガスを適宜選択すればよい。Note that the plasma treatment apparatus described in this embodiment can perform oxidation treatment, nitridation treatment, oxynitridation treatment, hydrogenation treatment, surface modification treatment, or the like on a semiconductor substrate, an insulating layer, and a conductive layer. When performing these processes, a gas supplied from thegas supply unit 276 may be appropriately selected according to the purpose.

（実施の形態７）
なお、本発明の半導体装置は、薄膜トランジスタに限らず様々な形態をとることができる。本実施の形態では、本発明を適用した半導体装置の一例として不揮発性記憶素子の構成について説明する。(Embodiment 7)
Note that the semiconductor device of the present invention is not limited to a thin film transistor and can take various forms. In this embodiment, a structure of a nonvolatile memory element will be described as an example of a semiconductor device to which the present invention is applied.

図１１（Ａ）に示す不揮発性記憶素子は、半導体層３２上にトンネル酸化膜として機能する絶縁層８３が形成され、絶縁層８３上に電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、ゲート電極として機能する導電層８６が形成される。また、電荷蓄積層８４及びゲート電極として機能する導電層８６の端部が揃っている。なお、本実施の形態では、上記実施の形態で説明した方法を用いて半導体層３２の端部に形成された絶縁層３６を有している。また、図１１（Ａ）に示す不揮発性記憶素子は、半導体層３２に低濃度不純物領域を有さず、チャネル形成領域３２ａ、及び高濃度の不純物領域３２ｂ、３２ｃで構成されるシングルドレイン構造である。このような不揮発性記憶素子は、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。In the nonvolatile memory element illustrated in FIG. 11A, an insulatinglayer 83 that functions as a tunnel oxide film is formed over thesemiconductor layer 32, and acharge storage layer 84 and an insulatinglayer 85 that functions as a control insulating film are formed over the insulatinglayer 83. Aconductive layer 86 that functions as a gate electrode is formed. The ends of thecharge storage layer 84 and theconductive layer 86 functioning as a gate electrode are aligned. Note that in this embodiment mode, the insulatinglayer 36 is formed on the end portion of thesemiconductor layer 32 using the method described in the above embodiment mode. In addition, the nonvolatile memory element illustrated in FIG. 11A does not have a low concentration impurity region in thesemiconductor layer 32 but has a single drain structure including achannel formation region 32a and highconcentration impurity regions 32b and 32c. is there. Such a nonvolatile memory element does not require a step of forming a low-concentration impurity region, so that the throughput can be improved.

トンネル酸化膜として機能する絶縁層８３としては、電荷蓄積層８４に電荷を注入するためのトンネル絶縁層として用いる。絶縁層８３は、実施の形態１で示すゲート絶縁層３３と同様の材料及び方法により形成することができる。代表的には、酸化珪素、若しくは酸化珪素と窒化珪素の積層構造等で形成することができる。また、半導体層３２の表面を、図１０に示す装置により高密度プラズマ処理して半導体層３２の表面を酸化して絶縁層を形成してもよい。さらには、プラズマＣＶＤ法により酸化珪素を用いて絶縁層を形成した後、図１０に示す装置によりプラズマ処理して、酸化又は窒化することにより絶縁層を形成してもよい。この場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。The insulatinglayer 83 functioning as a tunnel oxide film is used as a tunnel insulating layer for injecting charges into thecharge storage layer 84. The insulatinglayer 83 can be formed using a material and a method similar to those of thegate insulating layer 33 described inEmbodiment 1. Typically, it can be formed of silicon oxide or a stacked structure of silicon oxide and silicon nitride. Alternatively, the surface of thesemiconductor layer 32 may be subjected to high-density plasma treatment using the apparatus shown in FIG. 10 to oxidize the surface of thesemiconductor layer 32 to form an insulating layer. Furthermore, after the insulating layer is formed using silicon oxide by a plasma CVD method, the insulating layer may be formed by performing plasma treatment with an apparatus shown in FIG. 10 and oxidizing or nitriding. In this case, when the surface of silicon oxide is nitrided, a nitrogen plasma treatment layer having a high nitrogen concentration is provided on or near the surface of the silicon oxide layer. Note that the vicinity of the surface means a depth of approximately 0.5 nm to 1.5 nm from the surface of the silicon oxide layer. For example, by performing plasma treatment in a nitrogen atmosphere, a structure containing nitrogen at a ratio of 20 to 50 atomic% at a depth of approximately 1 nm from the surface of the silicon oxide layer 16a is obtained.

後述する電荷蓄積層が導電層または半導体層で形成されるフローティングゲートの場合、絶縁層８３は３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は３ｎｍ〜６ｎｍの厚さに形成することができる。また、後述する電荷蓄積層が絶縁層で形成される場合、絶縁層８３は１ｎｍ〜１０ｎｍ、好ましくは１ｎｍ〜５ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は１ｎｍ〜３ｎｍの厚さに形成することができる。In the case of a floating gate in which a charge storage layer described later is formed of a conductive layer or a semiconductor layer, the insulatinglayer 83 is preferably formed to a thickness of 3 nm to 6 nm. For example, when the gate length is 600 nm, the insulatinglayer 83 can be formed to a thickness of 3 nm to 6 nm. In the case where a charge storage layer described later is formed of an insulating layer, the insulatinglayer 83 is preferably formed to a thickness of 1 nm to 10 nm, preferably 1 nm to 5 nm. For example, when the gate length is 600 nm, the insulatinglayer 83 can be formed to a thickness of 1 nm to 3 nm.

電荷蓄積層８４としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。Thecharge storage layer 84 can be a floating gate formed of a layer or particles of a semiconductor material or a conductive material. Examples of semiconductor materials include silicon and silicon germanium. When silicon is used, amorphous silicon or polysilicon can be used. Furthermore, phosphorous doped polysilicon can be used. Examples of the conductive material include an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), and tungsten (W), an alloy containing the element as a main component, and an alloy film combining the elements (typically May be formed of a Mo—W alloy film, a Mo—Ta alloy film), or a silicon film imparted with conductivity. Under the conductive layer made of such a material, tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN) film, nitride such as molybdenum nitride (MoN), tungsten silicide, titanium silicide, molybdenum silicide, etc. Alternatively, the silicide may be formed. Furthermore, a stacked structure of the above semiconductor materials, conductive materials, or a semiconductor material and a conductive material may be employed. For example, a stacked structure of a silicon layer and a germanium layer may be used.

また、電荷蓄積層８４として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。Alternatively, thecharge storage layer 84 may be formed of an insulating layer having a trap that holds charges. Typical examples of such a material include a silicon compound and a germanium compound. Examples of the silicon compound include silicon nitride, silicon oxynitride, and silicon oxynitride to which hydrogen is added. Germanium compounds include germanium nitride, germanium nitride to which oxygen is added, germanium oxide to which nitrogen is added, germanium nitride to which oxygen and hydrogen are added, germanium oxide to which nitrogen and hydrogen are added, and the like. .

コントロール絶縁膜として機能する絶縁層８５としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。絶縁層８５の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化珪素層を３ｎｍの厚さに堆積し、酸化珪素層の厚さを５ｎｍの厚さに堆積したものを用いることができる。As the insulatinglayer 85 functioning as a control insulating film, one layer or a plurality of layers of silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, or the like is formed by a low pressure CVD method, a plasma CVD method, or the like. The thickness of the insulatinglayer 85 is 1 nm to 20 nm, preferably 5 to 10 nm. For example, a silicon nitride layer having a thickness of 3 nm and a silicon oxide layer having a thickness of 5 nm can be used.

ゲート電極として機能する導電層８６としては、実施の形態で示すゲート電極として機能する導電層３４の材料及び作製方法を適宜用いることができる。As theconductive layer 86 functioning as a gate electrode, the material and manufacturing method of theconductive layer 34 functioning as a gate electrode described in Embodiment Modes can be used as appropriate.

また、図１１（Ｂ）に示すように、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、及びゲート電極として機能する導電層８６の側面にマスク８７が形成されていてもよい。なお、マスクは、トンネル酸化膜として機能する絶縁層８３、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、及びゲート電極として機能する導電層８６の側面に形成されていてもよい。又、マスク８７、及び低濃度不純物領域３２ｄ、３２ｅが絶縁層８３を介して重畳する。マスク８７を形状することで、マスク８７を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、及び低濃度不純物領域３２ｄ、３２を同時に形成することが可能である。このため、スループットを向上させることができる。Further, as shown in FIG. 11B, amask 87 may be formed on side surfaces of thecharge storage layer 84, the insulatinglayer 85 functioning as a control insulating film, and theconductive layer 86 functioning as a gate electrode. Note that the mask may be formed on the side surfaces of the insulatinglayer 83 functioning as a tunnel oxide film, thecharge storage layer 84, the insulatinglayer 85 functioning as a control insulating film, and theconductive layer 86 functioning as a gate electrode. Further, themask 87 and the lowconcentration impurity regions 32 d and 32 e overlap with each other through the insulatinglayer 83. By forming themask 87, impurities can be added to the semiconductor layer through themask 87. That is, in thesemiconductor layer 32, thechannel formation region 32a, the high-concentration impurity regions 32b and 32c, and the low-concentration impurity regions 32d and 32 can be formed at the same time by adding impurities. For this reason, throughput can be improved.

また、図１１（Ｃ）に示すように、電荷蓄積層９１がゲート電極として機能する導電層８６と比較して大きい構造であっても良い。即ち、電荷蓄積層８９が外側に突出した形状であってもよい。電荷蓄積層８９において導電層８６の外側に形成される領域と、低濃度不純物領域３２ｄ、３２ｅが絶縁層３３を介して重畳する。電荷蓄積層８９及びゲート電極として機能する導電層８６をこのような形状とすることで、電荷蓄積層８９において導電層８６の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、及び低濃度不純物領域３２ｄ、３２を同時に形成することが可能である。このため、スループットを向上させることができる。Further, as illustrated in FIG. 11C, the charge storage layer 91 may have a larger structure than theconductive layer 86 functioning as a gate electrode. That is, thecharge storage layer 89 may have a shape protruding outward. A region formed outside theconductive layer 86 in thecharge storage layer 89 overlaps with the lowconcentration impurity regions 32 d and 32 e with the insulatinglayer 33 interposed therebetween. By forming thecharge storage layer 89 and theconductive layer 86 functioning as a gate electrode in such a shape, an impurity is added to the semiconductor layer through a region of thecharge storage layer 89 formed outside theconductive layer 86. Can do. That is, in thesemiconductor layer 32, thechannel formation region 32a, the high-concentration impurity regions 32b and 32c, and the low-concentration impurity regions 32d and 32 can be formed at the same time by adding impurities. For this reason, throughput can be improved.

また、図１１（Ｄ）に示すように、電荷蓄積層８９の方が小さくゲート電極として機能する導電層９３の方が大きくてもよい。このような構造の薄膜トランジスタは、ゲート電極として機能する導電層９３を形成する前に、低濃度の不純物を半導体層３２に添加して、低濃度不純物領域３２ｄ、３２ｅを形成した後、ゲート電極として機能する導電層９３を形成する。次に、導電層９３をマスクとして半導体層３２に不純物を高濃度添加することで、形成することができる。As shown in FIG. 11D, thecharge storage layer 89 is smaller and theconductive layer 93 functioning as a gate electrode may be larger. In the thin film transistor having such a structure, a low concentration impurity is added to thesemiconductor layer 32 before theconductive layer 93 functioning as a gate electrode is formed, and the lowconcentration impurity regions 32d and 32e are formed. A functionalconductive layer 93 is formed. Next, thesemiconductor layer 32 can be formed by adding a high concentration of impurities using theconductive layer 93 as a mask.

本実施の形態において、ゲート電極下の半導体層の端部（側面）に絶縁層を有する不揮発性記憶素子を作製することができる。従って、ゲート絶縁膜の半導体層表面への被覆不良が半導体装置に及ぼす影響を低減することができる。つまり、本実施の形態の方法を用いて作製された半導体装置において、半導体層の側面はゲート電極と接することがないため、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。In this embodiment mode, a nonvolatile memory element having an insulating layer at the end (side surface) of the semiconductor layer under the gate electrode can be manufactured. Accordingly, it is possible to reduce the influence on the semiconductor device due to the poor coating of the gate insulating film on the surface of the semiconductor layer. In other words, in the semiconductor device manufactured using the method of this embodiment, the side surface of the semiconductor layer does not contact the gate electrode, so that gate leakage defects can be reduced and the breakdown voltage of the gate electrode can be improved. Become.

また、半導体層の端部に選択的に厚く絶縁層を設けることができるため、半導体層の端部における電界集中を緩和することができる。従って、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。In addition, since the insulating layer can be selectively provided thick at the end portion of the semiconductor layer, electric field concentration at the end portion of the semiconductor layer can be reduced. Therefore, it is possible to reduce gate leakage defects and improve the breakdown voltage of the gate electrode.

（実施の形態８）
本実施の形態では、上記実施の形態で示した不揮発性記憶素子を用いたメモリセルアレイの構成について説明する。図１６にＮＯＲ型のメモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性記憶素子Ｍ０１の間に直列に挿入され、ゲートがワード線Ｗ１に接続されている。不揮発性記憶素子Ｍ０１のゲートはワード線Ｗ１１に接続されている。不揮発性記憶素子Ｍ０１にデータの書き込むときは、ワード線Ｗ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線Ｗ１１に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線Ｗ１とビット線ＢＬ０をＨレベルとし、ワード線Ｗ１１に負の高電圧を印加すれば良い。(Embodiment 8)
In this embodiment, a structure of a memory cell array using the nonvolatile memory element described in the above embodiment is described. FIG. 16 shows an example of an equivalent circuit of a NOR type memory cell array. The memory cell MS01 that stores 1-bit information includes a selection transistor S01 and a nonvolatile memory element M01. The selection transistor S01 is inserted in series between the bit line BL0 and the nonvolatile memory element M01, and the gate is connected to the word line W1. The gate of the nonvolatile memory element M01 is connected to the word line W11. When data is written to the nonvolatile memory element M01, when the word line W1 and the bit line BL0 are set to the H level, the BL1 is set to the L level, and a high voltage is applied to the word line W11, charges are accumulated in the charge accumulation layer as described above. Is done. When erasing data, the word line W1 and the bit line BL0 are set to H level, and a negative high voltage is applied to the word line W11.

このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性記憶素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性記憶素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。In this memory cell MS01, the selection transistor S01 and the non-volatile memory element M01 are each formed of a semiconductor layer formed on the insulating surface so as to be isolated in an island shape. Interference with the selection transistor or the nonvolatile memory element can be prevented. Further, since both the select transistor S01 and the nonvolatile memory element M01 in the memory cell MS01 are n-channel type, by forming both of them in a semiconductor layer separated into one island shape, a wiring for connecting the two elements is formed. Can be omitted.

図１７は、ビット線に不揮発性記憶素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性記憶素子を配置している。ＮＯＲ型は、個々の不揮発性記憶素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性記憶素子のソースが共通接続される。FIG. 17 shows a NOR-type equivalent circuit in which a nonvolatile memory element is directly connected to a bit line. In this memory cell array, a word line WL and a bit line BL are arranged so as to intersect each other, and a nonvolatile memory element is disposed at each intersection. In the NOR type, the drain of each nonvolatile memory element is connected to the bit line BL. The sources of the nonvolatile memory elements are commonly connected to the source line SL.

この場合もこのメモリセルＭＳ０１において、不揮発性記憶素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性記憶素子との干渉を防ぐことができる。また、複数の不揮発性記憶素子（例えば、図１７に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性記憶素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。Also in this case, in the memory cell MS01, the nonvolatile memory element M01 is formed of a semiconductor layer formed on the insulating surface so as to be separated into islands, so that another nonvolatile memory can be obtained without providing an element isolation region. Interference with the element can be prevented. Further, a plurality of nonvolatile memory elements (for example, M01 to M23 shown in FIG. 17) are handled as one block, and these nonvolatile memory elements are formed by a semiconductor layer separated into one island shape, thereby making a block unit. The erase operation can be performed with.

ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性記憶素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”１”データの場合この様な電子注入は生じない。The NOR type operation is, for example, as follows. In data writing, the source line SL is set to 0 V, a high voltage is applied to the word line WL selected for writing data, and a potential corresponding to data “0” and “1” is applied to the bit line BL. For example, H level and L level potentials are applied to the bit line BL for “0” and “1”, respectively. In order to write “0” data, in the nonvolatile memory element to which the H level is given, hot electrons are generated in the vicinity of the drain, and this is injected into the floating gate. In the case of “1” data, such electron injection does not occur.

“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。In a memory cell to which “0” data is given, hot electrons are generated in the vicinity of the drain due to a strong lateral electric field between the drain and the source, and this is injected into the charge storage layer. As a result, the state in which the threshold voltage is increased by the injection of electrons into the charge storage layer is “0”. In the case of “1” data, hot electrons are not generated, electrons are not injected into the charge storage layer, and a low threshold voltage state, that is, an erased state is maintained.

データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。When erasing data, a positive voltage of about 10 V is applied to the source line SL, and the bit line BL is left floating. Then, a negative high voltage is applied to the word line (a negative high voltage is applied to the control gate), and electrons are extracted from the charge storage layer. As a result, the data “1” is erased.

データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線Ｗに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性記憶素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。Data reading is performed by setting the source line SL to 0 V and the bit line BL to about 0.8 V, and setting the selected word line W to an intermediate value between the threshold values of data “0” and “1”. A voltage is applied, and the presence or absence of current draw in the nonvolatile memory element is determined by determining with a sense amplifier connected to the bit line BL.

図１８は、ＮＡＮＤ型のメモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性記憶素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫ１を構成している。図１８で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性記憶素子には、この行に対応するワード線が共通接続されている。FIG. 18 shows an equivalent circuit of a NAND type memory cell array. A NAND cell NS1 in which a plurality of nonvolatile memory elements are connected in series is connected to the bit line BL. A plurality of NAND cells gather to constitute a block BLK1. The block BLK1 shown in FIG. 18 has 32 word lines (word lines WL0 to WL31). The nonvolatile memory elements located in the same row of the block BLK1 are commonly connected to word lines corresponding to this row.

この場合、選択トランジスタＳ１、Ｓ２と不揮発性記憶素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。それにより不揮発性記憶素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層とＮＡＮＤセルＮＳ１の半導体層を分離して形成しても良い。不揮発性記憶素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性記憶素子（例えばＭ３０の行）を一つの半導体層で形成しても良い。In this case, since the select transistors S1 and S2 and the nonvolatile memory elements M0 to M31 are connected in series, they may be formed as a single semiconductor layer. Accordingly, wiring for connecting the nonvolatile memory elements can be omitted, so that integration can be achieved. Further, it is possible to easily separate the adjacent NAND cells. Further, the semiconductor layers of the select transistors S1 and S2 and the semiconductor layer of the NAND cell NS1 may be formed separately. When performing an erasing operation for extracting charges from the charge storage layers of the nonvolatile memory elements M0 to M31, the erasing operation can be performed in units of the NAND cells. In addition, the nonvolatile memory elements (for example, the row of M30) commonly connected to one word line may be formed using one semiconductor layer.

書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性記憶素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。The write operation is executed after the NAND cell NS1 is in the erased state, that is, the threshold value of each nonvolatile memory element of the NAND cell NS1 is in a negative voltage state. Writing is performed in order from the memory element M0 on the source line SL side. An example of writing to the memory element M0 is as follows.

図１９（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭ０のチャネル形成領域の電位は０Ｖとなる。ワード線Ｗ０とチャネル形成領域との間の電位差が大きいため、メモリセルＭ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。In FIG. 19A, when "0" is written, for example, Vcc (power supply voltage) is applied to the selection gate line SG2 to turn on the selection transistor S2 and to set the bit line BL0 to 0 V (ground voltage). The selection gate line SG1 is set to 0V, and the selection transistor S1 is turned off. Next, the word line WL0 of the memory cell M0 is set to the high voltage Vpgm (about 20V), and the other word lines are set to the intermediate voltage Vpass (about 10V). Since the voltage of the bit line BL is 0V, the potential of the channel formation region of the selected memory cell M0 is 0V. Since the potential difference between the word line W0 and the channel formation region is large, electrons are injected into the charge storage layer of the memory cell M0 by the FN tunnel current as described above. As a result, the threshold voltage of the memory cell M0 becomes positive (a state in which “0” is written).

一方”１”書込みをする場合は、図１９（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、メモリセルＭ０のチャネル形成領域はフローティング状態となる。次に、ワード線Ｗ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域７の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線Ｗ０とチャネル形成領域の間の電位差が小さい。したがって、メモリセルＭ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリセルＭ３１のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。On the other hand, when "1" is written, the bit line BL is set to Vcc (power supply voltage), for example, as shown in FIG. Since the voltage of the selection gate line SG2 is Vcc, the selection transistor S2 is cut off when Vcc minus Vth (Vcc−Vth) with respect to the threshold voltage Vth of the selection transistor S2. Accordingly, the channel formation region of the memory cell M0 is in a floating state. Next, when the high voltage Vpgm (20 V) is applied to the word line W0 and the intermediate voltage Vpass (10 V) is applied to the other word lines, the capacitive coupling between each word line and the channel formation region causes the channel formation region. The voltage rises from Vcc-Vth and becomes about 8V, for example. Since the voltage of the channel formation region 7 is boosted to a high voltage, the potential difference between the word line W0 and the channel formation region is small unlike the case of writing “0”. Therefore, electron injection due to the FN tunnel current does not occur in the floating gate of the memory cell M0. Therefore, the threshold value of the memory cell M31 is maintained in a negative state (a state in which “1” is written).

消去動作をする場合は、図２０（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。When performing the erase operation, as shown in FIG. 20A, a negative high voltage (Vers) is applied to all the word lines in the selected block. The bit line BL and the source line SL are brought into a floating state. Thereby, electrons in the floating gate are emitted to the semiconductor layer by the tunnel current in all the memory cells of the block. As a result, the threshold voltages of these memory cells shift in the negative direction.

図２０（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリセルＭ０のワード線Ｗ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図２１に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルＭ０に電流が流れるか否かを検出する。つまり、メモリセルＭ３０に記憶されたデータが”０”の場合、メモリセルＭ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリセルＭ０はオンするので、ビット線ＢＬが放電する。In the read operation shown in FIG. 20B, the voltage Vr (for example, 0 V) of the word line W0 of the memory cell M0 selected to be read is used, and the word lines WL1 to WL31 and the select gate line SG1, SG2 is set to a read intermediate voltage Vread that is slightly higher than the power supply voltage. That is, as shown in FIG. 21, memory elements other than the selected memory element function as transfer transistors. Thus, it is detected whether or not a current flows through the memory cell M0 selected for reading. That is, when the data stored in the memory cell M30 is “0”, the memory cell M0 is off, and the bit line BL is not discharged. On the other hand, in the case of “1”, since the memory cell M0 is turned on, the bit line BL is discharged.

（実施の形態９）
本実施の形態では、上記実施の形態で示した薄膜トランジスタ及び不揮発性メモリを有する非接触でデータの入出力が可能である半導体装置の構成の一例について説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。(Embodiment 9)
In this embodiment, an example of a structure of a semiconductor device including the thin film transistor and the nonvolatile memory described in the above embodiment and capable of inputting and outputting data without contact will be described. A semiconductor device in which data can be input / output without contact is also referred to as an RFID tag, an ID tag, an IC tag, an IC chip, an RF tag, a wireless tag, an electronic tag, or a wireless chip depending on the application.

本実施の形態の半導体装置の上面図を図１２（Ａ）に、図１２（Ａ）における線Ｘ−Ｙの断面図を図１２（Ｂ）に示す。A top view of the semiconductor device of this embodiment is shown in FIG. 12A, and a cross-sectional view taken along line XY in FIG. 12A is shown in FIG.

図１２（Ａ）に示すように、基板４００上に半導体装置は記憶回路４０４、集積回路部４２１、アンテナ４３１が設けられている。なお、、上記実施の形態で示した薄膜トランジスタを用いて、記憶回路４０４、集積回路部４２１を形成することができる。また、上記不揮発性記憶装置を用いて記憶回路４０４を形成することができる。As shown in FIG. 12A, the semiconductor device is provided with amemory circuit 404, anintegrated circuit portion 421, and anantenna 431 over asubstrate 400. Note that thememory circuit 404 and theintegrated circuit portion 421 can be formed using the thin film transistor described in the above embodiment. Further, thememory circuit 404 can be formed using the above nonvolatile memory device.

図１２（Ｂ）に示すように、半導体装置は、素子形成層４０３が基板４００、４０１によって挟持されている。また、素子形成層４０３と基板４００、４０１それぞれは、接着材４０２、４０５によって固着されている。また、素子形成層４０３には、絶縁層４５３、不揮発性記憶素子４４０、トランジスタ４４１、４４２が形成される。また、不揮発性記憶素子４４０、トランジスタ４４１、４４２上に絶縁層４５４が形成され、絶縁層４５４には配線が形成される。また、絶縁層４５４及び配線上にアンテナ４３１が形成され、アンテナ４３１及び絶縁層４５５上に絶縁層４３２が形成される。アンテナ４３１は、絶縁層４５５に形成される開口部において、絶縁層４５４上に形成される配線４５６と接続される。配線４５６は集積回路の一部である高周波回路に接続される。また、記憶回路４０４には不揮発性記憶素子４４０、トランジスタ４４１を有し、集積回路部４２１にはトランジスタ４４２を有する例を示したが、その他抵抗素子、容量素子、整流素子等も有する。As shown in FIG. 12B, theelement formation layer 403 is sandwiched betweensubstrates 400 and 401 in the semiconductor device. Further, theelement formation layer 403 and thesubstrates 400 and 401 are fixed byadhesives 402 and 405, respectively. In theelement formation layer 403, an insulatinglayer 453, anonvolatile memory element 440, andtransistors 441 and 442 are formed. An insulatinglayer 454 is formed over thenonvolatile memory element 440 and thetransistors 441 and 442, and a wiring is formed in the insulatinglayer 454. Further, theantenna 431 is formed over the insulatinglayer 454 and the wiring, and the insulatinglayer 432 is formed over theantenna 431 and the insulatinglayer 455. Theantenna 431 is connected to awiring 456 formed over the insulatinglayer 454 in an opening formed in the insulatinglayer 455. Thewiring 456 is connected to a high-frequency circuit that is part of the integrated circuit. Although thememory circuit 404 includes thenonvolatile memory element 440 and thetransistor 441 and theintegrated circuit portion 421 includes thetransistor 442, thememory circuit 404 includes a resistor element, a capacitor element, a rectifier element, and the like.

本実施例では、絶縁層４５５にポリイミド層を用いて形成し、導電層にチタン膜、アルミニウム膜、及びチタン膜が積層された導電層を用い、アンテナ４３１に印刷法により形成された銀合金層をそれぞれ用いている。絶縁層４３２はアンテナ４３１の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をして形成することが好ましい。ここでは、絶縁層４３２として、エポキシ樹脂層を用いて形成する。基板４００、４０１にＰＥＮフィルムを用い、接着材４０２、４０５に熱可塑性樹脂を用いる。In this embodiment, the insulatinglayer 455 is formed using a polyimide layer, the conductive layer is a conductive layer in which a titanium film, an aluminum film, and a titanium film are stacked, and theantenna 431 is formed by a printing method. Are used respectively. The insulatinglayer 432 is formed to reduce unevenness of theantenna 431, and is preferably formed by applying a composition by a coating method, drying, and baking. Here, the insulatinglayer 432 is formed using an epoxy resin layer. A PEN film is used for thesubstrates 400 and 401, and a thermoplastic resin is used for theadhesives 402 and 405.

なお、アンテナは、記憶回路に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ部と記憶回路が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化することもできる。Note that the antenna may be provided so as to overlap with the memory circuit or may be provided around the memory circuit without overlapping. When overlapping, the entire surface may overlap, or a structure where a part overlaps may be used. The structure in which the antenna unit and the memory circuit overlap can reduce the malfunction of the semiconductor device due to the noise etc. on the signal when the antenna communicates and the fluctuation of electromotive force generated by electromagnetic induction. This is possible and improves reliability. In addition, the semiconductor device can be reduced in size.

また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。As a signal transmission method in the semiconductor device capable of inputting / outputting non-contact data described above, an electromagnetic coupling method, an electromagnetic induction method, a microwave method, or the like can be used. The transmission method may be appropriately selected by the practitioner in consideration of the intended use, and an optimal antenna may be provided according to the transmission method.

例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。For example, when an electromagnetic coupling method or an electromagnetic induction method (for example, 13.56 MHz band) is applied as a signal transmission method in a semiconductor device, an electromagnetic induction due to a change in magnetic field density is used, and thus a conductive layer that functions as an antenna. Are formed in a ring shape (for example, a loop antenna) or a spiral shape (for example, a spiral antenna).

また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。In addition, when a microwave method (for example, UHF band (860 to 960 MHz band), 2.45 GHz band, or the like) is applied as a signal transmission method in a semiconductor device, the wavelength of an electromagnetic wave used for signal transmission is considered. The length of the conductive layer functioning as an antenna may be set as appropriate. For example, the conductive layer functioning as an antenna may be linear (for example, a dipole antenna), flat (for example, a patch antenna), or ribbon type. It can be formed into a shape or the like. Further, the shape of the conductive layer functioning as an antenna is not limited to a linear shape, and may be provided in a curved shape, a meandering shape, or a combination thereof in consideration of the wavelength of electromagnetic waves.

アンテナとして機能する導電層は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。The conductive layer functioning as an antenna is formed using a conductive material by a CVD method, a sputtering method, a printing method such as screen printing or gravure printing, a droplet discharge method, a dispenser method, a plating method, or the like. Conductive materials are aluminum (Al), titanium (Ti), silver (Ag), copper (Cu), gold (Au), platinum (Pt) nickel (Ni), palladium (Pd), tantalum (Ta), molybdenum An element selected from (Mo) or an alloy material or a compound material containing these elements as a main component is formed in a single layer structure or a laminated structure.

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ナノメートから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷し、乾燥・焼成することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられるまた、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。For example, when a conductive layer that functions as an antenna is formed by screen printing, a conductive paste in which conductive particles having a particle size of several nanometers to several tens of μm are dissolved or dispersed in an organic resin is selectively used. It can be provided by printing on, drying and baking. Conductor particles include silver (Ag), gold (Au), copper (Cu), nickel (Ni), platinum (Pt), palladium (Pd), tantalum (Ta), molybdenum (Mo) and titanium (Ti). Any one or more metal particles, silver halide fine particles, or dispersible nanoparticles can be used. In addition, as the organic resin contained in the conductive paste, one or more selected from organic resins functioning as a binder of metal particles, a solvent, a dispersant, and a coating material can be used. Typically, an organic resin such as an epoxy resin or a silicon resin can be given. In addition to the materials described above, ceramic, ferrite, or the like may be applied to the antenna.

また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。Further, in the case where an electromagnetic coupling method or an electromagnetic induction method is applied and a semiconductor device provided with an antenna is provided in contact with a metal, a magnetic material having a permeability between the semiconductor device and the metal is used. It is preferable to provide it. When a semiconductor device provided with an antenna is provided in contact with a metal, an eddy current flows in the metal as the magnetic field changes, and the change in the magnetic field is weakened by the demagnetizing field generated by the eddy current, thereby reducing the communication distance. . Therefore, by providing a material having magnetic permeability between the semiconductor device and the metal, it is possible to suppress the eddy current of the metal and suppress the decrease in the communication distance. As the magnetic material, ferrite or metal thin film having high magnetic permeability and low high-frequency loss can be used.

また、本実施例においては、素子形成層においてトランジスタ等の半導体素子とアンテナとして機能する導電層を直接形成した半導体装置を示したが、これに限定される物ではない。例えば、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。In this embodiment, a semiconductor device in which a semiconductor element such as a transistor and a conductive layer functioning as an antenna are directly formed in the element formation layer is shown; however, the present invention is not limited to this. For example, a conductive layer that functions as a semiconductor element and an antenna may be provided over different substrates, and then provided by bonding so as to be electrically connected.

本発明により、半導体層及びゲート電極間のリーク電流を抑制した素子を用いた信頼性の高い半導体装置を作製することができる。According to the present invention, a highly reliable semiconductor device using an element in which leakage current between a semiconductor layer and a gate electrode is suppressed can be manufactured.

図１３に非接触でデータの入出力が可能である半導体装置のブロック図を示す。非接触でデータの入出力が可能である半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している。なお、図１３に示す記憶回路８８０は図１２に示す記憶回路４０４に相当し、図１３に示す高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、及び制御回路８７０は図１２に示す集積回路部４２１に相当し、図１３に示すアンテナ８９０は図１２に示すアンテナ４３１に相当する。FIG. 13 is a block diagram of a semiconductor device that can input and output data without contact. A semiconductor device 800 capable of inputting and outputting data without contact has a function of communicating data without contact, and includes a high frequency circuit 810, a power supply circuit 820, a reset circuit 830, a clock generation circuit 840, a data demodulation circuit 850, It includes a data modulation circuit 860, a control circuit 870 that controls other circuits, amemory circuit 880, and an antenna 890. 13 corresponds to thestorage circuit 404 shown in FIG. 12, and includes the high frequency circuit 810, the power supply circuit 820, the reset circuit 830, the clock generation circuit 840, the data demodulation circuit 850, and the data modulation circuit shown in FIG. 860 and the control circuit 870 correspond to theintegrated circuit portion 421 shown in FIG. 12, and the antenna 890 shown in FIG. 13 corresponds to theantenna 431 shown in FIG.

高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。The high-frequency circuit 810 is a circuit that receives a signal from the antenna 890 and outputs the signal received from the data modulation circuit 860 from the antenna 890, and the power supply circuit 820 is a circuit that generates a power supply potential from the received signal, and a reset circuit 830. Is a circuit that generates a reset signal, the clock generation circuit 840 is a circuit that generates various clock signals based on the reception signal input from the antenna 890, and the data demodulation circuit 850 demodulates the reception signal to control the circuit 870. The data modulation circuit 860 is a circuit that modulates the signal received from the control circuit 870. As the control circuit 870, for example, a code extraction circuit 910, a code determination circuit 920, a CRC determination circuit 930, and an output unit circuit 940 are provided. The code extraction circuit 910 is a circuit that extracts a plurality of codes included in the instruction sent to the control circuit 870, and the code determination circuit 920 compares the extracted code with a code corresponding to a reference. The CRC determination circuit 930 is a circuit that detects the presence or absence of a transmission error or the like based on the determined code.

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す。）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号と記す。）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、上記した半導体素子、代表的には薄膜トランジスタを用いて高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０等を形成することができる。また、上記した不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の半導体装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。Next, an example of operation of the above-described semiconductor device will be described. First, a radio signal is received by the antenna 890. The wireless signal is transmitted to the power supply circuit 820 through the high-frequency circuit 810, and a high power supply potential (hereinafter referred to as VDD) is generated. VDD is supplied to each circuit included in the semiconductor device 800. The signal sent to the data demodulation circuit 850 via the high frequency circuit 810 is demodulated (hereinafter referred to as a demodulated signal). Further, a signal and a demodulated signal that have passed through the reset circuit 830 and the clock generation circuit 840 via the high frequency circuit 810 are sent to the control circuit 870. The signal sent to the control circuit 870 is analyzed by the code extraction circuit 910, the code determination circuit 920, the CRC determination circuit 930, and the like. Then, information on the semiconductor device stored in thememory circuit 880 is output in accordance with the analyzed signal. The output semiconductor device information is encoded through the output unit circuit 940. Further, the encoded information of the semiconductor device 800 passes through the data modulation circuit 860 and is transmitted on the radio signal by the antenna 890. Note that a low power supply potential (hereinafter referred to as VSS) is common in the plurality of circuits included in the semiconductor device 800, and VSS can be GND. In addition, a control for controlling the high-frequency circuit 810, the power supply circuit 820, the reset circuit 830, the clock generation circuit 840, the data demodulation circuit 850, the data modulation circuit 860, and other circuits using the above-described semiconductor elements, typically thin film transistors. A circuit 870, amemory circuit 880, and the like can be formed. Further, the above-described nonvolatile semiconductor memory device can be applied to thememory circuit 880. Since the driving voltage can be lowered in the semiconductor device of the present invention, it is possible to extend the distance in which data can be communicated without contact.

このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。As described above, by transmitting a signal from the reader / writer to the semiconductor device 800 and receiving the signal transmitted from the semiconductor device 800 by the reader / writer, the data of the semiconductor device can be read.

また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。Further, the semiconductor device 800 may be of a type in which the power supply voltage is supplied to each circuit by an electromagnetic wave without mounting the power source (battery), or each circuit is mounted by the electromagnetic wave and the power source (battery). It is good also as a type which supplies a power supply voltage to.

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１４（Ａ））。品物３２２０に含まれる半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１４（Ｂ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。Next, an example of a usage pattern of a semiconductor device capable of inputting and outputting data without contact will be described. A reader /writer 3200 is provided on a side surface of the portable terminal including thedisplay portion 3210, and asemiconductor device 3230 is provided on a side surface of the article 3220 (FIG. 14A). When the reader /writer 3200 is held over thesemiconductor device 3230 included in theproduct 3220, information on the product such as the description of the product, such as the raw material and origin of the product, the inspection result for each production process, the history of the distribution process, and the like are displayed on thedisplay unit 3210. Is displayed. Further, when theproduct 3260 is conveyed by a belt conveyor, theproduct 3260 can be inspected using the reader /writer 3240 and thesemiconductor device 3250 provided in the product 3260 (FIG. 14B). In this manner, by using a semiconductor device in the system, information can be easily acquired, and high functionality and high added value are realized.

また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられるそれら電子機器の具体例を図１５に示す。In addition, the nonvolatile semiconductor memory device of the present invention can be used for electronic devices in various fields equipped with a memory. For example, as an electronic device to which the nonvolatile semiconductor memory device of the present invention is applied, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio playback device (car audio, audio component, etc.), a computer, a game Reproducing a recording medium such as a device, a portable information terminal (mobile computer, cellular phone, portable game machine or electronic book), an image reproducing apparatus (specifically a DVD (digital versatile disc)) provided with a recording medium, FIG. 15 shows specific examples of these electronic devices such as a device provided with a display capable of displaying an image.

図１５（Ａ）、（Ｂ）は、デジタルカメラを示している。図１５（Ｂ）は、図１５（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。FIGS. 15A and 15B show a digital camera. FIG. 15B is a diagram showing the back side of FIG. This digital camera includes ahousing 2111, adisplay portion 2112, alens 2113,operation keys 2114, ashutter 2115, and the like. In addition, anonvolatile memory 2116 that can be taken out is provided, and data captured by the digital camera is stored in thememory 2116. A nonvolatile semiconductor memory device formed using the present invention can be applied to thememory 2116.

また、図１５（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。FIG. 15C illustrates a mobile phone, which is a typical example of a mobile terminal. This mobile phone includes ahousing 2121, adisplay portion 2122,operation keys 2123, and the like. In addition, the mobile phone includes a removablenonvolatile memory 2125, and data such as a phone number of the mobile phone, video, music data, and the like can be stored in thememory 2125 and played back. A nonvolatile semiconductor memory device formed using the present invention can be applied to thememory 2125.

また、図１５（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図１５（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。FIG. 15D illustrates a digital player, which is a typical example of an audio device. A digital player shown in FIG. 15D includes amain body 2130, adisplay portion 2131, amemory portion 2132, anoperation portion 2133, anearphone 2134, and the like. Note that headphones or wireless earphones can be used instead of theearphones 2134. As thememory portion 2132, a nonvolatile semiconductor memory device formed using the present invention can be used. For example, by using a NAND nonvolatile memory with a recording capacity of 20 to 200 gigabytes (GB) and operating theoperation unit 2133, video and audio (music) can be recorded and reproduced. Note that thedisplay unit 2131 can reduce power consumption by displaying white characters on a black background. This is particularly effective in a portable audio device. Note that the nonvolatile semiconductor memory device provided in thememory portion 2132 may be removable.

また、図１５（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。FIG. 15E illustrates an electronic book (also referred to as electronic paper). This electronic book includes amain body 2141, adisplay portion 2142,operation keys 2143, and amemory portion 2144. Further, a modem may be incorporated in themain body 2141 or a configuration in which information can be transmitted and received wirelessly may be employed. As thememory portion 2144, a nonvolatile semiconductor memory device formed using the present invention can be used. For example, by using a NAND nonvolatile memory with a recording capacity of 20 to 200 gigabytes (GB) and operating theoperation key 2143, video and audio (music) can be recorded and reproduced. Note that the nonvolatile semiconductor memory device provided in thememory portion 2144 may be removable.

以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。As described above, the applicable range of the nonvolatile semiconductor memory device of the present invention is so wide that it can be used for electronic devices in various fields as long as it has a memory.

本発明の薄膜トランジスタの構成を説明する上面図及び断面図。4A and 4B are a top view and a cross-sectional view illustrating a structure of a thin film transistor of the invention.本発明の薄膜トランジスタの構成を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a thin film transistor of the invention.本発明の薄膜トランジスタの作製工程を説明する断面図。9A to 9D are cross-sectional views illustrating a manufacturing process of a thin film transistor of the present invention.本発明の薄膜トランジスタの作製工程を説明する断面図。9A to 9D are cross-sectional views illustrating a manufacturing process of a thin film transistor of the present invention.本発明の薄膜トランジスタの作製工程を説明する断面図。9A to 9D are cross-sectional views illustrating a manufacturing process of a thin film transistor of the present invention.本発明の薄膜トランジスタの作製工程を説明する断面図。9A to 9D are cross-sectional views illustrating a manufacturing process of a thin film transistor of the present invention.本発明の薄膜トランジスタの構成を説明する上面図及び断面図。4A and 4B are a top view and a cross-sectional view illustrating a structure of a thin film transistor of the invention.本発明の薄膜トランジスタの作製工程を説明する断面図。9A to 9D are cross-sectional views illustrating a manufacturing process of a thin film transistor of the present invention.本発明の薄膜トランジスタの構成を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a thin film transistor of the invention.プラズマ処理装置の構成を説明する断面図。Sectional drawing explaining the structure of a plasma processing apparatus.本発明の不揮発性記憶装置の構成を説明する断面図。FIG. 14 is a cross-sectional view illustrating a structure of a nonvolatile memory device of the invention.本発明の半導体装置の構成を説明する断面図。FIG. 14 is a cross-sectional view illustrating a structure of a semiconductor device of the invention.本発明の半導体装置の構成を説明するブロック図。FIG. 11 is a block diagram illustrating a structure of a semiconductor device of the invention.本発明の半導体装置の使用形態を説明する図。8A and 8B illustrate usage patterns of a semiconductor device of the present invention.本発明の半導体装置の使用形態を説明する図。8A and 8B illustrate usage patterns of a semiconductor device of the present invention.不揮発性メモリセルアレイの等価回路の一例を示す図。The figure which shows an example of the equivalent circuit of a non-volatile memory cell array.ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図。The figure which shows an example of the equivalent circuit of a NOR type non-volatile memory cell array.ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図。The figure which shows an example of the equivalent circuit of a NAND type non-volatile memory cell array.ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図。4A and 4B illustrate a write operation of a NAND nonvolatile memory.ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図。The figure explaining erase and read-out operation of NAND type non-volatile memory.電荷が蓄積された”０”の場合と消去された”１”の場合における不揮発性記憶素子のしきい値電圧の変化を示す図。The figure which shows the change of the threshold voltage of a non-volatile memory element in the case of "0" with which charge was accumulate | stored, and the case of "1" erased.従来の薄膜トランジスタの構成を説明する上面図及び断面図。10A and 10B are a top view and a cross-sectional view illustrating a structure of a conventional thin film transistor.

符号の説明Explanation of symbols

３０ 基板
３１ 絶縁層
３２ 半導体層
３３ ゲート絶縁層
３４ 導電層
３６ 絶縁層
２０３ 絶縁層
２０４ 導電層
２０５ 薄膜トランジスタ
３２ａ チャネル形成領域
３２ｂ 不純物領域
３２ｃ 不純物領域
３２ｄ 低濃度不純物領域
３２ｅ 低濃度不純物領域30substrate 31 insulatinglayer 32semiconductor layer 33gate insulating layer 34conductive layer 36 insulatinglayer 203 insulatinglayer 204conductive layer 205thin film transistor 32achannel formation region32b impurity region32c impurity region 32d lowconcentration impurity region 32e low concentration impurity region

Claims (4)

Translated fromJapanese

絶縁表面上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
マスクを用いて、前記半導体層及び前記第１の絶縁層をエッチングして、前記半導体層のチャネル形成領域の側面を露出させ、
前記マスクを除去し、
酸素を含む雰囲気下で、前記チャネル形成領域の側面及び前記第１の絶縁層の表面にプラズマ処理を行って、前記チャネル形成領域の側面及び前記半導体層の上面に接する第２の絶縁層を形成し、
前記第１の絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。Forming a semiconductor layer on the insulating surface;
Forming a first insulating layer on the semiconductor layer;
Using the mask, the semiconductor layer and the first insulating layer are etched to expose the side surface of the channel formation region of the semiconductor layer,
Removing the mask,
Plasma treatment is performed on the side surface of the channel formation region and the surface of the first insulating layer in an atmosphere containing oxygen to form a second insulating layer in contact with the side surface of the channel formation region and the top surface of the semiconductor layer. And
A method for manufacturing a semiconductor device, wherein a gate electrode is formed over the first insulating layer. 絶縁表面上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
マスクを用いて、前記半導体層及び前記第１の絶縁層をエッチングして、前記半導体層のチャネル形成領域の側面を露出させ、
前記マスクを用いて、酸素を含む雰囲気下で、前記チャネル形成領域の側面にプラズマ処理を行って、前記チャネル形成領域の側面に接する第２の絶縁層を形成し、
前記マスクを除去し、
前記第１の絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。Forming a semiconductor layer on the insulating surface;
Forming a first insulating layer on the semiconductor layer;
Using the mask, the semiconductor layer and the first insulating layer are etched to expose the side surface of the channel formation region of the semiconductor layer,
Plasma treatment is performed on the side surface of the channel formation region in an atmosphere containing oxygen using the mask to form a second insulating layer in contact with the side surface of the channel formation region,
Removing the mask,
A method for manufacturing a semiconductor device, wherein a gate electrode is formed over the first insulating layer. 請求項１または請求項２において、
前記プラズマ処理は、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いて行うことを特徴とする半導体装置の作製方法。In claim 1or claim2 ,
The plasma treatment is performed using plasma having an electron density of 1 × 10¹¹ cm^{−3 to} 1 × 10¹³ cm⁻³ and an electron temperature of 0.5 eV to 1.5 eV. Manufacturing method. 請求項１乃至請求項３のいずれか一項において、
前記酸素を含む雰囲気は、酸素と希ガスとの混合ガス雰囲気、酸素と水素と希ガスとの混合ガス雰囲気、一酸化二窒素と希ガスとの混合ガス雰囲気、又は一酸化二窒素と水素と希ガスとの混合ガス雰囲気であることを特徴とする半導体装置の作製方法。In any one of Claims 1 thru | or3 ,
The atmosphere containing oxygen is a mixed gas atmosphere of oxygen and a rare gas, a mixed gas atmosphere of oxygen, hydrogen, and a rare gas, a mixed gas atmosphere of dinitrogen monoxide and a rare gas, or dinitrogen monoxide and hydrogen. A method for manufacturing a semiconductor device, which is a mixed gas atmosphere with a rare gas.

Images