JP5089244B2 - 半導体装置 - Google Patents

Description

この発明は、Ｃｕ（銅）を主成分とするＣｕ配線を有する半導体装置に関する。

半導体装置の高集積化に伴い、配線のさらなる微細化が要求されてきている。配線の微細化による配線抵抗の増大を抑えるため、配線材料として、従来から用いられてきたＡｌ（アルミニウム）に代えて、より導電性の高いＣｕ（銅）を適用することが検討されている。
Ｃｕ配線は、Ｃｕがドライエッチングなどによる微細なパターニングが困難であることから、いわゆるダマシン法によって形成される。このダマシン法では、まず、ＳｉＯ₂（酸化シリコン）からなる絶縁膜に、所定の配線パターンに対応した微細な配線溝が形成される。Ｃｕ膜は、配線溝を埋め尽くし、絶縁膜の表面全域を覆うような厚さに形成される。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、Ｃｕ膜が研磨される。このＣｕ膜の研磨は、Ｃｕ膜の配線溝外の部分がすべて除去され、配線溝外の絶縁膜の表面が露出するまで続けられる。これにより、配線溝内にのみＣｕ膜が残存し、配線溝内に埋設されたＣｕ配線が得られる。

ところが、Ｃｕは、Ａｌに比べて、絶縁膜への拡散性が高い。このため、絶縁膜上にＣｕ配線（Ｃｕ膜）が直に形成されると、絶縁膜中にＣｕが拡散し、配線間の短絡などを生じるおそれがある。そのため、絶縁膜とＣｕ配線との間には、Ｃｕの絶縁膜への拡散を防止するためのバリア膜が必要となる。
このバリア膜を形成する手法として、たとえば、Ｃｕ膜の形成に先立ち、配線溝が形成された絶縁膜上にＣｕとＭｎ（マンガン）との合金からなるＣｕＭｎ合金膜を形成し、Ｃｕ膜の形成後に熱処理を行なうことにより、合金膜中のＭｎを絶縁膜との界面に拡散させて、その界面にＭｎ_xＳｉ_yＯ_z（ｘ，ｙ，ｚ：零よりも大きい数）からなるバリア膜を形成する手法が提案されている（たとえば、特許文献１参照）。

一方、配線の微細化にともなって、配線間距離が短くなるため、近接する配線間の電気容量（配線間容量）が大きくなるという問題を生じる。この問題は、比誘電率の小さい、いわゆるＬｏｗ−ｋ材料（たとえば、ＳｉＯＣ、ＳｉＯＦなど）を絶縁膜材料として用いることにより解決することができる。
特開２００５−２７７３９０号公報

ところが、Ｌｏｗ−ｋ材料からなる絶縁膜は、その内部に多数の空孔（ポア）が存在するので膜密度が小さいため、絶縁膜上にＣｕＭｎ合金膜を形成すると、ＣｕＭｎ合金が絶縁膜中に容易に浸み込んでしまうという別の問題を生じる。また、配線溝の形成時に、空孔の一部が曝露することにより配線溝の内面に凹部が形成される場合がある。さらに、Ｌｏｗ−ｋ材料からなる絶縁膜は、ＳｉＯ₂からなる絶縁膜に比べてＯ（酸素）濃度が小さいため、Ｍｎ_xＳｉ_yＯ_zからなるバリア膜が形成されにくいという問題もある。

これらの問題を解決するために、ＣｕＭｎ合金膜を厚く形成することが考えられる。しかし、ＣｕＭｎ合金膜の膜厚が厚くされると、Ｍｎ_xＳｉ_yＯ_zバリア膜の形成に必要なＭｎ以上の余剰ＭｎがＣｕ配線中に拡散してしまい、Ｃｕ配線の配線抵抗が増大してしまう。
そこで、この発明の目的は、Ｃｕ配線から低誘電率材料（Ｌｏｗ−ｋ材料）絶縁膜へのＣｕの拡散を防止することができるとともに、Ｃｕ配線の抵抗の増大を防止することができる半導体装置を提供することにある。

上記目的を達成するための請求項１記載の発明は、Ｃｕを主成分とする第１Ｃｕ配線と、前記第１Ｃｕ配線上に形成され、ＳｉＯ₂より比誘電率の小さい低誘電率材料からなる絶縁膜と、前記絶縁膜に、その表面から膜厚方向に貫通するように形成され、内部に前記第１Ｃｕ配線の上面が露出した配線溝と、前記配線溝の少なくとも側面上に形成され、ＳｉＯ₂またはＳｉＣＯからなり、前記絶縁膜よりも膜密度が大きい第１バリア膜と、前記配線溝に埋設され、前記第１Ｃｕ配線に電気的に接続されたＣｕを主成分とする第２Ｃｕ配線と、前記第１Ｃｕ配線の前記上面を含む前記第２Ｃｕ配線の前記配線溝との対向面を被覆し、Ｓｉ、ＯおよびＭｎを含む化合物からなる第２バリア膜と、を含む、半導体装置である。

この半導体装置では、ＳｉＯ₂より比誘電率の小さい低誘電率材料からなる絶縁膜には、配線溝が形成されている。配線溝の少なくとも側面上には、ＳｉＯ₂またはＳｉＣＯからなる第１バリア膜が形成されている。配線溝には、Ｃｕを主成分とする第２Ｃｕ配線が埋設されている。そして、第１Ｃｕ配線の上面を含む第２Ｃｕ配線の配線溝との対向面を被覆するように、第２バリア膜が形成されている。

第２バリア膜は、たとえば、Ｍｎを含む金属膜（たとえば、ＣｕＭｎ合金膜）が配線溝内に形成され、Ｍｎと絶縁膜または第１バリア膜中のＳｉ、Ｏとが結合することにより形成される。このとき、配線溝の少なくとも側面上に、低誘電率材料より膜密度の大きいＳｉＯ₂またはＳｉＣＯからなる第１バリア膜が形成されているため、金属膜の構成成分（たとえば、ＣｕＭｎ合金）が絶縁膜中に浸み込むことを防止することができる。そのため、金属膜の膜厚を薄くしても、第２バリア膜を構成するのに十分な量の金属膜の構成成分を確保することができる。

なお、膜密度とは、絶縁膜および第１バリア膜の一定体積中において、膜の構成成分が占める体積のことである。すなわち、同じ体積の第１バリア膜および絶縁膜を比較した場合、膜密度の大きい第１バリア膜内には、空孔（ポア）などの空間部分が少ないことを意味する。
また、配線溝の内面（たとえば、側面）に凹部が形成されている場合であっても、その凹部が第１バリア膜で塞がれる構成にすることにより、金属膜が形成される面を平坦化させることができる。そのため、凹部を塞いで配線溝の内面を平坦化するために金属膜の膜厚を厚くする必要がない。すなわち、金属膜の膜厚を薄くすることができる。

このように、金属膜の膜厚を薄くすることができるため、金属膜に第２Ｃｕ配線の配線抵抗を増大させる抵抗成分（たとえば、Ｍｎ）が含まれている場合でも、当該抵抗成分は、第２バリア膜の構成成分として余ることなく使用される。そのため、Ｍｎの第２Ｃｕ配線への拡散がない。その結果、第２Ｃｕ配線の配線抵抗が増大することを防止することができる。
また、第２Ｃｕ配線は、その配線溝との対向面が第２バリア膜で被覆されているので、第２Ｃｕ配線から絶縁膜へのＣｕの拡散を防止することができる。

また、第２Ｃｕ配線の配線溝との対向面を被覆する第２バリア膜は、Ｍｎ_ｘＳｉ_ｙＯ_ｚ（ｘ，ｙ，ｚ：零よりも大きい数）からなる。このとき、絶縁膜よりＯ（酸素）の含有量が多い膜を第１バリア膜とすれば、配線溝内に形成される金属膜中のＭｎを容易にＯと反応させることができるので、効率よく第２バリア膜（Ｍｎ_ｘＳｉ_ｙＯ_ｚ）を形成することができる。
請求項２記載の発明は、前記配線溝は、前記絶縁膜の表層部に形成されたトレンチと、前記トレンチの底面から前記第１Ｃｕ配線に達するビアホールとを含み、前記第１バリア膜は、前記トレンチの前記底面を露出させるように形成されており、前記第２バリア膜は、露出した前記トレンチの前記底面に接するように形成されている、請求項１に記載の半導体装置である。
請求項３記載の発明は、前記第１バリア膜が、Ｃを含有している、請求項１に記載の半導体装置である。
請求項４記載の発明は、前記第１バリア膜の元素含有量は、Ｃの含有量が５０原子％〜７０原子％、Ｏの含有量が４原子％〜１１原子％である、請求項３に記載の半導体装置である。
請求項５記載の発明は、前記絶縁膜が、ＳｉＯＣまたはＳｉＯＦからなる、請求項１〜４のいずれか一項に記載の半導体装置である。
請求項６記載の発明は、前記配線溝に埋設された前記第２Ｃｕ配線上には、拡散防止膜が形成されている、請求項１〜５のいずれか一項に記載の半導体装置である。
請求項７記載の発明は、前記拡散防止膜が、ＳｉＣからなる、請求項６に記載の半導体装置である。
請求項８記載の発明は、前記配線溝の前記側面に複数の凹部が形成されており、前記凹部は、前記第１バリア膜により塞がれている、請求項１〜７のいずれか一項に記載の半導体装置である。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の構造を説明するための図解的な断面図であって、図１（ａ）は、半導体装置の配線構造の要部拡大図である。図１（ｂ）は、図１（ａ）における円Ａで囲まれる部分の拡大図である。
この半導体装置１は、ダマシン配線構造による多層配線を有する半導体装置であって、半導体基板（図示せず）上にダマシン法で形成された第１Ｃｕ配線２を備えている。

第１Ｃｕ配線２は、Ｃｕ（銅）を主成分とするＣｕ合金からなる。Ｃｕ合金としては、Ｃｕと、たとえば、Ｍｇ（マグネシウム）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｃｒ（クロム）などの金属との合金が挙げられ、これら金属が２種以上併用されたＣｕ合金でもよい。
第１Ｃｕ配線２上には、たとえば、ＳｉＣ（炭化シリコン）からなる第１拡散防止膜３が積層されている。

第１拡散防止膜３は、第１Ｃｕ配線２に含まれるＣｕが、後述する層間絶縁膜５に拡散することを防止するための膜である。第１拡散防止膜３には、その表面から膜厚方向に貫通する貫通孔４が形成されている。貫通孔４の形成により、第１Ｃｕ配線２は、その一部が第１拡散防止膜３から露出している。
第１拡散防止膜３の上には、層間絶縁膜５（絶縁膜）が積層されている。

層間絶縁膜５は、ＳｉＯ₂（酸化シリコン 比誘電率ｋ＝４．０〜４．２）より比誘電率の小さい低誘電率材料（Ｌｏｗ−ｋ材料）からなる。このようなＬｏｗ−ｋ材料としては、たとえば、ＳｉＯＣ（炭素添加酸化シリコン、比誘電率ｋ＝３以下）、ＳｉＯＦ（フッソ添加酸化シリコン、比誘電率ｋ＝３以下）などが挙げられる。なお、この実施形態では、層間絶縁膜５は、ＳｉＯＣからなる。

ＳｉＯＣの元素含有量は、たとえば、Ｏ（酸素）の含有量が３８原子％〜４６原子％、Ｃ（炭素）の含有量が２３原子％〜３７原子％である。また、ＳｉＯＦの元素含有量は、たとえば、Ｏの含有量が５５原子％〜５７原子％、Ｆ（フッ素）の含有量が１０原子％〜１２原子％である。層間絶縁膜５をＳｉＯＣで形成することにより、たとえば、第１Ｃｕ配線２と第２Ｃｕ配線１１（後述）との間の比誘電率を下げることができるので、第１Ｃｕ配線２および第２Ｃｕ配線１１間の配線間容量の増大を防止することができる。

層間絶縁膜５には、その表面から膜厚方向に貫通する配線溝８が形成されている。
配線溝８は、層間絶縁膜５の表層部に所定のパターン（配線パターン）で形成されたトレンチ７と、このトレンチ７の底面７Ａにおける貫通孔４の直上の位置から、貫通孔４に達するビアホール６とを備えている。前述したように、層間絶縁膜５はＳｉＯＣからなるので、層間絶縁膜５の内部には、多数の空孔（ポア）が存在する。そのため、図１（ｂ）に示すように、配線溝８の内面（この実施形態では、トレンチ７の側面７Ｂおよびビアホール６の側面６Ｂ）には、配線溝８の形成時にそれらの空孔の一部が曝露することにより、複数の凹部１４が存在する場合がある。

配線溝８の内面（この実施形態では、トレンチ７の側面７Ｂおよびビアホール６の側面６Ｂ）には、第１バリア膜９が形成されている。そのため、配線溝８の内面に凹部１４が存在する場合であっても、この凹部１４は、第１バリア膜９の一部で塞がれている（図１（ｂ）参照）。
第１バリア膜９は、ＳｉＯ₂またはＳｉＣＯ（酸素添加炭化シリコン）からなる。ＳｉＯ₂とは、ＳｉＯＣに比べてＯ（酸素）含有量が多い材料である。また、ＳｉＯ₂からなる第１バリア膜９は、ＳｉＯＣからなる層間絶縁膜５に比べて、その膜密度が大きい。なお、膜密度とは、第１バリア膜９および層間絶縁膜５の一定体積中において、膜の構成成分が占める体積のことである。すなわち、同じ体積の第１バリア膜９および層間絶縁膜５を比較した場合、膜密度の大きい第１バリア膜９内には、空孔（ポア）などの空間部分が少ないことを意味する。

一方、ＳｉＣＯとは、ＳｉＯＣと元素組成が同じで、構成する元素の元素含有量が異なる材料である。より具体的には、ＳｉＣＯの元素含有量は、たとえば、Ｃの含有量が５０原子％〜７０原子％、Ｏの含有量が４原子％〜１１原子％である。また、ＳｉＣＯからなる第１バリア膜９は、ＳｉＯＣからなる層間絶縁膜５に比べて、その膜密度が大きい。なお、ＳｉＣＯからなる絶縁膜として、ＳｉＯＣからなる絶縁膜より、膜密度が大きく、且つ、Ｏの含有量が多い絶縁膜を形成することも可能であり、第１バリア膜９としては、このような絶縁膜であることが好ましい。

第１バリア膜９上の領域を含む配線溝８の内面、より具体的には、第１バリア膜９の表面、トレンチ７の底面７Ａおよび第１Ｃｕ配線２の露出面上には、第２バリア膜１０が形成されている。
第２バリア膜１０は、たとえば、Ｍｎ_xＳｉ_yＯ_z（ｘ，ｙ，ｚ：零よりも大きい数）からなる。第２バリア膜１０の膜厚は、トレンチ７の幅Ｗ１（平面視で長手方向と直交する方向の幅）およびビアホール６の幅（直径）Ｗ２によって異なるが、たとえば、トレンチ７の幅Ｗ１が１００ｎｍ〜１０００ｎｍ、ビアホール６の幅Ｗ２が１００ｎｍ〜３００ｎｍの場合には、１．５ｎｍ〜２５ｎｍである。

そして、第２バリア膜１０が形成された配線溝８には、Ｃｕ配線部１９が埋設されている。すなわち、Ｃｕ配線部１９の配線溝８との対向面（この実施形態では、Ｃｕ配線１１（後述）の底面１１Ａおよび側面１１Ｂ、ならびに接続ビア１８（後述）の底面１８Ａおよび側面１８Ｂ）は、第２バリア膜１０で被覆されている。
Ｃｕ配線部１９は、第１Ｃｕ配線２と同様にＣｕを主成分とするＣｕ合金からなり、トレンチ７に埋設されている第２Ｃｕ配線１１と、ビアホール６に埋設されている接続ビア１８とを一体的に備えている。Ｃｕ配線部１９が配線溝８に埋設されていることにより、第２Ｃｕ配線１１の配線構造は、ダマシン配線構造となっている。

そして、Ｃｕ配線部１９（第２Ｃｕ配線１１）および層間絶縁膜５上には、前述の第１拡散防止膜３および層間絶縁膜５と同様に、ＳｉＣからなる第２拡散防止膜１２およびＳｉＯＣからなる層間絶縁膜１３が、この順に積層されている。第２拡散防止膜１２および層間絶縁膜１３には、図示されていないが、第２Ｃｕ配線１１と同様のＣｕ配線が形成されており、このＣｕ配線は、接続ビア（図示せず）を介して第２Ｃｕ配線１１と電気的に接続されている。

なお、この半導体装置１には、図示および説明を省略するが、たとえば、外部との電気接続のための電極パッドなどが備えられている。
図２は、図１に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
半導体装置１の製造に際しては、まず、半導体基板（図示せず）上に、第１Ｃｕ配線２がダマシン法で形成される。次に、図２（ａ）に示すように、第１Ｃｕ配線２上に、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、第１拡散防止膜３および層間絶縁膜５が順に形成される。

次に、図２（ｂ）に示すように、層間絶縁膜５に、公知のフォトリソグラフィ技術およびエッチング技術により、配線溝８（ビアホール６およびトレンチ７）が形成される。これにより、第１拡散防止膜３の一部がビアホール６から露出する。
配線溝８が形成された後には、図２（ｃ）に示すように、層間絶縁膜５の表面（配線溝８の内面を含む）および第１拡散防止膜３の露出面を覆うように、ＳｉＯ₂またはＳｉＣＯからなる酸化膜１５が、たとえば、プラズマＣＶＤ法により形成される。酸化膜１５が形成されることにより、配線溝８の内面に凹部１４（図１（ｂ）参照）が形成されていても、その凹部１４は、酸化膜１５によって塞がれる。

次いで、図２（ｄ）に示すように、酸化膜１５および第１拡散防止膜３が、第１拡散防止膜３の膜厚方向にエッチングされる。これらの膜のエッチングは、たとえば、ドライエッチングにより達成される。これにより、層間絶縁膜５およびトレンチ７上の酸化膜１５は除去されて、残存した酸化膜１５がビアホール６の側面６Ｂおよびトレンチ７の側面７Ｂを覆う第１バリア膜９になる。また、第１Ｃｕ配線２上の第１拡散防止膜３が除去されて、第１Ｃｕ配線２の上面が露出する。

続いて、図２（ｅ）に示すように、たとえば、スパッタ法により、配線溝８の内面（第１バリア膜９の表面、トレンチ７の底面７Ａおよび第１Ｃｕ配線２の露出面）を含む層間絶縁膜５の表面全域に、たとえば、ＣｕとＭｎとの合金からなる合金膜１６が被着される。この合金膜１６には、たとえば、１原子％〜５原子％のＭｎが含まれている。また、合金膜１６は、たとえば、トレンチ７の幅Ｗ１が１００ｎｍ〜１０００ｎｍ、ビアホール６の幅Ｗ２が１００ｎｍ〜３００ｎｍの場合には、６０ｎｍ〜１００ｎｍの膜厚となるように形成される。

次に、図２（ｆ）に示すように、たとえば、めっき法により、合金膜１６（層間絶縁膜５）上に、Ｃｕ膜１７が形成される。このＣｕ膜１７は、配線溝８を埋め尽くし、合金膜１６の表面全域を覆う厚みで形成される。
その後、層間絶縁膜５、第１バリア膜９、合金膜１６、Ｃｕ膜１７などを含む構造物がアニール炉（図示せず）に搬入され、Ｎ₂（窒素）雰囲気下において、たとえば、４００℃の温度条件で３０分間にわたる熱処理（アニール処理）が行なわれる。この熱処理によって、図２（ｇ）に示すように、合金膜１６中のＭｎが、層間絶縁膜５および第１バリア膜９中のＳｉおよびＯと結合し、合金膜１６と層間絶縁膜５および第１バリア膜９との界面に、Ｍｎ_xＳｉ_yＯ_z（ｘ，ｙ，ｚ：零よりも大きい数）からなる合金膜１６が形成される。

次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、Ｃｕ膜１７および合金膜１６が研磨される。この研磨処理は、図２（ｈ）に示すように、Ｃｕ膜１７および合金膜１６の配線溝８外に形成されている不要部分がすべて除去される。つまり、配線溝８外の層間絶縁膜５の表面が露出し、その層間絶縁膜５の表面と配線溝８内のＣｕ膜１７の表面とが面一になるまで続けられる。これにより、配線溝８内にのみ、Ｃｕ膜１７および合金膜１６が残存し、配線溝８内に残存するＣｕ膜１７は、Ｃｕ配線部１９となる。また、配線溝８内に残存する合金膜１６は、Ｃｕ配線部１９の配線溝８との対向面（Ｃｕ配線１１の底面１１Ａおよび側面１１Ｂ、ならびに接続ビア１８の底面１８Ａおよび側面１８Ｂ）を被覆する第２バリア膜１０となる。

続いて、図２（ｉ）に示すように、第１拡散防止膜３および層間絶縁膜５と同様の方法により、第２拡散防止膜１２および層間絶縁膜１３が形成されて、半導体装置１が得られる。
以上のように、配線溝８の内面（トレンチ７の側面７Ｂおよびビアホール６の側面６Ｂ）には、ＳｉＯＣより膜密度の大きいＳｉＯ₂またはＳｉＣＯからなる第１バリア膜９が形成されている。そのため、第２バリア膜１０を形成する際に配線溝８の内面に被着されたＣｕＭｎ合金（合金膜１６）が層間絶縁膜５中に浸み込むことを防止することができる。そのため、合金膜１６の膜厚を薄くしても、第２バリア膜１０を構成するのに十分な量のＭｎを確保することができる。

また、配線溝８の内面（トレンチ７の側面７Ｂおよびビアホール６の側面６Ｂ）の一部に凹部１４が存在する場合であっても、その凹部１４は第１バリア膜９で塞がれるので、合金膜１６が形成される面を平坦化させることができる。そのため、凹部１４を塞いで配線溝８の内面を平坦化するために合金膜１６の膜厚を厚くする必要がない。すなわち、合金膜１６の膜厚を薄くすることができる。

このように、合金膜１６の膜厚を薄くすることができるため、合金膜１６中のＭｎは、第２バリア膜１０を形成する際に第２バリア膜１０の構成成分として余ることなく、ＳｉおよびＯと結合する。そのため、Ｍｎの第２Ｃｕ配線１１への拡散がない。その結果、第２Ｃｕ配線１１の配線抵抗が増大することを防止することができる。
また、Ｃｕ配線部１９は、その配線溝８との対向面（Ｃｕ配線１１の底面１１Ａおよび側面１１Ｂ、ならびに接続ビア１８の底面１８Ａおよび側面１８Ｂ）が、第２バリア膜１０で被覆されている。そのため、Ｃｕ配線部１９から層間絶縁膜５へのＣｕの拡散を防止することができる。

さらに、同一体積中における、第１バリア膜９（ＳｉＯ₂またはＳｉＣＯ）のＯの含有量と層間絶縁膜５（ＳｉＯＣ）のＯの含有量とを比較すると、第１バリア膜のＯの含有量の方が多い。そのため、合金膜１６中のＭｎを容易にＯと反応させることができるので、効率よく第２バリア膜１０（Ｍｎ_xＳｉ_yＯ_z）を形成することができる。
以上、この発明の一実施形態を説明したが、この発明は他の実施形態で実施することもできる。

たとえば、前述の実施形態では、第１バリア膜９は、ビアホール６の側面６Ｂおよびトレンチ７の側面７Ｂに形成されているとしたが、図３に示すように、第１バリア膜９は、配線溝８の内面全面（ビアホール６の側面６Ｂ、トレンチ７の側面７Ｂおよびトレンチ７の底面７Ａ）に形成されていてもよい。
また、前述の実施形態では、層間絶縁膜５は、ＳｉＯＣからなるとしたが、層間絶縁膜５は、ＳｉＯＦで形成されていてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

この発明の第１の実施形態に係る半導体装置の構造を説明するための図解的な断面図であって、図１（ａ）は、配線構造の要部拡大図である。図１（ｂ）は、図１（ａ）における円Ａで囲まれる部分の拡大図である。図１に示す半導体装置の製造方法を工程順に示す図解的な断面図である。この発明の第２の実施形態に係る半導体装置の構造を説明するための図解的な断面図である。

符号の説明

１ 半導体装置
５ 層間絶縁膜
６ ビアホール
６Ｂ 側面
７ トレンチ
７Ａ 底面
７Ｂ 側面
８ 配線溝
９ 第１バリア膜
１０ 第２バリア膜
１１ 第２Ｃｕ配線
１１Ａ 底面
１１Ｂ 側面
１５ 酸化膜
１６ 合金膜
１７ Ｃｕ膜
１８ 接続ビア
１８Ａ 底面
１８Ｂ 側面
１９ Ｃｕ配線部

Claims (8)

1. Ｃｕを主成分とする第１Ｃｕ配線と、
   前記第１Ｃｕ配線上に形成され、ＳｉＯ₂より比誘電率の小さい低誘電率材料からなる絶縁膜と、
   前記絶縁膜に、その表面から膜厚方向に貫通するように形成され、内部に前記第１Ｃｕ配線の上面が露出した配線溝と、
   前記配線溝の少なくとも側面上に形成され、ＳｉＯ₂またはＳｉＣＯからなり、前記絶縁膜よりも膜密度が大きい第１バリア膜と、
   前記配線溝に埋設され、前記第１Ｃｕ配線に電気的に接続されたＣｕを主成分とする第２Ｃｕ配線と、
   前記第１Ｃｕ配線の前記上面を含む前記第２Ｃｕ配線の前記配線溝との対向面を被覆し、Ｓｉ、ＯおよびＭｎを含む化合物からなる第２バリア膜と、を含む、半導体装置。
2. 前記配線溝は、前記絶縁膜の表層部に形成されたトレンチと、前記トレンチの底面から前記第１Ｃｕ配線に達するビアホールとを含み、
   前記第１バリア膜は、前記トレンチの前記底面を露出させるように形成されており、
   前記第２バリア膜は、露出した前記トレンチの前記底面に接するように形成されている、請求項１に記載の半導体装置。
3. 前記第１バリア膜が、Ｃを含有している、請求項１に記載の半導体装置。
4. 前記第１バリア膜の元素含有量は、Ｃの含有量が５０原子％〜７０原子％、Ｏの含有量が４原子％〜１１原子％である、請求項３に記載の半導体装置。
5. 前記絶縁膜が、ＳｉＯＣまたはＳｉＯＦからなる、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記配線溝に埋設された前記第２Ｃｕ配線上には、拡散防止膜が形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記拡散防止膜が、ＳｉＣからなる、請求項６に記載の半導体装置。
8. 前記配線溝の前記側面に複数の凹部が形成されており、
   前記凹部は、前記第１バリア膜により塞がれている、請求項１〜７のいずれか一項に記載の半導体装置。

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