JP5036217B2 - Semiconductor device and manufacturing method thereof - Google Patents

Description

Translated fromJapanese

本発明は信頼性の高いＣＳＰ型の半導体装置及びその製造方法に関するものである。  The present invention relates to a highly reliable CSP type semiconductor device and a manufacturing method thereof.

近年、新たなパッケージ技術として、ＣＳＰ（Chip Size Package）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。  In recent years, CSP (Chip Size Package) has attracted attention as a new packaging technology. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip.

従来より、ＣＳＰの一種として、ＢＧＡ（Ball Grid Array）型の半導体装置が知られている。このＢＧＡ型の半導体装置には、半導体基板表面のパッド電極と電気的に接続されたボール状の導電端子が設けられている。  Conventionally, a BGA (Ball Grid Array) type semiconductor device is known as a kind of CSP. This BGA type semiconductor device is provided with a ball-shaped conductive terminal electrically connected to a pad electrode on the surface of a semiconductor substrate.

そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。  When incorporating this BGA type semiconductor device into an electronic device, each conductive terminal is crimped to a wiring pattern on the printed circuit board, thereby electrically connecting the semiconductor chip and the external circuit mounted on the printed circuit board. Connected.

このようなＢＧＡ型の電子装置は、側部に突出したリードピンを有するＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有するため、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップ等として幅広く用いられている。  Such BGA type electronic devices are provided with a larger number of conductive terminals than other CSP type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side. For example, it is widely used as an image sensor chip of a digital camera mounted on a mobile phone.

以下、図面（図８〜図１１）を用いて上記した従来のＢＧＡ型の半導体装置について説明する。図８〜図１１はそれぞれ、製造工程順に示した断面図である。  The conventional BGA type semiconductor device will be described below with reference to the drawings (FIGS. 8 to 11). 8 to 11 are cross-sectional views shown in the order of manufacturing steps.

まず、図８に示すように、シリコン（Ｓｉ）等から成る半導体基板１００の上にシリコン酸化膜１０１，層間絶縁膜１０２（ポリイミド系樹脂膜、ＰＳＧ膜など）を形成する。  First, as shown in FIG. 8, asilicon oxide film 101 and an interlayer insulating film 102 (polyimide resin film, PSG film, etc.) are formed on asemiconductor substrate 100 made of silicon (Si) or the like.

そして、層間絶縁膜１０２上に金属層（アルミニウム層や銅層）を形成し、不図示のマスクを用いてエッチングすることにより、層間絶縁膜１０２上にパッド電極１０３を形成する。  Then, a metal layer (aluminum layer or copper layer) is formed on theinterlayer insulating film 102 and etched using a mask (not shown) to form thepad electrode 103 on theinterlayer insulating film 102.

次に、図９に示すように電解メッキ法または無電解メッキ法により、パッド電極１０３の表面及び側面を被覆するように、ニッケル（Ｎｉ）及び金（Ａｕ）の積層構造から成るメッキ層１０４を形成する。ここで、メッキ層１０４と層間絶縁膜１０２（特に、ポリイミドなどの有機系材料から成る層間絶縁膜）との接着性が低いことから、パッド電極１０３の端部１０５、特に層間絶縁膜１０２との境界付近ではメッキ層１０４の厚みが極端に薄く形成されている。更にいえば、端部１０５ではメッキ層１０４が被覆されずに、パッド電極１０３の表面（側面）が一部露出され得る。  Next, as shown in FIG. 9, aplating layer 104 having a laminated structure of nickel (Ni) and gold (Au) is formed so as to cover the surface and side surfaces of thepad electrode 103 by an electrolytic plating method or an electroless plating method. Form. Here, since the adhesiveness between theplating layer 104 and the interlayer insulating film 102 (particularly, an interlayer insulating film made of an organic material such as polyimide) is low, theend portion 105 of thepad electrode 103, particularly theinterlayer insulating film 102 In the vicinity of the boundary, the thickness of theplating layer 104 is extremely thin. Furthermore, theend portion 105 is not covered with theplating layer 104, and the surface (side surface) of thepad electrode 103 can be partially exposed.

次に、図１０に示すように、メッキ層１０４を含む半導体基板１００の表面上にソルダーレジストなどからなるパッシベーション膜１０６を形成し、当該パッシベーション膜１０６に露光・現像を施すことでメッキ層１０４の所定の表面を露出させる開口部１０７を形成する。  Next, as shown in FIG. 10, apassivation film 106 made of a solder resist or the like is formed on the surface of thesemiconductor substrate 100 including theplating layer 104, and thepassivation film 106 is exposed and developed to expose theplating layer 104. Anopening 107 that exposes a predetermined surface is formed.

次に、図１１に示すようにメッキ層１０４の所定領域上に、電解メッキ法により、ハンダボールを固着し導電端子１０８を形成する。なお、ハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることで、導電端子１０８（ハンダバンプ）を形成することもできる。  Next, as shown in FIG. 11, a solder ball is fixed on a predetermined region of theplating layer 104 by electrolytic plating to form aconductive terminal 108. Note that the conductive terminals 108 (solder bumps) can be formed by screen-printing solder and reflowing the solder by heat treatment.

本発明に関連する技術文献としては、以下の特許文献が挙げられる。
特開２０００−２９９４０６号公報The following patent documents are listed as technical documents related to the present invention.
JP 2000-299406 A

しかしながら、上述した従来のＢＧＡ型の半導体装置ではパッド電極１０３の端部１０５がメッキ層１０４によって十分に被覆されていなかったため、信頼性が劣化するという問題があった。すなわち、パッシベーション膜１０６は一般的に有機膜であるため、親水性がある。従って、製造プロセスや実際の使用状態において水，薬液，金属イオンなどの腐食の原因となる物質が当該パッシベーション膜１０６から側端部１０５を介してパッド電極１０３にまで浸入し腐食に至るという問題があった。  However, in the conventional BGA type semiconductor device described above, since theend portion 105 of thepad electrode 103 is not sufficiently covered with theplating layer 104, there is a problem that reliability is deteriorated. That is, since thepassivation film 106 is generally an organic film, it is hydrophilic. Accordingly, there is a problem in that substances that cause corrosion, such as water, chemicals, and metal ions, enter thepad electrode 103 from thepassivation film 106 through theside edge portion 105 in the manufacturing process and actual use state, leading to corrosion. there were.

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体装置は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜の表面にパターニングして形成された第２の絶縁膜と、前記第２の絶縁膜の表面を被覆するパッド電極と、前記パッド電極の表面を隙間なく被覆するメッキ層と、前記メッキ層の表面に形成され、前記パッド電極と電気的に接続された導電端子と、前記第１の絶縁膜及び前記メッキ層を被覆するパッシベーション膜とを有することを特徴とするものである。  The present invention has been made in view of the above problems, and its main features are as follows. That is, a semiconductor device according to the present invention includes a first insulating film formed on a semiconductor substrate, a second insulating film formed by patterning on a surface of the first insulating film, and the second insulating film. A pad electrode covering the surface of the insulating film; a plating layer covering the surface of the pad electrode without a gap; a conductive terminal formed on the surface of the plating layer and electrically connected to the pad electrode; And a passivation film that covers the plating layer.

また、本発明に係る半導体装置は、前記メッキ層の端部が前記第１の絶縁膜と接していることを特徴とする。  The semiconductor device according to the present invention is characterized in that an end portion of the plating layer is in contact with the first insulating film.

また、本発明に係る半導体装置の製造方法は、以下の特徴を有する。すなわち、本発明に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にパターニングされた第２の絶縁膜を形成する工程と、前記パターニングされた第２の絶縁膜の表面を被覆するパッド電極を形成する工程と、前記パッド電極の表面に、電解メッキ法または無電解メッキ法によりメッキ層を隙間なく形成する工程と、前記メッキ層の表面に、前記メッキ層の一部を露出させる開口部を有するパッシベーション膜を形成する工程と、前記露出されたメッキ層の表面に導電端子を形成する工程とを備えることを特徴とする。  The semiconductor device manufacturing method according to the present invention has the following features. That is, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a patterned second insulating film on the first insulating film, Forming a pad electrode covering the surface of the patterned second insulating film; forming a plating layer on the surface of the pad electrode without any gaps by electrolytic plating or electroless plating; and And a step of forming a passivation film having an opening for exposing a part of the plating layer on the surface of the layer, and a step of forming a conductive terminal on the surface of the exposed plating layer.

また、本発明に係る半導体装置の製造方法は、前記メッキ層の端部が前記第１の絶縁膜の一部上と接するように前記メッキ層を形成していることを特徴とする。  The method for manufacturing a semiconductor device according to the present invention is characterized in that the plating layer is formed so that an end portion of the plating layer is in contact with a part of the first insulating film.

本発明に係る半導体装置及びその製造方法によれば、層間絶縁膜（第２の絶縁膜）が所定のパターンにパターニングされており、このことによって、パッド電極の端部、特に絶縁膜（第１の絶縁膜）との境界付近がメッキ層で隙間なく被覆される。そのため、配線等のサイズを変えることなく、パッド電極の腐食を防止して、信頼性の高い半導体装置を提供することができる。また、メッキ層の端部と、絶縁膜（第１の絶縁膜）とが所定の間隔接するように構成した場合、すなわちメッキ層の端部の幅を広くすることで、さらに腐食の原因となる物質がパッド電極に浸入することが防止されるとともに、耐圧を確保することができる。さらにまた、絶縁膜（第１の絶縁膜）として酸化膜を使用した場合には、メッキ層との接着性が高いため、更なる腐食の防止及び耐圧の確保が可能となる。  According to the semiconductor device and the method of manufacturing the same according to the present invention, the interlayer insulating film (second insulating film) is patterned into a predetermined pattern, and thereby, the end portion of the pad electrode, particularly the insulating film (first film). The vicinity of the boundary with the insulating film) is covered with a plating layer without a gap. Therefore, corrosion of the pad electrode can be prevented without changing the size of the wiring or the like, and a highly reliable semiconductor device can be provided. Further, when the end portion of the plating layer and the insulating film (first insulating film) are in contact with each other at a predetermined interval, that is, by increasing the width of the end portion of the plating layer, it causes further corrosion. It is possible to prevent the substance from entering the pad electrode and to secure a withstand voltage. Furthermore, when an oxide film is used as the insulating film (first insulating film), the adhesion with the plating layer is high, so that further corrosion can be prevented and a breakdown voltage can be secured.

次に、本発明の実施形態について図面を参照しながら詳細に説明する。図１〜図６はそれぞれ、製造工程順に示した断面図である。また、図７は本発明に係る半導体装置の平面図であり、図６は図７のＸ−Ｘ線に沿った断面図である。なお、半導体基板上にはＭＯＳトランジスタ、複数の配線、配線間を接続するプラグなどの素子や、シリコン酸化膜より成る素子分離が適宜形成されているがその図示は省略している。また、図７ではパッド電極４から延在する配線についても図示を省略している。  Next, embodiments of the present invention will be described in detail with reference to the drawings. 1 to 6 are cross-sectional views shown in the order of manufacturing steps. 7 is a plan view of the semiconductor device according to the present invention, and FIG. 6 is a cross-sectional view taken along the line XX of FIG. An element such as a MOS transistor, a plurality of wirings, a plug for connecting the wirings, and an element isolation made of a silicon oxide film are appropriately formed on the semiconductor substrate, but the illustration thereof is omitted. Further, in FIG. 7, illustration of wiring extending from thepad electrode 4 is also omitted.

まず、図１に示すように、シリコン（Ｓｉ）等から成る半導体基板１の表面に絶縁膜２（例えば、熱酸化法によるシリコン酸化膜）を例えば、２μｍの膜厚に形成する。なお、後述のとおりメッキ層５を当該絶縁膜２の一部上と接するように形成するため、メッキ層５の材質に応じて、より接着性の高い組み合わせとなるように絶縁膜２の材質を選択することが好ましい。  First, as shown in FIG. 1, an insulating film 2 (for example, a silicon oxide film formed by thermal oxidation) is formed to a thickness of 2 μm, for example, on the surface of a semiconductor substrate 1 made of silicon (Si) or the like. In addition, since theplating layer 5 is formed so as to be in contact with a part of theinsulating film 2 as described later, the material of theinsulating film 2 is selected so as to have a higher adhesive combination depending on the material of theplating layer 5. It is preferable to select.

次に、塗布・コーティング法により絶縁膜２の表面に層間絶縁膜３（ポリイミド系樹脂膜などの有機膜）を例えば、１０μｍの膜厚に形成する。そして、図２に示すように、層間絶縁膜３を露光・現像して所定のパターン（パッド電極や配線層などのパターンと同パターン）にパターニングする。このように、層間絶縁膜３は絶縁膜２の表面に均一に形成されるのではなく、パッド電極４及びそれに連なる不図示の配線層が形成される領域のみに形成される。なお、層間絶縁膜３はＣＶＤ法などによるシリコン酸化膜，シリコン窒化膜，ＰＳＧ膜，ＢＰＳＧ膜その他の絶縁膜であってもよい。  Next, an interlayer insulating film 3 (an organic film such as a polyimide resin film) is formed on the surface of theinsulating film 2 by a coating / coating method, for example, to a thickness of 10 μm. Then, as shown in FIG. 2, theinterlayer insulating film 3 is exposed and developed to be patterned into a predetermined pattern (the same pattern as the pattern of the pad electrode, wiring layer, etc.). Thus, theinterlayer insulating film 3 is not formed uniformly on the surface of theinsulating film 2, but is formed only in the region where thepad electrode 4 and a wiring layer (not shown) connected thereto are formed. Theinterlayer insulating film 3 may be a silicon oxide film, a silicon nitride film, a PSG film, a BPSG film, or other insulating films formed by a CVD method or the like.

次に、上記パターニングされた層間絶縁膜３を含む半導体基板１上にＣＶＤ法、スパッタリング法その他の成膜方法によりパッド電極４となるアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属層を形成し、その後不図示のマスクを用いて当該金属層をエッチングし、図３に示すように層間絶縁膜３の表面にパッド電極４を例えば、１μｍの膜厚に形成する。パッド電極４は半導体基板上の不図示の入力回路や出力回路と接続された外部接続用パッドである。  Next, a metal layer such as aluminum (Al) or copper (Cu) to be thepad electrode 4 is formed on the semiconductor substrate 1 including the patternedinterlayer insulating film 3 by a CVD method, a sputtering method, or other film forming methods. Thereafter, the metal layer is etched using a mask (not shown), and apad electrode 4 is formed to a thickness of, for example, 1 μm on the surface of theinterlayer insulating film 3 as shown in FIG. Thepad electrode 4 is an external connection pad connected to an unillustrated input circuit or output circuit on the semiconductor substrate.

次に、図４に示すように電解メッキ法または無電解メッキ法により、パッド電極４の表面を被覆するように、ニッケル（Ｎｉ）及び金（Ａｕ）の積層構造から成るメッキ層５を形成する。ここで、メッキ層５はパッド電極４の端部７を含めて全体を隙間なく被覆する。また、メッキ層５の端部６は絶縁膜２と接するように形成している。上記のとおり、絶縁膜２（シリコン酸化膜）はメッキ層５との接着性が良いため、パッド電極４の端部７、特に絶縁膜２との境界付近において、メッキ層５が極端に薄く形成されることはない。なお、メッキ層５の端部の幅８を十分にとること、すなわちメッキ層５が絶縁膜２と接する面積を広くとることが、耐圧を確保するとともにパッド電極５の腐食を防止する上で好ましい。なお、メッキ層５の端部６とは図６に示すようにメッキ層５のうちパッド電極４の側面から外側に形成された部位をいうものとする。なお、図面上は下層となるパッド電極４の端部７の段差に沿って、メッキ層５の端部６も段差があるように図示されているが、端部６の形状については特に限定されない。パッド電極４の端部７の形状についても同様である。  Next, as shown in FIG. 4, a platinglayer 5 having a laminated structure of nickel (Ni) and gold (Au) is formed so as to cover the surface of thepad electrode 4 by electrolytic plating or electroless plating. . Here, theplating layer 5 covers the entire surface including theend portion 7 of thepad electrode 4 without a gap. Further, theend portion 6 of theplating layer 5 is formed in contact with theinsulating film 2. As described above, since the insulating film 2 (silicon oxide film) has good adhesion to theplated layer 5, theplated layer 5 is formed extremely thin near theedge 7 of thepad electrode 4, particularly in the vicinity of the boundary with theinsulating film 2. It will never be done. In order to secure a withstand voltage and prevent corrosion of thepad electrode 5, it is preferable that the end portion 8 of theplated layer 5 has a sufficient width 8, that is, the area where theplated layer 5 is in contact with theinsulating film 2 is secured. . Note that theend portion 6 of theplating layer 5 refers to a portion of theplating layer 5 formed outside the side surface of thepad electrode 4 as shown in FIG. In the drawing, theend 6 of theplating layer 5 is shown to have a step along the step of theend 7 of thepad electrode 4 serving as the lower layer. However, the shape of theend 6 is not particularly limited. . The same applies to the shape of theend 7 of thepad electrode 4.

次に、図５に示すように、メッキ層５を含む半導体基板１の表面上にパッシベーション膜９を例えば、１０μｍの厚みで形成し、当該パッシベーション膜９に露光・現像を施すことでメッキ層５の所定の表面（導電端子形成領域）を露出させる開口部１０を形成する。具体的に、このパッシベーション膜９を形成するには、以下の通りである。まず、塗布・コーティング法によりポリイミド系樹脂膜、ソルダーレジスト膜などの有機系材料をメッキ層５を含む半導体基板１上に塗布し、熱処理（プリベーク）を施す。次に、塗布された有機系材料を露光・現像してメッキ層５の所定の表面（導電端子形成領域）を露出させる開口部１０を形成し、その後これに熱処理（ポストベーク）を施す。このパッシベーション膜９は、半導体基板１の表面を安定化し、半導体装置を腐食等から保護する保護膜として機能するものである。  Next, as shown in FIG. 5, a passivation film 9 is formed with a thickness of, for example, 10 μm on the surface of the semiconductor substrate 1 including theplating layer 5, and the passivation film 9 is exposed and developed to thereby apply theplating layer 5. Anopening 10 is formed to expose a predetermined surface (conductive terminal formation region). Specifically, the passivation film 9 is formed as follows. First, an organic material such as a polyimide resin film or a solder resist film is applied on the semiconductor substrate 1 including theplating layer 5 by a coating / coating method, and heat treatment (prebaking) is performed. Next, the applied organic material is exposed and developed to form anopening 10 that exposes a predetermined surface (conductive terminal formation region) of theplating layer 5, and then heat treatment (post-bake) is performed thereon. The passivation film 9 functions as a protective film that stabilizes the surface of the semiconductor substrate 1 and protects the semiconductor device from corrosion and the like.

次に、図６、７に示すようにメッキ層５の所定領域上に、メッキ層５をメッキ電極として用いた電解メッキ法により、ハンダボールを固着し導電端子１１を形成することで本発明にかかる半導体装置が完成される。導電端子１１をハンダボールで構成する場合には、導電端子１１を容易に形成することができるという利点がある。導電端子１１の高さの一例としては１００μｍである。  Next, as shown in FIGS. 6 and 7, a solder ball is fixed to a predetermined region of theplating layer 5 by an electrolytic plating method using theplating layer 5 as a plating electrode, thereby forming theconductive terminal 11 in the present invention. Such a semiconductor device is completed. When theconductive terminal 11 is composed of a solder ball, there is an advantage that theconductive terminal 11 can be easily formed. An example of the height of theconductive terminal 11 is 100 μm.

なお、ハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることで、同様の導電端子１１（ハンダバンプ）を形成することもできる。導電端子１１をハンダバンプで構成する場合には、微細な形状の端子をより高い精度で形成することができるという利点がある。また、導電端子１１は、金を材料としたものであってもよくその材料は特に限定されない。  Similar conductive terminals 11 (solder bumps) can be formed by screen-printing solder and reflowing the solder by heat treatment. In the case where theconductive terminal 11 is constituted by a solder bump, there is an advantage that a fine-shaped terminal can be formed with higher accuracy. Theconductive terminal 11 may be made of gold, and the material is not particularly limited.

このように、本実施形態ではパッド電極４の端部７を含めた表面全体が、メッキ層５で隙間なく、かつ十分な膜厚にて被覆される。従って、本実施形態における半導体装置及びその製造方法によれば、仮にパッシベーション膜９から水、薬液等の物質が浸入したとしても、パッド電極４の表面はメッキ層５で完全に被覆されているため、パッド電極４の腐食を防止して、信頼性の高い半導体装置を提供することができる。  Thus, in this embodiment, the entire surface including theend portion 7 of thepad electrode 4 is covered with theplating layer 5 with a sufficient film thickness without a gap. Therefore, according to the semiconductor device and the manufacturing method thereof in the present embodiment, the surface of thepad electrode 4 is completely covered with theplating layer 5 even if a substance such as water or a chemical solution enters from the passivation film 9. The corrosion of thepad electrode 4 can be prevented and a highly reliable semiconductor device can be provided.

なお、以上の実施形態では、ボール状の導電端子１１を有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用するものであっても構わない。  In the above embodiment, the BGA (Ball Grid Array) type semiconductor device having the ball-shapedconductive terminals 11 has been described. However, the present invention is an LGA (Land Grid Array) type having no ball-shaped conductive terminals. The present invention may also be applied to other CSP type and flip chip type semiconductor devices.

また、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。  Further, it goes without saying that the present invention is not limited to the above-described embodiment and can be changed without departing from the gist thereof.

本発明の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the semiconductor device of this invention, and its manufacturing method.本発明の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the semiconductor device of this invention, and its manufacturing method.本発明の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the semiconductor device of this invention, and its manufacturing method.本発明の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the semiconductor device of this invention, and its manufacturing method.本発明の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the semiconductor device of this invention, and its manufacturing method.本発明の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the semiconductor device of this invention, and its manufacturing method.本発明の半導体装置及びその製造方法を説明する平面図である。It is a top view explaining the semiconductor device of this invention, and its manufacturing method.従来の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the conventional semiconductor device and its manufacturing method.従来の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the conventional semiconductor device and its manufacturing method.従来の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the conventional semiconductor device and its manufacturing method.従来の半導体装置及びその製造方法を説明する断面図である。It is sectional drawing explaining the conventional semiconductor device and its manufacturing method.

符号の説明Explanation of symbols

１ 半導体基板 ２ 絶縁膜 ３ 層間絶縁膜
４ パッド電極 ５ メッキ層 ６ メッキ層の端部
７ パッド電極の端部 ８ メッキ層の端部の幅
９ パッシベーション膜 １０ 開口部 １１ 導電端子
１００ 半導体基板 １０１ シリコン酸化膜 １０２ 層間絶縁膜
１０３ パッド電極 １０４ メッキ層 １０５ パッド電極の端部
１０６ パッシベーション膜 １０７ 開口部 １０８ 導電端子DESCRIPTION OF SYMBOLS 1Semiconductor substrate 2Insulating film 3Interlayer insulating film 4Pad electrode 5Plating layer 6 Edge of plating layer
7 End of Pad Electrode 8 Width of End of Plating Layer 9Passivation Film 10Opening 11Conductive Terminal 100Semiconductor Substrate 101Silicon Oxide Film 102Interlayer Insulating Film 103Pad Electrode 104Plating Layer 105 End ofPad Electrode 106Passivation Film 107Opening 108 Conductive terminal

Claims (8)

Translated fromJapanese

半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜の表面にパターニングして形成された第２の絶縁膜と、
前記第２の絶縁膜の全表面から全側面を延在して被覆する該第２の絶縁膜と同パターンにパターニングされたパッド電極及び該パッド電極と連続する配線層と、
前記パッド電極及び該パッド電極と連続する配線層の全表面から全側面を延在して隙間なく被覆し、端部が第１の絶縁膜と接するメッキ層と、
前記パッド電極上の前記メッキ層の表面に形成され、前記パッド電極と電気的に接続された導電端子と、
前記第１の絶縁膜及び前記メッキ層を被覆するパッシベーション膜と、を有することを特徴とする半導体装置。A first insulating film formed on the semiconductor substrate;
A second insulating film formed by patterning on the surface of the first insulating film;
A pad electrodepatterned in the same pattern as the second insulating film covering and extending from the entire surface of thesecond insulating film, and a wiring layer continuous with the pad electrode;
A plating layer thatextendsfrom theentire surface of the pad electrode and the wiring layer that is continuous with the pad electrode, coversall the side surfaces ,and has an end portion in contact with the first insulating film;
A conductive terminal formed on the surface of the plating layer on the pad electrode and electrically connected to the pad electrode;
A semiconductor device comprising: a first insulating film and a passivation film that covers the plating layer. 前記第２の絶縁膜は、有機材料から成ることを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein the second insulating film is made of an organic material. 前記第１の絶縁膜は、酸化膜から成ることを特徴とする請求項１または請求項２に記載の半導体装置。  3. The semiconductor device according to claim 1, wherein the first insulating film is made of an oxide film. 前記メッキ層はニッケル層及び金層の積層構造から成る事を特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。  4. The semiconductor device according to claim 1, wherein the plating layer has a laminated structure of a nickel layer and a gold layer. 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にパターニングされた第２の絶縁膜を形成する工程と、
前記パターニングされた第２の絶縁膜の全表面から全側面を延在して被覆する該第２の絶縁膜と同パターンにパターニングされたパッド電極及び該パッド電極と連続する配線層を形成する工程と、
前記パッド電極及び該パッド電極と連続する配線層の全表面及び全側面に、電界メッキ法または無電解メッキ法により、端部が前記第１の絶縁膜と接するメッキ層を隙間なく形成する工程と、
前記パッド電極上の前記メッキ層の表面に、前記メッキ層の一部を露出させる開口部を有するパッシベーション膜を形成する工程と、
前記露出されたメッキ層の表面に導電端子を形成する工程と、を備えることを特徴とする半導体装置の製造方法。Forming a first insulating film on the semiconductor substrate;
Forming a patterned second insulating film on the first insulating film;
A step of forminga pad electrodepatterned in the same pattern as the second insulating film covering and extending all sides from the entire surfaceof the patterned second insulating film, and a wiring layer continuous with the pad electrode When,
Forming a plating layer having an end portion in contact with the first insulating film without gaps onall surfacesand all side surfaces of the pad electrode and the wiring layer continuous with the pad electrode by an electroplating method or an electroless plating method; ,
Forming a passivation film having an opening exposing a part of the plating layer on the surface of the plating layer on the pad electrode;
Forming a conductive terminal on the surface of the exposed plating layer. A method for manufacturing a semiconductor device, comprising: 前記第２の絶縁膜は、有機材料から成ることを特徴とする請求項５に記載の半導体装置の製造方法。  6. The method of manufacturing a semiconductor device according to claim 5, wherein the second insulating film is made of an organic material. 前記第１の絶縁膜は酸化膜から成る事を特徴とする請求項５または請求項６に記載の半導体装置の製造方法。  The method of manufacturing a semiconductor device according to claim 5, wherein the first insulating film is made of an oxide film. 前記メッキ層を形成する工程は、電界メッキ法または無電解メッキ法によりニッケル層を形成する工程と、
前記ニッケル層の表面に、電界メッキ法または無電解メッキ法により金層を形成する工程と、を含むことを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法。The step of forming the plating layer includes a step of forming a nickel layer by an electroplating method or an electroless plating method,
The method for manufacturing a semiconductor device according to claim 5, further comprising: forming a gold layer on the surface of the nickel layer by an electroplating method or an electroless plating method.

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