JP4984416B2

Movatterモバイル変換

Info

Publication number: JP4984416B2
Application number: JP2005101404A
Authority: JP
Inventors: 守石崎; 透大久保; 隆一中村; 修喜納; 亮平松原
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2012-07-25
Anticipated expiration: 2025-03-31
Also published as: JP2006286719A

Description

本発明は、薄膜トランジスタの製造方法に関する。 The present invention relates to a method for manufacturing a thin film transistor.

半導体自体を基板としたトランジスタや集積回路などの技術を基礎として、ガラス基板上にアモルファスシリコンやポリシリコンなどを成膜した薄膜トランジスタ（ＴＦＴ）が製造され、液晶ディスプレイや電子ブックに応用されている。このような薄膜トランジスタにおいては、アモルファスシリコン等を４００〜５００度程度の比較的低い成膜温度で成膜できることにより、基板として石英よりも融点の低い安価なガラスが使用されている。
また、電子ペーパーやＲＦＩＤタグなどに対応させるため、フレキシブル化、低コスト化、さらに軽量化などの観点から、電子回路を形成する薄膜トランジスタをフレキシブル基板上に形成する、有機半導体を用いたデバイスの開発が行われている。
この有機半導体や酸化物半導体を用いた薄膜トランジスタにおいては、成膜温度を室温から２００度程度に低減できることから、プラスチック基板を用いた薄膜トランジスタが製造可能になり、軽量かつフレキシブルな論理回路の製造が期待されている。A thin film transistor (TFT) in which amorphous silicon, polysilicon, or the like is formed on a glass substrate is manufactured based on a technology such as a transistor or an integrated circuit using a semiconductor itself as a substrate, and is applied to a liquid crystal display or an electronic book. In such a thin film transistor, amorphous glass or the like can be formed at a relatively low film formation temperature of about 400 to 500 degrees, so that an inexpensive glass having a melting point lower than that of quartz is used as a substrate.
In addition, in order to support electronic paper, RFID tags, etc., development of devices using organic semiconductors that form thin film transistors that form electronic circuits on flexible substrates from the viewpoint of flexibility, cost reduction, and weight reduction. Has been done.
In this thin film transistor using an organic semiconductor or an oxide semiconductor, the film forming temperature can be reduced from room temperature to about 200 ° C., so that a thin film transistor using a plastic substrate can be manufactured, and a light and flexible logic circuit is expected to be manufactured. Has been.

一般に、有機半導体をデバイスの構成として用いる場合、液体でのプロセスが可能となるため、大面積化、印刷法の適用、さらにプラスチック基板の利用が可能となり、フレキシブル化、低コスト化及び軽量化の目的を達成できる利点がある（例えば、非特許文献１）。また、低コスト化やフレキシブル化を実現する上においては、半導体のみでなく、ゲート電極、ソース電極、ドレイン電極やゲート絶縁膜も印刷法などにより形成されることが望ましい。
また、印刷法を用いた電極の形成においては、導電性高分子や金属コロイド溶液などを用いた電極パターンの形成に関する開発も行われている（非特許文献２）。In general, when an organic semiconductor is used as a device configuration, a liquid process is possible, so that a large area, application of a printing method, and use of a plastic substrate are possible, and flexibility, cost reduction, and weight reduction are achieved. There exists an advantage which can achieve an objective (for example, nonpatent literature 1). In order to realize cost reduction and flexibility, it is desirable that not only a semiconductor but also a gate electrode, a source electrode, a drain electrode, and a gate insulating film are formed by a printing method or the like.
In addition, in the formation of electrodes using a printing method, development related to the formation of electrode patterns using a conductive polymer, a metal colloid solution, or the like has also been performed (Non-Patent Document 2).

例えば、図９に示すように、プラスチックからなる基板１の上面に長方形状のゲート電極２が形成され、その上にゲート絶縁膜３を挟んでソース電極４およびドレイン電極５が形成され、さらにその上に有機半導体６が形成された薄膜トランジスタ４０が知られている。このような薄膜トランジスタ４０においては、ソース電極４とドレイン電極５がスクリーン印刷によって形成される。一般に、スクリーン印刷においては、ソース電極４とドレイン電極５およびゲート電極２の位置合わせ精度が悪いことを考慮し、電極の重なりが大きく設計される。そのため、電極間の静電容量が大きく、薄膜トランジスタの応答速度が悪くなる虞があった。 For example, as shown in FIG. 9, arectangular gate electrode 2 is formed on the upper surface of asubstrate 1 made of plastic, and asource electrode 4 and adrain electrode 5 are formed thereon with agate insulating film 3 interposed therebetween. Athin film transistor 40 having anorganic semiconductor 6 formed thereon is known. In such athin film transistor 40, thesource electrode 4 and thedrain electrode 5 are formed by screen printing. In general, in screen printing, in consideration of poor alignment accuracy of thesource electrode 4, thedrain electrode 5, and thegate electrode 2, the electrode overlap is designed to be large. Therefore, there is a possibility that the capacitance between the electrodes is large and the response speed of the thin film transistor is deteriorated.

このような問題を解決する方法として、透明絶縁基板上にゲート電極が形成され、その上にゲート絶縁膜が形成され、さらにその上にフォトレジストが塗布された後、裏露光によってゲート電極に自己整合したレジストパターンを残し、ソース電極とドレイン電極が形成される位置とレジストパターンを覆うように蒸着した後、レジストパターンをその上の蒸着物ごとリフトオフしてソース電極とドレイン電極を形成し、ゲート電極に対するソース電極およびドレイン電極の位置合わせ精度を向上させる方法がある（非特許文献３）。
ところが、このような方法においては、蒸着という真空プロセスが必要であり、生産コストが上がるという問題があった。また、レジストパターンを逆テーパ状に形成しないと、ソース電極やドレイン電極となる膜と除去する膜が連結してしまい、リフトオフが困難になるという問題があった。
Ｓｃｉｅｎｃｅｖｏ１．２６５、１６８４（１９９４）ＴｈｉｎＳｏｌｉｄＦｉｌｍｓＶｏｌ．４３８、２７９（２００３）ＪａｐａｎｅｓｅＪｏｕｒｎａｌｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃｓＶｏｌ．４３，Ｎｏ．４Ｂ，２３２３（２００４）As a method for solving such a problem, a gate electrode is formed on a transparent insulating substrate, a gate insulating film is formed thereon, a photoresist is further applied thereon, and then the gate electrode is self-exposed by back exposure. After leaving the matched resist pattern and depositing it so as to cover the position where the source electrode and drain electrode are formed and the resist pattern, the resist pattern is lifted off together with the deposited material to form the source electrode and drain electrode, and the gate There is a method for improving the alignment accuracy of the source electrode and the drain electrode with respect to the electrode (Non-Patent Document 3).
However, in such a method, there is a problem that a vacuum process called vapor deposition is necessary and production cost increases. If the resist pattern is not formed in a reverse taper shape, there is a problem that the film to be the source electrode and the drain electrode is connected to the film to be removed, which makes it difficult to lift off.
Science vo 1.265, 1684 (1994) Thin Solid Films Vol. 438, 279 (2003) Japan Journal of Applied Physics Vol. 43, no. 4B, 2323 (2004)

本発明は、上記事情に鑑みてなされたものであって、蒸着やリフトオフという高価な工程を使用せずに、ゲート電極、ソース電極およびドレイン電極の位置合わせ精度を向上させ、ゲート電極に対するソース電極およびドレイン電極の重なりを小さくすることを目的とする。 The present invention has been made in view of the above circumstances, and improves the alignment accuracy of the gate electrode, the source electrode, and the drain electrode without using an expensive process such as vapor deposition or lift-off, and the source electrode with respect to the gate electrode. And it aims at making overlap of a drain electrode small.

上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の薄膜トランジスタの製造方法は、透明絶縁基板上にゲート電極を形成する工程と、前記透明絶縁基板と前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、半導体層を形成する工程と、レジストを塗布する工程と、裏露光によって前記ゲート電極に自己整合したレジストパターンを形成する工程と、ソース電極とドレイン電極を形成する工程と、レジストを除去する工程とを少なくとも有する薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極を形成する工程が、金属ナノ粒子を含む液体を塗布する工程を含み、ソース電極形成部とドレイン電極形成部との境界部分にレジストパターンを形成し、その上から前記金属ナノ粒子を含む液体を前記ソース電極形成部と前記ドレイン電極形成部を含むように塗布し、前記レジストパターンの前記液体を弾く力を利用して前記液体を前記ソース電極形成部と前記ドレイン電極形成部に区分けしてソース電極とドレイン電極を形成することを特徴とする。In order to achieve the above object, the present invention employs the following configuration.
The thin film transistor manufacturing method of the present invention includes a step of forming a gate electrode on a transparent insulating substrate, a step of forming a gate insulating film so as to cover the transparent insulating substrate and the gate electrode, and a step of forming a semiconductor layer. A method of manufacturing a thin film transistor comprising at least a step of applying a resist, a step of forming a resist pattern self-aligned with the gate electrode byback exposure, a step of forming a source electrode and a drain electrode, and a step of removing the resist a is, the step of forming the source electrode and the drain electrode,viewed contains the step of applying a liquid containing metal nanoparticlesto form a resist pattern in the boundary portion between the source electrode formation portion and the drain electrode forming portion, A liquid containing the metal nanoparticles is applied thereon so as to include the source electrode forming part and the drain electrode forming part. And, andforming the resist pattern source and drain electrodes of the liquid by utilizing the force play the liquid is divided into the drain electrode formation portion and the source electrode formation portions of the.

かかる方法によれば、裏露光した際にゲート電極が遮光部として作用するため、ゲート電極で遮光される部分のレジストがゲート電極と平面視的配置において同一の形状になり、露光された部分のレジストを除去することによって、ゲート電極に精度良く位置合わせされたレジストが形成される。このレジストに金属ナノ粒子を含む液体を塗布することにより、この液体がゲート絶縁膜上に流出し、レジストの端面を一端面とするソース電極とドレイン電極がゲート絶縁膜上に形成される。これにより、ソース電極とドレイン電極の一端面はゲート電極の端面と同位置に精度良く形成されることになる。
さらに、かかる方法によれば、レジストパターン上に塗布された金属ナノ粒子を含む液体がより確実にソース電極形成部とドレイン電極形成部に流出し、ソース電極とドレイン電極を形成することができる。According to this method, since the gate electrode acts as a light-shielding portion when the back exposure is performed, the resist in the portion shielded by the gate electrode has the same shape as the gate electrode in plan view, and the exposed portion By removing the resist, a resist accurately aligned with the gate electrode is formed. By applying a liquid containing metal nanoparticles to the resist, the liquid flows out onto the gate insulating film, and a source electrode and a drain electrode with one end face of the resist are formed on the gate insulating film. As a result, the one end surfaces of the source electrode and the drain electrode are accurately formed at the same position as the end surface of the gate electrode.
Furthermore, according to such a method, the liquid containing the metal nanoparticles applied on the resist pattern can flow out more reliably to the source electrode formation portion and the drain electrode formation portion, thereby forming the source electrode and the drain electrode.

本発明の薄膜トランジスタの製造方法は、前記ソース電極と前記ドレイン電極を形成する工程が、フレキソ印刷する工程を含むことが好ましい。
また、本発明の薄膜トランジスタの製造方法は、前記ソース電極とドレイン電極を形成する工程が、表パターン露光および前記裏露光によって前記ソース電極形成部と前記ドレイン電極形成部とを作成する工程と、前記ソース電極形成部と前記ドレイン電極形成部に前記金属ナノ粒子を含む液体を塗布する工程とをこの順に含むことを特徴とする。
かかる方法によれば、表露光を使用せずに、裏露光のみでソース電極形成部とドレイン電極形成部とを製造することができる。In the method for manufacturing a thin film transistor of the present invention, it is preferable that the step of forming the source electrode and the drain electrode includes a step of flexographic printing.
The manufacturing method of a thin film transistor of the present invention includes the steps forming the source electrode and the drainelectrode, to create withthe drain electrode formation portion andthe source electrode forming portions by thetable pattern exposure and the back exposure, the And a step of applying a liquid containing the metal nanoparticles to the source electrode forming portion and the drain electrode forming portion in this order.
According to this method, the source electrode forming portion and the drain electrode forming portion can be manufactured by only the back exposure without using the front exposure.

本発明の薄膜トランジスタの製造方法は、前記金属ナノ粒子を含む液体を塗布する工程が、ディスペンス工程またはインクジェット工程であることが好ましい。
また、本発明の薄膜トランジスタの製造方法は、前記金属ナノ粒子を含む液体の溶媒の主成分が水であることを特徴とする。
かかる方法によれば、レジスト上に塗布された金属ナノ粒子を含む液体がより確実にゲート絶縁膜上に流出する。この場合、疎水性のレジストを用いることが好ましい。In the method for producing a thin film transistor of the present invention, the step of applying the liquid containing the metal nanoparticles is preferably a dispensing step or an inkjet step.
In addition, the thin film transistor manufacturing method of the present invention is characterized in that the main component of the liquid solvent containing the metal nanoparticles is water.
According to this method, the liquid containing the metal nanoparticles applied on the resist flows out more reliably onto the gate insulating film. In this case, it is preferable to use a hydrophobic resist.

以上説明したように、本発明の薄膜トランジスタの製造方法によれば、裏露光した際にゲート電極が遮光部として作用するため、ゲート電極で遮光される部分のレジストがゲート電極と平面視的配置においてほぼ同一の形状になり、露光された部分のレジストを除去することによって、ゲート電極に精度良く位置合わせされたレジストが形成される。このレジストを含む試料上に金属ナノ粒子を含む液体を塗布することにより、この液体がゲート絶縁膜上に流出し、レジストの端面を一端面とするソース電極とドレイン電極がゲート絶縁膜上に形成される。これにより、ソース電極とドレイン電極の一端面はゲート電極の端面と同位置に精度良く形成することができる。
また、蒸着のような高コストなプロセスを用いずに、しかも、レジストを逆テーパ形状にしなくても、蒸着リフトオフと同様にゲートに自己整合したソース電極およびドレイン電極を形成できる。As described above, according to the method of manufacturing a thin film transistor of the present invention, the gate electrode acts as a light-shielding portion when the back exposure is performed. By removing the exposed portion of the resist that has substantially the same shape, a resist that is accurately aligned with the gate electrode is formed. By applying a liquid containing metal nanoparticles onto the resist-containing sample, this liquid flows out onto the gate insulating film, and a source electrode and a drain electrode with one end face of the resist formed on the gate insulating film. Is done. Thereby, the one end surfaces of the source electrode and the drain electrode can be accurately formed at the same position as the end surface of the gate electrode.
Further, a source electrode and a drain electrode that are self-aligned with the gate can be formed without using a high-cost process such as vapor deposition and without forming the resist in a reverse taper shape, similarly to vapor deposition lift-off.

以下、本発明の実施の形態について図１〜８を参照して説明するが、本発明はこれらに限定されるものではない。尚、以下に使用する図面においては、説明を分かり易くするために縮尺は実際のものと異ならせてある。 Hereinafter, although embodiment of this invention is described with reference to FIGS. 1-8, this invention is not limited to these. In the drawings used below, the scale is different from the actual one for easy understanding of the description.

（第１の実施形態）
図１の薄膜トランジスタを製造するための本発明の第１の実施形態を、以下に説明する。
尚、図１の薄膜トランジスタ３０は、透明絶縁基板１の上面に長方形状のゲート電極２が形成され、絶縁基板１とゲート電極２がゲート絶縁膜３で覆われている。ゲート絶縁膜３の上面には、長方形状のソース電極４およびドレイン電極５が形成され、ソース電極４とドレイン電極５の間隙が半導体層６で覆われている。(First embodiment)
A first embodiment of the present invention for manufacturing the thin film transistor of FIG. 1 will be described below.
In thethin film transistor 30 of FIG. 1, arectangular gate electrode 2 is formed on the upper surface of the transparentinsulating substrate 1, and theinsulating substrate 1 and thegate electrode 2 are covered with agate insulating film 3. Arectangular source electrode 4 anddrain electrode 5 are formed on the upper surface of thegate insulating film 3, and a gap between thesource electrode 4 and thedrain electrode 5 is covered with asemiconductor layer 6.

図２に示すように、第１の実施形態の製造方法は、透明絶縁基板１の上面に長方形状のゲート電極２を形成し（図２（ａ））、透明絶縁基板１とゲート電極２を覆うようにゲート絶縁膜３を形成し、ゲート絶縁膜３の上面にポジレジスト２０を形成する（図２（ｂ））。ここで、透明絶縁基板１の背面側からの露光（裏露光）（図２（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１を残す（図２（ｄ））。
次に、金属ナノ粒子を含有する液体を、ソース電極形成部４ａとチャネル部８とドレイン電極形成部５ａを包含するパターンを用いてフレキソ印刷すると、液体はレジストパターン２１に弾かれてゲート絶縁層上に流出する（図２（ｅ））。ここで、低温（１００℃程度）で仮焼成してソース電極４とドレイン電極５を仮形成した後、剥離液に浸けてレジストパターン２１を除去する（図２（ｆ））。その後、１５０℃程度の本焼成を行うことにより、ソース電極４とドレイン電極５を低抵抗化する。最後に、半導体層６を形成する（図２（ｇ））。As shown in FIG. 2, in the manufacturing method of the first embodiment, arectangular gate electrode 2 is formed on the upper surface of the transparent insulating substrate 1 (FIG. 2A), and the transparentinsulating substrate 1 and thegate electrode 2 are formed. Agate insulating film 3 is formed so as to cover it, and apositive resist 20 is formed on the upper surface of the gate insulating film 3 (FIG. 2B). Here, aresist pattern 21 self-aligned with thegate electrode 2 is left by exposure (back exposure) from the back side of the transparent insulating substrate 1 (FIG. 2C) and development (FIG. 2D).
Next, when the liquid containing the metal nanoparticles is flexographically printed using a pattern including the sourceelectrode forming portion 4a, thechannel portion 8, and the drainelectrode forming portion 5a, the liquid is repelled by theresist pattern 21 and the gate insulating layer. It flows out upward (FIG. 2 (e)). Here, thesource electrode 4 and thedrain electrode 5 are provisionally formed by temporary baking at a low temperature (about 100 ° C.), and then theresist pattern 21 is removed by dipping in a stripping solution (FIG. 2F). Thereafter, the main electrode is fired at about 150 ° C. to reduce the resistance of thesource electrode 4 and thedrain electrode 5. Finally, thesemiconductor layer 6 is formed (FIG. 2G).

尚、レジストパターン２１の形状（順テーパまたは逆テーパ）や幅の広狭などは、露光条件や現像条件によって制御することが可能である。
本発明の製造方法では、レジストパターン２１が順テーパであってもソース電極およびドレイン電極を形成できる。
ソース電極形成部とはソース電極が形成される領域であり、ドレイン電極形成部とはドレイン電極が形成される領域である。また、チャネル部とは、平面視的配置においてソース電極４とドレイン電極５の間の領域であって、半導体層が形成される領域である。Note that the shape (forward taper or reverse taper) and width of theresist pattern 21 can be controlled by exposure conditions and development conditions.
In the manufacturing method of the present invention, the source electrode and the drain electrode can be formed even if the resistpattern 21 is forward tapered.
The source electrode formation portion is a region where the source electrode is formed, and the drain electrode formation portion is a region where the drain electrode is formed. The channel portion is a region between thesource electrode 4 and thedrain electrode 5 in a plan view arrangement, and is a region where a semiconductor layer is formed.

（第２の実施形態）
図１の薄膜トランジスタを製造するための本発明の第２の実施形態を、以下に説明する。
図３に示すように、第２の実施形態の製造方法は、透明絶縁基板１の上面に長方形状のゲート電極２を形成し（図３（ａ））、透明絶縁基板１とゲート電極２を覆うようにゲート絶縁膜３を形成し、ゲート絶縁膜３の上面にポジレジスト２０を形成する（図３（ｂ））。ここで、マスク１０を用いた表パターン露光とマスク１１を用いた裏パターン露光（図３（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１およびソース電極形成部４ａとドレイン電極形成部５ａを囲うレジストパターン２２，２３を残す（図３（ｄ））。(Second Embodiment)
A second embodiment of the present invention for manufacturing the thin film transistor of FIG. 1 will be described below.
As shown in FIG. 3, in the manufacturing method of the second embodiment, arectangular gate electrode 2 is formed on the upper surface of the transparent insulating substrate 1 (FIG. 3A), and the transparent insulatingsubstrate 1 and thegate electrode 2 are formed. Agate insulating film 3 is formed so as to cover it, and a positive resist 20 is formed on the upper surface of the gate insulating film 3 (FIG. 3B). Here, the resistpattern 21 self-aligned with thegate electrode 2 and the sourceelectrode forming portion 4a and the drain electrode by front pattern exposure using themask 10, back pattern exposure using the mask 11 (FIG. 3C) and development. Resistpatterns 22 and 23 surrounding the formingportion 5a are left (FIG. 3D).

このように露光するためには、裏露光としては、ゲート電極２を遮光部として露光する。これにより、平面視的配置においてゲート電極２と同一形状のレジストパターン２１を形成する。また、表露光によるレジストパターン２２，２３の形成を阻害しないように、表露光のマスク１０の遮光部１３より若干大きな遮光部１４を有するマスク１１を用いる。表露光としては、ソース電極形成部４ａとドレイン電極形成部５ａを囲うレジストパターン２２，２３を形成するようにマスク１０に遮光部１３を形成しておく。また、裏露光によるレジストパターン２１の形成を阻害しないように、ゲート電極２を囲うとともにゲート電極２より若干大きな遮光部１３を有するマスク１０を用いる。 In order to perform the exposure as described above, as the back exposure, thegate electrode 2 is exposed as a light shielding portion. Thus, a resistpattern 21 having the same shape as that of thegate electrode 2 is formed in a planar view. Further, amask 11 having alight shielding part 14 slightly larger than thelight shielding part 13 of themask 10 for surface exposure is used so as not to hinder the formation of the resistpatterns 22 and 23 by surface exposure. For surface exposure, thelight shielding portion 13 is formed on themask 10 so as to form resistpatterns 22 and 23 surrounding the sourceelectrode forming portion 4a and the drainelectrode forming portion 5a. Further, amask 10 that surrounds thegate electrode 2 and has alight shielding portion 13 slightly larger than thegate electrode 2 is used so as not to hinder the formation of the resistpattern 21 by back exposure.

続いて、ソース電極形成部４ａとドレイン電極形成部５ａに、金属ナノ粒子を含有する液体をディスペンサ等によって塗布する。このとき、液体がレジストパターン２１上に塗布されることがあっても、レジストパターン２１に弾かれてソース電極形成部４ａとドレイン電極形成部５ａに分離する（図３（ｅ））。ここで、低温（１００℃程度）で金属ナノ粒子を含む液体を仮焼成してソース電極４とドレイン電極５を仮形成した後、剥離液に浸けてレジストパターン２１〜２３を除去する（図３（ｆ））。その後、１５０℃程度の本焼成を行うことにより、ソース電極４とドレイン電極５を低抵抗化する。最後に、半導体層６を形成する（図３（ｇ））。 Subsequently, a liquid containing metal nanoparticles is applied to the sourceelectrode forming portion 4a and the drainelectrode forming portion 5a by a dispenser or the like. At this time, even if the liquid is applied onto the resistpattern 21, it is repelled by the resistpattern 21 and separated into the sourceelectrode forming portion 4a and the drainelectrode forming portion 5a (FIG. 3E). Here, the liquid containing metal nanoparticles is temporarily fired at a low temperature (about 100 ° C.) to temporarily form thesource electrode 4 and thedrain electrode 5, and then immersed in a stripping solution to remove the resistpatterns 21 to 23 (FIG. 3). (F)). Thereafter, the main electrode is fired at about 150 ° C. to reduce the resistance of thesource electrode 4 and thedrain electrode 5. Finally, thesemiconductor layer 6 is formed (FIG. 3G).

尚、レジストパターン２１の形状（順テーパまたは逆テーパ）や幅の広狭などは、露光条件や現像条件によって制御することが可能である。
また、レジストパターン２２，２３は、表露光パターンで形成する方が精度良く形成できるが、裏露光の遮光部のみで形成してもよい。Note that the shape (forward taper or reverse taper) and width of the resistpattern 21 can be controlled by exposure conditions and development conditions.
In addition, the resistpatterns 22 and 23 can be formed with higher accuracy if they are formed by the front exposure pattern, but may be formed only by the light-shielding portion for the back exposure.

（第３の実施形態）
図４の薄膜トランジスタを製造するための本発明の第３の実施形態を、以下に説明する。
尚、図４の薄膜トランジスタ３１は、透明絶縁基板１の上面にゲート電極２およびゲート配線７が形成され、透明絶縁基板１とゲート電極２とゲート配線７がゲート絶縁膜３で覆われている。ゲート絶縁膜３の上面には、半導体層６が形成され、半導体層６の上面には、ソース電極４およびドレイン電極５が形成されている。ソース電極４は円形に形成され、ドレイン電極５は、長方形の中心を円形にくり抜いた形状に形成されている。ゲート電極２は、等幅リング状に形成され、外周円上の一部にゲート配線７が連結されている。平面視的配置において、ソース電極４とドレイン電極５の間にゲート電極２が形成されているとともに、各電極の中心位置は略一致するように形成されている。(Third embodiment)
A third embodiment of the present invention for manufacturing the thin film transistor of FIG. 4 will be described below.
In thethin film transistor 31 of FIG. 4, thegate electrode 2 and thegate wiring 7 are formed on the upper surface of the transparent insulatingsubstrate 1, and the transparent insulatingsubstrate 1, thegate electrode 2, and thegate wiring 7 are covered with thegate insulating film 3. Asemiconductor layer 6 is formed on the upper surface of thegate insulating film 3, and asource electrode 4 and adrain electrode 5 are formed on the upper surface of thesemiconductor layer 6. Thesource electrode 4 is formed in a circular shape, and thedrain electrode 5 is formed in a shape in which a rectangular center is cut out into a circular shape. Thegate electrode 2 is formed in a uniform width ring shape, and agate wiring 7 is connected to a part of the outer circumference circle. In the plan view arrangement, thegate electrode 2 is formed between thesource electrode 4 and thedrain electrode 5, and the center positions of the electrodes are formed so as to substantially coincide with each other.

図５に示すように、第３の実施形態の製造方法は、透明絶縁基板１の上面に、等幅リング状のゲート電極２およびゲート配線７を形成し（図５（ａ））、透明絶縁基板１とゲート電極２とゲート配線７を覆うようにゲート絶縁膜３を形成する。また、ゲート絶縁膜３の上面には半導体層６とポジレジスト２０を順次形成する（図５（ｂ））。次に、マスク１０を用いた表パターン露光と裏露光（図５（ｃ））および現像によって、ゲート配線上のポジレジストを除去し、ゲート電極２に自己整合したレジストパターン２１のみを残す（図５（ｄ））。 As shown in FIG. 5, in the manufacturing method of the third embodiment, a uniform-width ring-shapedgate electrode 2 and agate wiring 7 are formed on the upper surface of a transparent insulating substrate 1 (FIG. 5A), and transparent insulation is performed. Agate insulating film 3 is formed so as to cover thesubstrate 1, thegate electrode 2, and thegate wiring 7. Further, thesemiconductor layer 6 and the positive resist 20 are sequentially formed on the upper surface of the gate insulating film 3 (FIG. 5B). Next, the positive resist on the gate wiring is removed by front pattern exposure and back exposure using the mask 10 (FIG. 5C) and development, leaving only the resistpattern 21 self-aligned with the gate electrode 2 (FIG. 5). 5 (d)).

このように露光するためには、裏露光としては、ゲート電極２を遮光部として露光する。これにより、平面視的配置においてゲート電極２と同一形状のレジストパターン２１を形成する。また、表露光としては、裏露光によるレジストパターン２１の形成を阻害しないように、ゲート電極２を囲うとともにゲート電極２より若干大きな遮光部１３を有するマスク１０を用いる。 In order to perform the exposure as described above, as the back exposure, thegate electrode 2 is exposed as a light shielding portion. Thus, a resistpattern 21 having the same shape as that of thegate electrode 2 is formed in a planar view. As the front exposure, amask 10 that surrounds thegate electrode 2 and has alight shielding portion 13 slightly larger than thegate electrode 2 is used so as not to hinder the formation of the resistpattern 21 by the back exposure.

次に、金属ナノ粒子を含有する液体を、ソース電極形成部４ａとチャネル部８とドレイン電極形成部５ａを包含するパターンを用いてフレキソ印刷すると、液体はレジストパターン２１に弾かれてソース電極形成部４ａとドレイン電極形成部５ａに分離する（図５（ｅ））。ここで、低温（１００℃程度）で仮焼成してソース電極４とドレイン電極５を仮形成した後、剥離液に浸けてレジストパターン２１を除去する（図５（ｆ））。その後、１５０℃程度の本焼成を行うことにより、ソース電極４とドレイン電極５を低抵抗化する。
尚、レジストパターン２１の形状（順テーパまたは逆テーパ）や幅の広狭などは、露光条件や現像条件によって制御することが可能である。Next, when the liquid containing the metal nanoparticles is flexographically printed using a pattern including the sourceelectrode forming portion 4a, thechannel portion 8, and the drainelectrode forming portion 5a, the liquid is repelled by the resistpattern 21 to form the source electrode. Theportion 4a and the drainelectrode forming portion 5a are separated (FIG. 5E). Here, thesource electrode 4 and thedrain electrode 5 are temporarily formed by calcination at a low temperature (about 100 ° C.), and then the resistpattern 21 is removed by dipping in a stripping solution (FIG. 5F). Thereafter, the main electrode is fired at about 150 ° C. to reduce the resistance of thesource electrode 4 and thedrain electrode 5.
Note that the shape (forward taper or reverse taper) and width of the resistpattern 21 can be controlled by exposure conditions and development conditions.

（第４の実施形態）
図４の薄膜トランジスタを製造するための本発明の第４の実施形態を、以下に説明する。
図６に示すように、透明絶縁基板１の上面に、等幅リング状のゲート電極２およびゲート配線７を形成し（図６（ａ））、その上にゲート絶縁膜３、半導体層６およびポジレジスト２０を順次形成する（図６（ｂ））。ここで、マスク１０を用いた表パターン露光とマスク１１を用いた裏パターン露光（図６（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１およびレジストパターン２３を残す（図６（ｄ））。(Fourth embodiment)
A fourth embodiment of the present invention for manufacturing the thin film transistor of FIG. 4 will be described below.
As shown in FIG. 6, a uniform-width ring-shapedgate electrode 2 and agate wiring 7 are formed on the upper surface of the transparent insulating substrate 1 (FIG. 6A), on which agate insulating film 3, asemiconductor layer 6 and Positive resists 20 are sequentially formed (FIG. 6B). Here, the front pattern exposure using themask 10 and the back pattern exposure using the mask 11 (FIG. 6C) and development leave the resistpattern 21 and the resistpattern 23 self-aligned with the gate electrode 2 (FIG. 6). (D)).

このように露光するためには、裏露光としては、ゲート電極２を遮光部として露光する。これにより、平面視的配置においてゲート電極２と同一形状のレジストパターン２１を形成する。また、表露光によるレジストパターン２３の形成を阻害しないように、形成するレジストパターン２３を囲うとともにそれらより若干大きな遮光部１４を有するマスク１１を用いる。表露光としては、ソース電極形成部４ａとドレイン電極形成部５ａを囲うレジストパターン２１，２３を形成するようにマスク１０を作成する。また、裏露光によるレジストパターン２１の形成を阻害しないように、ゲート電極２を囲うとともにゲート電極２より若干大きな遮光部１３を有するマスク１０を用いる。 In order to perform the exposure as described above, as the back exposure, thegate electrode 2 is exposed as a light shielding portion. Thus, a resistpattern 21 having the same shape as that of thegate electrode 2 is formed in a planar view. Further, amask 11 that surrounds the resistpattern 23 to be formed and has alight shielding portion 14 slightly larger than the resistpattern 23 is used so as not to hinder the formation of the resistpattern 23 by surface exposure. For the surface exposure, themask 10 is formed so as to form resistpatterns 21 and 23 surrounding the sourceelectrode forming portion 4a and the drainelectrode forming portion 5a. Further, amask 10 that surrounds thegate electrode 2 and has alight shielding portion 13 slightly larger than thegate electrode 2 is used so as not to hinder the formation of the resistpattern 21 by back exposure.

次に、ソース電極形成部４ａおよびドレイン電極形成部５ａに、金属ナノ粒子を含有する液体をディスペンサ等によって塗布する。このとき、液体がレジストパターン２１上に塗布されることがあっても、レジストパターン２１に弾かれてソース電極形成部４ａとドレイン電極形成部５ａに分離する（図６（ｅ））。ここで、低温（１００℃程度）で仮焼成してソース電極４とドレイン電極５を仮形成した後、剥離液に浸けてレジストパターン２１，２３を除去する（図６（ｆ））。その後、１５０℃程度の本焼成を行うことにより、ソース電極４とドレイン電極５を低抵抗化する。
尚、レジストパターン２１の形状（順テーパまたは逆テーパ）や幅の広狭などは、露光条件や現像条件によって制御することが可能である。Next, a liquid containing metal nanoparticles is applied to the sourceelectrode forming portion 4a and the drainelectrode forming portion 5a by a dispenser or the like. At this time, even if the liquid is applied onto the resistpattern 21, it is repelled by the resistpattern 21 and separated into the sourceelectrode forming portion 4a and the drainelectrode forming portion 5a (FIG. 6E). Here, thesource electrode 4 and thedrain electrode 5 are temporarily formed at a low temperature (about 100 ° C.) and then immersed in a stripping solution to remove the resistpatterns 21 and 23 (FIG. 6F). Thereafter, the main electrode is fired at about 150 ° C. to reduce the resistance of thesource electrode 4 and thedrain electrode 5.
Note that the shape (forward taper or reverse taper) and width of the resistpattern 21 can be controlled by exposure conditions and development conditions.

（第５の実施形態）
図７の薄膜トランジスタを製造するための本発明の第５の実施形態を、以下に説明する。
尚、図７の薄膜トランジスタ３２は、透明絶縁基板１の上面にゲート電極２およびゲート配線７が形成され、絶縁基板１とゲート電極２とゲート配線７がゲート絶縁膜３で覆われている。ゲート絶縁膜３の上面には、ソース電極４とドレイン電極５と半導体層６が形成されている。ソース電極４は円形に形成され、ドレイン電極５は、長方形の中心を円形にくり抜いた形状に形成されている。ゲート電極２は、等幅リング状に形成され、外周円上の一部にゲート配線７が連結されている。ソース電極４とドレイン電極５の間には半導体層６が形成されている。半導体層６はゲート電極２と重なるように配置されている。すなわち、平面視的配置において、ソース電極４とドレイン電極５の間にゲート電極２が形成されていることになり、各電極の中心位置は略一致するように形成されている。(Fifth embodiment)
A fifth embodiment of the present invention for manufacturing the thin film transistor of FIG. 7 will be described below.
In thethin film transistor 32 of FIG. 7, thegate electrode 2 and thegate wiring 7 are formed on the upper surface of the transparent insulatingsubstrate 1, and the insulatingsubstrate 1, thegate electrode 2, and thegate wiring 7 are covered with thegate insulating film 3. Asource electrode 4, adrain electrode 5, and asemiconductor layer 6 are formed on the upper surface of thegate insulating film 3. Thesource electrode 4 is formed in a circular shape, and thedrain electrode 5 is formed in a shape in which a rectangular center is cut out into a circular shape. Thegate electrode 2 is formed in a uniform width ring shape, and agate wiring 7 is connected to a part of the outer circumference circle. Asemiconductor layer 6 is formed between thesource electrode 4 and thedrain electrode 5. Thesemiconductor layer 6 is disposed so as to overlap thegate electrode 2. That is, in the plan view arrangement, thegate electrode 2 is formed between thesource electrode 4 and thedrain electrode 5, and the center positions of the electrodes are formed so as to substantially coincide with each other.

図８に示すように、第５の実施形態の製造方法は、透明絶縁基板１の上面に、等幅リング状のゲート電極２およびゲート配線７を形成し（図８（ａ））、その上にゲート絶縁膜３、半導体層６およびポジレジスト２０を順次形成する（図８（ｂ））。ここで、マスク１０を用いた表パターン露光と裏露光（図８（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１のみを残す（図８（ｄ））。 As shown in FIG. 8, in the manufacturing method of the fifth embodiment, a uniform-width ring-shapedgate electrode 2 and agate wiring 7 are formed on the upper surface of the transparent insulating substrate 1 (FIG. 8A), and then Then, thegate insulating film 3, thesemiconductor layer 6 and the positive resist 20 are sequentially formed (FIG. 8B). Here, only the resistpattern 21 self-aligned with thegate electrode 2 is left by the front pattern exposure and back exposure using the mask 10 (FIG. 8C) and development (FIG. 8D).

このように露光するためには、裏露光としては、ゲート電極２を遮光部として露光する。これにより、平面視的配置においてゲート電極２と同一形状のレジストパターン２１を形成する。表露光としては、裏露光によるレジストパターン２１の形成を阻害しないように、ゲート電極２を囲うとともにゲート電極２より若干大きな遮光部１３を有するマスク１０を用いる。 In order to perform the exposure as described above, as the back exposure, thegate electrode 2 is exposed as a light shielding portion. Thus, a resistpattern 21 having the same shape as that of thegate electrode 2 is formed in a planar view. As the front exposure, amask 10 that surrounds thegate electrode 2 and has alight shielding portion 13 slightly larger than thegate electrode 2 is used so as not to hinder the formation of the resistpattern 21 by back exposure.

次に、半導体層６をエッチングすることによって、レジストパターン２１の下部のみにチャネル部８となる半導体層６を残す（図８（ｅ））。その上に、金属ナノ粒子を含有する液体を、ソース電極形成部４ａとチャネル部８とドレイン電極形成部５ａを包含するパターンを用いてフレキソ印刷すると、液体はレジストパターン２１に弾かれてソース電極形成部４ａとドレイン電極形成部５ａに分離する（図８（ｆ））。ここで、低温（１００℃程度）で仮焼成してソース電極４とドレイン電極５を仮形成した後、剥離液に浸けてレジストパターン２１を除去する（図８（ｇ））。その後、１５０℃程度の本焼成を行うことにより、ソース電極４とドレイン電極５を低抵抗化する。
尚、レジストパターン２１の形状（順テーパまたは逆テーパ）や幅の広狭などは、露光条件や現像条件によって制御することが可能である。Next, thesemiconductor layer 6 is etched to leave thesemiconductor layer 6 that becomes thechannel portion 8 only under the resist pattern 21 (FIG. 8E). On top of that, when a liquid containing metal nanoparticles is flexographically printed using a pattern including the sourceelectrode forming portion 4a, thechannel portion 8 and the drainelectrode forming portion 5a, the liquid is repelled by the resistpattern 21 and the source electrode Separated into aformation portion 4a and a drainelectrode formation portion 5a (FIG. 8F). Here, thesource electrode 4 and thedrain electrode 5 are temporarily formed at a low temperature (about 100 ° C.) and then immersed in a stripping solution to remove the resist pattern 21 (FIG. 8G). Thereafter, the main electrode is fired at about 150 ° C. to reduce the resistance of thesource electrode 4 and thedrain electrode 5.
Note that the shape (forward taper or reverse taper) and width of the resistpattern 21 can be controlled by exposure conditions and development conditions.

以上のように、本発明では、透明絶縁基板上にゲート電極を形成する工程と、前記透明絶縁基板と前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、半導体層を形成する工程と、レジストを塗布する工程と、裏露光によって前記ゲート電極に自己整合したレジストパターンを形成する工程と、ソース電極とドレイン電極を形成する工程と、レジストを除去する工程とを少なくとも有する薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極を形成する工程が、金属ナノ粒子を含む液体を塗布する工程を含むことを特徴とする。ただし、半導体層の形成は、ゲート絶縁膜の形成の次の工程であってもよいし、ソース電極４およびドレイン電極５を形成した後の工程であってもよい。半導体層６が酸化物である場合には前者が、有機物である場合には後者が好適に使用できるが、それに限定されるものではない。ゲート電極２の形状としては長方形状とリング状を示したが、これらに限定されるものではない。 As described above, in the present invention, a step of forming a gate electrode on a transparent insulating substrate, a step of forming a gate insulating film so as to cover the transparent insulating substrate and the gate electrode, and a step of forming a semiconductor layer A method of manufacturing a thin film transistor comprising at least a step of applying a resist, a step of forming a resist pattern self-aligned with the gate electrode by back exposure, a step of forming a source electrode and a drain electrode, and a step of removing the resist And the process of forming the said source electrode and a drain electrode includes the process of apply | coating the liquid containing a metal nanoparticle, It is characterized by the above-mentioned. However, the formation of the semiconductor layer may be a step subsequent to the formation of the gate insulating film, or may be a step after thesource electrode 4 and thedrain electrode 5 are formed. When thesemiconductor layer 6 is an oxide, the former can be suitably used, and when thesemiconductor layer 6 is an organic substance, the latter can be preferably used, but is not limited thereto. Thegate electrode 2 has a rectangular shape and a ring shape, but is not limited thereto.

上記の液体を塗布する工程は、ソース電極４とチャネル部８とドレイン電極５を包含するパターンを用いてフレキソ印刷し、チャネル部８の液体がレジストパターンに弾かれてソース電極４とドレイン電極５に分離する工程であることが好ましい。
また、レジストとしては、疎水性を有するものが好ましく、水による接触角が大きければ大きいほど良いが、３０°以上のものが使用可能である。例えばノボラック系ポジレジストは、水による接触角が４０°〜８０°程度であり、充分使用可能である。撥水剤（例えばシリコーン系やフッ素系）を混合して、接触角を９０°以上にすると、さらに望ましい。また、下地層の水による接触角がレジスト２０の水による接触角よりも小さいことが必要である。In the step of applying the liquid, flexographic printing is performed using a pattern including thesource electrode 4, thechannel portion 8, and thedrain electrode 5, and the liquid in thechannel portion 8 is repelled by the resist pattern and thesource electrode 4 and thedrain electrode 5. It is preferable that it is the process of isolate | separating into.
The resist preferably has hydrophobicity, and the larger the contact angle with water, the better. However, a resist of 30 ° or more can be used. For example, a novolac positive resist has a contact angle with water of about 40 ° to 80 ° and can be used sufficiently. It is more desirable to mix a water repellent (for example, silicone or fluorine) to make the contact angle 90 ° or more. Further, it is necessary that the contact angle of the underlayer with water is smaller than the contact angle of the resist 20 with water.

上記の裏露光は、ゲート電極以外に遮光部を有するマスクを用いたパターン露光であって、チャネル部８のレジストパターン２１とともにソース電極形成部とドレイン電極形成部を形成するレジストパターン２２，２３も残し、ディスペンサ等によって液体を塗布してもよい。この場合、この二種類のレジストパターンの露光は、一括に同時に行ってもよく、又、別々に行ってもよい。 The above back exposure is pattern exposure using a mask having a light shielding portion in addition to the gate electrode, and the resistpatterns 22 and 23 for forming the source electrode forming portion and the drain electrode forming portion together with the resistpattern 21 of thechannel portion 8 are also included. You may leave and apply | coat a liquid with a dispenser etc. In this case, the exposure of the two types of resist patterns may be performed simultaneously at the same time or separately.

金属ナノ粒子とは、粒径が１μｍ未満の金属粒子である。上記の金属ナノ粒子を含む液体の主成分は水であることが好ましい。ここで主成分が水であるとは、溶媒（即ち金属ナノ粒子は含まない）の５０ｗｔ％以上が水であることを意味する。金属ナノ粒子としては、Ａｇ、Ｎｉ、Ａｕ、Ｐｔ、Ｐｄ等が使用可能である。液体の主成分が水であることにより、レジスト２１〜２３を溶かすことなく、レジスト２１に弾かれて良好な塗布形状が得られる。一方、有機溶剤が主成分であると、レジスト２１を溶かしてしまい、良好な塗布が困難である。 Metal nanoparticles are metal particles having a particle size of less than 1 μm. The main component of the liquid containing the metal nanoparticles is preferably water. Here, the main component is water means that 50 wt% or more of the solvent (that is, the metal nanoparticles are not included) is water. As the metal nanoparticles, Ag, Ni, Au, Pt, Pd, or the like can be used. Since the main component of the liquid is water, it is repelled by the resist 21 without dissolving the resists 21 to 23, and a good coating shape is obtained. On the other hand, when the organic solvent is the main component, the resist 21 is dissolved, and good coating is difficult.

半導体としては、酸化物半導体や有機半導体を用いることができる。酸化物半導体としては、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＺｎＧａＯ系、ＩｎＧａＯ系、ＺｎＯ系、ＳｎＯ系、あるいはこれらの混合物等が好適に使用され、有機半導体としては、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等が好適に使用される。 As the semiconductor, an oxide semiconductor or an organic semiconductor can be used. As the oxide semiconductor, InGaZnO-based, InZnO-based, ZnGaO-based, InGaO-based, ZnO-based, SnO-based, or a mixture thereof is preferably used, and as the organic semiconductor, polythiophene derivatives, polyphenylene vinylene derivatives, polythienylenes are used. Vinylene derivatives, polyallylamine derivatives, polyacetylene derivatives, acene derivatives, oligothiophene derivatives and the like are preferably used.

酸化物半導体を用いて半導体層を形成する場合には、スパッタやレーザアブレーションによる成膜が好適に使用できる。また、有機金属化学気相成長や、原料の塗布・焼成も使用できる。有機半導体を用いて半導体層を形成する場合には、原料の塗布・焼成が好適に使用できる。 In the case where a semiconductor layer is formed using an oxide semiconductor, film formation by sputtering or laser ablation can be preferably used. Also, metal organic chemical vapor deposition and coating / firing of raw materials can be used. In the case of forming a semiconductor layer using an organic semiconductor, coating and baking of raw materials can be preferably used.

酸化物半導体や有機半導体は、室温あるいは２００℃以下での低温成膜が可能なので、透明絶縁基板１としてプラスチック材料（ポリエチレンテレフタレート（ＰＥＴ）等）が使用できる。 Since oxide semiconductors and organic semiconductors can be formed at room temperature or at a low temperature of 200 ° C. or lower, a plastic material (polyethylene terephthalate (PET) or the like) can be used as the transparent insulatingsubstrate 1.

ゲート電極２としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ等の金属が使用できる。ゲート絶縁層３としては、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＳｉＮ、Ｔａ_２Ｏ_５、Ｙ_２Ｏ_３等の無機物や、エポキシ等の有機物を用いることができる。As thegate electrode 2, metals such as Al, Cr, Au, Ag, Cu, Ti, and Ni can be used. As thegate insulating layer 3, inorganic materials such as SiO₂ , Al₂ O₃ , SiN, Ta₂ O₅ , Y₂ O₃ , and organic materials such as epoxy can be used.

（実施例１）
本発明の第１の実施例について、図２を用いて説明する。基板１として、厚さ１００μｍのポリエチレンテレフタレート（ＰＥＴ）を用意し、Ａｌをスパッタ成膜、フォトリソおよびエッチングによって長方形のゲート電極２を作製した（図２（ａ））。厚さは１００ｎｍ、ゲート長さは３００μｍ、幅は５μｍとした。次に、スピンコートおよび焼成によってエポキシからなるゲート絶縁膜３およびポジレジスト２０を成膜した（図２（ｂ））。ゲート絶縁膜３の厚さは５００ｎｍ、ポジレジスト２０の厚さは５μｍとした。Example 1
A first embodiment of the present invention will be described with reference to FIG. Polyethylene terephthalate (PET) having a thickness of 100 μm was prepared as thesubstrate 1, and arectangular gate electrode 2 was produced by sputtering Al, photolithography and etching (FIG. 2A). The thickness was 100 nm, the gate length was 300 μm, and the width was 5 μm. Next, thegate insulating film 3 and the positive resist 20 made of epoxy were formed by spin coating and baking (FIG. 2B). The thickness of thegate insulating film 3 was 500 nm, and the thickness of the positive resist 20 was 5 μm.

次に、裏露光（図２（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１を残した（図２（ｄ））。その後、Ａｇナノ粒子を含有する液体のフレキソ印刷によって、ソース電極４とドレイン電極５を形成した（図２（ｅ））。１００℃での仮焼成の後、レジストパターン２１を剥離液で除去し（図２（ｆ））、１５０℃の本焼成によって厚さ３００ｎｍのソース電極４とドレイン電極５を形成した。最後に、ポリチオフェン誘導体溶液をディスペンスおよび焼成によって半導体層６を形成した（図２（ｇ））。 Next, a resistpattern 21 self-aligned with thegate electrode 2 was left by back exposure (FIG. 2C) and development (FIG. 2D). Then, thesource electrode 4 and thedrain electrode 5 were formed by the flexographic printing of the liquid containing Ag nanoparticle (FIG.2 (e)). After temporary baking at 100 ° C., the resistpattern 21 was removed with a stripping solution (FIG. 2F), and thesource electrode 4 and thedrain electrode 5 having a thickness of 300 nm were formed by main baking at 150 ° C. Finally, thesemiconductor layer 6 was formed by dispensing and baking the polythiophene derivative solution (FIG. 2 (g)).

（実施例２）
本発明の第２の実施例について、図３を用いて説明する。基板１として、厚さ１００μｍのポリエチレンテレフタレート（ＰＥＴ）を用意し、Ａｌをスパッタ成膜、フォトリソおよびエッチングによって長方形のゲート電極２を作製した（図３（ａ））。厚さは１００ｎｍ、ゲート長さは３００μｍ、幅は５μｍとした。次に、スピンコートおよび焼成によってエポキシからなるゲート絶縁膜３およびポジレジスト２０を成膜した（図３（ｂ））。ゲート絶縁膜３の厚さは５００ｎｍ、ポジレジスト２０の厚さは５μｍとした。(Example 2)
A second embodiment of the present invention will be described with reference to FIG. Polyethylene terephthalate (PET) having a thickness of 100 μm was prepared as thesubstrate 1, and arectangular gate electrode 2 was produced by sputtering Al, photolithography and etching (FIG. 3A). The thickness was 100 nm, the gate length was 300 μm, and the width was 5 μm. Next, thegate insulating film 3 and the positive resist 20 made of epoxy were formed by spin coating and baking (FIG. 3B). The thickness of thegate insulating film 3 was 500 nm, and the thickness of the positive resist 20 was 5 μm.

次に、表パターン露光と裏パターン露光（図３（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１およびソース電極形成部４ａとドレイン電極形成部５ａを形成するレジストパターン２２，２３を残した（図３（ｄ））。その後、Ａｇナノ粒子を含有する液体のディスペンスによって、ソース電極４とドレイン電極５を形成した（図３（ｅ））。１００℃での仮焼成の後、レジストパターン２１〜２３を剥離液で除去し（図３（ｆ））、１５０℃の本焼成によって厚さ３００ｎｍのソース電極４とドレイン電極５を形成した。最後に、ポリチオフェン誘導体溶液をディスペンスおよび焼成によって半導体層６を形成した（図３（ｇ））。 Next, a resistpattern 22 that forms a resistpattern 21 that is self-aligned with thegate electrode 2 and a sourceelectrode forming portion 4a and a drainelectrode forming portion 5a by front pattern exposure, back pattern exposure (FIG. 3C), and development, 23 was left (FIG. 3D). Then, thesource electrode 4 and thedrain electrode 5 were formed by the dispensing of the liquid containing Ag nanoparticle (FIG.3 (e)). After temporary baking at 100 ° C., the resistpatterns 21 to 23 were removed with a stripping solution (FIG. 3 (f)), and asource electrode 4 and adrain electrode 5 having a thickness of 300 nm were formed by main baking at 150 ° C. Finally, thesemiconductor layer 6 was formed by dispensing and baking the polythiophene derivative solution (FIG. 3G).

（実施例３）
本発明の第３の実施例について、図５を用いて説明する。基板１として、厚さ１００μｍのポリエチレンテレフタレート（ＰＥＴ）を用意し、Ａｌをスパッタ成膜、フォトリソおよびエッチングによってリング状のゲート電極２およびゲート配線７を作製した（図５（ａ））。ゲート電極の厚さは１００ｎｍ、外径は３００μｍ、内径は２９０μｍとした。次に、スパッタによってゲート絶縁膜３としてＳｉＯ_２、半導体層６としてＩｎＧａＺｎＯ_４を成膜し、スピンコートによってポジレジスト２０を成膜した（図５（ｂ））。ゲート絶縁膜３の厚さは５００ｎｍ、半導体層６の厚さは２００ｎｍ、およびレジスト２０の厚さは５μｍとした。(Example 3)
A third embodiment of the present invention will be described with reference to FIG. As thesubstrate 1, polyethylene terephthalate (PET) having a thickness of 100 μm was prepared, and the ring-shapedgate electrode 2 and thegate wiring 7 were prepared by sputtering Al, photolithography and etching (FIG. 5A). The thickness of the gate electrode was 100 nm, the outer diameter was 300 μm, and the inner diameter was 290 μm. Next, SiO₂ was formed as thegate insulating film 3 by sputtering, InGaZnO₄ was formed as thesemiconductor layer 6, and a positive resist 20 was formed by spin coating (FIG. 5B). The thickness of thegate insulating film 3 was 500 nm, the thickness of thesemiconductor layer 6 was 200 nm, and the thickness of the resist 20 was 5 μm.

次に、表パターン露光と裏露光（図５（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１を残した（図５（ｄ））。そして、Ａｇナノ粒子を含有する液体のフレキソ印刷によって、ソース電極４とドレイン電極５を形成した（図５（ｅ））。１００℃での仮焼成の後、レジストパターン２１を剥離液で除去し（図５（ｆ））、１５０℃の本焼成によって厚さ３００ｎｍのソース電極４とドレイン電極５を形成した。 Next, a resistpattern 21 self-aligned with thegate electrode 2 was left by front surface exposure, back exposure (FIG. 5C), and development (FIG. 5D). And thesource electrode 4 and thedrain electrode 5 were formed by the flexographic printing of the liquid containing Ag nanoparticle (FIG.5 (e)). After temporary baking at 100 ° C., the resistpattern 21 was removed with a stripping solution (FIG. 5F), and asource electrode 4 and adrain electrode 5 having a thickness of 300 nm were formed by main baking at 150 ° C.

（実施例４）
本発明の第４の実施例について、図６を用いて説明する。基板１として、厚さ１００μｍのポリエチレンテレフタレート（ＰＥＴ）を用意し、Ａｌをスパッタ成膜、フォトリソおよびエッチングによってリング状のゲート電極２を作製した（図７（ａ））。ゲート電極の厚さは１００ｎｍ、外径は３００μｍ、内径は２９０μｍとした。
次に、スパッタによってゲート絶縁膜３としてＳｉＯ_２、半導体層６としてＩｎＧａＺｎＯ_４を成膜し、スピンコートによってポジレジスト２０を成膜した（図７（ｂ））。ゲート絶縁膜３の厚さは５００ｎｍ、半導体層６の厚さは２００ｎｍ、レジスト２０の厚さは５μｍとした。(Example 4)
A fourth embodiment of the present invention will be described with reference to FIG. Polyethylene terephthalate (PET) having a thickness of 100 μm was prepared as thesubstrate 1, and a ring-shapedgate electrode 2 was produced by sputtering Al, photolithography and etching (FIG. 7A). The thickness of the gate electrode was 100 nm, the outer diameter was 300 μm, and the inner diameter was 290 μm.
Next, SiO₂ was formed as thegate insulating film 3 by sputtering, InGaZnO₄ was formed as thesemiconductor layer 6, and a positive resist 20 was formed by spin coating (FIG. 7B). The thickness of thegate insulating film 3 was 500 nm, the thickness of thesemiconductor layer 6 was 200 nm, and the thickness of the resist 20 was 5 μm.

次に、表パターン露光と裏パターン露光（図７（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１およびドレイン電極形成部を形成するレジストパターン２３を残した（図７（ｄ））。そして、Ａｇナノ粒子を含有する液体のディスペンスによって、ソース電極４とドレイン電極５を形成した（図７（ｅ））。１００℃での仮焼成の後、レジストパターン２１，２３を剥離液で除去し（図７（ｆ））、１５０℃の本焼成によって厚さ３００ｎｍのソース電極４とドレイン電極５を形成した。 Next, a resistpattern 21 self-aligned with thegate electrode 2 and a resistpattern 23 for forming a drain electrode forming portion are left by front pattern exposure, back pattern exposure (FIG. 7C) and development (FIG. 7D). )). Then, thesource electrode 4 and thedrain electrode 5 were formed by dispensing a liquid containing Ag nanoparticles (FIG. 7E). After temporary baking at 100 ° C., the resistpatterns 21 and 23 were removed with a stripping solution (FIG. 7F), and asource electrode 4 and adrain electrode 5 having a thickness of 300 nm were formed by main baking at 150 ° C.

（実施例５）
本発明の第５の実施例について、図８を用いて説明する。基板１として、厚さ１００μｍのポリエチレンテレフタレート（ＰＥＴ）を用意し、Ａｌをスパッタ成膜、フォトリソおよびエッチングによってリング状のゲート電極２およびゲート配線７を作製した（図８（ａ））。ゲート電極の厚さは１００ｎｍ、外径は３００μｍ、内径は２９０μｍである。(Example 5)
A fifth embodiment of the present invention will be described with reference to FIG. Polyethylene terephthalate (PET) having a thickness of 100 μm was prepared as thesubstrate 1, and the ring-shapedgate electrode 2 andgate wiring 7 were prepared by sputtering Al, photolithography and etching (FIG. 8A). The gate electrode has a thickness of 100 nm, an outer diameter of 300 μm, and an inner diameter of 290 μm.

次に、スパッタによってゲート絶縁膜３としてＳｉＯ_２、半導体層６としてＩｎＧａＺｎＯ_４を成膜し、スピンコートによってレジスト２０を成膜した（図８（ｂ））。ゲート絶縁膜３の厚さは５００ｎｍ、半導体層６の厚さは２００ｎｍ、ポジレジスト２０の厚さは５μｍとした。次に、表パターン露光と裏露光（図８（ｃ））および現像によって、ゲート電極２に自己整合したレジストパターン２１を残した（図８（ｄ））。ここで、ウェットエッチングによって半導体層６をエッチングした（図８（ｅ））。そして、Ａｇナノ粒子を含有する液体のフレキソ印刷によって、ソース電極４とドレイン電極５を形成した（図８（ｆ））。１００℃での仮焼成の後、レジストパターン２１を剥離液で除去し（図８（ｇ））、１５０℃の本焼成によって厚さ３００ｎｍのソース電極４とドレイン電極５を形成した。Next, SiO₂ was formed as thegate insulating film 3 by sputtering, InGaZnO₄ was formed as thesemiconductor layer 6, and a resist 20 was formed by spin coating (FIG. 8B). The thickness of thegate insulating film 3 was 500 nm, the thickness of thesemiconductor layer 6 was 200 nm, and the thickness of the positive resist 20 was 5 μm. Next, a resistpattern 21 self-aligned with thegate electrode 2 was left by front pattern exposure, back exposure (FIG. 8C), and development (FIG. 8D). Here, thesemiconductor layer 6 was etched by wet etching (FIG. 8E). And thesource electrode 4 and thedrain electrode 5 were formed by the flexographic printing of the liquid containing Ag nanoparticle (FIG.8 (f)). After temporary baking at 100 ° C., the resistpattern 21 was removed with a stripping solution (FIG. 8G), and asource electrode 4 and adrain electrode 5 having a thickness of 300 nm were formed by main baking at 150 ° C.

上記の実施例１〜５の製造方法で作製した薄膜トランジスタにおいて、ゲート電極とソース電極およびドレイン電極との平面視的配置における重なり幅を測定したところ、いずれの実施例においても１μｍ以下であった。また、ゲート電極とソース電極およびドレイン電極とが重ならず、離れている場合においても、その離間距離は１μｍ以下であった。 In the thin film transistors manufactured by the manufacturing methods of Examples 1 to 5, the overlapping width in the planar arrangement of the gate electrode, the source electrode, and the drain electrode was measured and found to be 1 μm or less in any of the examples. Further, even when the gate electrode and the source electrode and the drain electrode do not overlap and are separated from each other, the separation distance is 1 μm or less.

薄膜トランジスタを示す図であり、（ａ）は平面図、（ｂ）は断面図である。It is a figure which shows a thin-film transistor, (a) is a top view, (b) is sectional drawing.本発明の第１の実施形態に係る薄膜トランジスタの製造方法を示す図である。It is a figure which shows the manufacturing method of the thin-film transistor which concerns on the 1st Embodiment of this invention.本発明の第２の実施形態に係る薄膜トランジスタの製造方法を示す図である。It is a figure which shows the manufacturing method of the thin-film transistor which concerns on the 2nd Embodiment of this invention.薄膜トランジスタを示す図であり、（ａ）は平面図、（ｂ）は断面図である。It is a figure which shows a thin-film transistor, (a) is a top view, (b) is sectional drawing.本発明の第３の実施形態に係る薄膜トランジスタの製造方法を示す図である。It is a figure which shows the manufacturing method of the thin-film transistor which concerns on the 3rd Embodiment of this invention.本発明の第４の実施形態に係る薄膜トランジスタの製造方法を示す図である。It is a figure which shows the manufacturing method of the thin-film transistor which concerns on the 4th Embodiment of this invention.薄膜トランジスタを示す図であり、（ａ）は平面図、（ｂ）は断面図である。It is a figure which shows a thin-film transistor, (a) is a top view, (b) is sectional drawing.本発明の第５の実施形態に係る薄膜トランジスタの製造方法を示す図である。It is a figure which shows the manufacturing method of the thin-film transistor which concerns on the 5th Embodiment of this invention.従来の薄膜トランジスタを示す図であり、（ａ）は平面図、（ｂ）は断面図である。It is a figure which shows the conventional thin-film transistor, (a) is a top view, (b) is sectional drawing.

符号の説明Explanation of symbols

１・・・透明絶縁基板、２・・・ゲート電極、３・・・ゲート絶縁膜、４・・・ソース電極、４ａ・・・ソース電極形成部、５・・・ドレイン電極、５ａ・・・ドレイン電極形成部、６・・・半導体層、７・・・ゲート配線、８・・・チャネル部、１０，１１・・・フォトマスク、１２・・・紫外線、１３，１４・・・遮光部、２０・・・ポジレジスト、２１〜２３・・・レジストパターン、３０，３１，３２，４０・・・薄膜トランジスタ
DESCRIPTION OFSYMBOLS 1 ... Transparent insulating substrate, 2 ... Gate electrode, 3 ... Gate insulating film, 4 ... Source electrode, 4a ... Source electrode formation part, 5 ... Drain electrode, 5a ... Drain electrode formation part, 6 ... semiconductor layer, 7 ... gate wiring, 8 ... channel part, 10, 11 ... photomask, 12 ... ultraviolet light, 13, 14 ... light shielding part, 20: Positive resist, 21-23: Resist pattern, 30, 31, 32, 40: Thin film transistor

Claims

Translated fromJapanese

透明絶縁基板上にゲート電極を形成する工程と、前記透明絶縁基板と前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、半導体層を形成する工程と、レジストを塗布する工程と、裏露光によって前記ゲート電極に自己整合したレジストパターンを形成する工程と、ソース電極とドレイン電極を形成する工程と、レジストを除去する工程とを少なくとも有する薄膜トランジスタの製造方法であって、
前記ソース電極とドレイン電極を形成する工程が、金属ナノ粒子を含む液体を塗布する工程を含み、
ソース電極形成部とドレイン電極形成部との境界部分にレジストパターンを形成し、その上から前記金属ナノ粒子を含む液体を前記ソース電極形成部と前記ドレイン電極形成部を含むように塗布し、前記レジストパターンの前記液体を弾く力を利用して前記液体を前記ソース電極形成部と前記ドレイン電極形成部に区分けしてソース電極とドレイン電極を形成する
ことを特徴とする薄膜トランジスタの製造方法。Forming a gate electrode on the transparent insulating substrate; forming a gate insulating film so as to cover the transparent insulating substrate and the gate electrode; forming a semiconductor layer; applying a resist; A method of manufacturing a thin film transistor comprising at least a step of forming a resist pattern self-aligned with the gate electrode by exposure, a step of forming a source electrode and a drain electrode, and a step of removing the resist,
The step of forming the source electrode and the drain electrode,viewed contains the step of applying a liquid containing metalnanoparticles,
A resist pattern is formed at a boundary portion between the source electrode formation portion and the drain electrode formation portion, and a liquid containing the metal nanoparticles is applied thereon so as to include the source electrode formation portion and the drain electrode formation portion, A manufacturing method of a thin film transistor,wherein a source electrode and a drain electrode are formed by dividing theliquid into the source electrode forming portion and the drain electrode forming portion using a force of repelling the liquid of a resist pattern. Method.

前記ソース電極と前記ドレイン電極を形成する工程が、フレキソ印刷する工程を含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 2. The method of manufacturing a thin film transistor according to claim 1, wherein the step of forming the source electrode and the drain electrode includes a step of flexographic printing.

前記ソース電極とドレイン電極を形成する工程が、表パターン露光および前記裏露光によって前記ソース電極形成部と前記ドレイン電極形成部とを作成する工程と、前記ソース電極形成部と前記ドレイン電極形成部に前記金属ナノ粒子を含む液体を塗布する工程とをこの順に含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。The step of forming the source electrode and the drainelectrode, a step of creatingsaid drain electrode forming portion andthe source electrode forming portions by thetable pattern exposure and the back exposure, the drain electrode formation portion and the source electrode forming portion The method for producing a thin film transistor according to claim 1, further comprising a step of applying a liquid containing the metal nanoparticles in this order.

前記金属ナノ粒子を含む液体を塗布する工程が、ディスペンス工程またはインクジェット工程であることを特徴とする請求項３に記載の薄膜トランジスタの製造方法。 The method of manufacturing a thin film transistor according to claim 3, wherein the step of applying the liquid containing the metal nanoparticles is a dispensing step or an inkjet step.

前記金属ナノ粒子を含む液体の溶媒の主成分が水であることを特徴とする請求項１から４の何れか一項に記載の薄膜トランジスタの製造方法。 5. The method of manufacturing a thin film transistor according to claim 1, wherein a main component of the liquid solvent containing the metal nanoparticles is water.