本発明は、ゲート絶縁膜としてアモルファス酸化物絶縁層を用いた、又はアモルファス酸化物抵抗層を有する薄膜トランジスタに関する。 The present invention relates to a thin film transistor using an amorphous oxide insulating layer as a gate insulating film or having an amorphous oxide resistance layer.
近年、ＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている（特許文献１）。 In recent years, development of a thin film transistor (TFT) using a transparent conductive oxide polycrystalline thin film containing ZnO as a main component in a channel layer has been actively performed (Patent Document 1).
上記薄膜は、低温で成膜でき、かつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。 Since the thin film can be formed at a low temperature and is transparent to visible light, it is said that a flexible transparent TFT can be formed on a substrate such as a plastic plate or a film.
また、非特許文献１には、インジウム，ガリウム，亜鉛，酸素からなる透明アモルファス酸化物半導体膜（a-IGZO）をＴＦＴのチャネル層に用いる技術が開示されている。さらに室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６−９cm2V-1s-1を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。
ＺｎＯを主成分とした伝導性透明酸化物では、酸素欠陥が入りやすく、キャリア電子が多数発生し、電気伝導度を小さくすることが難しい。このために、ゲート電圧無印加時でも、ソース端子とドレイン端子間に大きな電流が流れてしまい、ＴＦＴのノーマリーオフ動作を実現することが困難である。また、トランジスタのオン・オフ比を大きくすることも難しい。その主な原因として、伝導性透明酸化物チャネル層とゲート絶縁膜の界面における欠陥の生成が挙げられる。また、室温で形成することのできるゲート絶縁膜はプラズマＣＶＤではアモルファスＳｉＮｘ、ＳｉＯｘなどが挙げられるが比較的低コストで大面積に成膜できるスパッタ法により形成可能なアモルファス絶縁膜としては適当な材料が見つかっていない。 In a conductive transparent oxide containing ZnO as a main component, oxygen defects are likely to occur, a large number of carrier electrons are generated, and it is difficult to reduce the electrical conductivity. For this reason, even when no gate voltage is applied, a large current flows between the source terminal and the drain terminal, and it is difficult to realize a normally-off operation of the TFT. It is also difficult to increase the on / off ratio of the transistor. The main cause is generation of defects at the interface between the conductive transparent oxide channel layer and the gate insulating film. In addition, examples of the gate insulating film that can be formed at room temperature include amorphous SiNx, SiOx, etc. in plasma CVD, but suitable materials for an amorphous insulating film that can be formed by a sputtering method that can be formed in a large area at a relatively low cost. Is not found.
また、非特許文献１に記載されているようなインジウム，ガリウム，亜鉛，酸素からなる透明アモルファス酸化物半導体膜（a-IGZO）をＴＦＴのチャネル層に用いた場合も、以下の問題がある。即ち、ＴＦＴの電気特性にヒステリシスの発生や経時変化といった安定性や信頼性に関して、改善が望まれる点があった。その主な原因として、ＺｎＯを主成分とした伝導性透明酸化物と同様にa-IGZOチャネル層とゲート絶縁膜の界面における欠陥の生成が挙げられる。 Further, when a transparent amorphous oxide semiconductor film (a-IGZO) made of indium, gallium, zinc, and oxygen as described in Non-Patent Document 1 is used for the channel layer of the TFT, there are the following problems. That is, there has been a demand for improvement in stability and reliability such as generation of hysteresis and change with time in the electrical characteristics of the TFT. The main cause is the generation of defects at the interface between the a-IGZO channel layer and the gate insulating film, as in the case of the conductive transparent oxide mainly composed of ZnO.
Ａｌ２Ｏ３，Ｙ２Ｏ３、ＨｆＯ２などの高誘電率絶縁膜を300℃以下の低温、さらには室温で形成する際、これらの高誘電率絶縁膜は多結晶体となりその結晶方位や、多結晶粒径を均一にし、安定性や信頼性を向上することは困難を伴うものである。また、その多結晶構造は初期に膜厚方向に粒径が変化する部分が存在し、不均一になりやすい。その絶縁膜表面は粒径に応じた表面モルフォロジーを持つもことになり、チャネル層とゲート絶縁膜の界面、もしくはゲート絶縁膜とゲート電極金属との界面が平坦ではなくなるという課題があった。When a high dielectric constant insulating film such as Al2 O3 , Y2 O3 , HfO2 or the like is formed at a low temperature of 300 ° C. or lower and further at room temperature, the high dielectric constant insulating film becomes a polycrystal and its crystal orientation and It is difficult to make the polycrystalline grain size uniform and improve the stability and reliability. In addition, the polycrystalline structure has a portion where the grain size changes in the film thickness direction in the initial stage, and tends to be non-uniform. The surface of the insulating film has a surface morphology corresponding to the grain size, and there is a problem that the interface between the channel layer and the gate insulating film or the interface between the gate insulating film and the gate electrode metal is not flat.
そこで、本発明の目的は、良好な界面を有するアモルファス絶縁層、もしくは高抵抗層を用いた薄膜トランジスタを提供することにある。 Therefore, an object of the present invention is to provide a thin film transistor using an amorphous insulating layer having a good interface or a high resistance layer.
本発明者らは、Ｉｎ-Ｇａ-Ｚｎ-Ｏ膜及びこれに関する膜の成長条件に関する研究開発を精力的に進めた結果、アモルファス酸化物膜を用いることにより前記課題を解決できるという知見を得た。 As a result of intensive research and development on the growth conditions of the In—Ga—Zn—O film and related films, the present inventors have obtained the knowledge that the above problems can be solved by using an amorphous oxide film. .
具体的には、In-M-Znを含み(MはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種)を主たる構成元素とし、その抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物膜を、ゲート絶縁膜として用いる。もしくは抵抗層としてゲート絶縁膜と半導体層との間に用いるものである。Specifically, In—M—Zn (M is at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge) is the main constituent element, and the resistance value is 1011 Ω · An amorphous oxide film having a thickness of cm or more is used as the gate insulating film. Alternatively, the resistor layer is used between the gate insulating film and the semiconductor layer.
本発明において上記抵抗層とは、主にキャリア輸送層としての機能を有する層である。
このような特定のアモルファス酸化物膜を使用することにより、界面特性の良好な薄膜ＴＦＴを安定して作製することが可能となる。In the present invention, the resistance layer is a layer mainly having a function as a carrier transport layer.
By using such a specific amorphous oxide film, it is possible to stably produce a thin film TFT having good interface characteristics.
以下、具体的に本発明について説明する。 The present invention will be specifically described below.
本発明は、少なくとも、基板上に、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記ゲート絶縁膜が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種とを含むアモルファス酸化物を有し、前記ゲート絶縁膜の抵抗値が１０１１Ω・ｃｍ以上であり、
前記半導体層が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種とを含むアモルファス酸化物を有し、
前記ゲート絶縁膜に含まれるＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇのうち少なくとも１種の組成比は前記半導体層に含まれるＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇのうち少なくとも１種の組成比よりも大きく、
前記半導体層の抵抗値が１０１０Ω・ｃｍ未満であり、前記半導体層のバンドギャップが前記ゲート絶縁膜のバンドギャップよりも小さい
ことを特徴とする薄膜トランジスタである。The present invention isa thin film transistor having at least a semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode on a substrate,
The gate insulating film includes an amorphous oxide containing In, Zn, O, and at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge; The resistance value is 1011Ω · cm or more,
The semiconductor layer has an amorphous oxide containing In, Zn, O, and at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge;
The composition ratio of at least one of Ga, Al, Fe, Sn, and Mg contained in the gate insulating film is higher than the composition ratio of at least one of Ga, Al, Fe, Sn, and Mg contained in the semiconductor layer. big,
The thin film transistor is characterized in that aresistance value of the semiconductor layeris less than1010Ω · cm, and a band gap of the semiconductor layer is smaller than a band gap of the gate insulating film .
また、本発明は、前記半導体層が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種とを含むアモルファス酸化物を有し、
前記半導体層の抵抗値が１０１０Ω・ｃｍ未満であり、前記半導体層のバンドギャップが前記ゲート絶縁膜のバンドギャップよりも小さいことを特徴とする上記（１）に記載の薄膜トランジスタである。Further, the present invention, the semiconductor layerhas a In, and Zn, and O, Ga, Al, Fe, Sn, Mg, Ca, Si,and including an amorphous oxide and at least one of Ge,
Wherein the resistance valueof the semiconductor layer isRi der less than10 10 Ω ·cm, a thin film transistor according to (1) the band gap ofthe semiconductor layer being less than the band gap of the gate insulating film.
また、本発明は、少なくとも、基板上に、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記半導体層と前記ゲート絶縁膜との間に抵抗層を有し、
前記抵抗層は、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種とを含むアモルファス酸化物を有し、
前記半導体層が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含むアモルファス酸化物を有し、
前記半導体層の抵抗値が１０１０Ω・ｃｍ未満であり、
前記抵抗層の抵抗値が１０１１Ω・ｃｍ以上、膜厚が１ｎｍ以上２００ｎｍ以下であり、かつ、前記抵抗層のバンドギャップは前記ゲート絶縁膜のバンドギャップよりも小さいことを特徴とする薄膜トランジスタである。The present invention isa thin film transistor having at least a semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode on a substrate,
Having a resistance layer between the semiconductor layer and the gate insulating film;
The resistance layer includes an amorphous oxide containing In, Zn, O, and at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge,
The semiconductor layer has an amorphous oxide containing In, Zn, O, and at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge;
The semiconductor layer has a resistance value ofless than1010Ω · cm,
A thin film transistor characterized in that the resistance value of the resistance layer is 1011 Ω · cm or more, the film thickness is 1 nm or more and 200 nm or less, and the band gap of the resistance layer is smaller than the band gap of the gate insulating film. is there.
また、本発明は、前記半導体層が主にキャリア発生層としての機能を有し、前記抵抗層が主にキャリア輸送層としての機能を有することを特徴とする上記（３）に記載の薄膜トランジスタである。 In the thin film transistor according to (3), the semiconductor layer mainly has a function as a carrier generation layer, and the resistance layer mainly has a function as a carrier transport layer. is there.
また、本発明は、前記半導体層が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含むアモルファス酸化物を有し、
前記半導体層の抵抗値が１０１０Ω・ｃｍ未満であることを特徴とする上記（３）に記載の薄膜トランジスタである。
Further, the present invention, the semiconductor layerhas a In, and Zn, and O, Ga, Al, Fe, Sn, Mg, Ca, Si, and at least one of Ge,the amorphous oxide containing,
The thin film transistor according to (3) above,wherein the semiconductor layer has a resistance value of less than 1010 Ω · cm.
本発明によれば、ＴＦＴのゲート絶縁膜に好適に用いられるアモルファス酸化物絶縁膜を提供できる。また、良好な界面を有するアモルファス絶縁層もしくは高抵抗層を用いた薄膜トランジスタの提供が可能となる。 ADVANTAGE OF THE INVENTION According to this invention, the amorphous oxide insulating film used suitably for the gate insulating film of TFT can be provided. In addition, a thin film transistor using an amorphous insulating layer or a high resistance layer having a favorable interface can be provided.
（１） まず、少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、前記ゲート絶縁膜が、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、その抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物絶縁膜を有する薄膜トランジスタについて述べる。(1) First, a thin film transistor having at least a substrate, a semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode, wherein the gate insulating film includes In, Zn, and O In addition, a thin film transistor having an amorphous oxide insulating film that includes at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge and has a resistance value of 1011 Ω · cm or more will be described.
薄膜トランジスタに用いるゲート絶縁膜は、比誘電率が高く、絶縁性が高い、また平滑であることが求められる。よく知られているようにゲート絶縁層として用いる際、キャパシタとして作用させるため、その電気容量が比誘電率に比例し膜厚に反比例するからである。つまり抵抗値が高ければ高いほど望ましい。ただし、実用上その抵抗値は1011Ω・ｃｍ以上であることが好ましい。A gate insulating film used for a thin film transistor is required to have a high relative dielectric constant, high insulating properties, and smoothness. This is because, as is well known, when used as a gate insulating layer, it acts as a capacitor, and its electric capacity is proportional to the relative dielectric constant and inversely proportional to the film thickness. That is, the higher the resistance value, the better. However, in practice, the resistance value is preferably 1011 Ω · cm or more.
薄膜トランジスタ（ＴＦＴ）においてゲート絶縁膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。例えば、ゲート絶縁膜が多結晶構造をとればその表面性は荒れたものになりやすく、アモルファス構造による平坦な表面に比べゲート絶縁膜とチャネル層界面の相対面積は大きくなる。その結果、界面での欠陥生成メカニズムが同じであれば欠陥数は相対面積に応じて大きくなる。 In the thin film transistor (TFT), if there is a defect at the interface between the gate insulating film and the channel layer thin film, the electron mobility is lowered and the transistor characteristics are hysteresis. For example, if the gate insulating film has a polycrystalline structure, its surface property tends to be rough, and the relative area between the gate insulating film and the channel layer interface becomes larger than a flat surface with an amorphous structure. As a result, if the defect generation mechanism at the interface is the same, the number of defects increases according to the relative area.
スパッタ法により室温で形成されるIn-M-Zn-Ｏ(MはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種)を主たる構成元素とし、その抵抗値が1011Ω・ｃｍ以上である酸化物ゲート絶縁膜はアモルファス構造となる。そして、その表面性は非常に平坦なものとなる。ゲート絶縁膜は下地の表面平坦性を引き継ぎ、図１に示す逆スタガ構造における絶縁層は基板の平坦性を維持する。また、図２に示すスタガ構造において平坦に形成されたチャネル層上でも絶縁層はその平坦性を維持する。つまり、ゲート絶縁膜とチャネル層（半導体層）との界面は、その相対面積を最小に保ち、その界面の欠陥数を抑制することができる。また、アモルファス構造のため、多結晶構造における粒界が存在しない。一般に粒界には欠陥が生成されやすく、キャリアトラップとなり易い。また、ゲート絶縁膜における粒界はゲートリーク電流の起源となり易いがアモルファス構造の絶縁層を用いることでその抑制も可能である。これらの効果により、電子移動度の低下及びトランジスタ特性にヒステリシスを持つ課題を抑制することができる。In—M—Zn—O (M is at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge) formed at room temperature by sputtering is the main constituent element, and its resistance value is 10An oxide gate insulating film of11 Ω · cm or more has an amorphous structure. And the surface property becomes very flat. The gate insulating film inherits the surface flatness of the base, and the insulating layer in the inverted staggered structure shown in FIG. 1 maintains the flatness of the substrate. In addition, the insulating layer maintains its flatness even on the channel layer formed flat in the staggered structure shown in FIG. That is, the interface between the gate insulating film and the channel layer (semiconductor layer) can keep the relative area to a minimum and suppress the number of defects at the interface. In addition, because of the amorphous structure, there are no grain boundaries in the polycrystalline structure. In general, defects are likely to be generated at grain boundaries, and carrier traps are likely to occur. In addition, although the grain boundary in the gate insulating film tends to be a source of gate leakage current, it can be suppressed by using an amorphous insulating layer. Due to these effects, it is possible to suppress the problem of a decrease in electron mobility and hysteresis in transistor characteristics.
（アモルファス構造について）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表されるアモルファス酸化物膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、アモルファス状態が安定に保たれる。しかし、ｍの値が大きくなるにつれ、すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。(About amorphous structure)
An amorphous oxide film whose composition in the crystalline state is represented by InGaO3 (ZnO)m (m is a natural number less than 6) is stable in an amorphous state up to a high temperature of 800 ° C. or higher when the value of m is less than 6. To be kept. However, as the value of m increases, that is, the ratio of ZnO to InGaO3 increases, and as it approaches the ZnO composition, it becomes easier to crystallize.
したがって、アモルファス酸化物絶縁膜としては、ｍの値が６未満であることが好ましい。このことは、アモルファス酸化物半導体層についても同様であった。 Therefore, the value of m is preferably less than 6 for the amorphous oxide insulating film. The same applies to the amorphous oxide semiconductor layer.
３００℃以下の低温で形成されるゲート絶縁膜はアモルファス構造で且つ酸化物としては比較的高い比誘電率を示す。例えばインジウム，ガリウム，亜鉛の組成比が１：１：１の絶縁膜を、酸素ガスを含むアルゴンガス雰囲気でのスパッタ法成膜により室温で形成することができる。その比誘電率は８以上を示した。そのため、絶縁層の設計膜厚をＳｉＯ2などに比べて厚く設計することができる。この場合、一般的なＳｉＯ2の比誘電率３．９に比べ２倍以上の膜厚に設計することが可能となり、ＴＦＴを構成する際の実質的な絶縁耐圧を大きく採ることができ信頼性を増すことができる。また、一般に、高誘電率材料は結晶構造を採る酸化物が多く、その比誘電率は結晶配向性に依存する場合が多い。本発明によるゲート絶縁膜はアモルファス構造でかつ高い比誘電率を示すため、結晶性による不均一性で誘電率が変化することが少なく、低温形成においても均一で安定した高誘電率絶縁膜を供給することが可能となる。A gate insulating film formed at a low temperature of 300 ° C. or lower has an amorphous structure and exhibits a relatively high relative dielectric constant as an oxide. For example, an insulating film having a composition ratio of indium, gallium, and zinc of 1: 1: 1 can be formed at room temperature by sputtering in an argon gas atmosphere containing oxygen gas. The relative dielectric constant was 8 or more. Therefore, the design film thickness of the insulating layer can be designed thicker than that of SiO2 or the like. In this case, it is possible to design the film thickness to be twice or more as compared with the relative dielectric constant 3.9 of general SiO2 , and it is possible to increase the substantial withstand voltage when constructing the TFT, and the reliability. Can be increased. In general, many high dielectric constant materials have an oxide having a crystal structure, and the relative dielectric constant often depends on the crystal orientation. Since the gate insulating film according to the present invention has an amorphous structure and a high relative dielectric constant, the dielectric constant does not change due to nonuniformity due to crystallinity, and a uniform and stable high dielectric constant insulating film is provided even at low temperature formation. It becomes possible to do.
また、アモルファス酸化物絶縁層の比誘電率は４以上が好ましい。さらに好ましくは８以上である。既存のアモルファスＳｉＮｘの比誘電率７程度、ＳｉＯｘの比誘電率４程度に対して膜厚の設計上限値が緩和できるからである。 The relative dielectric constant of the amorphous oxide insulating layer is preferably 4 or more. More preferably, it is 8 or more. This is because the design upper limit value of the film thickness can be relaxed with respect to the relative dielectric constant of about 7 for existing amorphous SiNx and about 4 for the dielectric constant of SiOx.
なお、ここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。
（アモルファス酸化物絶縁層とアモルファス酸化物半導体を積層する場合）
図１もしくは図２の構成で半導体層としてIn-M-Zn-Ｏ(MはＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種)を主たる構成元素とするアモルファス酸化物を用いる場合は以下の構成とすることが好ましい。即ち、アモルファス酸化物絶縁層のMで表されるＧａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇのうち少なくとも１種の組成比を半導体層に比べ大きくすることによりバンドギャップを大きくすることが好ましい。例えばインジウム，ガリウム，亜鉛の組成比が１：１：１のアモルファス酸化物半導体膜ではバンドギャップが約３ｅＶ程度であるのでＧａ組成比を十分に大きくすることによりアモルファス酸化物絶縁膜のバンドギャップを約５ｅＶにすることができる。Here, room temperature refers to a temperature of about 0 ° C. to 40 ° C. Amorphous refers to a compound in which only a halo pattern is observed in an X-ray diffraction spectrum and does not show a specific diffraction line.
(When laminating an amorphous oxide insulating layer and an amorphous oxide semiconductor)
Amorphous oxidation with In-M-Zn-O (M is at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge) as a main constituent element in the configuration of FIG. 1 or FIG. When using a thing, it is preferable to set it as the following structures. That is, it is preferable to increase the band gap by increasing the composition ratio of at least one of Ga, Al, Fe, Sn, and Mg represented by M of the amorphous oxide insulating layer as compared with the semiconductor layer. For example, an amorphous oxide semiconductor film having a 1: 1: 1 composition ratio of indium, gallium, and zinc has a band gap of about 3 eV, so that the band gap of the amorphous oxide insulating film can be increased by sufficiently increasing the Ga composition ratio. It can be about 5 eV.
また、半導体層はTFTのチャネル層を構成するため、その抵抗値が1010Ω・ｃｍ未満であることが好ましい。これ以上の抵抗値が大きくなるとTFTとして機能させることが難しい。またさらに好ましくは103Ω・ｃｍ以上109Ω・ｃｍ未満である。アモルファス酸化物半導体層としてこの範囲の抵抗値を用いることで電界効果移動度１ｃｍ２／（Ｖ・秒）超の高い値を得られ、オン・オフ比を１０３超にすることができる。Further, since the semiconductor layer constitutes a TFT channel layer, its resistance value is preferably less than 1010 Ω · cm. If the resistance value exceeds this value, it will be difficult to function as a TFT. More preferably, it is 103 Ω · cm or more and less than 109 Ω · cm. By using a resistance value in this range as the amorphous oxide semiconductor layer, a high value of field effect mobility exceeding 1 cm2 / (V · sec) can be obtained, and the on / off ratio can be made more than 103 .
上記アモルファス酸化物絶縁膜を用いて、図１に示す半導体チャネル層の上にゲート絶縁膜とゲート端子とを順に形成するスタガ（トップゲート）構造のフレキシブルなＴＦＴを作成することができる。さらに図２に示すゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造のフレキシブルなＴＦＴを作成することができる。 By using the amorphous oxide insulating film, a flexible TFT having a staggered (top gate) structure in which a gate insulating film and a gate terminal are sequentially formed on the semiconductor channel layer shown in FIG. 1 can be formed. Further, a flexible TFT having an inverted stagger (bottom gate) structure in which a gate insulating film and a semiconductor channel layer are sequentially formed on the gate terminal shown in FIG. 2 can be formed.
なお、上記絶縁膜を用いたＴＦＴを形成する基板としては、ガラス基板、プラスチック基板又はプラスチックフィルムなどを用いることができる。 Note that a glass substrate, a plastic substrate, a plastic film, or the like can be used as a substrate over which the TFT using the insulating film is formed.
（２） 次に、少なくとも、基板と、半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、前記半導体層と前記ゲート絶縁膜との間に抵抗層を有し、前記抵抗層は、Ｉｎと、Ｚｎと、Ｏと、Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃａ，Ｓｉ，Ｇｅのうち少なくとも１種と、を含み、
その抵抗値が１０１１Ω・ｃｍ以上、膜厚が１ｎｍ以上２００ｎｍ以下であるアモルファス酸化物を有し、かつ、該抵抗層のバンドギャップは前記ゲート絶縁膜のバンドギャップよりも小さい薄膜トランジスタについて述べる。(2) Next, a thin film transistor having at least a substrate, a semiconductor layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode, and between the semiconductor layer and the gate insulating film A resistive layer, the resistive layer including In, Zn, O, and at least one of Ga, Al, Fe, Sn, Mg, Ca, Si, and Ge;
A thin film transistor having an amorphous oxide having a resistance value of 1011 Ω · cm or more and a film thickness of 1 nm to 200 nm and a resistance layer having a band gap smaller than that of the gate insulating film will be described.
（ゲートリーク電流の抑制）
図３に示すアモルファス酸化物抵抗層をゲート絶縁膜と半導体層の間に設ける構造を採ることにより、リーク電流を抑制することができる。即ち、図２の構造ではゲート電極から半導体層へのキャリア注入によりゲートリーク電流が大きくなってしまうこと（半導体層のバンドギャップとゲート絶縁膜のバンドギャップに大きな差が無い場合）を防止することが出来る。(Suppression of gate leakage current)
By adopting a structure in which the amorphous oxide resistance layer shown in FIG. 3 is provided between the gate insulating film and the semiconductor layer, leakage current can be suppressed. That is, in the structure of FIG. 2, it is possible to prevent the gate leakage current from being increased due to carrier injection from the gate electrode to the semiconductor layer (when there is no significant difference between the band gap of the semiconductor layer and the band gap of the gate insulating film). I can do it.
この際、アモルファス酸化物抵抗層と半導体層の界面は上述の平坦な界面を構成することができる。その際のアモルファス酸化物抵抗層の膜厚は、ゲート絶縁膜の特性値も依存するが１nm以上２００nm以下であることが望ましい。１nm未満では高抵抗層を挿入した効果が見られなかった。また、２００nmを超える膜厚ではゲート電極に印加するゲート電圧を大きくする必要があり現実的ではなかった。膜厚が１nm以上２００nm以下であるアモルファス酸化物抵抗層を用いた際にＴＦＴにおけるゲートリーク電流の抑制が可能となる。 At this time, the interface between the amorphous oxide resistance layer and the semiconductor layer can constitute the above-described flat interface. In this case, the thickness of the amorphous oxide resistance layer is preferably 1 nm or more and 200 nm or less, although it depends on the characteristic value of the gate insulating film. If the thickness was less than 1 nm, the effect of inserting the high resistance layer was not observed. Moreover, when the film thickness exceeds 200 nm, it is necessary to increase the gate voltage applied to the gate electrode, which is not practical. When an amorphous oxide resistance layer having a film thickness of 1 nm or more and 200 nm or less is used, gate leakage current in the TFT can be suppressed.
（半導体層と絶縁膜界面の欠陥生成抑制）
図３に示す構造において、半導体層２が少なくとも抵抗層７であるアモルファス酸化物膜の組成を含む場合、界面における主に酸素欠損にかかわる欠陥生成が抑制される。完全な異種材料の接合に対して、同じ成分が含まれる分、結合状態の違いによる欠陥生成の確率が下がるものと考えられる。また、半導体層と抵抗層が共に酸化物であり抵抗層の酸素欠損が少ないため、半導体層と抵抗層の界面において酸素欠損に係わるキャリア密度の増加を抑え、ＴＦＴにおけるオフ電流の増加現象を抑制できる。また、抵抗層のバンドギャップを半導体層のバンドギャップよりも広くすることで、その抵抗値1011Ω・ｃｍ以上が容易に実現できる。(Suppression of defect generation at the semiconductor layer and insulating film interface)
In the structure shown in FIG. 3, when the semiconductor layer 2 includes at least the composition of an amorphous oxide film that is the resistance layer 7, generation of defects mainly related to oxygen vacancies at the interface is suppressed. It can be considered that the probability of defect generation due to the difference in bonding state is reduced as much as the same components are included in the joining of completely different materials. In addition, since the semiconductor layer and the resistance layer are both oxides and there are few oxygen vacancies in the resistance layer, the increase in carrier density related to oxygen vacancies at the interface between the semiconductor layer and the resistance layer is suppressed, and the increase in off current in the TFT is suppressed. it can. Further, by making the band gap of the resistance layer wider than that of the semiconductor layer, a resistance value of 1011 Ω · cm or more can be easily realized.
これらのゲートリーク電流の抑制および半導体層と絶縁膜界面の欠陥生成抑制により信頼性が高くノーマリーオフのＴＦＴを実現できる。
（機能分離効果：半導体層がキャリア発生層であり、抵抗層がキャリア輸送層）
図３の構造を用い半導体層と抵抗層にほぼ同等のバンドギャップもしくは抵抗層のバンドギャップが半導体層のバンドギャップと同等もしくは小さくなる様に組み合わせを選ぶことにより、以下の機能を得ることができる。即ち、抵抗層を主にキャリア輸送層として機能させることができる。そして、チャネル層を主にキャリア発生層として機能させることができる。By suppressing the gate leakage current and suppressing the generation of defects at the interface between the semiconductor layer and the insulating film, a highly reliable and normally-off TFT can be realized.
(Functional separation effect: semiconductor layer is carrier generation layer, resistance layer is carrier transport layer)
The following functions can be obtained by using the structure of FIG. 3 and selecting the combination so that the semiconductor layer and the resistive layer have substantially the same band gap or the resistive layer has the same or smaller band gap than the semiconductor layer. . That is, the resistance layer can function mainly as a carrier transport layer. The channel layer can function mainly as a carrier generation layer.
ここで上記『主に』とは抵抗層が若干のキャリア発生機能を有し、半導体層が若干のキャリア輸送機能を有する場合を含む意味である。即ち、キャリア輸送機能とキャリア発生機能のうちの支配的である機能を表している。 Here, “mainly” means that the resistance layer has a slight carrier generation function and the semiconductor layer has a slight carrier transport function. That is, it represents the dominant function of the carrier transport function and the carrier generation function.
また上記説明においては、便宜的に『半導体層』と『抵抗層』との機能分離された２層構成で説明したが、これらの積層された２層で、チャネル層の機能を有するものである。 In the above description, the “semiconductor layer” and the “resistive layer” are separated from each other for the sake of convenience. However, these two stacked layers have the function of the channel layer. .
また、上記各層は必ずしも単独の層に分離されている必要は無く、例えば、１つのチャネル層の中で、層厚方向に半導体材料の組成を連続的または段階的に制御することで、電荷発生機能と、電荷輸送機能とを持たせることができる。 In addition, each of the above layers does not necessarily have to be separated into a single layer. For example, in one channel layer, charge generation is achieved by controlling the composition of the semiconductor material continuously or stepwise in the layer thickness direction. It can have a function and a charge transport function.
非特許文献１には、インジウム，ガリウム，亜鉛，酸素からなる透明アモルファス酸化物半導体膜（a-IGZO）をＴＦＴのチャネル層に用いる構成が開示されている。そして、室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６−９cm2V-1s-1を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。このアモルファス酸化物半導体膜に同じ組成の絶縁膜である抵抗層を積層することにより、理想的な半導体と抵抗層の界面を得ることができる。さらには酸素欠損の少ない、すなわち酸素に係わる欠陥密度が小さいと考えられる抵抗層にキャリアを注入することでキャリア輸送層として機能し良好な電界効果移動度を得ることができる。また、キャリア輸送層は酸素欠損の少ない化学量論比（ストイキオメトリー）に近いアモルファス酸化物膜とすることができるため化学的に安定であり均一性、安定性および信頼性に優れたＴＦＴの供給が可能となる。Non-Patent Document 1 discloses a configuration in which a transparent amorphous oxide semiconductor film (a-IGZO) made of indium, gallium, zinc, and oxygen is used for a channel layer of a TFT. And it is shown that it is possible to form a flexible and transparent TFT exhibiting good field effect mobility 6-9 cm2 V-1 s-1 on a substrate such as a polyethylene terephthalate (PET) film at room temperature. ing. By laminating a resistance layer, which is an insulating film having the same composition, on this amorphous oxide semiconductor film, an ideal interface between the semiconductor and the resistance layer can be obtained. Further, by injecting carriers into a resistance layer which is considered to have few oxygen vacancies, that is, a defect density related to oxygen, it can function as a carrier transport layer and can obtain good field effect mobility. In addition, since the carrier transport layer can be an amorphous oxide film with a low stoichiometric ratio (stoichiometry) with little oxygen vacancies, it is chemically stable and has excellent uniformity, stability and reliability. Supply becomes possible.
このために、例えば、インジウム，ガリウム，亜鉛の組成比が1：1：1のアモルファス酸化物半導体層と、この半導体層と同じ金属組成のアモルファス酸化物抵抗層の積層構造を持つ図３に示すＴＦＴを作成する。このような構成とすることにより、ノーマリーオフ動作を確実に実現でき、トランジスタのオン・オフ比を１０5超にすることも可能となる。その際、電界効果移動度は10cm2V-1s-1以上を示し、トランジスタ特性におけるヒステリシスの発生にも抑制効果をもつ。For this purpose, for example, an amorphous oxide semiconductor layer having a 1: 1: 1 composition ratio of indium, gallium, and zinc and an amorphous oxide resistance layer having the same metal composition as this semiconductor layer is shown in FIG. Create a TFT. With such a configuration, a normally-off operation can be realized with certainty, and the on / off ratio of the transistor can be more than 105 . At that time, the field effect mobility is 10 cm2 V−1 s−1 or more, and it has a suppressing effect on the occurrence of hysteresis in the transistor characteristics.
これらの効果により本発明によれば良好な界面を有するアモルファス抵抗層を用いた薄膜トランジスタを提供することができる。また、アモルファス酸化物半導体と抵抗層を用いることで半導体層をキャリア発生層に、抵抗層をキャリア輸送層にする機能分離を実現可能となり、安定、且つ均一な薄膜トランジスタが供給可能となる。 Due to these effects, the present invention can provide a thin film transistor using an amorphous resistance layer having a good interface. Further, by using an amorphous oxide semiconductor and a resistance layer, it is possible to realize functional separation using the semiconductor layer as a carrier generation layer and the resistance layer as a carrier transport layer, and a stable and uniform thin film transistor can be supplied.
以上では、半導体層（チャネル層）としてIn−Ga−Zn-Ｏを含み構成されるアモルファス酸化物を用いた例を説明しているが、以下に説明するように、In−Ga−Zn-Ｏを含み構成されるアモルファス酸化物に限定されるものではない。 The above is an example in which an amorphous oxide including In—Ga—Zn—O is used as a semiconductor layer (channel layer). As described below, In—Ga—Zn—O is used. It is not limited to the amorphous oxide comprised including.
半導体層は、Sn、In、Znの少なくとも１種類の元素を含み構成されるアモルファス酸化物を用いることが可能である。 As the semiconductor layer, an amorphous oxide including at least one element of Sn, In, and Zn can be used.
更に、アモルファス酸化物の構成元素の少なくとも一部にSnを選択する場合、Snを、Sn1-xM4x（0<x<1、M4は、Snより原子番号の小さい４族元素のSi、GeあるいはZrから選ばれる。）に置換することもできる。Furthermore, when Sn is selected as at least a part of the constituent elements of the amorphous oxide, Sn is replaced by Sn1-x M4x (0 <x <1, M4 is Si, a group 4 element having an atomic number smaller than Sn, It can also be substituted with Ge or Zr.
また、アモルファス酸化物の構成元素の少なくとも一部にInを選択する場合、Inを、In1-yM3y（0<y<1、M3は、Lu、またはInより原子番号の小さい３族元素のB、Al、Ga、あるいはYから選ばれる。）に置換することもできる。When In is selected as at least a part of the constituent elements of the amorphous oxide, In is replaced with In1-y M3y (0 <y <1, M3 is Lu, or a Group 3 element having an atomic number smaller than In. Selected from B, Al, Ga, or Y).
また、アモルファス酸化物の構成元素の少なくとも一部にZnを選択する場合、Znを、Zn1-zM2z（0<z<1、M2は、Znより原子番号の小さい２族元素のMgあるいはCaから選ばれる。）に置換することもできる。In addition, when Zn is selected as at least a part of the constituent elements of the amorphous oxide, Zn is changed to Zn1-z M2z (0 <z <1, M2 is Mg of a group 2 element having an atomic number smaller than Zn or Can be substituted.
具体的に本発明に適用できるアモルファス材料は、Sn−In−Zn酸化物、In−Zn−Ga−Mg酸化物、In酸化物、In−Sn酸化物、In−Ga酸化物、In−Zn酸化物、Zn−Ga酸化物、Sn−In−Zn酸化物などである。勿論、構成材料の組成比は必ずしも１：１である必要は無い。なお、ZnやSnは、単独ではアモルファスを形成し難い場合があるが、Inを含ませることによりアモルファス相が形成され易くなる。例えば、In−Zn系の場合は、酸素を除く原子数割合が、Inが約２０原子％以上含まれる組成にするのがよい。Sn−In系の場合は、酸素を除く原子数割合が、Inが約８０原子％以上含まれる組成にするのがよい。Sn−In−Zn系の場合は、酸素を除く原子数割合が、Inが約１５原子％以上含まれる組成にするのがよい。 Specifically, amorphous materials that can be applied to the present invention are Sn-In-Zn oxide, In-Zn-Ga-Mg oxide, In oxide, In-Sn oxide, In-Ga oxide, In-Zn oxide. Materials, Zn-Ga oxide, Sn-In-Zn oxide, and the like. Of course, the composition ratio of the constituent materials is not necessarily 1: 1. In addition, although Zn and Sn may be difficult to form an amorphous material by themselves, an amorphous phase is easily formed by including In. For example, in the case of the In—Zn system, it is preferable that the atomic ratio excluding oxygen is a composition containing In of about 20 atomic% or more. In the case of the Sn—In system, it is preferable that the ratio of the number of atoms excluding oxygen is such that In is included at about 80 atomic% or more. In the case of the Sn—In—Zn system, it is preferable that the ratio of the number of atoms excluding oxygen is such that In is contained at about 15 atomic% or more.
また、アモルファスは、測定対象薄膜に、入射角度０．５度程度の低入射角によるX線回折を行った場合に明瞭な回折ピークが検出されない（即ちハローパターンが観測される）ことで確認できる。なお、本発明において、上記した材料を電界効果型トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。 Amorphous can be confirmed by the fact that a clear diffraction peak is not detected (that is, a halo pattern is observed) when X-ray diffraction is performed on a thin film to be measured at a low incident angle of about 0.5 degrees. . Note that in the present invention, in the case where the above material is used for a channel layer of a field effect transistor, it does not exclude that the channel layer includes a constituent material in a microcrystalline state.
本実施例では、スパッタ法によるアモルファスIn-Ga-Zn-O絶縁膜の形成を行った。 In this example, an amorphous In—Ga—Zn—O insulating film was formed by sputtering.
酸素とアルゴンの混合ガスを雰囲気とした高周波スパッタ法により、ガラス基板（コーニング社製1737）上にアモルファスIn-Ga-Zn-O絶縁膜を堆積させた。基板温度は25℃である。得られた膜に関し、膜面に対して入射角 0.5度でＸ線を入射させ、（薄膜法）Ｘ線回折を行った。その結果、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ膜はいずれもアモルファス膜であることが確認された。 An amorphous In-Ga-Zn-O insulating film was deposited on a glass substrate (Corning 1737) by a high-frequency sputtering method using a mixed gas of oxygen and argon as an atmosphere. The substrate temperature is 25 ° C. With respect to the obtained film, X-rays were incident on the film surface at an incident angle of 0.5 degree and (thin film method) was subjected to X-ray diffraction. As a result, a clear diffraction peak was not detected, and it was confirmed that all the produced In—Zn—Ga—O films were amorphous films.
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約150 nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 3.02 : 1.00であった。光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約4eVと求まった。 Furthermore, as a result of measuring the X-ray reflectivity and analyzing the pattern, it was found that the mean square roughness (Rrms) of the thin film was about 0.5 nm and the film thickness was about 150 nm. As a result of X-ray fluorescence (XRF) analysis, the metal composition ratio of the thin film was In: Ga: Zn = 0.98: 3.02: 1.00. From the analysis of the optical absorption spectrum, the forbidden band energy width of the fabricated amorphous thin film was found to be about 4 eV.
また、ガラス基板（コーニング社製1737）にＰｔ電極を100nm蒸着し、下部電極とした上にアモルファスIn-Ga-Zn-O絶縁膜を150nm堆積した。さらに上部電極としてφ0.5ｍｍのＰｔ電極を50nmマスク蒸着した構造でＩ-Ｖ特性およびＣ-Ｖ特性評価を行なった。上下２端子間での測定結果、アモルファスIn-Ga-Zn-O絶縁膜の抵抗値は5×1011Ω・ｃｍであり、比誘電率は12であった。In addition, a Pt electrode was deposited to 100 nm on a glass substrate (Corning 1737), and an amorphous In—Ga—Zn—O insulating film was deposited to 150 nm on the lower electrode. Furthermore, IV characteristics and CV characteristics were evaluated with a structure in which a Pt electrode having a diameter of 0.5 mm was deposited as a top electrode by a 50 nm mask. As a result of measurement between the upper and lower terminals, the resistance value of the amorphous In—Ga—Zn—O insulating film was 5 × 1011 Ω · cm, and the relative dielectric constant was 12.
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたアモルファス酸化物絶縁膜は、同様の特性を示した。
（MISFET素子の作製）
図１に示す逆スタガ（ボトムゲート）型MISFET素子を作製した。まず、ガラス基板１上にCrを蒸着しフォトリソグラフィー法とリフトオフ法により、ゲート端子４を形成した。その上にゲート絶縁膜３として用いるアモルファスIn-Ga-Zn-O絶縁膜をスパッタ法により150nm形成した。さらにその上に、半導体層２として用いる厚さ300nmのアモルファスシリコン膜をプラズマＣＶＤ法により、基板温度250℃で形成した。Cr/Al積層膜を300nm蒸着し、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子５及びソース端子６を形成した。Even when a polyethylene terephthalate (PET) film having a thickness of 200 μm was used instead of the glass substrate, the obtained amorphous oxide insulating film showed similar characteristics.
(Preparation of MISFET element)
The inverted staggered (bottom gate) type MISFET element shown in FIG. 1 was produced. First, Cr was vapor-deposited on the glass substrate 1, and the gate terminal 4 was formed by the photolithography method and the lift-off method. An amorphous In—Ga—Zn—O insulating film used as the gate insulating film 3 was formed to 150 nm thereon by sputtering. Further thereon, an amorphous silicon film having a thickness of 300 nm used as the semiconductor layer 2 was formed at a substrate temperature of 250 ° C. by plasma CVD. A Cr / Al laminated film was deposited by 300 nm, and a drain terminal 5 and a source terminal 6 were formed by photolithography and lift-off methods.
このMISFET素子のＩ-Ｖ特性評価の結果、電界効果移動度0.3 cm2/Vs、オン・オフ比105超であった。As a result of evaluating the IV characteristics of this MISFET element, the field effect mobility was 0.3 cm2 / Vs, and the on / off ratio was more than 105 .
以上より、大面積成膜に好適なスパッタ法により室温においてTFTに好適なアモルファス構造の酸化物絶縁膜を作製可能であることが判った。 As described above, it has been found that an oxide insulating film having an amorphous structure suitable for TFT can be manufactured at room temperature by a sputtering method suitable for large-area film formation.
本実施例では、アモルファスIn-Ga-Zn-O絶縁膜とアモルファスIn-Ga-Zn-O半導体層の積層構造を持つMISFET素子の作製を行った。 In this example, a MISFET element having a stacked structure of an amorphous In—Ga—Zn—O insulating film and an amorphous In—Ga—Zn—O semiconductor layer was produced.
図２に示すスタガ（トップゲート）型MISFET素子を作製した。まず、ガラス基板１上にスパッタ法で、チャンネル層（半導体層）２として用いる厚さ30nmの金属組成比がIn : Ga : Zn = 0.98 : 1.02 : 1.00アモルファスIn-Ga-Zn-O膜を形成した。さらにその上に、金膜を30nm積層し、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子５及びソース端子６を形成した。最後にゲート絶縁膜３として用いる金属組成比がIn : Ga : Zn = 0.98 : 3.02 : 1.00のアモルファスIn-Ga-Zn-O絶縁膜をスパッタ法により150nm形成した。さらにその上に金を成膜、フォトリソグラフィー法とリフトオフ法により、ゲート端子４を形成した。 A staggered (top gate) type MISFET element shown in FIG. 2 was produced. First, an In: Ga: Zn = 0.98: 1.02: 1.00 amorphous In-Ga-Zn-O film having a metal composition ratio of 30 nm used as a channel layer (semiconductor layer) 2 is formed on a glass substrate 1 by sputtering. did. Further thereon, a gold film having a thickness of 30 nm was laminated, and a drain terminal 5 and a source terminal 6 were formed by a photolithography method and a lift-off method. Finally, an amorphous In—Ga—Zn—O insulating film having a metal composition ratio of In: Ga: Zn = 0.98: 3.02: 1.00 used as the gate insulating film 3 was formed to a thickness of 150 nm by sputtering. Further, a gold film was formed thereon, and a gate terminal 4 was formed by a photolithography method and a lift-off method.
このMISFET素子のＩ-Ｖ特性特性評価の結果、電界効果移動度3 cm2/Vs、オン・オフ比103超であった。As a result of evaluating the IV characteristics of this MISFET element, the field effect mobility was 3 cm2 / Vs, and the on / off ratio was more than 103 .
以上より、半導体層と絶縁層にアモルファスIn-Ga-Zn-O膜を用いたTFTを作製可能なことが判った。 From the above, it was found that a TFT using an amorphous In-Ga-Zn-O film as a semiconductor layer and an insulating layer can be manufactured.
本実施例では、ゲート絶縁膜/アモルファスIn-Ga-Zn-O抵抗層/アモルファスIn-Ga-Zn-O半導体層の積層構造を持つMISFET素子の作製を行った。 In this example, a MISFET element having a laminated structure of a gate insulating film / amorphous In—Ga—Zn—O resistance layer / amorphous In—Ga—Zn—O semiconductor layer was produced.
図３に示すスタガ（トップゲート）型MISFET素子を作製した。まず、ガラス基板１上にスパッタ法で、チャンネル層２として用いる厚さ30nmの金属組成比がIn : Ga : Zn = 0.98 : 1.02 : 1.00アモルファスIn-Ga-Zn-O膜を形成した。さらにその上に、金膜を30nm積層し、フォトリゾグラフィー法とリフトオフ法により、ドレイン端子５及びソース端子６を形成した。その上に高抵抗層７として用いる金属組成比がIn : Ga : Zn = 0.98 : 3.02 : 1.00のアモルファスIn-Ga-Zn-O絶縁薄膜をスパッタ法により150nm形成した。最後にゲート絶縁膜３としてアモルファスＳｉＮｘ絶縁薄膜をCVD法により100nm形成した。さらにその上に金を成膜、フォトリソグラフィー法とリフトオフ法により、ゲート端子４を形成した。 A staggered (top gate) MISFET element shown in FIG. 3 was produced. First, an In: Ga: Zn = 0.98: 1.02: 1.00 amorphous In-Ga-Zn-O film having a metal composition ratio of 30 nm used as the channel layer 2 was formed on the glass substrate 1 by sputtering. Further thereon, a gold film having a thickness of 30 nm was laminated, and a drain terminal 5 and a source terminal 6 were formed by a photolithography method and a lift-off method. An amorphous In—Ga—Zn—O insulating thin film having a metal composition ratio of In: Ga: Zn = 0.98: 3.02: 1.00 used as the high resistance layer 7 was formed to 150 nm thereon by sputtering. Finally, an amorphous SiNx insulating thin film having a thickness of 100 nm was formed as the gate insulating film 3 by the CVD method. Further, a gold film was formed thereon, and a gate terminal 4 was formed by a photolithography method and a lift-off method.
このMISFET素子のＩ-Ｖ特性特性評価の結果、電界効果移動度5 cm2/Vs、オン・オフ比104超であった。As a result of evaluating the IV characteristics of this MISFET element, the field effect mobility was 5 cm2 / Vs and the on / off ratio was more than 104 .
以上より、高抵抗層にアモルファスIn-Ga-Zn-O膜を用いたTFTを作製可能なことが判った。また、高抵抗層がオフ電流およびゲートリーク電流の低減効果を有することが確認された。 From the above, it was found that a TFT using an amorphous In-Ga-Zn-O film as a high resistance layer can be manufactured. It was also confirmed that the high resistance layer has an effect of reducing the off current and the gate leakage current.
本実施例では、ゲート絶縁膜/アモルファスIn-Ga-Zn-O抵抗層（キャリア輸送層）/アモルファスIn-Ga-Zn-O半導体層（キャリア発生層）のMISFET素子の作製を行った。 In this example, a MISFET element of gate insulating film / amorphous In—Ga—Zn—O resistance layer (carrier transport layer) / amorphous In—Ga—Zn—O semiconductor layer (carrier generation layer) was produced.
図３に示すスタガ（トップゲート）型MISFET素子を作製した。 A staggered (top gate) MISFET element shown in FIG. 3 was produced.
抵抗層７として金属組成比がIn : Ga : Zn = 0.98 : 1.02 : 1.00のアモルファスIn-Ga-Zn-O絶縁薄膜をスパッタ法により100nm形成した以外、実施例３と同様の構成とした。 The resistive layer 7 has the same configuration as that of Example 3 except that an amorphous In—Ga—Zn—O insulating thin film having a metal composition ratio of In: Ga: Zn = 0.98: 1.02: 1.00 was formed to a thickness of 100 nm by sputtering.
図４に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 6 V印加時におけるゲート電圧VGSの閾値は約0.35 Vであった。また、VG=6 V時には、IDS=2.0 × 10-4Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。FIG. 4 shows the current-voltage characteristics of the TFT element measured at room temperature. As the drain voltage VDS increases, the drain current IDS increases, indicating that the channel is n-type conductive. IDS shows the behavior of a typical semiconductor transistor that saturates (pinch off) at about VDS = 6 V. When the gain characteristic was examined, the threshold value of the gate voltage VGS when VDS = 6 V was applied was about 0.35 V. When VG = 6 V, a current of IDS = 2.0 × 10−4 A flowed. This corresponds to the fact that carriers can be induced in the insulator In-Ga-Zn-O amorphous oxide film by the gate bias.
トランジスタのオン・オフ比は、5×１０6程度であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約11.8cm2(Vs)-1の電界効果移動度が得られた。
（比較例1）
抵抗層７が無いこと以外、実施例４と同様の構成のスタガ（トップゲート）型MISFET素子を作製した。The on / off ratio of the transistor was about 5 × 106 . Further, when the field effect mobility was calculated from the output characteristics, a field effect mobility of about 11.8 cm2 (Vs)−1 was obtained in the saturation region.
(Comparative Example 1)
A staggered (top gate) type MISFET element having the same configuration as that of Example 4 was prepared except that the resistance layer 7 was not provided.
このMISFET素子のＩ-Ｖ特性評価の結果、電界効果移動度5 cm2/Vs、オン・オフ比104超であった。As a result of evaluating the IV characteristics of this MISFET element, the field effect mobility was 5 cm2 / Vs, and the on / off ratio was more than 104 .
実施例４のMISFET素子のトランジスタオフ電流は比較例1のMISFET素子のトランジスタオフ電流よりも約2桁小さかったことから実施例4の抵抗層はゲート電圧が負に印加されているときは絶縁体として機能する。一方、ゲート電圧が正に印加されているときに半導体層からのキャリア注入が起こりチャネルとして機能していると考えられる。また、電界効果移動度が2倍程度大きくなっていることから抵抗層が良好なキャリア輸送層として機能していることが判る。 Since the transistor off current of the MISFET element of Example 4 was about two orders of magnitude smaller than the transistor off current of the MISFET element of Comparative Example 1, the resistance layer of Example 4 is an insulator when the gate voltage is negatively applied. Function as. On the other hand, when the gate voltage is applied positively, carrier injection from the semiconductor layer occurs and functions as a channel. In addition, since the field effect mobility is about twice as large, it can be seen that the resistance layer functions as a good carrier transport layer.
本発明に係る薄膜トランジスタ（ＴＦＴ）は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル素材に低温でＴＦＴの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。 The thin film transistor (TFT) according to the present invention can be applied as a switching element of an LCD or an organic EL display. In addition, it is possible to form all TFT processes at low temperatures on flexible materials such as plastic films, and it can be widely applied to flexible displays, IC cards and ID tags.
１ 基板
２ 半導体層
３ ゲート絶縁膜
４ ゲート電極（ゲート端子）
５ ドレイン電極（ドレイン端子）
６ ソース電極（ソース端子）
７ 抵抗層
1 Substrate 2 Semiconductor layer 3 Gate insulating film 4 Gate electrode (gate terminal)
5 Drain electrode (drain terminal)
6 Source electrode (source terminal)
7 Resistance layer
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