JP4814498B2 - Manufacturing method of semiconductor substrate - Google Patents
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Description
Translated fromJapanese本発明は、半導体基板の製造方法に関するものである。The present invention relatesto a semiconductor substrate manufacturinghow.
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。2. Description of the Related Art Conventionally, an SOI (Silicon On Insulator) substrate is known which is a silicon substrate in which a single crystal silicon layer is formed on the surface of an insulating layer. By forming a device such as a transistor on an SOI substrate, parasitic capacitance can be reduced and insulation resistance can be increased. That is, higher integration and higher performance of the device can be achieved. The insulating layer is formed of, for example, a silicon oxide film (SiO2 ).
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、一組の基板を貼り合わせてＳＯＩ基板を作製する方法が知られている（例えば、非特許文献１参照）。 In order to increase the operation speed of the device and further reduce the parasitic capacitance, the SOI substrate is desirably formed with a thin single crystal silicon layer. Thus, conventionally, a method for manufacturing an SOI substrate by bonding a set of substrates is known (see, for example, Non-Patent Document 1).
ここで、上記貼り合わせによるＳＯＩ基板の作製方法について、図３５〜図３８を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図３５に示すように、第１の基板であるシリコンウェハ１０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ２）層１０２を形成する。次に、図３６に示すように、酸化シリコン（ＳｉＯ２）層１０２を介してシリコンウェハ１０１中に水素イオンを注入する。このことにより、シリコンウェハ１０１の所定の深さ位置に剥離層１０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図３７に示すように、上記酸化シリコン層１０２の表面に第２の基板である例えばガラス基板１０３を貼り付ける。その後、熱処理を行うことにより、剥離層１０４にマイクロクラックが形成されるため、図３８に示すように、シリコンウェハ１０１の一部を上記剥離１０４に沿って分離する。こうして、シリコンウェハ１０１を薄膜化して形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。Here, a method for manufacturing an SOI substrate by the above bonding will be described with reference to FIGS. Note that there are various methods for thinning the SOI layer, such as mechanical polishing, chemical polishing, and methods using porous silicon. Here, a method using hydrogen injection is described. First, as shown in FIG. 35, the surface of a
以上のようにして、ガラス基板（第２の基板）１０３の表面に酸化シリコン層１０２が形成されると共に、酸化シリコン層１０２の表面にシリコンウェハ１０１の一部が薄く形成されたＳＯＩ基板が作製される。 As described above, an SOI substrate in which the
また、上記ＳＯＩ基板作製方法において、水素と同時にホウ素をシリコンウェハ１０１に注入することも知られている（例えば、非特許文献２参照）。これは、剥離層１０４に沿って分離させるための熱処理温度を低減させることを目的として水素とホウ素を同時に注入するものである。
しかし、上記従来のＳＯＩ基板作製方法では、作製されたＳＯＩ基板にトランジスタ等の半導体デバイス部を形成すると、シリコンウェハの一部を剥離するために導入された水素が直接的あるいは間接的に関与し、結果としてＮ型不純物のような働きをしてしまう。その結果、半導体デバイス部に対し、しきい値電圧シフト等の悪影響を及ぼしてしまうという問題がある。 However, in the above conventional SOI substrate manufacturing method, when a semiconductor device portion such as a transistor is formed on the manufactured SOI substrate, hydrogen introduced to peel off a part of the silicon wafer is directly or indirectly involved. As a result, it works like an N-type impurity. As a result, there is a problem in that the semiconductor device portion is adversely affected such as a threshold voltage shift.
そこで、上記ＳＯＩ基板を加熱することによって水素を除去することが考えられる。ところが、ＳＯＩ基板から水素を完全に除去するためには、約８００℃以上もの高温で加熱処理する必要がある。さらに、そのような高温環境下では、半導体デバイス部自体の不純物特性が変化してしまうため、実際には、半導体デバイス部が形成されたＳＯＩ基板から水素を除去することはできない。また、第２の基板は８００℃以上もの高温に晒されることになるため、材料選択の幅が狭まり、例えば軟化温度が５００〜７００℃程度のガラスなどを使用することができなくなってしまう。 Therefore, it is conceivable to remove hydrogen by heating the SOI substrate. However, in order to completely remove hydrogen from the SOI substrate, it is necessary to perform heat treatment at a high temperature of about 800 ° C. or higher. Further, under such a high temperature environment, the impurity characteristics of the semiconductor device part itself change, so that in reality, hydrogen cannot be removed from the SOI substrate on which the semiconductor device part is formed. Further, since the second substrate is exposed to a high temperature of 800 ° C. or higher, the range of material selection is narrowed, and for example, glass having a softening temperature of about 500 to 700 ° C. cannot be used.
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、基板に対し剥離層を形成して該基板の一部を剥離する手法を用いて製造する半導体基板について、基板に後に形成される或いは既に形成された半導体デバイス部が、剥離用物質の拡散によって受ける悪影響を排除することにある。 The present invention has been made in view of such various points, and the object of the present invention is to provide a semiconductor substrate manufactured using a technique of forming a release layer on a substrate and peeling a part of the substrate. An object of the present invention is to eliminate the adverse effect that a semiconductor device portion formed later or already formed on a substrate receives due to diffusion of a peeling material.
上記の目的を達成するために、この発明では、拡散抑止層を形成することにより、半導体層の一部を分割除去するための剥離用物質を、半導体デバイス部が形成される領域へ移動させないようにした。 In order to achieve the above object, according to the present invention, by forming a diffusion suppression layer, a release substance for dividing and removing a part of the semiconductor layer is not moved to a region where the semiconductor device portion is formed. I made it.
具体的には、本発明に係る半導体基板の製造方法は、基板の一部を剥離するための剥離用物質を前記基板に導入することにより、該基板の内部に剥離層を形成する工程と、前記基板の一方の表面側に半導体デバイス部の少なくとも一部を形成する工程とを含む半導体基板製造方法であって、前記剥離層を形成する前に行われ、前記剥離層が形成される領域と前記半導体デバイス部の少なくとも一部が形成される領域との間に前記剥離用物質の透過拡散を抑止する拡散抑止層を形成する工程を有し、前記拡散抑止層を形成する工程では、前記剥離用物質の拡散を抑止する拡散抑止用物質を前記基板の内部に導入することによって該基板の内部に前記拡散抑止層を形成することを特徴とする。 Specifically, the method of manufacturing a semiconductor substrate according to the present invention includes a step of forming a release layer in the substrate by introducing a release material for peeling a part of the substrate into the substrate, Forming at least a part of a semiconductor device portion on one surface side of the substrate, the method being performed before forming the release layer, and a region where the release layer is formed, And a step of forming a diffusion suppression layer that suppresses permeation diffusion of the peeling material between the region where at least a part of the semiconductor device portion is formed, and in the step of forming the diffusion suppression layer, the peeling The diffusion inhibiting layer is formed inside the substrate by introducing a diffusion inhibiting material that inhibits the diffusion of the substance into the substrate.
さらに、前記剥離層に沿って前記基板の一部を剥離する工程を有し、前記基板は、前記剥離層に沿って一部が剥離される前に、前記半導体デバイス部の少なくとも一部が形成されてもよい。 Furthermore, the method includes a step of peeling a part of the substrate along the peeling layer, and the substrate forms at least a part of the semiconductor device portion before the part is peeled along the peeling layer. May be.
また、前記剥離層に沿って前記基板の一部を剥離する工程と、一部が剥離された前記基板から前記剥離層及び前記拡散抑止層を除去する工程とを有し、前記剥離層及び前記拡散抑止層を前記基板から除去した後に、前記半導体デバイス部の少なくとも一部を形成するようにしてもよい。 A step of peeling a part of the substrate along the peeling layer; and a step of removing the peeling layer and the diffusion suppressing layer from the substrate partially peeled, the peeling layer and the After removing the diffusion suppressing layer from the substrate, at least a part of the semiconductor device portion may be formed.
また、本発明に係る半導体基板の製造方法は、基板の一部を剥離するための剥離用物質を前記基板に導入することにより、該基板の内部に剥離層を形成する工程と、前記基板の一方の表面側に半導体デバイス部の少なくとも一部を形成する工程と、前記剥離層が形成された前記基板における前記半導体デバイス部の少なくとも一部が形成されている側を、他の基板に貼り付ける工程と、前記他の基板に貼り付けられた前記基板の一部を、前記剥離層に沿って剥離する剥離工程とを有する半導体基板の製造方法であって、前記剥離層を形成する前に行われ、前記剥離層が形成される領域と前記半導体デバイス部の少なくとも一部が形成される領域との間に前記剥離用物質の透過拡散を抑止する拡散抑止層を形成する工程を有し、前記拡散抑止層を形成する工程では、前記剥離用物質の拡散を抑止する拡散抑止用物質を前記基板の内部に導入することによって該基板の内部に前記拡散抑止層を形成することを特徴とする。 In addition, the method for manufacturing a semiconductor substrate according to the present invention includes a step of forming a release layer in the substrate by introducing a release substance for peeling a part of the substrate into the substrate, The step of forming at least a part of the semiconductor device portion on one surface side and the side of the substrate on which the release layer is formed, the side where the semiconductor device portion is formed are attached to another substrate A method for manufacturing a semiconductor substrate, comprising: a step of peeling along a part of the substrate attached to the other substrate along the release layer, wherein the method is performed before the release layer is formed. Forming a diffusion suppression layer that suppresses permeation diffusion of the release material between a region where the release layer is formed and a region where at least a part of the semiconductor device portion is formed, Diffusion prevention layer In the step of forming, and forming the diffusion preventing layer on the inside of the substrate by introducing a diffusion suppressing substance which suppresses the diffusion of the delamination material in the interior of the substrate.
また、本発明に係る半導体基板の製造方法は、基板の一部を剥離するための剥離用物質を前記基板に導入することにより、該基板の内部に剥離層を形成する工程と、前記剥離層が形成された前記基板を、他の基板に貼り付ける工程と、前記他の基板に貼り付けられた前記基板の一部を、前記剥離層に沿って剥離する剥離工程と、前記一部が剥離された基板に半導体デバイス部の少なくとも一部を形成する工程とを有する半導体基板の製造方法であって、前記剥離層を形成する前に行われ、前記剥離層が形成される領域と前記半導体デバイス部の少なくとも一部が形成される領域との間に前記剥離用物質の透過拡散を抑止する拡散抑止層を形成する工程を有し、前記拡散抑止層を形成する工程では、前記剥離用物質の拡散を抑止する拡散抑止用物質を前記基板の内部に導入することによって該基板の内部に前記拡散抑止層を形成することを特徴とする。 In addition, the method of manufacturing a semiconductor substrate according to the present invention includes a step of forming a release layer inside the substrate by introducing a release substance for peeling a part of the substrate into the substrate, and the release layer. A step of affixing the substrate on which the substrate is formed to another substrate; a separation step of peeling a part of the substrate affixed to the other substrate along the release layer; Forming at least a part of a semiconductor device portion on the formed substrate, wherein the method is performed before forming the release layer, and the region where the release layer is formed and the semiconductor device A step of forming a diffusion suppression layer that suppresses permeation diffusion of the stripping substance between the region where at least a part of the part is formed, and in the step of forming the diffusion suppression layer, For diffusion suppression to suppress diffusion And forming said diffusion barrier layer on the inside of the substrate by introducing the quality inside the substrate.
さらに、前記剥離用物質は、水素及び希ガスであってもよい。 Further, the peeling material may be hydrogen and a rare gas.
前記拡散抑止層には、前記剥離用物質の拡散を抑止する拡散抑止用物質が含まれ、前記拡散抑止用物質は、ホウ素であることが好ましい。 The diffusion inhibiting layer preferably includes a diffusion inhibiting substance that inhibits diffusion of the stripping substance, and the diffusion inhibiting substance is boron.
前記基板は、単結晶シリコン基板であってもよい。The substrate may be a single crystal silicon substrate.
−作用−
次に、本発明の作用について説明する。-Action-
Next, the operation of the present invention will be described.
なお、本明細書及び特許請求の範囲等において、「半導体基板」とは、半導体層を形成することができる層、又は半導体層を有する基板のことをいうものとする。すなわち、「半導体基板」というときは、シリコンウェハに後に半導体層を形成するもの、シリコンウェハに半導体層を形成したもの、シリコンウェハに半導体デバイス部の一部を形成したもの、シリコンウェハに半導体デバイス部の全部を形成したもの、上記のシリコンウェハのいずれかを或いはそれらを組み合わせてウェハのまま又はダイシング等により分断した後に他の基板に貼り合わせたもの、上記他の基板に貼りあわせた後に更にデバイス形成工程を加えたもの等をすべて含む概念として用いる。 Note that in this specification, the claims, and the like, a “semiconductor substrate” refers to a layer on which a semiconductor layer can be formed or a substrate having a semiconductor layer. In other words, when “semiconductor substrate” is used, a semiconductor layer is later formed on a silicon wafer, a semiconductor layer is formed on a silicon wafer, a semiconductor device part is formed on a silicon wafer, and a semiconductor device is formed on a silicon wafer. One in which all of the portions are formed, one of the above silicon wafers or a combination of them, and the wafer is separated by dicing or the like, and then bonded to another substrate, and further bonded to the other substrate It is used as a concept that includes all devices added with a device formation process.
本発明の半導体基板の製造方法では、剥離用物質を基板に導入することによって、基板の内部に剥離層を形成する。また、基板の一方の表面側に半導体デバイス部の少なくとも一部を形成する。そして、剥離層を形成する前に、拡散抑止用物質を前記基板の内部に導入することによって剥離層が形成される領域と、半導体デバイス部の少なくとも一部が形成される領域との間の基板内部に、拡散抑止層を形成する。ここで、剥離用物質は例えば水素であり、拡散抑止用物質は例えばホウ素である。 In the method for manufacturing a semiconductor substrate of the present invention, a peeling layer is formed inside the substrate by introducing a peeling material into the substrate. Further, at least a part of the semiconductor device portion is formed on one surface side of the substrate. And before forming a peeling layer, the board | substrate between the area | region in which a peeling layer is formed by introduce | transducing the substance for diffusion suppression into the said board | substrate, and the area | region in which at least one part of a semiconductor device part is formed A diffusion suppression layer is formed inside. Here, the peeling material is, for example, hydrogen, and the diffusion suppressing material is, for example, boron.
このように拡散抑止層を配置することによって、熱処理に伴って剥離用物質が拡散した際に、拡散抑止層において剥離用物質の移動が妨げられる。 By disposing the diffusion suppressing layer in this manner, when the peeling material is diffused along with the heat treatment, movement of the peeling material is prevented in the diffusion suppressing layer.
従って、剥離用物質が、半導体基板の半導体層が後に形成される箇所、或いは既に形成された半導体層に移動しにくくなり、剥離用物質が閾値制御性に悪影響を及ぼす可能性を低減することが可能となる。 Accordingly, it becomes difficult for the peeling substance to move to a portion where the semiconductor layer of the semiconductor substrate is formed later or to the already formed semiconductor layer, thereby reducing the possibility that the peeling substance adversely affects the threshold controllability. It becomes possible.
なお、剥離した後は、除去工程において、拡散抑止層を剥離層と共に除去することが好ましい。このことにより、剥離層にあった剥離用物質或いは拡散抑止層にあった拡散抑止用物質が閾値制御性に悪影響を及ぼす可能性を防止することができる。 In addition, after peeling, it is preferable to remove a diffusion suppression layer with a peeling layer in a removal process. Thereby, it is possible to prevent the possibility that the peeling substance in the peeling layer or the diffusion inhibiting substance in the diffusion inhibiting layer adversely affects the threshold controllability.
また、半導体デバイス部を形成する工程を、上記貼り付ける工程よりも前に行うことが好ましい。このことにより、半導体デバイス部を高精度に予め形成した後に、他の基板へ貼り合わせて移すことが可能となる。例えば、ＩＣプロセスで作製したサブミクロンデバイスをガラス基板上に高精度に形成することが可能となる。 Moreover, it is preferable to perform the process of forming a semiconductor device part before the said bonding process. As a result, after the semiconductor device portion is formed in advance with high accuracy, it can be transferred to another substrate. For example, a submicron device manufactured by an IC process can be formed on a glass substrate with high accuracy.
本発明によると、基板に剥離層を形成して基板の一部を剥離する半導体基板において、基板に後に形成される或いは既に形成された半導体デバイス部が、剥離層に配置された剥離用物質の拡散によって受ける悪影響を排除することができる。 According to the present invention, in a semiconductor substrate in which a peeling layer is formed on a substrate and a part of the substrate is peeled off, a semiconductor device portion formed later or already formed on the substrate is formed of a peeling substance disposed on the peeling layer. The adverse effect caused by diffusion can be eliminated.
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The present invention is not limited to the following embodiment.
《発明の実施形態１》
図１〜図１１は、本発明に係る実施形態１にかかる断面図である。本実施形態１においては、一方の基板に半導体デバイス部Ｔを全て形成した後、他の基板Ｋ（以下、基板Ｋと称する。）に貼り合せて半導体装置Ｓを形成する場合について説明する。また、説明の便宜上、上下左右といった位置或いは方向を示す記載については、図面を正面視した場合を基準として記載している。
FIGS. 1-11 is sectional
なお、通常、半導体デバイス部Ｔは複数個のＮＭＯＳトランジスタ及び／またはＰＭＯＳトランジスタが同一基板上に複数作りこまれた構造となるものであるが、説明をわかり易く簡素化するため、１個のＮＭＯＳトランジスタを形成する場合を例として説明する。ＰＭＯＳトランジスタについては示さないが、イオン注入時の不純物導電型を適宜変更することでＮＭＯＳトランジスタと同様に形成できる。なお、この記載は単一のトランジスタを形成する場合を除外する意図ではない。また、ここでは、素子分離やウェル形成プロセスについて記載していないが、素子分離やウェル形成を行うようにしても構わない。 In general, the semiconductor device portion T has a structure in which a plurality of NMOS transistors and / or PMOS transistors are formed on the same substrate. However, in order to simplify the explanation, one NMOS transistor is used. The case of forming the film will be described as an example. Although the PMOS transistor is not shown, it can be formed in the same manner as the NMOS transistor by appropriately changing the impurity conductivity type during ion implantation. This description is not intended to exclude the case of forming a single transistor. Although element isolation and well formation processes are not described here, element isolation and well formation may be performed.
図１は、半導体デバイス部Ｔを基板Ｋに貼り合せ半導体基板Ｓを形成した後の状態を模式的に示す断面図である。すなわち、半導体基板Ｓは、基板Ｋと、高密度且つ高精度に形成された半導体デバイス部Ｔとを含んで構成されている。 FIG. 1 is a cross-sectional view schematically showing the state after the semiconductor device portion T is bonded to the substrate K and the semiconductor substrate S is formed. That is, the semiconductor substrate S includes the substrate K and the semiconductor device portion T formed with high density and high accuracy.
上記基板Ｋとしては、ガラス基板１８が例示できる。 An example of the substrate K is a
上記半導体デバイス部Ｔは、保護膜１９、半導体層２０、ゲート絶縁膜４、ゲート電極６、サイドウォール９、第１層間絶縁膜１１、第２層間絶縁膜１２、第３層間絶縁膜１４、ソース電極１６ｓ、ドレイン電極１６ｄ、及び絶縁膜１７を備え、チャネル領域２３および低濃度不純物領域８によってＬＤＤ（Lightly Doped Drain）構造を有するＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を構成している。 The semiconductor device portion T includes a
上記ゲート電極６は、第１層間絶縁膜１１とゲート絶縁膜４との間に形成されている。すなわち、図１に示すように、第２層間絶縁膜１２には凹部１２ａが形成され、この凹部１２ａの表面に沿って第１層間絶縁膜１１が凹状に形成されている。上記ゲート電極６は、凹部１２ａの内部に第１層間絶縁膜１１を介して設けられている。また、ゲート電極６の左右側面には、サイドウォール９がそれぞれ形成されている。そして、サイドウォール９及びゲート電極６の上面は、第１層間絶縁膜１１の表面と同じ平面を構成している。そして、これらサイドウォール９、ゲート電極６、及び第１層間絶縁膜１１の上には、ゲート絶縁膜４を介して半導体層２０が設けられている。 The
上記半導体層２０は、例えば不純物を有する単結晶シリコン層により構成される。そして、半導体層２０は、チャネル領域２３と、チャネル領域２３の両外側に設けられた低濃度不純物領域８と、低濃度不純物領域８の両外側に設けられた高濃度不純物領域１０とを備えている。 The
チャネル領域２３は、ゲート絶縁膜４を介してゲート電極６の向かい側に対応して形成され、例えばホウ素等のＰ型不純物元素が１〜５×１０１７ｃｍ−３程度の濃度になるように注入されている。また、低濃度不純物領域８は、上記ゲート絶縁膜４を介して各サイドウォール９の向かい側に対応して形成されている。低濃度不純物領域８及び高濃度不純物領域１０には、リン等のＮ型不純物元素が注入されており、低濃度不純物領域８は例えば１〜５×１０１8ｃｍ−３程度、高濃度不純物領域１０は１×１０１9〜１×１０２０ｃｍ−３程度のように低濃度不純物領域８は高濃度不純物領域１０よりも低い濃度で形成されている。言い換えれば、半導体層２０における不純物濃度は、チャネル領域２３、低濃度不純物領域８、及び高濃度不純物領域１０の順に高くなっている。The
そして、上記各高濃度不純物領域１０の一方がドレイン領域１０ｄを構成する一方、他方がソース領域１０ｓを構成している。さらに、ドレイン領域１０ｄにはドレイン電極１６ｄが接続されると共に、ソース領域１０ｓにはソース電極１６ｓが接続されている。 One of the high-
すなわち、図１に示すように、ドレイン領域１０ｄ及びソース領域１０ｓの下方には、第３層間絶縁膜１４、第２層間絶縁膜１２、第１層間絶縁膜１１、ゲート酸化膜４を上下に貫通するコンタクトホール１５がそれぞれ形成されている。また、ドレイン領域１０ｄおよびソース領域１０ｓと電気的に接続するためにコンタクトホール１５内に金属等の導電材料が充填され、上記ドレイン電極１６ｄ及びソース電極１６ｓが形成されている。凹部１７ａは溝状に延びることにより、凹部１７ａ内の導電材料が配線を構成するようになっている。以上のようにして、半導体デバイス部Ｔは構成されている。 That is, as shown in FIG. 1, below the
なお、ガラス基板１８に対して、半導体デバイス部Ｔの構造が上下反転した構造であってもよい。 Note that the structure of the semiconductor device portion T may be inverted with respect to the
−製造方法−
次に、本実施形態の半導体基板Ｓ及び半導体デバイス部Ｔの製造方法について、図１〜図１２を参照して説明する。-Manufacturing method-
Next, a method for manufacturing the semiconductor substrate S and the semiconductor device unit T according to this embodiment will be described with reference to FIGS.
半導体デバイス部Ｔの製造方法は、例えばイオン注入による拡散抑止層形成工程と、活性化工程と、例えばイオン注入による剥離層形成工程と、貼り合わせ工程（貼付工程）と、分割工程（剥離工程）と、除去工程とを備えている。 The manufacturing method of the semiconductor device portion T includes, for example, a diffusion suppression layer forming process by ion implantation, an activation process, a peeling layer forming process by, for example, ion implantation, a bonding process (sticking process), and a dividing process (peeling process). And a removal step.
さらに具体的には、半導体デバイス部Ｔの製造方法は、剥離用物質である水素、あるいは水素および希ガスを単結晶シリコン基板に注入して加熱することにより、単結晶シリコン基板の一部を分割除去する工程を含む製造方法であって、水素の透過拡散を抑止する拡散抑止層３５を単結晶シリコン基板に形成する工程と、水素を含む剥離層３６を単結晶シリコン基板に形成する工程と、熱処理を行うことにより剥離層３６に沿って単結晶シリコン基板の一部を剥離する工程とを備えている。 More specifically, in the method of manufacturing the semiconductor device portion T, a part of the single crystal silicon substrate is divided by injecting hydrogen, which is a peeling material, or hydrogen and a rare gas into the single crystal silicon substrate and heating. A manufacturing method including a step of removing, a step of forming a
本実施形態では、半導体デバイス部Ｔを形成するデバイス部形成工程は、貼り合わせ工程よりも前に行われる。 In this embodiment, the device part forming process for forming the semiconductor device part T is performed before the bonding process.
まず、図２に示すように、シリコンウェハ（単結晶シリコン基板）１の表面に保護膜である酸化膜２を２０ｎｍの厚みで形成する。その後、ＭＯＳトランジスタのしきい値制御の目的で、半導体層２０のチャネル領域２３を形成するための不純物元素であるホウ素３をイオン注入する。イオン注入の条件は、例えば、注入エネルギーを１０〜３０ＫｅＶ程度とし、ドーズ量を１〜５×１０１２ｃｍ−２程度とする。このことにより、半導体層２０ａを酸化膜２の下方のシリコンウェハ１内に形成する。First, as shown in FIG. 2, an
次に、絶縁層形成工程では、図３に示すように、酸化膜２を除去した後に、シリコンウェハ１（後の半導体層２０）の表面に絶縁層であるゲート絶縁膜４を形成する。ゲート絶縁膜４は例えば酸化膜であって、１０００℃の酸化雰囲気中で熱処理を行うことにより、シリコンウェハ１の上に２０ｎｍ程度の厚みに形成する。 Next, in the insulating layer forming step, as shown in FIG. 3, after the
その後、拡散抑止層形成工程では、図３に示すように、シリコンウェハ１に対し、シリコンウェハ１における剥離用物質（本例では水素）の移動を抑止するための拡散抑止用物質であるホウ素をイオン注入等により形成する。このことにより、シリコンウェハ１にホウ素を含む拡散抑止層３５を形成する。拡散抑止層３５は、半導体層２０ａよりも深い下方位置に形成する。言い換えれば、半導体層２０ａは、拡散抑止層３５とゲート絶縁膜４との間に形成されている。このように、１０００℃の酸化雰囲気で熱処理を行ってゲート絶縁膜４を形成した後に、水素の移動を抑止するためのホウ素を含む拡散抑止層３５を形成することにより、熱処理によって拡散抑止層のホウ素元素がシリコンウェハ表面へ拡散することを極力抑えることができ、ＭＯＳトランジスタのしきい値電圧等の電気特性の制御性が悪化することを回避している。なお、ゲート絶縁膜４形成時の熱処理温度が低く、ホウ素元素の熱拡散の影響が小さい場合には、拡散抑止層３５の形成をゲート絶縁膜４形成工程よりも以前に行っても問題ない。 Thereafter, in the diffusion suppressing layer forming step, as shown in FIG. 3, boron, which is a diffusion suppressing substance for suppressing the movement of the peeling material (hydrogen in this example) on the
上記拡散抑止層３５は、半導体デバイス部ＴであるＮＭＯＳトランジスタの電気特性に影響を与えないような深さに形成されている。すなわち、後工程の熱処理により拡散抑止層３５のホウ素がシリコンウェハ１の表面へ拡散してＮＭＯＳトランジスタのしきい値電圧に影響を与えないように、注入エネルギーを設定する。 The
ここで、プロセスシミュレーションから得られた、ホウ素を単結晶シリコン基板にイオン注入したときの単結晶シリコン基板の深さ位置と、ホウ素の濃度との関係を、図１２に示す。ホウ素は、５×１０１４ｃｍ−２のドーズ量で注入した後、９００℃で１０分間熱処理を行ったものであり、注入エネルギーを、１００，２００，３００，４００，５００ＫｅＶと設定した場合について、それぞれ深さ方向の濃度分布を調べた。Here, FIG. 12 shows the relationship between the depth position of the single crystal silicon substrate and the concentration of boron obtained by ion implantation of boron into the single crystal silicon substrate, obtained from the process simulation. Boron was implanted at a dose of 5 × 1014 cm−2 and then heat treated at 900 ° C. for 10 minutes, and the implantation energy was set to 100, 200, 300, 400, 500 KeV. The concentration distribution in the depth direction was examined.
図１２に示すように、ホウ素濃度は、単結晶シリコン基板の表面から深くなるに連れて徐々に高くなり、所定の深さでピークに達する。その後、ホウ素濃度は、深くなるに連れて低くなっていることがわかる。この分布は、シリコンウェハ表面側がその反対側よりもなだらかな曲線を描いて減少する態様となる。すなわち、注入ピーク位置を中心に深さ方向で非対称なピアソン分布となる。また、上記拡散抑止層は、上記濃度分布のうち所定濃度以上となる範囲として規定される。所定濃度とは、例えば注入ピーク位置での濃度の１０分の１である。また、注入エネルギーが大きいほど、ホウ素濃度が高くなるピーク深さが、深い位置へ移ることがわかる。 As shown in FIG. 12, the boron concentration gradually increases with increasing depth from the surface of the single crystal silicon substrate, and reaches a peak at a predetermined depth. Thereafter, it can be seen that the boron concentration decreases as the depth increases. This distribution is such that the surface side of the silicon wafer decreases with a gentler curve than the opposite side. In other words, the Pearson distribution is asymmetric in the depth direction around the injection peak position. Further, the diffusion suppression layer is defined as a range in which the predetermined concentration or more is reached in the concentration distribution. The predetermined concentration is, for example, one tenth of the concentration at the injection peak position. It can also be seen that the peak depth at which the boron concentration increases as the implantation energy increases, moves to a deeper position.
ところで、シリコンウェハ１の表面における半導体デバイス部完成時点におけるホウ素濃度は１×１０１７ｃｍ−３以下であることが好ましい。ホウ素濃度が１×１０１７ｃｍ−３よりも高い場合には、ＭＯＳトランジスタのチャネル領域２３における不純物濃度が高くなりすぎるので、しきい値の制御が困難になり、所望のしきい値を得にくくなってしまうためである。By the way, it is preferable that the boron concentration at the time of completion of the semiconductor device portion on the surface of the
また、シリコンウェハ表面における拡散抑止用ホウ素元素の濃度は、イオン注入条件のドーズ量、注入エネルギー、および半導体デバイス形成プロセス中の熱処理条件の関数として与えられる。例えば、９００℃１０分間熱処理でのチャネル領域２３のゲート電極６側の表面濃度が１×１０１７ｃｍ−３以下を満たすようなホウ素のドーズ量及び注入エネルギー領域は図３３の実線よりも下方の領域となる。従って、９００℃１０分間熱処理でのシリコンウェハ１の表面濃度が１×１０１７ｃｍ−３以下を満たすホウ素のドーズ量Ｄ（ｃｍ-2）と注入エネルギーＥ（ＫｅＶ）の条件は、
Ｄ≦２．７×１０８×Ｅ２．７８・・・・・・・・・・・・（1）
となる。Further, the concentration of the boron element for suppressing diffusion on the surface of the silicon wafer is given as a function of the dose amount of the ion implantation conditions, the implantation energy, and the heat treatment conditions during the semiconductor device formation process. For example, the boron dose amount and the implantation energy region in which the surface concentration on the
D ≦ 2.7 × 108 × E2.78 (1)
It becomes.
また、一般にＩＣのＭＯＳトランジスタにおけるチャネル領域２３の不純物濃度は１〜５×１０１７ｃｍ−３程度であることから、水素に起因して発生するＮ型不純物濃度が１×１０１７ｃｍ−３程度未満であれば、電気特性に与える影響は小さくなると考えられる。従って、水素に起因して発生するＮ型不純物濃度が１×１０１７ｃｍ−３程度以上の場合において対策を行えばよいと考えられる。１×１０１７ｃｍ−３程度をドーズ量に換算すると、ホウ素元素の必要下限ドーズ量は１×１０１２ｃｍ−２となる。In general, since the impurity concentration of the
以上をまとめると、ホウ素元素のドーズ量Ｄ（ｃｍ-2）と注入エネルギーＥ（ＫｅＶ）としたとき、好ましいホウ素イオンの注入条件は、
１×１０１２ｃｍ−２≦Ｄ≦２．７×１０８×Ｅ２．７８・・・（2）
となる。これは、図３３の斜線部分に相当する。To summarize the above, when the boron element dose D (cm−2 ) and the implantation energy E (KeV) are used, the preferred boron ion implantation conditions are:
1 × 1012 cm−2 ≦ D ≦ 2.7 × 108 × E2.78 (2)
It becomes. This corresponds to the hatched portion in FIG.
従って、上記（２）の条件を満たすようにイオン注入を行なえば、好適に作動するチャネル領域をシリコンウェハに形成することが可能となる。なお、上記にはチャネル領域２３のゲート電極６側の拡散抑止用ホウ素の表面濃度が１×１０１７ｃｍ−３以下を満たすものについて記載したがそれに限られない。すなわち、半導体層２０の拡散抑止用ホウ素の表面濃度が１×１０１７ｃｍ−３以下を満たすようにしても、好適に作動させることができる。Therefore, if ion implantation is performed so as to satisfy the above condition (2), a channel region that operates suitably can be formed in the silicon wafer. In the above description, the surface concentration of the diffusion suppressing boron on the
その後、図４に示すように、ゲート絶縁膜４の表面にゲート電極６を形成する。まず、ポリシリコンを３００ｎｍ程度の厚さにＣＶＤ法等により堆積する。さらに、上記ポリシリコン層にＮ型不純物を拡散させてＮ型ポリシリコンとした後、フォトリソグラフィ等によりゲート電極６をパターン形成する。 Thereafter, as shown in FIG. 4, a
続いて、図４に示すように、ゲート電極６をマスクとしてＮ型不純物元素７をイオン注入し、不純物濃度が半導体層２０ａとは異なる半導体層２０ｂ（後の低濃度不純物領域８）を形成する。このとき、イオン注入されなかったゲート電極６の下方の半導体層２０ａは、チャネル領域２３となる。 Subsequently, as shown in FIG. 4, an N-
次に、図５に示すように、ゲート電極６の左右の側壁部分に例えばＳｉＯ２のような絶縁性材料により構成されるサイドウォール９を形成する。続いて、上記ゲート電極６及びサイドウォール９をマスクとしてＮ型不純物元素５をイオン注入し、高濃度不純物領域１０を形成する。このとき、サイドウォール９によりマスクされて不純物５が注入されなかった半導体層２０ｂは、低濃度不純物領域８として形成される。Next, as shown in FIG. 5,
続いて、図６に示すように、上記ゲート絶縁膜４、ゲート電極６、及びサイドウォール９を覆うように、例えばＳｉＯ２のような絶縁性材料による第１層間絶縁膜１１を１００ｎｍ程度の厚みでＣＶＤ等により形成する。Subsequently, as shown in FIG. 6, a first
その後、活性化工程を行う。活性化工程では、熱処理によりイオン注入によってシリコンウェハ中に導入された不純物元素の活性化を行う。熱処理としては例えば９００℃で１０分間の処理を行うことが好ましい。このことにより、拡散抑止層３５のホウ素イオンが加熱により活性化する。なお、熱処理温度は、ホウ素イオンの拡散をなるべく抑えるためにより低温であることが望ましい。また、ＲＴＡ（ラピッドサーマルアニール）などの短時間熱処理も好ましい。このことにより、注入されたホウ素イオン１３は、シリコン元素（Ｓｉ）の置換位置に収まってドナー不純物となる。 Thereafter, an activation process is performed. In the activation step, the impurity element introduced into the silicon wafer by ion implantation is activated by heat treatment. For example, the heat treatment is preferably performed at 900 ° C. for 10 minutes. As a result, the boron ions in the
次に、図７に示すように、上記第１層間絶縁膜１１を覆うように、第２層間絶縁膜１２を形成した後、第２層間絶縁膜１２の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。尚、表面を平坦化する方法は、ＣＭＰに限らない。また、第２層間絶縁膜１２を形成する代わりに第１層間絶縁膜１１を厚く形成し、この第１層間絶縁膜１１の表面をＣＭＰにより平坦化するようにしても構わない。 Next, as shown in FIG. 7, after the second
次に、剥離層形成工程では、図８に示すように、剥離用物質である水素イオンをイオン注入によりシリコンウェハ１の内部に導入する。このことにより、シリコンウェハ１の領域のうち拡散抑止層３５を介してゲート絶縁膜４と反対側の領域に剥離層３６を形成する。注入条件としては、例えばドーズ量を１×１０１６ｃｍ−２以上且つ５×１０１６ｃｍ−２以下とし、注入エネルギーを１５０ＫｅＶ以上とすることが好ましい。なぜなら、ドーズ量が１×１０１６ｃｍ−２よりも小さい場合には、熱処理時に水素注入ピーク位置でマイクロクラックが発生せず、シリコンウェハの分離ができなくなるという問題があるためであり、ドーズ量が５×１０１６ｃｍ−２よりも大きい場合には、シリコン基板表面付近にイオン注入による結晶欠陥が多数形成され、結晶性が悪化するという問題があるためである。上記の条件でイオン注入を行なうことにより、シリコン層における所望の深さに水素を含む剥離層３６を形成することが可能となる。なお、剥離層３６は、剥離用物質の濃度分布のピークを含む層をいう。Next, in the peeling layer forming step, as shown in FIG. 8, hydrogen ions, which are a peeling material, are introduced into the
その後、図９に示すように、上記第２層間絶縁膜１２を覆うように、第３層間絶縁膜１４を形成する。続いて、上記ドレイン領域１０ｄ及びソース領域１０ｓの上方位置において、第３層間絶縁膜１４、第２層間絶縁膜１２、第１層間絶縁膜１１、ゲート絶縁膜４を上下に貫通するコンタクトホール１５を開口する。そして、各コンタクトホール１５の内部に金属等の導電材料を充填することにより、ドレイン電極１６ｄ及びソース電極１６ｓを形成する。なお、図示しないが、この後に２００ｎｍ程度の窒化膜を形成し、その後に水素化処理を行ってもよい。 Thereafter, as shown in FIG. 9, a third
続いて、図１０に示すように、第３層間絶縁膜の１４上に、ドレイン電極１６ｄ及びソース電極１６ｓを覆うように、ＳｉＯ２等の絶縁膜１７を形成し、この絶縁膜１７の表面をＣＭＰ等により平坦化する。その後、シリコンウェハ１を所望の大きさにダイシング等により分断する。以下、この分断後のシリコンウェハ１をシリコン基板１として記載する。Subsequently, as shown in FIG. 10, an insulating
そして、ＲＣＡ洗浄等のシリコン基板１の表面洗浄処理を行った後、位置あわせを行う。そして、貼り合わせ工程を行い、半導体デバイス部Ｔの絶縁膜１７の表面をガラス基板１８に貼り合わせる。このようにして、図１０に示すように、シリコン基板１の表面に、ガラス基板１８を貼り付ける。 Then, after performing the surface cleaning process of the
次に、剥離工程を行う。剥離工程では、図１１に示すように、例えば６００℃の温度環境下で数分間程度の間、熱処理することにより、シリコン基板１の一部を剥離層３６に沿って剥離する。このことにより、シリコン基板１は薄膜化され、半導体デバイス部Ｔ（ＮＭＯＳトランジスタ）は、半導体層２０と共にガラス基板１８上に配置されることとなる。トランジスタの特性に影響を与えないように、水素の拡散を抑制するためには、上記熱処理温度をなるべく低温にすると共に、熱処理時間を短くすることが望ましい。 Next, a peeling process is performed. In the peeling step, as shown in FIG. 11, a part of the
次に、除去工程において、図１に示すように、半導体層２０に対し、拡散抑止層３５を半導体層２０に残留している水素と共にエッチング等により除去する。 Next, in the removing step, as shown in FIG. 1, the
除去方法としては、ドライエッチングやウエットエッチング、又はそれら両方を組み合わせることが可能である。ただし、ドライエッチングのみによると、半導体シリコン層２０の表面にダメージが入る虞れがあるため、ドライエッチング後に適当なウェットエッチングを行うことが好ましい。シリコン基板１の一部が除去された結果、半導体シリコン層２０の膜厚は、５０〜２００ｎｍ程度となる。なお、除去方法として、ＣＭＰ（Chemical Mechanical Polshing）を適用してもよい。 As a removal method, dry etching, wet etching, or a combination of both can be used. However, since only dry etching may damage the surface of the
このように、除去工程が行われた結果、半導体層２０内での、水素元素起因で発生するＮ型不純物濃度を、トランジスタの特性に影響を及ぼさない１×１０１７ｃｍ−３以下に抑えることができる。As described above, as a result of the removal step, the concentration of the N-type impurity generated in the
なお、水素元素起因で発生するＮ型不純物濃度をさらに低くすることが好ましい。その後、半導体層２０の表面に絶縁性の保護膜１９を形成する。なお、半導体層２０と保護膜１９の界面状態を改善するために、保護膜１９形成前に半導体層２０の表面を酸化して酸化膜を形成してもよい。 It is preferable to further reduce the concentration of N-type impurities generated due to the hydrogen element. Thereafter, an insulating
以上のように、シリコン基板１に、拡散抑止層３５と、剥離層３６とを形成し、熱処理を行うことにより剥離層３６に沿ってシリコン基板１の一部を剥離すると共に、剥離層３６に配された剥離用物質である水素等が拡散抑止層３５を超えて拡散することを抑止する手法を用いて半導体装置Ｓを製造する。 As described above, the
なお、この製造方法により製造される半導体装置Ｓ、或いはその中間過程で製造されるシリコンウェハ、シリコン基板はすべて本発明にいう「半導体基板」の概念に含まれるものであるが、いずれの半導体基板においてもこの製造方法を用いて形成した場合は、剥離層及び拡散抑止層をイオン注入によって形成しているため、シリコン基板１に形成された水素及びホウ素の濃度分布が、基板の一面側から他面側に向かって傾斜しているようになる。 The semiconductor device S manufactured by this manufacturing method, or the silicon wafer and silicon substrate manufactured in the intermediate process are all included in the concept of “semiconductor substrate” in the present invention. In this case, since the peeling layer and the diffusion suppressing layer are formed by ion implantation, the concentration distribution of hydrogen and boron formed on the
−実施形態１の効果−
以上のとおりであるので、この実施形態１によると、剥離工程における熱処理時に拡散抑止層３５に配置されたホウ素の作用により、剥離用物質である水素をトラップできるため、水素が拡散抑止層３５を越えて半導体層２０側に拡散することを防止できる。従って、剥離工程において、水素が半導体層２０に拡散することに起因して半導体層２０の電気特性が悪影響を受けることを抑止することが可能である。-Effect of Embodiment 1-
As described above, according to the first embodiment, hydrogen, which is a peeling material, can be trapped by the action of boron disposed in the
さらに、除去工程において、拡散抑止層３５を半導体層２０に残留している水素と共に除去するようにしたので、半導体デバイス部Ｔが水素により悪影響を受ける虞れをより確実に防止することができる。 Furthermore, since the
さらに、半導体層２０をガラス基板１８へ移す前に、半導体デバイス部Ｔを予め形成するようにしたので、ＩＣプロセスでサブミクロンデバイスとして作製した半導体デバイス部Ｔをガラス基板１８上に形成することができる。従って、通常ガラス基板に多結晶シリコン層や非晶質シリコン層を形成して半導体デバイス部を形成する場合と異なり、単結晶シリコン基板上に形成したトランジスタと同等もしくは薄膜化を行うことによりそれ以上の性能を有するトランジスタを、トランジスタの閾値制御性を悪化させることなく形成できる。 Furthermore, since the semiconductor device portion T is formed in advance before the
《発明の実施形態２》
図１３〜図２３は、本発明に係る半導体基板の実施形態２にかかる半導体装置、及びその製造方法を示す断面図である。尚、以降の各実施形態では、図１〜図１１と同じ部分に同じ符号を付して、その詳細な説明を省略する。<<
13 to 23 are cross-sectional views showing a semiconductor device according to
本実施形態は、半導体層２０を後に形成するシリコン基板層Ｌを予め他の基板Ｋへ移した後に、半導体デバイス部Ｔの形成工程を施すようにしたものである。 In the present embodiment, after the silicon substrate layer L to be formed later on the
なお、通常、半導体デバイス部Ｔは複数個のＮＭＯＳトランジスタ及び／またはＰＭＯＳトランジスタが同一基板上に複数作りこまれた構造となるものであるが、説明をわかり易く簡素化するため、１個のＮＭＯＳトランジスタを形成する場合を例として説明する。ＰＭＯＳトランジスタについては示さないが、イオン注入時の不純物導電型を適宜変更することでＮＭＯＳトランジスタと同様に形成できる。なお、この記載は単一のトランジスタを形成する場合を除外する意図ではない。また、ここでは、素子分離やウェル形成プロセスについて記載していないが、素子分離やウェル形成を行うようにしても構わない。 In general, the semiconductor device portion T has a structure in which a plurality of NMOS transistors and / or PMOS transistors are formed on the same substrate. However, in order to simplify the explanation, one NMOS transistor is used. The case of forming the film will be described as an example. Although the PMOS transistor is not shown, it can be formed in the same manner as the NMOS transistor by appropriately changing the impurity conductivity type during ion implantation. This description is not intended to exclude the case of forming a single transistor. Although element isolation and well formation processes are not described here, element isolation and well formation may be performed.
図１３は、基板Ｋと、シリコン基板層Ｌを含む半導体デバイス部Ｔとにより構成された半導体装置Ｓを模式的に示す断面図である。 FIG. 13 is a cross-sectional view schematically showing a semiconductor device S composed of a substrate K and a semiconductor device portion T including a silicon substrate layer L.
基板Ｋは、ガラス基板１８が例示できる。 An example of the substrate K is a
上記半導体デバイス部Ｔは、酸化膜４１、半導体層２０、ゲート絶縁膜４２、ゲート電極６、層間絶縁膜４３、ソース電極１６ｓ、ドレイン電極１６ｄ、及びシリコン窒化膜４４を備え、チャネル領域２３、ドレイン領域１０ｄ、及びソース領域１０ｓによってＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を構成している。 The semiconductor device portion T includes an
半導体層２０は、チャネル領域２３と、チャネル領域２３の両外側に設けられた高濃度不純物領域１０とを備えている。高濃度不純物領域１０は、ドレイン領域１０ｄとソース領域１０ｓとにより構成されている。そして、上記層間絶縁膜４３には、ドレイン領域１０ｄ及びソース領域１０ｓの各上方位置にコンタクトホール１５が形成され、各コンタクトホール１５の内部に、ドレイン領域１０ｄに接続されたドレイン電極１６ｄと、ソース領域１０ｓに接続されたソース電極１６ｓとが形成されている。 The
そして、上記層間絶縁膜４３の上には、ドレイン電極１６ｄ及びソース電極１６ｓを覆うようにシリコン窒化膜４４が形成されている。 A
−製造方法−
次に、本実施形態の半導体装置Ｓ、及びシリコン基板層Ｌを含む半導体デバイス部Ｔの製造方法について、図１３〜図２３を参照して説明する。-Manufacturing method-
Next, a method for manufacturing the semiconductor device S of this embodiment and the semiconductor device portion T including the silicon substrate layer L will be described with reference to FIGS.
本実施形態のシリコン基板層Ｌの製造方法は、上記実施形態１と同様に、拡散抑止層形成工程と、活性化工程と、剥離層形成工程と、貼り合わせ工程（貼付工程）と、剥離工程（分割工程）と、除去工程とを備えている。また、本実施形態の半導体装置Ｓの製造方法は、上記実施形態１と同様に、上記シリコン基板層Ｌの製造方法に加えて、さらに、ゲート絶縁膜、ゲート電極、ソースおよびドレイン領域形成、層間絶縁膜形成、コンタクトホール形成、ソース及びドレイン電極形成、シリコン窒化膜形成等のゲート絶縁膜以降のデバイス部形成工程を備えているが、上記実施形態１とは、それらゲート絶縁膜以降のデバイス部形成工程を行うタイミングが異なっている。 The manufacturing method of the silicon substrate layer L of the present embodiment is similar to the first embodiment described above, in the diffusion suppression layer forming step, the activation step, the release layer forming step, the bonding step (sticking step), and the peeling step. (Dividing step) and a removing step. In addition to the method for manufacturing the silicon substrate layer L, the method for manufacturing the semiconductor device S according to the present embodiment further includes forming a gate insulating film, a gate electrode, source and drain regions, and an interlayer. The device portion forming process after the gate insulating film such as insulating film formation, contact hole formation, source and drain electrode formation, silicon nitride film formation and the like is provided. The first embodiment is a device portion after the gate insulating film. The timing for performing the forming process is different.
すなわち、上記実施形態１では、拡散抑止層形成工程、活性化工程、及び剥離層形成工程と並行してデバイス部形成工程を行うようにしたが、本実施形態では、ゲート絶縁膜形成以降のデバイス部形成工程を、除去工程の後に行う。 That is, in the first embodiment, the device part forming step is performed in parallel with the diffusion suppressing layer forming step, the activation step, and the release layer forming step. However, in this embodiment, the device after the gate insulating film formation is performed. The part forming step is performed after the removing step.
まず、絶縁層形成工程において、図１４に示すように、シリコンウェハ１に基板表面を保護するための絶縁層である酸化膜４１を２０ｎｍ程度の厚みで形成する。 First, in the insulating layer forming step, as shown in FIG. 14, an
その後、拡散抑止層形成工程では、図１５に示すように、拡散抑止用物質であるホウ素５をシリコンウェハ１に注入し、拡散抑止層３５を形成する。ホウ素５の注入条件は、上記実施形態１とほぼ同様である。その結果、シリコンウェハ１の表面において拡散抑止用物質の濃度が１×１０１７ｃｍ−３以下であれば後に半導体デバイス部を形成した際にも略閾値制御に影響を与えないものとすることができる。Thereafter, in the diffusion suppressing layer forming step, as shown in FIG. 15,
続いて、熱処理等による活性化工程において、拡散抑止層３５のホウ素を活性化する。上記実施形態と同様の条件が使用できる。また、熱処理温度は、ホウ素の拡散をなるべく抑えるためにより低温であることが望ましい点も同様である。 Subsequently, boron in the
なお、図２０で示す後工程において行うシリコンウェハ１中にチャネル領域２３を形成するためのホウ素３のイオン注入工程を上記熱処理の前に行ってもよい。この利点としては、貼り合わせ工程の後にガラス基板１８上で行われるイオン注入工程がイオンドーピング装置によって行われる場合には、所望の不純物元素以外の元素が同時にチャネル領域２３に導入される問題があるため、しきい値電圧制御が難しくなる問題があるが、イオン注入装置の場合には、質量分離装置により所望の元素のみを注入することができるため、しきい値電圧制御性が向上する点が挙げられる。 Note that an ion implantation step of
次に、剥離層形成工程では、図１６に示すように、剥離用物質１３である水素元素をイオン注入等によりシリコンウェハ１の内部に導入する。このことにより、拡散抑止層３５よりも下方位置に剥離層３６を形成する。 Next, in the peeling layer forming step, as shown in FIG. 16, a hydrogen element as the peeling
ここまでの工程により形成されたシリコンウェハ１は、ガラス基板上に単結晶シリコン薄膜を形成する場合に有用である。すなわち、例えば室温でガラス基板に貼り合わせた後、６００℃程度の熱処理を行うことによって、膜厚均一性に優れた単結晶シリコン薄膜を容易にガラス基板上に形成することが可能となる。このとき、熱拡散により単結晶シリコン薄膜側へ移動しようとする水素元素をホウ素イオンが阻止するため、水素元素起因により単結晶シリコン薄膜がＮ型化するのを防ぐことができる。その結果、その後に形成するＮＭＯＳおよびＰＭＯＳトランジスタのしきい値を所望の値に容易に制御できると共に、水素元素起因のしきい値変動を抑えて再現性良くトランジスタを形成できる。また、ここまでの工程により形成されたシリコンウェハ１はシリコンウェハの形状であるため、別の場所に移動する場合にも、シリコンウェハ用キャリアなどに入れて容易に持ち運びできるなど、取り扱いやすい等の利点がある。 The
そして、シリコンウェハ１をダイシング等により分断してシリコン基板１とする。そして、ＲＣＡ洗浄等によってシリコン基板１の表面洗浄処理を行った後、貼り合わせ工程を行う。貼り合せ工程では、図１７に示すように、基板を上下に反転して下面（すなわち、酸化膜４１）の表面にガラス基板１８を貼り合わせる。その後、分割工程では例えば６００℃の温度環境下で数分間程度の間熱処理することにより、図１８に示すように、シリコン基板１を剥離層３６に沿って分割して剥離する。そして、ガラス基板１８側に残ったシリコン基板１の一部が薄膜シリコン基板１ａとして形成される。 Then, the
次に、除去工程において、図１９に示すように、薄膜シリコン基板１ａに対し、拡散抑止層３５及び剥離層３６を実施形態１と同様にエッチング等により除去する。以上の工程によってシリコン基板層Ｌが製造される。なお、拡散抑止層３５の除去に引き続いて、エッチング等によりシリコン基板層Ｌを所望の膜厚に調整してもよい。 Next, in the removing step, as shown in FIG. 19, the
続いて、以下の半導体デバイス形成工程を行い、半導体装置Ｓを製造する。 Subsequently, the semiconductor device S is manufactured by performing the following semiconductor device formation process.
すなわち、図２０に示すように、薄膜シリコン基板１ａの表面を保護するために、ＣＶＤ法等により酸化膜４６を２０ｎｍ程度形成した後、薄膜シリコン基板１ａのチャネル領域２３を形成するための不純物元素であるホウ素３をイオン注入する。このことにより、半導体層２０ａを酸化膜２の下方の薄膜シリコン基板１ａ中に形成する。 That is, as shown in FIG. 20, in order to protect the surface of the thin
次に、図２１に示すように、酸化膜４６を除去した後に、薄膜シリコン基板１ａの表面にゲート絶縁膜４２を形成する。ゲート絶縁膜４２は、ＣＶＤ法等によりＳｉＯ２膜を６０ｎｍ程度の厚みに形成する。次に、高濃度のＮ型又はＰ型の不純物を含んだポリシリコン、あるいはＷ、Ｔａ、ＴａＮといった金属材料や、シリサイド等の材料を用いてゲート電極６を形成する。Next, as shown in FIG. 21, after the
その後、ゲート電極６をマスクとして、Ｎ型不純物元素５を半導体層２０ａに注入し、高濃度不純物領域１０を形成する。高濃度不純物領域１０は、ドレイン領域１０ｄとソース領域１０ｓとにより構成されている。このとき、ゲート電極６の下方の半導体層２０ａは、チャネル領域２３となる。尚、高濃度不純物領域１０とチャネル領域２３との間にＮ型低濃度不純物領域を設けることにより、ＬＤＤ構造とすることも可能である。 Thereafter, using the
続いて、図２２に示すように、ゲート酸化膜４２の上に、層間絶縁膜４３を７００ｎｍ程度の厚みで形成する。その後、レーザー、ＲＴＡ、及び炉等により熱処理を行うことにより不純物元素を活性化させる。 Subsequently, as shown in FIG. 22, an
次に、図２３に示すように、層間絶縁膜４３及びゲート酸化膜４２を上下に貫通するコンタクトホール１５を、ドレイン領域１０ｄ及びソース領域１０ｓの上方位置に形成する。そして、上記各コンタクトホール１５に金属等の導電材料を充填することによりドレイン電極１６ｄ及びソース電極１６ｓを形成する。 Next, as shown in FIG. 23, contact holes 15 that vertically penetrate the
その後、図１３に示すように、シリコン窒化膜４４を２００ｎｍ程度の厚みで形成し、水素化処理を行う。以上のようにして半導体装置Ｓを製造する。 Thereafter, as shown in FIG. 13, a
なお、この製造方法により製造される半導体装置Ｓ、或いはその中間過程で製造されるシリコンウェハ、シリコン基板、および薄膜シリコン基板が貼り合わされたガラス基板はいずれも本発明にいう「半導体基板」の概念に含まれるものであるが、いずれの半導体基板においてもこの製造方法を用いて形成した場合は、剥離層及び拡散抑止層をイオン注入によって形成しているため、水素及びホウ素の濃度分布が基板の一面側から他面側に向かって傾斜しているようになる。 The semiconductor device S manufactured by this manufacturing method, or the silicon wafer manufactured in the intermediate process, the silicon substrate, and the glass substrate on which the thin film silicon substrate is bonded together are all referred to as the “semiconductor substrate” in the present invention. However, when any semiconductor substrate is formed using this manufacturing method, the separation layer and the diffusion suppression layer are formed by ion implantation, so that the concentration distribution of hydrogen and boron is It becomes inclined from the one surface side toward the other surface side.
−実施形態２の効果−
したがって、この実施形態によると、活性化されたホウ素により水素をトラップできるため、水素が後に半導体層２０を形成する領域へ移動することを防げる。その結果、その後のデバイス形成工程において、閾値制御性が悪化せず、良好な特性のトランジスタを形成することが可能となる。-Effect of Embodiment 2-
Therefore, according to this embodiment, since hydrogen can be trapped by the activated boron, it is possible to prevent the hydrogen from moving to a region where the
また、上記の製造方法によれば、しきい値制御性が良く、特性ばらつきの小さな薄膜単結晶シリコン基板をガラス基板上に形成できるので、ガラス基板上に形成された多結晶シリコンや非晶質シリコンとは異なり、単結晶シリコン基板上に形成するトランジスタと同等もしくはそれ以上の高性能な電気特性を有するトランジスタを形成することができる。 In addition, according to the above manufacturing method, a thin film single crystal silicon substrate with good threshold controllability and small characteristic variation can be formed on a glass substrate, so that polycrystalline silicon or amorphous formed on the glass substrate can be formed. Unlike silicon, a transistor having high-performance electrical characteristics equivalent to or higher than that of a transistor formed over a single crystal silicon substrate can be formed.
また、薄膜単結晶シリコン基板を複数個ガラス基板に貼り合わせることも可能であるので、ガラス基板の大きさに制限されることなく、任意の位置に単結晶シリコン層をガラス基板上に形成することが可能であり、例えば、どんな大きさのガラス基板であっても単結晶薄膜シリコン基板を容易にレイアウトすることも可能となる。 In addition, since it is possible to attach a plurality of thin film single crystal silicon substrates to a glass substrate, a single crystal silicon layer is formed on the glass substrate at an arbitrary position without being limited by the size of the glass substrate. For example, a single crystal thin film silicon substrate can be easily laid out regardless of the size of the glass substrate.
《発明の実施形態３》
図２４〜図３２は、本発明に係る半導体基板の実施形態３にかかる半導体装置、及びその製造方法を示す断面図である。<<
24 to 32 are cross-sectional views illustrating a semiconductor device according to
本実施形態では、貼り合わせ工程（貼付工程）の前工程において半導体デバイス部Ｔの一部を形成する一方、上記貼り合わせ工程の後工程においてその他の一部を形成するようにしている。 In the present embodiment, a part of the semiconductor device portion T is formed in the pre-process of the bonding process (bonding process), while the other part is formed in the post-process of the bonding process.
図２４は、基板Ｋと半導体デバイス部Ｔとにより構成された半導体装置Ｓを模式的に示す断面図である。なお、通常、半導体デバイス部Ｔは複数個のＮＭＯＳトランジスタ及び／またはＰＭＯＳトランジスタ が同一基板上に複数作りこまれた構造となるものであるが、説明をわかり易く簡素化するため、１個のＮＭＯＳトランジスタを形成する場合を例として説明する。ＰＭＯＳトランジスタについては示さないが、イオン注入時の不純物導電型を適宜変更することでＮＭＯＳトランジスタと同様に形成できる。なお、この記載は単一のトランジスタを形成する場合を除外する意図ではない。また、ここでは、素子分離やウェル形成プロセスについて記載していないが、素子分離やウェル形成を行うようにしても構わない。 FIG. 24 is a cross-sectional view schematically showing a semiconductor device S composed of a substrate K and a semiconductor device portion T. In general, the semiconductor device portion T has a structure in which a plurality of NMOS transistors and / or PMOS transistors are formed on the same substrate. However, in order to simplify the explanation, one NMOS transistor is used. The case of forming the film will be described as an example. Although the PMOS transistor is not shown, it can be formed in the same manner as the NMOS transistor by appropriately changing the impurity conductivity type during ion implantation. This description is not intended to exclude the case of forming a single transistor. Although element isolation and well formation processes are not described here, element isolation and well formation may be performed.
基板Ｋとしては、ガラス基板１８が例示できる。 An example of the substrate K is a
上記半導体デバイス部Ｔは、第２層間絶縁膜１２、第１層間絶縁膜１１、ゲート電極６、サイドウォール９、ゲート絶縁膜４、半導体層２０、層間絶縁膜５３、ソース電極１６ｓ、ドレイン電極１６ｄ、及びシリコン窒化膜４４を備え、チャネル領域２３およびＬＤＤ領域を有するＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を構成している。 The semiconductor device portion T includes the second
すなわち、上記実施形態１と同様に、ゲート電極６は、上記第１層間絶縁膜１１とゲート酸化膜４との間に形成され、左右側面には、サイドウォール９がそれぞれ形成されている。また、半導体層２０は、チャネル領域２３と、チャネル領域２３の両外側に設けられた低濃度不純物領域８と、低濃度不純物領域８の両外側に設けられた高濃度不純物領域１０とを備えている。 That is, as in the first embodiment, the
上記半導体層２０には、図２４に示すように、高濃度不純物領域５２ｄ，５２ｓがドレイン領域１０ｄ及びソース領域１０ｓにそれぞれ上下に重なるように形成されている。そして、層間絶縁膜５３に形成されたコンタクトホール１５には、ドレイン電極１６ｄ及びソース電極１６ｓが設けられている。 In the
上記ドレイン電極１６ｄは、高濃度不純物領域５２ｄを介してドレイン領域１０ｄに接続される一方、上記ソース電極１６ｓは、高濃度不純物領域５２ｓを介してソース領域１０ｓに接続されている。従って、高濃度不純物領域５２ｄとドレイン電極１６及び高濃度不純物領域５２ｓとソース電極１６ｓは電気的に接続されている。これらドレイン電極１６ｄ及びソース電極１６ｓは、層間絶縁膜５３と共に、シリコン窒化膜５４により被覆されている。 The
半導体デバイス部Ｔは、図２４に示すように、半導体層−ゲート電極部Ｇと、コンタクト−電極部Ｉとにより構成されている。 As shown in FIG. 24, the semiconductor device portion T includes a semiconductor layer-gate electrode portion G and a contact-electrode portion I.
以上のようにして、半導体装置Ｓ及び半導体デバイス部Ｔは構成されている。 The semiconductor device S and the semiconductor device unit T are configured as described above.
−製造方法−
次に、本実施形態の半導体装置Ｓの製造方法と、半導体層−ゲート電極部Ｇ、及びコンタクト−電極部Ｉにより構成される半導体デバイス部Ｔの製造方法とについて、図２４〜図３２を参照して説明する。-Manufacturing method-
Next, a method for manufacturing the semiconductor device S of the present embodiment and a method for manufacturing the semiconductor device portion T including the semiconductor layer-gate electrode portion G and the contact-electrode portion I will be described with reference to FIGS. To explain.
本実施形態では、貼り合わせ工程の前工程において、半導体デバイス部Ｔの半導体層−ゲート電極部Ｇを形成する一方、貼り合わせ工程の後工程において、半導体デバイス部Ｔのコンタクト−電極部Ｉを形成する。 In the present embodiment, the semiconductor layer-gate electrode portion G of the semiconductor device portion T is formed in the pre-step of the bonding step, while the contact-electrode portion I of the semiconductor device portion T is formed in the post-step of the bonding step. To do.
本実施形態の半導体デバイス部Ｔの製造方法は、上記実施形態１と同様に、絶縁層形成工程と、拡散抑止層形成工程と、活性化工程と、剥離層形成工程と、貼り合わせ工程（貼付工程）と、分割工程（剥離工程）と、除去工程とを備えている。 The manufacturing method of the semiconductor device portion T according to the present embodiment is similar to the first embodiment described above in that the insulating layer forming step, the diffusion suppressing layer forming step, the activation step, the release layer forming step, and the bonding step (sticking) Step), a dividing step (peeling step), and a removing step.
まず、上記実施形態１におけるサイドウォール９及び高濃度不純物領域１０の形成までの工程と同じ工程を行う（図２〜図５参照）。 First, the same steps as those up to the formation of the
その後、図２５に示すように、レジストマスク５１をパターン形成した後に、Ｎ型不純物５５を高濃度不純物領域１０に下方に隣接した所定の領域にイオン注入により導入する。こうして、高濃度不純物領域５２ｄ，５２ｓを形成する。このように、高濃度不純物領域５２ｄ，５２ｓを形成することにより、ＮＭＯＳトランジスタのソース領域１０ｓ及びドレイン領域１０ｄを構成する高濃度不純物領域１０と、ガラス基板１８への貼り合わせ工程以降の後工程にて形成するメタル配線であるソース電極１６ｓ及びドレイン電極１６ｄとのコンタクトを確実に接続することが可能となる。 Thereafter, as shown in FIG. 25, after patterning the resist
例えば、Ｎ型不純物５５のイオン注入条件としては、イオン種をリンとし、注入エネルギーを４５ＫｅＶ、ドーズ量を２×１０１５ｃｍ−２、及びイオン種をリンとし、注入エネルギーを１００ＫｅＶ、ドーズ量を２×１０１５ｃｍ−２として、２回の注入を行う。このことにより、高濃度不純物領域１０から下方へ深さ約１７０ｎｍのところまでの範囲に対し、電気的に導通を取ることができる。尚、高濃度不純物領域５２ｄ，５２ｓの形成工程は必須ではない。For example, as ion implantation conditions for the N-
次に、図２６に示すように、レジストマスク５１を除去した後に、第１層間絶縁膜１１を１００ｎｍ程度の厚みで形成し、ゲート酸化膜４やゲート電極６等を被覆する。その後、活性化工程において、熱処理を行い、イオン注入によりシリコンウェハ中に導入された拡散抑止層３５のホウ素を含む不純物元素を活性化する。熱処理としては、例えば９００℃で１０分間の処理を行う。 Next, as shown in FIG. 26, after removing the resist
続いて、図２７に示すように、第２層間絶縁膜１２を形成した後、表面を平坦化する。次に、剥離層形成工程では、図２８に示すように、上記実施形態１と同様にして、剥離用物質である水素元素１３をイオン注入によりシリコンウェハ１の内部に導入する。このことにより、拡散抑止層３５よりも下方位置に剥離層３６を形成する。 Subsequently, as shown in FIG. 27, after the second
そして、シリコンウェハ１をダイシング等により分断してシリコン基板１とする。そして、ＲＣＡ洗浄等によってシリコン基板１の表面洗浄処理を行った後、貼り合わせ工程を行う。 Then, the
貼り合わせ工程では、図２９に示すように、シリコン基板を上下に反転して下面の第２層間絶縁膜１２の表面にガラス基板１８を貼り合わせる。続いて、剥離工程では、図３０に示すように、上記実施形態１と同様にして、シリコン基板１を剥離層３６に沿って分割する。その結果、ガラス基板１８側に、半導体層２０からゲート電極部までの部分Ｇを含むシリコン基板１の一部が配置される。 In the bonding step, as shown in FIG. 29, the silicon substrate is turned upside down and the
続いて、除去工程において、図３１に示すように、ガラス基板１８上に配置されたシリコン基板１に対しエッチング等を施し、拡散防止層３５と剥離層３６を除去して半導体層２０を露出させる。 Subsequently, in the removing step, as shown in FIG. 31, the
その後、図３２に示すように、半導体層２０の表面にＣＶＤ法等によって層間絶縁膜５３を７００ｎｍ程度の厚みで形成する。続いて、コンタクトホール１５を高濃度不純物領域５２ｄ，５２ｓに到達するように形成した後、コンタクトホール１５に金属等の導電性材料を充填することによりドレイン電極１６ｄ及びソース電極１６ｓを形成する。 Thereafter, as shown in FIG. 32, an
次に、図２４に示すように、シリコン窒化膜５４を２００ｎｍ程度の厚みで形成し、水素化処理を行う。以上のようにして、半導体装置Ｓ及び半導体デバイス部Ｔを製造する。 Next, as shown in FIG. 24, a
なお、この製造方法により製造される半導体装置Ｓ、或いはその中間過程で製造されるシリコンウェハ、シリコン基板はいずれも本発明にいう「半導体基板」の概念に含まれるものであるが、いずれの半導体基板においてもこの製造方法を用いて形成した場合は、剥離層及び拡散抑止層をイオン注入によって形成しているため、水素及びホウ素の濃度分布が基板の一面側から他面側に向かって傾斜しているようになる。 The semiconductor device S manufactured by this manufacturing method, or the silicon wafer and silicon substrate manufactured in the intermediate process are all included in the concept of “semiconductor substrate” in the present invention. When the substrate is also formed using this manufacturing method, since the release layer and the diffusion suppression layer are formed by ion implantation, the concentration distribution of hydrogen and boron inclines from one side of the substrate toward the other side. Become like that.
−実施形態３の効果−
したがって、この実施形態によると他の実施形態と同様に、剥離用物質の悪影響が無く、しきい値制御性に優れ、しきい値ばらつきの小さな半導体シリコン薄膜を半導体層に用いることができる。-Effect of Embodiment 3-
Therefore, according to this embodiment, as in the other embodiments, a semiconductor silicon thin film that has no adverse effect of the peeling material, has excellent threshold controllability, and has small threshold variation can be used for the semiconductor layer.
また、ゲート電極形成までの工程においてシリコンＩＣプロセスで作製したサブミクロンのゲート長を持つ高性能トランジスタをガラス基板上に形成することができる。このとき、半導体層は単結晶シリコンであるため、トランジスタの電気特性はシリコン上に作製したトランジスタに比べて遜色の無いものとなる。 In addition, a high-performance transistor having a submicron gate length manufactured by a silicon IC process can be formed on a glass substrate in the steps up to gate electrode formation. At this time, since the semiconductor layer is single crystal silicon, the electrical characteristics of the transistor are inferior to those of a transistor formed over silicon.
また、コンタクト形成以降の電極形成工程を貼り合わせ工程後に行うことから、図３４に示すようにガラス基板６１上にあらかじめ受動素子あるいは能動素子等の素子６２を形成しておけば、受動素子あるいは能動素子等の素子６２と単結晶シリコン層を有する半導体素子６３とに対し、共通のコンタクト及びメタル配線等の層を同時に形成し、かつ、互いに電気的に接続することができるため、コスト上も有利となる。 Further, since the electrode formation process after the contact formation is performed after the bonding process, if the
また、位置合わせ精度良く貼り合わすことで、ガラス基板上の素子と単結晶シリコン層上の素子とをミクロンオーダーの近距離で接続できるため、集積度の向上も可能となる。また、分割工程における６００℃程度の熱処理が配線材料に及ぼす影響を考慮する必要が無いため、配線材料の選択肢を広げることができる。その結果、例えばＡｌなど融点が低い材料を電極に使用できるので、Ａｌの低抵抗率により電極の電気抵抗を大幅に下げることができ、トランジスタ特性及び信頼性を向上させることができる。 Further, by bonding with high alignment accuracy, the element on the glass substrate and the element on the single crystal silicon layer can be connected at a short distance of micron order, so that the degree of integration can be improved. In addition, since there is no need to consider the influence of the heat treatment at about 600 ° C. on the wiring material in the dividing step, the choice of wiring material can be expanded. As a result, since a material having a low melting point such as Al can be used for the electrode, the electrical resistance of the electrode can be greatly reduced due to the low resistivity of Al, and the transistor characteristics and reliability can be improved.
《その他の実施形態》
上記実施形態では、剥離用物質として水素イオンを適用したが、水素の代わりに水素と少なくとも１種類以上の不活性元素（例えばＨｅ，Ｎｅ，Ａｒ，Ｘｅ，Ｒｎ等）を注入するようにしてもよい。ヘリウムイオン等の不活性ガス元素は、電気的に不活性であり、不活性ガス元素の併用により水素元素濃度を減少させることができるため、水素元素によりトランジスタ等の半導体デバイス部Ｔに与える悪影響の度合いを軽減できる利点がある。ただし、注入工程を２回行う必要が生ずるデメリットがある。したがって、製造の容易化の観点からは、上述のように、剥離用物質には水素を適用することが好ましい。<< Other Embodiments >>
In the above embodiment, hydrogen ions are applied as the peeling material, but hydrogen and at least one inert element (for example, He, Ne, Ar, Xe, Rn, etc.) may be implanted instead of hydrogen. Good. Inert gas elements such as helium ions are electrically inactive, and the hydrogen element concentration can be reduced by the combined use of inert gas elements. There is an advantage that the degree can be reduced. However, there is a disadvantage that the injection process needs to be performed twice. Therefore, from the viewpoint of facilitating production, as described above, it is preferable to apply hydrogen to the peeling material.
また、上記実施形態にあっては、シリコン半導体基板の場合について示したが、本発明は、他の元素による化合物半導体も含めた半導体基板にも適用することが可能である。 In the above embodiment, the case of a silicon semiconductor substrate has been described. However, the present invention can also be applied to a semiconductor substrate including a compound semiconductor using other elements.
また、上記実施形態にあっては、あらかじめガラス基板上に受動素子あるいは能動素子等が設けられていてもよい。 Moreover, in the said embodiment, a passive element or an active element etc. may be previously provided on the glass substrate.
また、上記実施形態にあっては、ＭＯＳ構造のみについて示したが、バイポーラトランジスタ、サイリスタ、接合トランジスタ、フォトニックデバイス等の各種半導体デバイスの形成においても、本発明を適用することが可能である。 In the above embodiment, only the MOS structure is shown, but the present invention can also be applied to the formation of various semiconductor devices such as bipolar transistors, thyristors, junction transistors, and photonic devices.
以上説明したように、本発明は、半導体基板の製造方法について有用であり、特に、単結晶シリコン基板に所定の元素イオンを注入して剥離層を形成し、熱処理により基板の一部を剥離して薄膜化する工程を含むものに適している。As described above, the present invention is useful witha semiconductor substrate manufacturinghow, particularly, the single crystal silicon substrate by injecting a predetermined element ions to form a release layer, a part of the substrate by heat treatment It is suitable for those including a process of peeling and thinning.
Ｓ 半導体装置（半導体基板）
Ｋ 基板
Ｔ 半導体デバイス部
Ｇ 半導体層−ゲート電極部
Ｉ コンタクト−電極部
１ 半導体基板、シリコン基板
４ ゲート絶縁膜（絶縁層）
５ ホウ素（拡散抑止用物質）
１３ 水素（剥離用物質）
１８ ガラス基板（基板）
２０ 半導体シリコン層（半導体層）
３５ 拡散抑止層（拡散抑止用物質含有層）
３６ 剥離層（剥離用物質含有層）S Semiconductor device (semiconductor substrate)
K substrate T semiconductor device part G semiconductor layer-gate electrode part I contact-
5 Boron (diffusion inhibiting substance)
13 Hydrogen (peeling material)
18 Glass substrate (substrate)
20 Semiconductor silicon layer (semiconductor layer)
35 Diffusion inhibition layer (Diffusion inhibition substance-containing layer)
36 Peeling layer (peeling substance-containing layer)
Claims (8)
Translated fromJapanese前記基板の一方の表面側に半導体デバイス部の少なくとも一部を形成する工程とを含む半導体基板の製造方法であって、
前記剥離層を形成する前に行われ、前記剥離層が形成される領域と前記半導体デバイス部の少なくとも一部が形成される領域との間に前記剥離用物質の透過拡散を抑止する拡散抑止層を形成する工程を有し、
前記拡散抑止層を形成する工程では、前記剥離用物質の拡散を抑止する拡散抑止用物質を前記基板の内部に導入することによって該基板の内部に前記拡散抑止層を形成することを特徴とする半導体基板の製造方法。Introducing a release material for peeling a part of the substrate into the substrate to form a release layer inside the substrate;
Forming at least a part of the semiconductor device portion on one surface side of the substrate,
A diffusion suppression layer that is performed before forming the release layer and suppresses permeation diffusion of the release material between a region where the release layer is formed and a region where at least a part of the semiconductor device portion is formed. Having a step of forming
In the step of forming the diffusion suppression layer, the diffusion suppression layer is formed inside the substrate by introducing a diffusion suppression material that suppresses diffusion of the peeling material into the substrate. A method for manufacturing a semiconductor substrate.
前記基板は、前記剥離層に沿って一部が剥離される前に、前記半導体デバイス部の少なくとも一部が形成されることを特徴とする請求項１に記載の半導体基板の製造方法。Having a step of peeling a part of the substrate along the release layer;
The method for manufacturing a semiconductor substrate according to claim 1, wherein at least a part of the semiconductor device portion is formed before the substrate is partially peeled along the peeling layer.
一部が剥離された前記基板から前記剥離層及び前記拡散抑止層を除去する工程とを有し、
前記剥離層及び前記拡散抑止層を前記基板から除去した後に、前記半導体デバイス部の少なくとも一部を形成することを特徴とする請求項１に記載の半導体基板の製造方法。Peeling a part of the substrate along the release layer;
Removing the release layer and the diffusion-inhibiting layer from the partially peeled substrate,
The method for manufacturing a semiconductor substrate according to claim 1, wherein at least a part of the semiconductor device portion is formed after removing the release layer and the diffusion suppression layer from the substrate.
前記基板の一方の表面側に半導体デバイス部の少なくとも一部を形成する工程と、
前記剥離層が形成された前記基板における前記半導体デバイス部の少なくとも一部が形成されている側を、他の基板に貼り付ける工程と、
前記他の基板に貼り付けられた前記基板の一部を、前記剥離層に沿って剥離する剥離工程とを有する半導体基板の製造方法であって、
前記剥離層を形成する前に行われ、前記剥離層が形成される領域と前記半導体デバイス部の少なくとも一部が形成される領域との間に前記剥離用物質の透過拡散を抑止する拡散抑止層を形成する工程を有し、
前記拡散抑止層を形成する工程では、前記剥離用物質の拡散を抑止する拡散抑止用物質を前記基板の内部に導入することによって該基板の内部に前記拡散抑止層を形成することを特徴とする半導体基板の製造方法。Introducing a release material for peeling a part of the substrate into the substrate to form a release layer inside the substrate;
Forming at least a portion of a semiconductor device portion on one surface side of the substrate;
A step of affixing, to another substrate, a side where at least a part of the semiconductor device portion of the substrate on which the release layer is formed is formed;
A method of manufacturing a semiconductor substrate, comprising: a peeling step of peeling a part of the substrate attached to the other substrate along the peeling layer,
A diffusion suppression layer that is performed before forming the release layer and suppresses permeation diffusion of the release material between a region where the release layer is formed and a region where at least a part of the semiconductor device portion is formed. Having a step of forming
In the step of forming the diffusion suppression layer, the diffusion suppression layer is formed inside the substrate by introducing a diffusion suppression material that suppresses diffusion of the peeling material into the substrate. A method for manufacturing a semiconductor substrate.
前記剥離層が形成された前記基板を、他の基板に貼り付ける工程と、
前記他の基板に貼り付けられた前記基板の一部を、前記剥離層に沿って剥離する剥離工程と、
前記一部が剥離された基板に半導体デバイス部の少なくとも一部を形成する工程とを有する半導体基板の製造方法であって、
前記剥離層を形成する前に行われ、前記剥離層が形成される領域と前記半導体デバイス部の少なくとも一部が形成される領域との間に前記剥離用物質の透過拡散を抑止する拡散抑止層を形成する工程を有し、
前記拡散抑止層を形成する工程では、前記剥離用物質の拡散を抑止する拡散抑止用物質を前記基板の内部に導入することによって該基板の内部に前記拡散抑止層を形成することを特徴とする半導体基板の製造方法。Introducing a release material for peeling a part of the substrate into the substrate to form a release layer inside the substrate;
Bonding the substrate on which the release layer is formed to another substrate;
A peeling step of peeling a part of the substrate attached to the other substrate along the peeling layer;
A step of forming at least a part of the semiconductor device portion on the substrate from which the part has been peeled,
A diffusion suppression layer that is performed before forming the release layer and suppresses permeation diffusion of the release material between a region where the release layer is formed and a region where at least a part of the semiconductor device portion is formed. Having a step of forming
In the step of forming the diffusion suppression layer, the diffusion suppression layer is formed inside the substrate by introducing a diffusion suppression material that suppresses diffusion of the peeling material into the substrate. A method for manufacturing a semiconductor substrate.
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