JP4744884B2 - Wafer inspection apparatus and wafer inspection method - Google Patents

Description

Translated fromJapanese

本発明は、ウエハ検査装置及びウエハ検査方法に関する。  The present invention relates to a wafer inspection apparatus and a wafer inspection method.

パワーＭＯＳＦＥＴ、ダイオードなどの個別素子や複合素子のチップを２つ同時にマウントして、２系統の入力信号によって動作する機能を持たせたパッケージを製造する場合がある。この場合、半導体ウエハ上において、隣り合わせに形成された２つのチップを１つのパッケージとして同時にマウントするため、隣り合わせの２つのチップの両方が良品である必要がある。  In some cases, two individual elements such as power MOSFETs and diodes and a chip of a composite element are mounted at the same time to manufacture a package having a function of operating with two systems of input signals. In this case, since two chips formed adjacent to each other on the semiconductor wafer are simultaneously mounted as one package, both the two adjacent chips need to be non-defective products.

パワーＭＯＳＦＥＴなどの個別素子は、ドレイン、ゲート、ソースといった端子しかなく、高電圧、大電流で、低抵抗の測定精度を要求されている。このため、電源系、測定系は、１ユニットしかなく、並列測定の検査装置は存在しない。したがって、半導体ウエハ上に形成されたチップの性能は、１つずつ測定を行うことによって検査されていた。  Individual elements such as power MOSFETs have only terminals such as a drain, a gate, and a source, and are required to have high voltage, large current, and low resistance measurement accuracy. For this reason, the power supply system and the measurement system have only one unit, and there is no inspection device for parallel measurement. Therefore, the performance of the chip formed on the semiconductor wafer has been inspected by performing measurement one by one.

従来、半導体ウエハ上に形成されたチップの検査は、次のようにしてなされていた。図４は、半導体ウエハ上に形成されたパワーＭＯＳＦＥＴ１０の性能検査を説明する概略図である。ここでは説明の簡略化のため、半導体ウエハ上にパワーＭＯＳＦＥＴ１０が、第１のチップ、第２のチップ、第３のチップ、第４のチップと４個並列に形成されている場合について図示している。各パワーＭＯＳＥＦＴ１０の表面にはソースアルミパッド１１及びゲートアルミパッド１２が形成されており、一方、裏面には全てのチップに共通の裏面ドレイン端子（不図示）が略全面に形成されている。  Conventionally, inspection of chips formed on a semiconductor wafer has been performed as follows. FIG. 4 is a schematic diagram for explaining the performance inspection of thepower MOSFET 10 formed on the semiconductor wafer. Here, for simplification of description, the case where fourpower MOSFETs 10 are formed in parallel with the first chip, the second chip, the third chip, and the fourth chip on the semiconductor wafer is illustrated. Yes. Asource aluminum pad 11 and agate aluminum pad 12 are formed on the surface of eachpower MOS EFT 10, while a back surface drain terminal (not shown) common to all chips is formed on the entire back surface.

これらのパワーＭＯＳＦＥＴ１０の性能検査を行う検査装置２０は、ソース電圧端子Ｓｖ２１、ソース電流端子Ｓｉ２２、ゲート電圧端子Ｇｖ２３、ゲート電流端子Ｇｉ２４を備えている。また、それぞれの端子は、パワーＭＯＳＦＥＴ１０のソースアルミパッド１１及びゲートアルミパッド１２に電流や電圧を印加するプローブ２５を備えている。また、パワーＭＯＳＦＥＴ１０の裏面ドレイン端子に接触される検査装置のドレイン端子（不図示）を備えている。  Theinspection device 20 that performs performance inspection of thesepower MOSFETs 10 includes a source voltage terminal Sv21, a source current terminal Si22, a gate voltage terminal Gv23, and a gate current terminal Gi24. Each terminal includes aprobe 25 for applying a current or a voltage to thesource aluminum pad 11 and thegate aluminum pad 12 of thepower MOSFET 10. Moreover, the drain terminal (not shown) of the test | inspection apparatus contacted with the back surface drain terminal of power MOSFET10 is provided.

パワーＭＯＳＦＥＴ１０の性能検査を行う場合、図４に示すように、まず第１のチップのソースアルミパッド１１に、ソース電圧端子Ｓｖ２１とソース電流端子Ｓｉ２２とにそれぞれ接続されたプローブ２５を接触させる。また、同時に第１のチップのゲートアルミパッド１２に、ゲート電圧端子Ｇｖのプローブとゲート電流端子Ｇｉとにそれぞれ接続されたプローブ２５を接触させる。裏面ドレイン端子は、検査装置２０のドレイン端子に接触され、電気的に接続されている。ゲート電圧及びゲート電流は、任意の値である。  When the performance test of thepower MOSFET 10 is performed, as shown in FIG. 4, first, theprobe 25 connected to the source voltage terminal Sv21 and the source current terminal Si22 is brought into contact with thesource aluminum pad 11 of the first chip. At the same time, theprobe 25 connected to the probe of the gate voltage terminal Gv and the gate current terminal Gi is brought into contact with thegate aluminum pad 12 of the first chip. The back surface drain terminal is in contact with and electrically connected to the drain terminal of theinspection apparatus 20. The gate voltage and gate current are arbitrary values.

上記のような接続状態において、第１のチップのドレイン電流Ｉ１−ドレイン電圧Ｖ１の特性を測定する。そして、あるドレイン電圧のときのドレイン電流が、あらかじめ設定してある判定規格内（図５、斜線部）であれば、第１のチップのドレイン電流Ｉ１−ドレイン電圧Ｖ１特性は合格であり、該第１のチップを良品と判定する（図５、参照）。  In the connection state as described above, the characteristics of the drain current I1-drain voltage V1 of the first chip are measured. If the drain current at a certain drain voltage is within a predetermined determination standard (FIG. 5, hatched portion), the drain current I1-drain voltage V1 characteristic of the first chip is acceptable, The first chip is determined to be a non-defective product (see FIG. 5).

第１のチップの良否判定が終わると、次に第２のチップについて、上述した測定方法を実行し、同様にドレイン電圧Ｖ２−ドレイン電流Ｉ２特性を測定して、良否判定を行う。その後、第３のチップ、第４のチップを測定するときも同様に、１チップごとに測定し、良否判定を行う。  When the pass / fail determination of the first chip is completed, the measurement method described above is then executed for the second chip, and the pass / failure determination is performed by measuring the drain voltage V2-drain current I2 characteristic in the same manner. Thereafter, when measuring the third chip and the fourth chip, the measurement is performed for each chip in the same manner, and pass / fail judgment is performed.

図４及び図５に示すように、従来のパワーＭＯＳＦＥＴ１０の検査方法では、１つのチップごとにドレイン電流Ｉ−ドレイン電圧Ｖの測定を行う。したがって、測定にかかる時間は、１つのチップにかかる検査時間×１つの半導体ウエハ上に形成されたチップ数となる。近年、チップサイズはより小さくなり、半導体ウエハ上には多数のチップが形成されている。このため、チップの性能検査にかかる時間は非常に長くなり、製造コストが上昇してしまう問題が発生していた。  As shown in FIGS. 4 and 5, in the conventional method for testing thepower MOSFET 10, the drain current I-drain voltage V is measured for each chip. Accordingly, the time required for measurement is the inspection time for one chip × the number of chips formed on one semiconductor wafer. In recent years, the chip size has become smaller, and a large number of chips are formed on a semiconductor wafer. For this reason, the time required for the performance inspection of the chip becomes very long, which causes a problem that the manufacturing cost increases.

そこで、特許文献１では、検査にかかる時間を短縮させたチップの検査方法について開示されている。図６に示すように、各チップ１には、良否判定素子２が配置されている。また、各良否判定素子２は、各チップ１に跨って電気的に接続されている。この検査方法は、半導体ウエハ全体にわたって１つのチップごとに性能検査を行うものではなく、測定端子を選択することによって、全体から部分へと不良チップの抽出を絞り込んでいく構成となっている。
特開平３−８９５２９号公報Therefore,Patent Document 1 discloses a chip inspection method that shortens the time required for inspection. As shown in FIG. 6, eachchip 1 is provided with a pass /fail judgment element 2. Each pass /fail judgment element 2 is electrically connected across eachchip 1. This inspection method does not perform performance inspection for each chip over the entire semiconductor wafer, but is configured to narrow down extraction of defective chips from the whole to a part by selecting measurement terminals.
Japanese Patent Laid-Open No. 3-89529

しかしながら、本発明が対象としているパワーＭＯＳあるいはダイオードなどの個別素子や複合素子のチップでは、チップ上に良否判定素子を形成する場所的な余裕は全くなく、上述した特許文献１に記載の方法は適用することができない。  However, in the chip of individual elements such as power MOS or diode and composite elements targeted by the present invention, there is no room for forming a pass / fail judgment element on the chip, and the method described inPatent Document 1 described above is It cannot be applied.

また、パワーＭＯＳＦＥＴなどは、比較的チップ自体のコストは低く、良品率が高い。したがって、製造コストの上昇は、チップの性能検査にかかる時間が支配的な要因となっている。  In addition, power MOSFETs and the like have a relatively low chip cost and a high yield rate. Therefore, the increase in manufacturing cost is the dominant factor for the time required for chip performance inspection.

また、半導体ウエハ上において隣り合うチップをセットにして、１つのパッケージに組み立てる場合、一方のチップが良品であっても、もう一方のチップが不良品であることがある。このような場合、１つのパッケージ、すなわち１つの製品として全体が不良となってしまう。また、性能検査は、すべてのチップ対してそれぞれ行うため、不良品のパッケージ内の一方の良品のチップの性能検査にかかる測定時間がムダとなってしまう。  In addition, when adjacent chips are assembled as a set on a semiconductor wafer and assembled into one package, one chip may be a good product while the other chip may be a defective product. In such a case, the entire package becomes defective as one package, that is, one product. In addition, since the performance inspection is performed for all the chips, the measurement time required for the performance inspection of one good chip in the defective package is wasted.

１チップごとの性能検査の結果から、隣り合わせの２つのチップが両方とも良品である真の良品数を求めることは、非常に困難な作業で、複雑なソフトウェアの開発が必須である。また、マウント時にも、特別なソフトウェアを用いて、マウントする２つのチップが両方とも良品であるかどうかを識別する必要がある。ウエハ検査のハードウェアは、個別素子の売価の比率で考えると非常に高価格であり、ウエハ検査の費用低減が大きな課題である。  Obtaining the true number of non-defective products in which two adjacent chips are both non-defective from the result of performance inspection for each chip is a very difficult task, and development of complex software is essential. Also, at the time of mounting, it is necessary to identify whether or not the two chips to be mounted are both non-defective using special software. Wafer inspection hardware is very expensive considering the ratio of selling prices of individual elements, and reducing the cost of wafer inspection is a major issue.

本発明にかかるウエハ検査装置は、１つのパッケージにマウントする複数の半導体素子が隣接して形成されているウエハの検査装置であって、前記複数の半導体素子に対して同時にゲート電圧を印加するゲート電圧端子と、前記複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子とを有するものである。これによって、半導体ウエハ上に形成された隣接する半導体素子を同時に測定することができ、検査にかかる時間を短縮することが可能である。  A wafer inspection apparatus according to the present invention is a wafer inspection apparatus in which a plurality of semiconductor elements mounted on one package are formed adjacent to each other, and a gate for applying a gate voltage to the plurality of semiconductor elements simultaneously. A voltage terminal; and a current terminal for simultaneously measuring drain-source currents of the plurality of semiconductor elements. As a result, adjacent semiconductor elements formed on the semiconductor wafer can be simultaneously measured, and the time required for inspection can be shortened.

本発明によれば、半導体素子の検査にかかる測定時間を短縮することが可能である。また、半導体ウエハ上において隣接する複数のチップを同時にマウントして１つのパッケージとする場合の、ムダな検査を省略可能にすることができる。  According to the present invention, it is possible to shorten the measurement time required for inspection of a semiconductor element. In addition, it is possible to omit wasteful inspection when a plurality of adjacent chips on the semiconductor wafer are simultaneously mounted to form one package.

実施の形態１．
本発明の実施の形態１にかかる半導体ウエハの検査装置について、図１を参照して説明する。図１は、本実施の形態にかかる半導体ウエハの検査装置の構成を示す模式的概略図である。ここでは説明の簡略化のため、パワーＭＯＳＦＥＴ１００が、第１のチップ、第２のチップ、第３のチップ、第４のチップと、４個並列に形成されている半導体ウエハを検査する場合について図示している。各パワーＭＯＳＥＦＴ１００の表面にはソースアルミパッド１０１及びゲートアルミパッド１０２が形成されており、一方、裏面には全てのチップに共通の裏面ドレイン端子（不図示）が略全面に形成されている。Embodiment 1 FIG.
A semiconductor wafer inspection apparatus according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a schematic diagram showing a configuration of a semiconductor wafer inspection apparatus according to the present embodiment. Here, for simplification of description, a case where thepower MOSFET 100 inspects a first chip, a second chip, a third chip, a fourth chip, and four semiconductor wafers formed in parallel is illustrated. Show. Asource aluminum pad 101 and agate aluminum pad 102 are formed on the surface of each power MOSEFT 100, while a back surface drain terminal (not shown) common to all chips is formed on the entire surface on the back surface.

これらのパワーＭＯＳＦＥＴ１００の性能検査を行うウエハ検査装置２００は、ソース電圧端子Ｓｖ２０１、ソース電流端子Ｓｉ２０２、ゲート電圧端子Ｇｖ２０３、ゲート電流端子Ｇｉ２０４を備えている。また、それぞれの端子は、パワーＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２に電流や電圧を印加するプローブ２０５を備えている。また、パワーＭＯＳＦＥＴ１００の裏面ドレイン端子に接触されるテスターのドレイン端子（不図示）を備えている。  Awafer inspection apparatus 200 that performs performance inspection of thesepower MOSFETs 100 includes a source voltage terminal Sv201, a source current terminal Si202, a gate voltage terminal Gv203, and a gate current terminal Gi204. Each terminal includes aprobe 205 for applying a current or voltage to thesource aluminum pad 101 and thegate aluminum pad 102 of thepower MOSFET 100. In addition, a drain terminal (not shown) of a tester that is in contact with the back surface drain terminal of thepower MOSFET 100 is provided.

ソース電流端子Ｓｉ２０２は、隣接する２つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触するように、ソース電流端子Ｓｉ２０２と電気的に接続された２つのプローブ２０５を備えている。  The source current terminal Si202 includes twoprobes 205 electrically connected to the source current terminal Si202 so as to be in contact with thesource aluminum pads 101 of the twoadjacent power MOSFETs 100 simultaneously.

また、ゲート電流端子Ｇｉ２０４は、隣接する２つのパワーＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触するように、ゲート電流端子Ｇｉ２０４と電気的に接続された２つのプローブ２０５を備えている。  In addition, the gate current terminal Gi204 includes twoprobes 205 electrically connected to the gate current terminal Gi204 so as to be in contact with thegate aluminum pads 102 of the twoadjacent power MOSFETs 100 simultaneously.

半導体ウエハ上のパワーＭＯＳＦＥＴ１００の性能検査を行う場合、まず、第１のチップのソースアルミパッド１０１には、ソース電圧端子Ｓｖに接続されたプローブ２０５と、ソース電流端子Ｓｉに接続されたプローブ２０５の２本が接触される。また、第２のチップのゲートアルミパッド１０２には、ゲート電圧端子Ｇｖに接続されたプローブ２０５と、ゲート電流端子Ｇｉに接続されたプローブ２０５の２本が接触される。  When performing the performance inspection of thepower MOSFET 100 on the semiconductor wafer, first, thesource aluminum pad 101 of the first chip has aprobe 205 connected to the source voltage terminal Sv and aprobe 205 connected to the source current terminal Si. Two are touched. Further, theprobe 205 connected to the gate voltage terminal Gv and theprobe 205 connected to the gate current terminal Gi are in contact with thegate aluminum pad 102 of the second chip.

同時に、第１のチップに隣接した第２のチップのソースアルミパッド１０１上には、ソース電流端子Ｓｉ２０２と電気的に接続されているプローブ２０５が接触される。また、第２のチップのゲートアルミパッド１０２上には、ゲート電流端子Ｇｉ２０４と電気的に接続されているプローブ２０５が接触される。  At the same time, theprobe 205 electrically connected to the source current terminal Si202 is brought into contact with thesource aluminum pad 101 of the second chip adjacent to the first chip. Further, theprobe 205 electrically connected to the gate current terminal Gi204 is brought into contact with thegate aluminum pad 102 of the second chip.

すなわち、ソース電流端子Ｓｉ２０２に接続されている２本のプローブ２０５はそれぞれ、隣接する２つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触される。また、ゲート電流端子Ｇｉ２０４に接続されている２本のプローブはそれぞれ、隣接する２つのパワーＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触される。  That is, the twoprobes 205 connected to the sourcecurrent terminal Si 202 are simultaneously brought into contact with thesource aluminum pads 101 of the twoadjacent power MOSFETs 100. The two probes connected to the gate current terminal Gi204 are simultaneously in contact with thegate aluminum pads 102 of the twoadjacent power MOSFETs 100, respectively.

ソース電圧端子Ｓｖ２０１から第１のチップのソースアルミパッド１０１に印加される所定の電圧は、ソース電流端子Ｓｉに接続されたプローブ２０５を介して、第２のチップのソースアルミパッド１０１にも印加される。また、ゲート電圧端子Ｇｖ２０３から第１のチップのゲートアルミパッド１０２に印加される所定の電圧は、ゲート電流端子Ｇｉに接続されたプローブ２０５を介して、第２のチップのゲートアルミパッド１０２にも印加される。つまり、隣接する２つのパワーＭＯＳＦＥＴ１００の性能検査を同時に行うことが可能である。  A predetermined voltage applied from the source voltage terminal Sv201 to thesource aluminum pad 101 of the first chip is also applied to thesource aluminum pad 101 of the second chip via theprobe 205 connected to the source current terminal Si. The The predetermined voltage applied from the gate voltage terminal Gv203 to thegate aluminum pad 102 of the first chip is also applied to thegate aluminum pad 102 of the second chip via theprobe 205 connected to the gate current terminal Gi. Applied. That is, it is possible to simultaneously perform the performance inspection of the twoadjacent power MOSFETs 100.

なお、ソース電圧端子Ｓｖ２０１及びゲート電圧端子Ｇｖ２０３にそれぞれ２本のプローブ２０５を接続し、隣接する２つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２にそれぞれ電圧を印加するようにしてもよい。  Note that twoprobes 205 may be connected to the source voltage terminal Sv201 and the gate voltage terminal Gv203, respectively, and a voltage may be applied to thesource aluminum pad 101 and thegate aluminum pad 102 of the twoadjacent power MOSFETs 100, respectively.

図２を参照して、半導体ウエハの検査方法について説明する。図２（ａ）は、ウエハ検査装置２００に接続された状態の第１のチップ及び第２のチップの回路図であり、図２（ｂ）は、ウエハ検査装置２００によって測定された電気的特性を示す図である。ウエハ検査装置２００の各プローブ２０５は、上述したように、第１のチップ及び第２のチップのソースアルミパッド１０１及びゲートアルミパッド１０２にそれぞれ接続されている。  A semiconductor wafer inspection method will be described with reference to FIG. 2A is a circuit diagram of the first chip and the second chip that are connected to thewafer inspection apparatus 200, and FIG. 2B is an electrical characteristic measured by thewafer inspection apparatus 200. FIG. FIG. As described above, eachprobe 205 of thewafer inspection apparatus 200 is connected to thesource aluminum pad 101 and thegate aluminum pad 102 of the first chip and the second chip, respectively.

図２（ａ）に示すように、２つのパワーＭＯＳＦＥＴ１００は、並列に接続されている。このような接続状態において、まず、ある特定のゲート電圧を印加する。このゲート電圧は、任意の値とする。そして、第1のチップ及び第２のチップをまとめたドレイン電流Ｉ−ドレイン電圧Ｖの特性を一度に測定する。その後、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格内（図２（ｂ）斜線部）であれば、第１のチップ及び第２のチップのドレイン電流Ｉ−ドレイン電圧Ｖ特性は合格と判定する。すなわち、第１のチップ及び第２のチップはまとめて良品と判定される。  As shown in FIG. 2A, the twopower MOSFETs 100 are connected in parallel. In such a connection state, first, a specific gate voltage is applied. This gate voltage is an arbitrary value. Then, the characteristics of the drain current I and the drain voltage V obtained by combining the first chip and the second chip are measured at a time. After that, if the drain current at a certain preset drain voltage is within the determination standard (the hatched portion in FIG. 2B), the drain current I-drain voltage V characteristics of the first chip and the second chip pass. Is determined. That is, the first chip and the second chip are collectively determined as non-defective products.

一方、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格外（図２（ｂ）白い部分）であれば、第１のチップ及び第２のチップのドレイン電流Ｉ−ドレイン電圧Ｖ特性は不合格と判定する。すなわち、第１のチップ及び第２のチップはまとめて不良品と判定される。つまり、２つのチップのうち一方でも不良品である場合、これら２つともが不良品であるとする。  On the other hand, if the drain current at a certain drain voltage set in advance is out of the determination standard (white portion in FIG. 2B), the drain current I-drain voltage V characteristics of the first chip and the second chip are not good. Judged as passing. That is, the first chip and the second chip are collectively determined to be defective. That is, when one of the two chips is a defective product, it is assumed that both of these chips are defective products.

その後、第３のチップ及び第４のチップを同時に性能検査のための測定を行う。第３のチップ及び第４のチップを測定するときも同様に、２チップ同時に測定し、パワーＭＯＳＦＥＴ１００の良否判定を実行する。このように図２に示すような電気的に接続した回路において、２つのチップのドレイン電流Ｉ−ドレイン電圧Ｖを１度に測定するため、２つのパワーＭＯＳＦＥＴ１００の良否判定を同時に行うことが可能である。  Thereafter, the third chip and the fourth chip are simultaneously measured for performance inspection. Similarly, when measuring the third chip and the fourth chip, the two chips are also measured at the same time, and the pass / fail judgment of thepower MOSFET 100 is executed. In this way, in the electrically connected circuit as shown in FIG. 2, since the drain current I-drain voltage V of the two chips are measured at a time, the pass / fail judgment of the twopower MOSFETs 100 can be performed simultaneously. is there.

パワーＭＯＳＦＥＴは、比較的チップ自体のコストは低く、良品率が高い。したがって、製造コストの上昇は、チップの性能検査にかかる時間が支配的な要因となっていた。しかし、上述のように、２つまとめて良否判定を行っているので、検査にかかる時間を短縮することが可能である。  The power MOSFET has a relatively low cost of the chip itself and a high yield rate. Therefore, the increase in manufacturing cost has become a dominant factor for the time required for chip performance inspection. However, as described above, since the pass / fail determination is performed for two, it is possible to reduce the time required for the inspection.

また、隣接する２つのパワーＭＯＳＦＥＴ１００が、１つのパッケージとして同時にマウントされる場合、従来、１つ１つ測定を行っていた場合には、片方のみが良品と判定されても、パッケージとしては不良品となっていた。しかし、同時にマウントする２つのパワーＭＯＳＦＥＴ１００をまとめて良否判定しているため、ムダな検査（片方のみが良品と判定される検査）を省略することができる。  In addition, when twoadjacent power MOSFETs 100 are mounted simultaneously as one package, conventionally, when one by one is measured, even if only one is determined to be a good product, the package is a defective product. It was. However, since the twopower MOSFETs 100 to be mounted at the same time are judged as good or bad, wasteful inspection (inspection in which only one of them is determined to be good) can be omitted.

このように、２つのパワーＭＯＳＦＥＴ１００を１つのセットとする製品（１パッケージ）を製造する場合の半導体ウエハの検査において、測定時間を１／２に短縮することができる。したがって、半導体ウエハの検査工程にかかる時間を短縮することができ、単位時間当たりの生産数を向上させ、製造コストを低減させることが可能である。  Thus, in the inspection of a semiconductor wafer when manufacturing a product (one package) having twopower MOSFETs 100 as one set, the measurement time can be shortened to ½. Therefore, the time required for the semiconductor wafer inspection process can be shortened, the number of production per unit time can be improved, and the manufacturing cost can be reduced.

実施の形態２．
次に、本発明の実施の形態２にかかる半導体ウエハの検査装置２００の構成について説明する。図３は、実施の形態２にかかる半導体ウエハの検査装置２００の構成を説明する模式的概略図である。図３において、図１と同じ構成要素には同じ符号を付し、説明を省略する。本実施の形態において、実施の形態１と異なる点は、ソース電流端子Ｓｉ２０２、ゲート電流端子Ｇｉ２０４にそれぞれ接続されているプローブ２０５が３つずつ設けられている点である。Embodiment 2. FIG.
Next, the configuration of the semiconductorwafer inspection apparatus 200 according to the second embodiment of the present invention will be described. FIG. 3 is a schematic diagram illustrating the configuration of the semiconductorwafer inspection apparatus 200 according to the second embodiment. In FIG. 3, the same components as those in FIG. The present embodiment is different from the first embodiment in that threeprobes 205 connected to the source current terminal Si202 and the gate current terminal Gi204 are provided.

ここでもまた、上述したように、説明の簡略化のため、パワーＭＯＳＦＥＴ１００が、第１のチップ、第２のチップ、第３のチップ、第４のチップと、４個並列に形成されている半導体ウエハを検査する場合について図示している。各パワーＭＯＳＥＦＴ１００の表面にはソースアルミパッド１０１及びゲートアルミパッド１０２が形成されており、一方、裏面には全てのチップに共通の裏面ドレイン端子（不図示）が略全面に形成されている。  Again, as described above, for simplicity of explanation, thepower MOSFET 100 includes four semiconductor chips formed in parallel with the first chip, the second chip, the third chip, and the fourth chip. A case of inspecting a wafer is shown. Asource aluminum pad 101 and agate aluminum pad 102 are formed on the surface of eachpower MOSEFT 100, while a back surface drain terminal (not shown) common to all chips is formed on the entire surface on the back surface.

これらのパワーＭＯＳＦＥＴ１００の性能検査を行うウエハ検査装置２００は、実施の形態１において説明したように、ソース電圧端子Ｓｖ２０１、ソース電流端子Ｓｉ２０２、ゲート電圧端子Ｇｖ２０３、ゲート電流端子Ｇｉ２０４を備えている。また、それぞれの端子は、ＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２に電流や電圧を印加するプローブ２０５を備えている。また、ＭＯＳＦＥＴ１００の裏面ドレイン端子に接触されるテスターのドレイン端子（不図示）を備えている。  As described in the first embodiment, thewafer inspection apparatus 200 that performs performance inspection of thepower MOSFETs 100 includes the source voltage terminal Sv201, the source current terminal Si202, the gate voltage terminal Gv203, and the gate current terminal Gi204. Each terminal includes aprobe 205 for applying a current or a voltage to thesource aluminum pad 101 and thegate aluminum pad 102 of theMOSFET 100. In addition, a drain terminal (not shown) of a tester that is in contact with the back surface drain terminal of theMOSFET 100 is provided.

ソース電流端子Ｓｉ２０２は、隣接する３つのＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触するように、電気的に接続された３つのプローブ２０５をそれぞれ備えている。また、ゲート電流端子Ｇｉ２０４は、隣接する３つのＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触するように、ゲート電流端子Ｇｉ２０４と電気的に接続された３つのプローブ２０５をそれぞれ有している。  The source current terminal Si202 includes threeprobes 205 that are electrically connected so as to simultaneously contact thesource aluminum pads 101 of the threeadjacent MOSFETs 100, respectively. The gate current terminal Gi204 has threeprobes 205 electrically connected to the gate current terminal Gi204 so as to be in contact with thegate aluminum pads 102 of the threeadjacent MOSFETs 100 at the same time.

半導体ウエハ上のＭＯＳＦＥＴ１００の性能検査を行う場合、まず、上述したように、第１のチップのソースアルミパッド１０１には、ソース電圧端子Ｓｖに接続されたプローブ２０５と、ソース電流端子Ｓｉに接続されたプローブ２０５の２本が接触される。また、第２のチップのゲートアルミパッド１０２には、ゲート電圧端子Ｇｖに接続されたプローブ２０５と、ゲート電流端子Ｇｉに接続されたプローブ２０５の２本が接触される。  When performing the performance test of theMOSFET 100 on the semiconductor wafer, first, as described above, thesource aluminum pad 101 of the first chip is connected to theprobe 205 connected to the source voltage terminal Sv and the source current terminal Si. Twoprobes 205 are contacted. Further, theprobe 205 connected to the gate voltage terminal Gv and theprobe 205 connected to the gate current terminal Gi are in contact with thegate aluminum pad 102 of the second chip.

同時に、第１のチップに隣接した第２のチップのソースアルミパッド１０１上には、ソース電流端子Ｓｉ２０２と電気的に接続されているプローブ２０５が接触される。また、第２のチップのゲートアルミパッド１０２上には、ゲート電流端子Ｇｉ２０４と電気的に接続されているプローブ２０５が接触される。さらに、第２のチップに隣接した第３のチップのソースアルミパッド１０１上には、ソース電流端子Ｓｉ２０２と電気的に接続されているもう１つのプローブ２０５が接触されている。また、第３のチップのゲートアルミパッド１０２上には、ゲート電流端子Ｇｉ２０４と電気的に接続されているもう１つのプローブ２０５が接触される。  At the same time, theprobe 205 electrically connected to the source current terminal Si202 is brought into contact with thesource aluminum pad 101 of the second chip adjacent to the first chip. Further, theprobe 205 electrically connected to the gate current terminal Gi204 is brought into contact with thegate aluminum pad 102 of the second chip. Further, anotherprobe 205 electrically connected to the source current terminal Si202 is in contact with thesource aluminum pad 101 of the third chip adjacent to the second chip. Further, anotherprobe 205 electrically connected to the gate current terminal Gi204 is brought into contact with thegate aluminum pad 102 of the third chip.

すなわち、ソース電流端子Ｓｉ２０２に接続されている３本のプローブ２０５は、隣接する３つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１に同時に接触する。また、ゲート電流端子Ｇｉ２０３に接続されている３本のプローブは、隣接する３つのパワーＭＯＳＦＥＴ１００のゲートアルミパッド１０２に同時に接触する。つまり、３つのパワーＭＯＳＦＥＴ１００の性能検査を同時に行うことが可能である。  That is, the threeprobes 205 connected to the source currentterminal Si 202 are simultaneously in contact with thesource aluminum pads 101 of the threeadjacent power MOSFETs 100. Further, the three probes connected to the gate current terminal Gi203 simultaneously contact thegate aluminum pads 102 of the threeadjacent power MOSFETs 100. That is, the performance inspection of the threepower MOSFETs 100 can be performed simultaneously.

ソース電圧端子Ｓｖ２０１から第１のチップのソースアルミパッド１０１に印加される所定の電圧は、ソース電流端子Ｓｉに接続された３本のプローブ２０５を介して、第２のチップ及び第３のチップのソースアルミパッド１０１にも印加される。また、ゲート電圧端子Ｇｖ２０３から第１のチップのゲートアルミパッド１０２に印加される所定の電圧は、ゲート電流端子Ｇｉに接続されたプローブ２０５を介して、第２のチップ及び第３のチップのゲートアルミパッド１０２にも印加される。つまり、隣接する３つのパワーＭＯＳＦＥＴ１００の性能検査を同時に行うことが可能である。  A predetermined voltage applied from the source voltage terminal Sv201 to thesource aluminum pad 101 of the first chip is supplied to the second chip and the third chip via the threeprobes 205 connected to the source current terminal Si. It is also applied to thesource aluminum pad 101. A predetermined voltage applied from the gate voltage terminal Gv203 to thegate aluminum pad 102 of the first chip is supplied to the gates of the second chip and the third chip via theprobe 205 connected to the gate current terminal Gi. It is also applied to thealuminum pad 102. That is, it is possible to simultaneously perform the performance inspection of the threeadjacent power MOSFETs 100.

なお、ソース電圧端子Ｓｖ２０１及びゲート電圧端子Ｇｖ２０３にそれぞれ３本のプローブ２０５を接続し、隣接する３つのパワーＭＯＳＦＥＴ１００のソースアルミパッド１０１及びゲートアルミパッド１０２にそれぞれ電圧を印加するようにしてもよい。  Note that threeprobes 205 may be connected to the source voltage terminal Sv201 and the gate voltage terminal Gv203, respectively, and voltages may be applied to thesource aluminum pad 101 and thegate aluminum pad 102 of the threeadjacent power MOSFETs 100, respectively.

これらのパワーＭＯＳＦＥＴ１００の良否判定は、上述したような検査方法を用いて実行する。すなわち、３つのパワーＭＯＳＦＥＴ１００にそれぞれのプローブ２０５が接続した状態において、まず、ある特定のゲート電圧を印加する。そして、第1のチップ、第２のチップ及び第３のチップをまとめたドレイン電流Ｉ−ドレイン電圧Ｖの特性を一度に測定する。その後、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格内であれば、第1のチップ、第２のチップ及び第３のチップをまとめて良品と判定する。  The quality determination of thesepower MOSFETs 100 is executed using the inspection method as described above. That is, in a state where theprobes 205 are connected to the threepower MOSFETs 100, first, a specific gate voltage is applied. Then, the characteristics of the drain current I and the drain voltage V obtained by collecting the first chip, the second chip, and the third chip are measured at a time. Thereafter, if the drain current at a preset drain voltage is within the determination standard, the first chip, the second chip, and the third chip are collectively determined as non-defective products.

一方、あらかじめ設定されたあるドレイン電圧時のドレイン電流が判定規格外であれば、第1のチップ、第２のチップ及び第３のチップはまとめて不良品と判定される。つまり、３つのチップのうち１つでも不良品である場合、これら３つともが不良品であるとする。  On the other hand, if the drain current at a certain preset drain voltage is outside the determination standard, the first chip, the second chip, and the third chip are collectively determined to be defective. That is, if any one of the three chips is defective, it is assumed that all three chips are defective.

上述のように、３つまとめて良否判定を行っているので、検査にかかる時間をさらに短縮することが可能である。また、隣接する３つのパワーＭＯＳＦＥＴ１００が、１つのパッケージとして同時にマウントされる場合、従来、１つ１つ測定を行っていた場合には、３つのうちの１つのみが良品と判定されても、パッケージとしては不良品となっていた。しかし、同時にマウントする３つのパワーＭＯＳＦＥＴ１００をまとめて良否判定しているため、ムダな検査（３つのチップセットのうちのいずれかが良品と判定されるような検査）を省略することができる。このようにすることによって、３つのチップを１つのセットとする製品（１パッケージ）を製造する工程の半導体ウエハの検査において、測定時間を１／３に短縮することができる。  As described above, since the pass / fail determination is performed for all three, it is possible to further reduce the time required for the inspection. In addition, when threeadjacent power MOSFETs 100 are mounted simultaneously as one package, when one by one is conventionally measured, only one of the three is determined to be non-defective, It was a defective product as a package. However, since the threepower MOSFETs 100 to be mounted at the same time are determined as good or bad, wasteful inspection (inspection in which any of the three chip sets is determined as non-defective) can be omitted. By doing so, the measurement time can be shortened to 1/3 in the inspection of the semiconductor wafer in the process of manufacturing a product (one package) having three chips as one set.

同様の技術的思想により、Ｎ個のチップをひとつのセットとする製品（１パッケージ）を製造する場合、の半導体ウエハの検査において、測定時間を１／Ｎに短縮することができる。したがって、複数のパワーＭＯＳＦＥＴ１００を１つのセットとして１つのパッケージを製造するときにかかる時間を短縮することができ、単位時間当たりの製造生産数を向上させ、製造コストを低減させることが可能である。  With the same technical idea, when manufacturing a product (one package) having N chips as one set, the measurement time can be shortened to 1 / N in the inspection of the semiconductor wafer. Therefore, it is possible to shorten the time required to manufacture one package with a plurality ofpower MOSFETs 100 as one set, to improve the number of manufacturing production per unit time, and to reduce the manufacturing cost.

また、ここでは、説明のためにパワーＭＯＳＦＥＴを検査する場合について説明したが、これに限定されるものではない。例えば、ダイオードなどを複数個まとめて１つのパッケージとしてマウントする場合などの、半導体ウエハの検査にも用いることができる。  Further, here, the case where the power MOSFET is inspected is described for the sake of explanation, but the present invention is not limited to this. For example, it can be used for inspection of a semiconductor wafer when a plurality of diodes are mounted as a single package.

本発明の実施の形態１にかかるウエハ検査装置の一例を説明する模式的概略図である。It is a typical schematic diagram explaining an example of a wafer inspectiondevice concerning Embodiment 1 of the present invention.本発明の実施の形態１にかかるウエハ検査方法を説明するための図である。It is a figure for demonstrating the wafer inspectionmethod concerning Embodiment 1 of this invention.本発明の実施の形態２にかかるウエハ検査装置の一例を説明する模式的概略図である。It is a typical schematic diagram explaining an example of a wafer inspectiondevice concerning Embodiment 2 of the present invention.従来のウエハ検査装置及を説明する図である。It is a figure explaining the conventional wafer inspection apparatus and.従来のウエハ検査方法を説明する図である。It is a figure explaining the conventional wafer inspection method.従来の良品判定素子の配置を示す図である。It is a figure which shows arrangement | positioning of the conventional good quality determination element.

符号の説明Explanation of symbols

１００ パワーＭＯＳＥＦＴ
１０１ ゲートアルミパッド
１０２ ソースアルミパッド
２００ 検査装置
２０１ ソース電圧端子
２０２ ソース電流端子
２０３ ゲート電圧端子
２０４ ゲート電流端子
２０５ プローブ100 Power MOSEFT
101Gate Aluminum Pad 102Source Aluminum Pad 200Inspection Device 201Source Voltage Terminal 202Source Current Terminal 203Gate Voltage Terminal 204Gate Current Terminal 205 Probe

Claims (7)

Translated fromJapanese

１つのパッケージにマウントする複数の半導体素子が隣接して形成されているウエハの検査装置であって、
前記複数の半導体素子に対して同時にゲート電圧を印加するゲート電圧端子と、
前記複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子とを有し、
ソース電流端子に接続される複数の第１のプローブと、
ゲート電流端子に接続される複数の第２のプローブと、
を有し、
前記複数の第１のプローブを、前記ウエハ上において隣接する半導体素子のソースパッドに同時に接触させ、
前記複数の第２のプローブを、前記ウエハ上において隣接する半導体素子のゲートパッドに同時に接触させ、
ソース電圧端子に接続される第３のプローブと、ゲート電圧端子に接続される第４のプローブとをさらに備え、
前記第３のプローブを前記複数の第１のプローブが接触している前記複数の半導体素子のうちの第１の半導体素子のソースパッドに接触させ、
前記第４のプローブを前記複数の第２のプローブが接触している前記複数の半導体素子のうちの前記第１の半導体素子のゲートパッドに接触させる
ウエハ検査装置。A wafer inspection apparatus in which a plurality of semiconductor elements mounted in one package are formed adjacent to each other,
A gate voltage terminal for simultaneously applying a gate voltage to the plurality of semiconductor elements;
The drain of the plurality of semiconductor devices -have a current terminal to measure the source current at the sametime,
A plurality of first probes connected to a source current terminal;
A plurality of second probes connected to the gate current terminal;
Have
Contacting the plurality of first probes simultaneously with the source pads of adjacent semiconductor elements on the wafer;
Contacting the plurality of second probes simultaneously with the gate pads of adjacent semiconductor elements on the wafer;
A third probe connected to the source voltage terminal; and a fourth probe connected to the gate voltage terminal;
Contacting the third probe with a source pad of a first semiconductor element of the plurality of semiconductor elements in contact with the plurality of first probes;
The wafer inspection apparatus,wherein the fourth probe is brought into contact with a gate pad of the first semiconductor element among the plurality of semiconductor elements in contact with the plurality of second probes . １つのパッケージにマウントする、ウエハ上において隣接する半導体素子の個数に対応して、前記第１のプローブ及び前記第２のプローブが設けられている
請求項１に記載のウエハ検査装置。The first probe and the second probe are provided corresponding to the number of adjacent semiconductor elements on the wafer to be mounted on one package.
The wafer inspection apparatus according toclaim 1 . 前記１つのパッケージにマウントする、ウエハ上において隣接する半導体素子を１つのセットとして検査を行い、不良と判定された場合、該セットをまとめて不良と判定する
請求項１または請求項２に記載のウエハ検査装置。The semiconductor elements mounted on the one package and adjacent on the wafer are inspected as one set, and when it is determined as defective, the set is collectively determined as defective.
The wafer inspection apparatus according toclaim 1 or 2 .前記複数の半導体素子がパワーＭＯＳＦＥＴであるThe plurality of semiconductor elements are power MOSFETs
請求項１〜請求項３のいずれか１項に記載のウエハ検査装置。The wafer inspection apparatus according to claim 1. １つのパッケージにマウントする複数の半導体素子が隣接して形成されているウエハの検査方法であって、
前記複数の半導体素子に対して同時にゲート電圧を印加し、
前記複数の半導体素子のドレイン−ソース間電流を同時に測定し、
ソース電流端子に接続される複数の第１のプローブを前記ウエハ上において隣接する半導体素子のソースパッドに同時に接触させ、
ゲート電流端子に接続される複数の第２のプローブを前記ウエハ上において隣接する半導体素子のゲートパッドに同時に接触させ、
ソース電圧端子に接続される第３のプローブを前記複数の第１のプローブが接触しているソースパッドのうちの１つに接触させ、
ゲート電圧端子に接続される第４のプローブを前記複数の第２のプローブが接触しているゲートパッドのうちの１つに接触させ、
前記１つのパッケージにマウントする隣接する半導体素子を１つのセットとして検査を行い、不良と判定された場合、該セットをまとめて不良と判定する
ウエハの検査方法。A method for inspecting a wafer in which a plurality of semiconductor elements mounted in one package are formed adjacent to each other,
Applying a gate voltage simultaneously to the plurality of semiconductor elements;
Simultaneously measuring drain-source currents of the plurality of semiconductor elements;
A plurality of first probes connected to source current terminals are simultaneously brought into contact with source pads of adjacent semiconductor elements on the wafer;
A plurality of second probes connected to a gate current terminal are simultaneously brought into contact with gate pads of adjacent semiconductor elements on the wafer;
Bringing a third probe connected to a source voltage terminal into contact with one of the source pads in contact with the plurality of first probes;
A fourth probe connected to a gate voltage terminal is brought into contact with one of the gate pads in contact with the plurality of second probes;
An inspection method for a wafer,in which adjacent semiconductor elements mounted on one package are inspected as one set, and when it is determined as defective, the set is collectively determined as defective . １つのパッケージにマウントする、ウエハ上において隣接する半導体素子の個数に対応して、前記第１のプローブ及び前記第２のプローブが設けられている
請求項５に記載のウエハ検査方法。The first probe and the second probe are provided corresponding to the number of adjacent semiconductor elements on the wafer to be mounted on one package.
The wafer inspection method according toclaim 5 .前記複数の半導体素子がパワーＭＯＳＦＥＴであるThe plurality of semiconductor elements are power MOSFETs
請求項５または請求項６に記載のウエハ検査方法。The wafer inspection method according to claim 5 or 6.

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