JP4557903B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
Translated fromJapanese本発明は、誘電体メモリにおける上部電極の電位の引き出し構造に関する半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device relating to a potential drawing structure of an upper electrode in a dielectric memory and a method for manufacturing the same.
強誘電体メモリは、プレーナ型及びスタック型の構造を使用した１〜６４ｋｂｉｔの小容量のものが量産され始め、最近では、強誘電体膜を平坦部のみではなく側壁部も利用する立体スタック型の構造を有する強誘電体メモリの開発が着手されている。立体スタック型の構造を有する強誘電体メモリは、下部電極の直下に半導体基板と電気的に接続するコンタクトプラグを配置することにより、セルサイズを縮小して集積度を向上させると共に、段差に沿って容量絶縁膜を形成することにより、容量絶縁膜の表面積をかせいで容量の確保を行なっている。この分野においては、強誘電体メモリに先行して、数々のＤＲＡＭのセル構造が提案されている。 Ferroelectric memories have started to be mass-produced with a small capacity of 1 to 64 kbit using a planar type and a stack type structure. Recently, a three-dimensional stack type using a ferroelectric film not only for a flat part but also for a side part. Development of a ferroelectric memory having the above structure has been started. In a ferroelectric memory having a three-dimensional stack type structure, a contact plug that is electrically connected to a semiconductor substrate is arranged immediately below the lower electrode, thereby reducing the cell size and improving the degree of integration and along the step. By forming the capacitor insulating film, the capacitance is secured by increasing the surface area of the capacitor insulating film. In this field, a number of DRAM cell structures have been proposed prior to ferroelectric memories.
まず、第１の従来例に係る半導体装置について、図２４参照しながら説明する（例えば、特許文献１又は特許文献４参照）。 First, a semiconductor device according to a first conventional example will be described with reference to FIG. 24 (for example, see Patent Document 1 or Patent Document 4).
図２４は、両面シリンダ型構造を採用したキャパシタを備えた半導体装置の断面図を示している。 FIG. 24 shows a cross-sectional view of a semiconductor device including a capacitor adopting a double-sided cylinder type structure.
図２４に示すように、シリコン基板１０におけるメモリセルアレイ領域Ａ１及び周辺領域Ａ２には、素子分離領域１１が設けられている。シリコン基板１０上には、ゲート絶縁膜１２が設けられ、該ゲート絶縁膜１２の上には、ゲート電極１３が設けられている。また、シリコン基板１０の表面部には、ソース領域又はドレイン領域となる不純物拡散層（図示せず）が選択的に設けられており、これにより、ＭＯＳトランジスタが形成されている。シリコン基板１０上には、ＭＯＳトランジスタを覆うように第１のシリコン窒化膜１４が設けられている。第１のシリコン窒化膜１４の上には、第１の層間絶縁膜１５及び第１のシリコン酸化膜１６が順に設けられている。なお、メモリセルアレイ領域Ａ１の第１の層間絶縁膜１５内には、図示していない領域においてセルトランジスタのドレイン領域と接続する配線１７が設けられており、周辺領域Ａ２においても、ＭＯＳトランジスタのドレイン領域と接続する配線１７が設けられている。 As shown in FIG. 24, the
第１のシリコン窒化膜１４、第１の層間絶縁膜１５、及び第１のシリコン酸化膜１６には、ＭＯＳトランジスタのソース領域と接続するコンタクトプラグ１８が形成されている。第１のシリコン酸化膜１６の上には、第２のシリコン窒化膜１９、第２のシリコン酸化膜２０、及び第３のシリコン窒化膜２１からなる積層層間絶縁膜が設けられている。積層層間絶縁膜には、第１のシリコン酸化膜１６及びコンタクトプラグ１８を露出させる円筒形の溝２２が設けられている。溝２２は、個々のコンタクトプラグ１８毎に設けられており、溝２２内の側壁及び底部にはライナー材２３が設けられている。 A
溝２２の内部には、筒型形状を有する両面シリンダ型のキャパシタを構成する、溝２２の底部から一定の高さを有する下部電極２４が設けられており、該下部電極２４は、ライナー材２３を介在してコンタクトプラグ１８と電気的に接続している。下部電極２４の上には容量絶縁膜２５が設けられ、該容量絶縁膜２５の上には上部電極２６が設けられている。このように、両面シリンダ型のスタック・キャパシタが形成されている。 Inside the
上部電極２６の上には、第２の層間絶縁膜２７が設けられている。第２の層間絶縁膜２７には、上部電極２６に達するコンタクトホール２８が設けられており、該コンタクトホール２８を埋め込むようにして金属配線層２９が設けられている。第２の層間絶縁膜２７の上には、第３の層間絶縁膜３０が設けられている。このようにして、ＤＲＡＭが形成されている。 A second interlayer
以上に示したＤＲＡＭの立体構造においては、配線２９と上部電極２６とを直接接続するコンタクトプラグを介して、上部電極２６の電位を上部から引き出している。 In the three-dimensional structure of the DRAM described above, the potential of the
次に、第２の従来例に係る半導体装置について、図２５を参照しながら説明する（例えば、特許文献２又は特許文献３参照）。 Next, a semiconductor device according to a second conventional example will be described with reference to FIG. 25 (for example, see Patent Document 2 or Patent Document 3).
図２５は、第２の従来例に係る半導体装置の断面図を示している。 FIG. 25 shows a cross-sectional view of a semiconductor device according to a second conventional example.
図２５に示すように、シリコン基板５０には、素子分離領域５１が設けられており、不純物拡散層５２が形成されている。シリコン基板５０、素子分離領域５１、及び不純物拡散層５２の上には、層間絶縁膜５３が設けられており、該層間絶縁膜５３を貫通すると共に下端が不純物拡散層５２と接続するコンタクトプラグ５４が形成されている。各コンタクトプラグ５４の上には、下部電極５５及び強誘電体膜５６が順に形成されており、下部電極５５及び強誘電体膜５６の側壁には、下部電極５５と後述する上部電極５７との短絡を防止するサイドウォール５８が形成されている。また、図２５に示すように、一の強誘電体膜５５には、下部電極５５の上面を露出させる開口５９が設けられている。層間絶縁膜５３の上には、下部電極５５、容量絶縁膜５６、及びサイドウォール５８を覆うように、上部電極５７が形成されている。このように、図２５に示した第２の従来例に係る半導体装置は、上部電極５７の電位を上部へ直接引き出さずに、下部電極５５を介して引き出している。
しかしながら、前述の第１の従来例に示すように、上部電極の電位を引き出すために、配線からのコンタクトプラグの下端を上部電極の上面に接続する構造を強誘電体メモリへ採用すると、以下に示す問題が発生する。 However, as shown in the first conventional example described above, when a structure in which the lower end of the contact plug from the wiring is connected to the upper surface of the upper electrode in order to extract the potential of the upper electrode is adopted in the ferroelectric memory, The problem shown will occur.
すなわち、強誘電体メモリを構成する容量絶縁膜となる強誘電体膜は、ＳｒＢｉ2Ｔａ2Ｏ9系のビスマス層状構造型、ＰｂＺｒＯ3系のペロブスカイト結晶型に代表されるように金属酸化物である。これらの金属酸化物は、還元性雰囲気に曝されると容易に還元されるので、強誘電体膜の特性が劣化するという問題がある。In other words, the ferroelectric film serving as the capacitor insulating film constituting the ferroelectric memory is a metal oxide as represented by a SrBi2 Ta2 O9 bismuth layered structure type and a PbZrO3 perovskite crystal type. is there. Since these metal oxides are easily reduced when exposed to a reducing atmosphere, there is a problem that the characteristics of the ferroelectric film deteriorate.
一般的に、強誘電体膜の特性劣化を防止するためには、強誘電体膜を形成した後の半導体プロセス条件を低水素化する方法、又は強誘電体キャパシタを水素バリア膜で被覆する方法があり、最近では後者が主流となっている。これは、半導体装置の微細化の要求が進展するにつれて、ＷＣＶＤ又はＴｒのリカバリ等の半導体プロセスにおいて、水素の使用が不可避となる工程が出現してきたからである。 In general, in order to prevent deterioration of characteristics of a ferroelectric film, a method of reducing the semiconductor process conditions after forming the ferroelectric film or a method of covering the ferroelectric capacitor with a hydrogen barrier film Recently, the latter has become mainstream. This is because, as the demand for miniaturization of semiconductor devices progresses, a process that makes it unavoidable to use hydrogen has appeared in semiconductor processes such as WCVD or Tr recovery.
そこで、第１の従来例における強誘電体キャパシタを水素バリア膜で被覆する構造を考えると、前述の通り、配線からのコンタクトプラグと上部電極とを接続する構造を有しているので、コンタクトプラグは上部電極の上部に配置される水素バリア膜を貫通して形成するしかない。このため、水素がコンタクトプラグを介して強誘電体膜に侵入することを避けることができない。たとえコンタクトプラグを充填する材料として水素バリア材料を使用したとしても、コンタクトホールを形成する際の水素（例えば、エッチングガスとして用いるＣＨ3等）による影響は不可避である。Therefore, considering the structure in which the ferroelectric capacitor in the first conventional example is covered with a hydrogen barrier film, as described above, the contact plug from the wiring and the upper electrode are connected, so the contact plug Can only be formed through the hydrogen barrier film disposed on the upper electrode. For this reason, it is unavoidable that hydrogen enters the ferroelectric film through the contact plug. Even if a hydrogen barrier material is used as a material for filling the contact plug, the influence of hydrogen (for example, CH3 used as an etching gas) when forming the contact hole is inevitable.
一方、前述の第２の従来例では、上部電極の電位の引き出しを強誘電体膜の開口を介して拡散層に接続する構造が開示されているが、強誘電体メモリの構造がコンケイブ型に代表されるような立体スタック型構造である場合についての問題認識はない。 On the other hand, in the second conventional example described above, a structure in which the potential extraction of the upper electrode is connected to the diffusion layer through the opening of the ferroelectric film is disclosed, but the structure of the ferroelectric memory is a concave type. There is no problem recognition about the case of a three-dimensional stack type structure as represented.
すなわち、強誘電体メモリの構造が立体スタック型構造である場合には、その構造上、段差形状に沿って強誘電体膜を成膜するため、上部電極及び下部電極、又は上部電極及びストレージノードコンタクトプラグの縦方向の距離が相対的に高くなる。このため、例えば、上部電極の段差被覆性が悪化する点、高いアスペクト比を有する開口の形成自体が困難である点、積層膜を開口する場合にはその形成が一層困難である点等の問題が発生するので、強誘電体メモリの構造が立体スタック型構造である場合には、強誘電体膜の開口を介して上部電極の電位の引き出しを拡散層に接続する構造を実現することは困難である。特に、立体スタック型構造の強誘電体メモリに特徴的な高アスペクト構造が進展することに伴って、コンタクト歩留まりを考慮した立体スタック型構造に特有のコンタクト構造を考え出すことが急務になってきている。 That is, when the structure of the ferroelectric memory is a three-dimensionally stacked structure, the upper electrode and the lower electrode or the upper electrode and the storage node are formed on the structure in order to form the ferroelectric film along the step shape. The longitudinal distance of the contact plug becomes relatively high. For this reason, for example, the problem that the step coverage of the upper electrode is deteriorated, the formation of an opening having a high aspect ratio is difficult, and the formation of a laminated film is more difficult. Therefore, when the structure of the ferroelectric memory is a three-dimensional stack type structure, it is difficult to realize a structure in which the potential extraction of the upper electrode is connected to the diffusion layer through the opening of the ferroelectric film. It is. In particular, as the high-aspect structure that is characteristic of three-dimensionally stacked ferroelectric memories has progressed, it has become an urgent task to come up with a contact structure unique to the three-dimensionally stacked structure that takes into account the contact yield. .
ところが、第２の従来例においては、上部電極の電位の引き出しを強誘電体膜の開口を介して拡散層に接続する構造を立体スタック型構造の強誘電体メモリへの適用例、さらには、強誘電体キャパシタを水素バリア膜で被覆する構造への適用例は開示されていない。 However, in the second conventional example, a structure in which the potential extraction of the upper electrode is connected to the diffusion layer through the opening of the ferroelectric film is applied to a ferroelectric memory having a three-dimensional stack type structure. An application example to a structure in which a ferroelectric capacitor is covered with a hydrogen barrier film is not disclosed.
前記に鑑み、本発明の目的は、立体スタック型構造を有する誘電体メモリにおいて、上部電極の電位を拡散層へ引き出す構造を実現することを目的とする。さらに、微細化を可能とすると共に上部電極の剥離を懸念することなくコンタクト歩留まりの向上を可能とする半導体装置及びその製造方法を提供することである。 In view of the above, an object of the present invention is to realize a structure in which a potential of an upper electrode is drawn to a diffusion layer in a dielectric memory having a three-dimensional stack type structure. It is another object of the present invention to provide a semiconductor device that can be miniaturized and can improve the contact yield without worrying about peeling of the upper electrode, and a method for manufacturing the semiconductor device.
前記の課題を解決するために、本発明の一側面の半導体装置は、半導体基板上に互いに間隔をおいて形成された第１の導電層及び第２の導電層と、半導体基板、第１の導電層及び第２の導電層の上に形成された第１の絶縁膜と、第１の絶縁膜を貫通すると共に下端が第１の導電層と接続する第１のプラグと、第１の絶縁膜の上に形成された第２の絶縁膜と、第２の絶縁膜における第１のプラグの上方に形成された第１の開口部と、第１の開口部の壁部及び底部に第１のプラグの上端と電気的に接続するように形成された第１の金属膜よりなる下部電極、下部電極の上に形成された強誘電体膜よりなる容量絶縁膜、及び容量絶縁膜の上に形成された第２の金属膜よりなる上部電極からなる容量素子とを備え、第２の導電層と上部電極とは、第１の絶縁膜及び第２の絶縁膜の内部を介して、電気的に接続されていることを特徴とする。 In order to solve the above problems, a semiconductor device according to one aspect of the present invention includes a first conductive layer and a second conductive layer which are formed over a semiconductor substrate and spaced from each other, a semiconductor substrate, A first insulating film formed on the conductive layer and the second conductive layer; a first plug penetrating the first insulating film and having a lower end connected to the first conductive layer; and a first insulation A second insulating film formed on the film; a first opening formed above the first plug in the second insulating film; and a first opening on the wall and bottom of the first opening. A lower electrode made of a first metal film formed so as to be electrically connected to an upper end of the plug, a capacitor insulating film made of a ferroelectric film formed on the lower electrode, and a capacitor insulating film A capacitor element made of an upper electrode made of the formed second metal film, and the second conductive layer and the upper electrode are made of the first electrode Through the inside of the insulating film and the second insulating film, characterized in that it is electrically connected.
本発明の一側面の半導体装置によると、第２の導電層と上部電極とが第１の絶縁膜及び第２の絶縁膜の内部において電気的に接続されているので、第１の開口部に形成された立体型の容量素子を備えた半導体記憶装置において、上部電極の電位を容量素子の下方に形成された例えば拡散層等の導電層へ引き出す構造を実現することができる。 According to the semiconductor device of one aspect of the present invention, the second conductive layer and the upper electrode are electrically connected inside the first insulating film and the second insulating film. In the semiconductor memory device including the formed three-dimensional capacitor element, a structure in which the potential of the upper electrode is drawn out to a conductive layer such as a diffusion layer formed below the capacitor element can be realized.
本発明の一側面の半導体装置において、第１の絶縁膜を貫通すると共に下端が第２の導電層と接続する第２のプラグと、第２の絶縁膜における第２のプラグの上方に形成された第２の開口部とをさらに備え、第２の金属膜は、容量絶縁膜の上から第２の開口部の壁部及び底部にかけて延びるように形成されており、第２の導電層と上部電極とは、第２のプラグと、該第２のプラグと電気的に接続し且つ第２の開口部の壁部及び底部に位置している第２の金属膜とを介して、電気的に接続されていることが好ましい。 In the semiconductor device of one aspect of the present invention, a second plug that penetrates the first insulating film and has a lower end connected to the second conductive layer and the second plug in the second insulating film are formed. And the second metal film is formed so as to extend from the top of the capacitive insulating film to the wall and bottom of the second opening, and the second conductive layer and the upper part. The electrode is electrically connected via the second plug and the second metal film electrically connected to the second plug and located on the wall and bottom of the second opening. It is preferable that they are connected.
このようにすると、第２のプラグと第２の開口部に形成された第２の金属膜とのスタックコンタクトの構造を用いて、第２の導電層と上部電極とを電気的に接続することにより、上部電極から第２の導電層を直接接続した場合に生じる高アスペクトによるコンタクト歩留まりの低下が抑制された構造を実現できる。また、ストレージノードコンタクトプラグとなる第１のプラグと同時に形成する第２のプラグを利用しているので、新たに上部電極の上方にコンタクトプラグを形成する必要がなく、製造工程数の増加を防止することができる。 In this case, the second conductive layer and the upper electrode are electrically connected using the structure of the stack contact between the second plug and the second metal film formed in the second opening. Thus, it is possible to realize a structure in which a decrease in contact yield due to a high aspect that occurs when the second conductive layer is directly connected from the upper electrode is suppressed. Further, since the second plug formed at the same time as the first plug serving as the storage node contact plug is used, there is no need to newly form a contact plug above the upper electrode, thereby preventing an increase in the number of manufacturing steps. can do.
本発明の一側面の半導体装置において、第１の絶縁膜を貫通すると共に下端が第２の導電層と接続する第２のプラグと、第２の絶縁膜における第２のプラグの上方に形成された第２の開口部とをさらに備え、強誘電体膜は、第２の開口部と連通する第３の開口部を有するように、下部電極の上から第２の絶縁膜の上面にかけて延びるように形成されており、第２の金属膜は、容量絶縁膜の上から第２の開口部の壁部及び底部にかけて延びるように形成されており、第２の導電層と上部電極とは、第２のプラグと、該第２のプラグと電気的に接続し且つ第２の開口部の壁部及び底部に位置している第２の金属膜とを介して、電気的に接続されていることが好ましい。 In the semiconductor device of one aspect of the present invention, a second plug that penetrates the first insulating film and has a lower end connected to the second conductive layer and the second plug in the second insulating film are formed. And the ferroelectric film extends from above the lower electrode to the upper surface of the second insulating film so as to have a third opening communicating with the second opening. The second metal film is formed so as to extend from the top of the capacitor insulating film to the wall and bottom of the second opening, and the second conductive layer and the upper electrode The second plug is electrically connected to the second plug and the second metal film located on the wall and bottom of the second opening. Is preferred.
このようにすると、第２の開口部と連通する第３の開口部を有することにより、微細化の度合い又は微細加工が困難な材料のパターニング等を考慮して、第２の開口部及び第３の開口部の開口径を適宜設定して、設計の自由度を高めながら半導体装置の微細化を実現することができる。 In this case, by having the third opening that communicates with the second opening, the second opening and the third opening are considered in consideration of the degree of miniaturization or the patterning of a material that is difficult to be finely processed. By appropriately setting the opening diameter of the opening, the semiconductor device can be miniaturized while increasing the degree of freedom in design.
本発明の一側面の半導体装置において、第２の開口部の開口径は、第３の開口径よりも小さいことが好ましい。 In the semiconductor device according to one aspect of the present invention, the opening diameter of the second opening is preferably smaller than the third opening diameter.
このようにすると、微細加工が困難な例えば金属酸化物等よりなる強誘電体膜の第３の開口部の開口径を大きくし、微細加工が容易な第２の絶縁膜の第２の開口部の開口径を小さくすることにより、第２の開口部を第１の開口部よりも小さく設定することができ、半導体装置の一層の微細化を実現できる。 In this way, the opening diameter of the third opening of the ferroelectric film made of, for example, a metal oxide, which is difficult to perform microfabrication, is increased, and the second opening of the second insulating film that is easily microfabricated. By making the opening diameter smaller, the second opening can be set smaller than the first opening, and further miniaturization of the semiconductor device can be realized.
本発明の一側面の半導体装置において、第２の開口部と第３の開口部とは、同じ開口径を有していることが好ましい。 In the semiconductor device of one aspect of the present invention, it is preferable that the second opening and the third opening have the same opening diameter.
このようにすると、アライメントマージン等の確保の必要性がない構造であるので、半導体装置のより一層の微細化を実現することができる。 In this case, since the structure does not need to secure an alignment margin or the like, further miniaturization of the semiconductor device can be realized.
本発明の一側面の半導体装置において、第１の絶縁膜を貫通すると共に下端が第２の導電層と接続する第２のプラグと、第２の絶縁膜における前記第２のプラグの上方に形成された第２の開口部とをさらに備え、第１の金属膜は、第２の開口部の壁部及び底部にさらに形成されており、第２の金属膜は、容量絶縁膜の上から第２の開口部の壁部及び底部に位置する第１の金属膜の上にかけて延びるように形成されており、第２の導電層と上部電極とは、第２のプラグと、該第２のプラグと電気的に接続し且つ第２の開口部の壁部及び底部に位置している第１の金属膜と、該第１の金属膜の上に位置している第２の金属膜とを介して、電気的に接続されていることを特徴とする。 In the semiconductor device according to one aspect of the present invention, a second plug penetrating the first insulating film and having a lower end connected to the second conductive layer is formed above the second plug in the second insulating film. The first metal film is further formed on the wall and bottom of the second opening, and the second metal film is formed on the capacitor insulating film from the top. The second conductive layer and the upper electrode are formed so as to extend over the first metal film located at the wall and bottom of the two openings, and the second plug and the second plug Through a first metal film located on the wall and bottom of the second opening, and a second metal film located on the first metal film And electrically connected.
このようにすると、第２の開口部内においては第１の金属膜と第２の金属膜とが積層され、容量絶縁膜がないため、例えば、強誘電体の結晶化に要する熱処理を行なう場合であっても、第１の金属膜と第２の金属膜との密着性が良いので、剥離が起こらず第１の金属膜に断線が生じることを抑制できるので、コンタクト歩留まりの低下が抑制された構造を実現できる。 In this case, since the first metal film and the second metal film are laminated in the second opening and there is no capacitive insulating film, for example, in the case of performing a heat treatment required for crystallization of the ferroelectric material. Even if it exists, since the adhesiveness between the first metal film and the second metal film is good, it is possible to prevent the first metal film from being disconnected without being peeled off, so that the decrease in contact yield is suppressed. The structure can be realized.
本発明の一側面の半導体装置において、第１の絶縁膜を貫通すると共に下端が第２の導電層と接続する第２のプラグと、第２の絶縁膜における第２のプラグの上方に形成された第２の開口部とをさらに備え、第１の金属膜は、第２の開口部の壁部及び底部にさらに形成されており、強誘電体膜は、第２の開口部の壁部及び底部に位置する前記第１の金属膜の上にさらに形成されており、第２の金属膜は、容量絶縁膜の上から延びるようにして第２の開口部の壁部及び底部に位置している第１の金属膜及び強誘電体膜を覆うと共に、該第１の金属膜の少なくとも一部と接触するように形成されており、第２の導電層と上部電極とは、第２のプラグと、該第２のプラグと電気的に接続し且つ第２の開口部の壁部及び底部に位置している第１の金属膜と、第１の金属膜の一部と接触している第２の金属膜とを介して、電気的に接続されていることが好ましい。 In the semiconductor device of one aspect of the present invention, a second plug that penetrates the first insulating film and has a lower end connected to the second conductive layer and the second plug in the second insulating film are formed. A second opening, and the first metal film is further formed on the wall and bottom of the second opening, and the ferroelectric film is formed on the wall of the second opening and The second metal film is further formed on the first metal film located at the bottom, and the second metal film is located on the wall and bottom of the second opening so as to extend from above the capacitor insulating film. The first conductive film and the ferroelectric film are formed so as to cover the first metal film and the ferroelectric film and to be in contact with at least a part of the first metal film. And a first metal electrically connected to the second plug and located on the wall and bottom of the second opening When, via the second metal film in contact with a portion of the first metal film, it is preferably electrically connected.
このようにすると、第２の開口部内における構造が第１の開口部内に形成される容量素子の構造と同様の構造になるので、第２の開口部に第１の開口部とは異なる特有の構造を採用して上部電極の電位を第２の導電層へ引き出す場合に比べて、上部電極の電位を第２の導電層へ容易に引き出すことができる。また、特に、第２の金属膜の材料の選び方によっては、第２の金属膜と第２の絶縁膜との間の膜剥がれを防止できる。 In this case, the structure in the second opening is the same as the structure of the capacitive element formed in the first opening. Therefore, the second opening has a unique characteristic different from that of the first opening. The potential of the upper electrode can be easily extracted to the second conductive layer as compared with the case where the potential of the upper electrode is extracted to the second conductive layer by adopting the structure. In particular, depending on how the material of the second metal film is selected, film peeling between the second metal film and the second insulating film can be prevented.
本発明の一側面の半導体装置において、第１のプラグと下部電極との間には、酸素バリア膜が形成されていることが好ましい。 In the semiconductor device of one aspect of the present invention, an oxygen barrier film is preferably formed between the first plug and the lower electrode.
このようにすると、強誘電体の結晶化に要する酸素雰囲気下での熱処理の際に、第１のプラグが酸化することを防止できる。 In this way, it is possible to prevent the first plug from being oxidized during the heat treatment in an oxygen atmosphere required for crystallization of the ferroelectric.
本発明の一側面の半導体装置において、第１の金属膜は金属酸化物よりなることが好ましい。 In the semiconductor device according to one aspect of the present invention, the first metal film is preferably made of a metal oxide.
このようにすると、一般的に用いられる白金等の貴金属材料を第２の金属膜に使用すると第２の金属膜は酸化膜等との間で剥離しやすいが、第２の金属膜として金属酸化物を使用すれば、第２の金属膜が剥離する懸念がなくなって、上部電極の電位を第２の導電層に引き出す構造に対する制約を低減することができる。 In this case, when a commonly used noble metal material such as platinum is used for the second metal film, the second metal film is easily peeled off from the oxide film or the like. If an object is used, there is no fear that the second metal film is peeled off, and the restriction on the structure for drawing the potential of the upper electrode to the second conductive layer can be reduced.
本発明の一側面の半導体装置において、容量素子は、水素バリア膜によって被覆されていることが好ましい。 In the semiconductor device according to one aspect of the present invention, the capacitor element is preferably covered with a hydrogen barrier film.
このようにすると、水素による還元を防止し、強誘電体特性の劣化を防止することができる。 In this way, reduction by hydrogen can be prevented, and deterioration of the ferroelectric characteristics can be prevented.
また、前記の課題を解決するために、本発明に係る第１の側面の半導体装置の製造方法は、半導体基板上に、互いが離間するように第１の導電層及び第２の導電層を形成する工程と、半導体基板、第１の導電層、及び第２の導電層の上に、第１の絶縁膜を形成する工程と、第１の絶縁膜を貫通すると共に下端が第１の導電層と接続する第１のプラグと、第１の絶縁膜を貫通すると共に下端が第２の導電層と接続する第２のプラグとを形成する工程と、第１の絶縁膜の上に第２の絶縁膜を形成する工程と、第２の絶縁膜における第１のプラグの上方に第１の開口部を形成する工程と、第１の開口部の壁部及び底部に第１の金属膜を形成する工程と、第２の絶縁膜及び第１の金属膜の上に強誘電体膜を形成する工程と、第２の絶縁膜及び強誘電体膜における第２のプラグの上方に第２の開口部を形成する工程と、強誘電体膜の上並びに第２の開口部の壁部及び底部に、第２のプラグと電気的に接続する第２の金属膜を形成する工程とを備えることを特徴とする。 In order to solve the above-described problem, a first aspect of the method for manufacturing a semiconductor device according to the present invention includes a first conductive layer and a second conductive layer formed on a semiconductor substrate so as to be separated from each other. Forming a first insulating film on the semiconductor substrate, the first conductive layer, and the second conductive layer; and passing through the first insulating film and having a lower end at the first conductive layer Forming a first plug connected to the layer, a second plug penetrating the first insulating film and having a lower end connected to the second conductive layer, and a second plug on the first insulating film. Forming the first insulating film, forming the first opening above the first plug in the second insulating film, and forming the first metal film on the wall and bottom of the first opening. Forming, a step of forming a ferroelectric film on the second insulating film and the first metal film, a second insulating film and the ferroelectric Forming a second opening above the second plug in the second, and a second electrically connected to the second plug on the ferroelectric film and on the wall and bottom of the second opening. And a step of forming a metal film.
本発明に係る第１の側面の半導体装置の製造方法によると、第２の導電層と上部電極となる第２の金属膜とを、第２のプラグと第２の開口部に形成された第２の金属膜とのスタックコンタクトの構造を用いて、電気的に接続することにより、上部電極の電位を例えば拡散層等の第２の導電層へ引き出す構造を実現することができる。この場合、第２の金属膜と第２の導電層とを直接接続した場合に生じる高アスペクトによるコンタクト歩留まりの低下を抑制することができる。また、ストレージノードコンタクトプラグとなる第１のプラグと同時形成が可能な第２のプラグを利用しているので、製造工程数の増加を防止することもできる。さらに、容量素子を構成する第１の開口部と第２の開口部を非同時に形成するので、第２の導電層と上部電極との接続部分である第２の開口部を小さく形成することができ、微細化が実現できる。 According to the method for manufacturing a semiconductor device of the first aspect of the present invention, the second conductive layer and the second metal film to be the upper electrode are formed in the second plug and the second opening. A structure in which the potential of the upper electrode is drawn out to the second conductive layer such as a diffusion layer can be realized by electrically connecting using the structure of the stack contact with the second metal film. In this case, it is possible to suppress a decrease in contact yield due to a high aspect that occurs when the second metal film and the second conductive layer are directly connected. In addition, since the second plug that can be formed simultaneously with the first plug serving as the storage node contact plug is used, an increase in the number of manufacturing steps can be prevented. Further, since the first opening and the second opening constituting the capacitor element are formed at the same time, the second opening which is a connection portion between the second conductive layer and the upper electrode can be formed small. And miniaturization can be realized.
また、前記の課題を解決するために、本発明に係る第２の側面の半導体装置の製造方法は、半導体基板上に、互いが離間するように第１の導電層及び第２の導電層を形成する工程と、半導体基板、第１の導電層、及び第２の導電層の上に、第１の絶縁膜を形成する工程と、第１の絶縁膜を貫通すると共に下端が第１の導電層と接続する第１のプラグと、第１の絶縁膜を貫通すると共に下端が第２の導電層と接続する第２のプラグとを形成する工程と、第１の絶縁膜の上に第２の絶縁膜を形成する工程と、第２の絶縁膜における第１のプラグの上方に第１の開口部を形成する工程と、第１の開口部の壁部及び底部に第１の金属膜を形成する工程と、第２の絶縁膜及び第１の金属膜の上に、強誘電体膜を形成する工程と、強誘電体膜をパターニングして、第２の絶縁膜における第２のプラグの上方に形成されている部分を露出させる工程と、第２の絶縁膜における露出させた部分に第２の開口部を形成する工程と、強誘電体膜の上並びに少なくとも第２の開口部の壁部及び底部に、第２のプラグと電気的に接続する第２の金属膜を形成する工程とを備えることを特徴とする。 In order to solve the above-described problem, a method for manufacturing a semiconductor device according to a second aspect of the present invention includes providing a first conductive layer and a second conductive layer on a semiconductor substrate so as to be separated from each other. Forming a first insulating film on the semiconductor substrate, the first conductive layer, and the second conductive layer; and passing through the first insulating film and having a lower end at the first conductive layer Forming a first plug connected to the layer, a second plug penetrating the first insulating film and having a lower end connected to the second conductive layer, and a second plug on the first insulating film. Forming the first insulating film, forming the first opening above the first plug in the second insulating film, and forming the first metal film on the wall and bottom of the first opening. Forming the ferroelectric film on the second insulating film and the first metal film, and patterning the ferroelectric film A step of exposing a portion of the second insulating film formed above the second plug, a step of forming a second opening in the exposed portion of the second insulating film, Forming a second metal film electrically connected to the second plug on the dielectric film and on at least the wall and bottom of the second opening.
本発明に係る第２の側面の半導体装置の製造方法によると、第２の導電層と上部電極となる第２の金属膜とを、第２のプラグと第２の開口部に形成された第２の金属膜とのスタックコンタクトの構造を用いて、電気的に接続することにより、上部電極の電位を例えば拡散層等の第２の導電層へ引き出す構造を実現することができる。この場合、第２の金属膜と第２の導電層とを直接接続した場合に生じる高アスペクトによるコンタクト歩留まりの低下を抑制することができる。また、ストレージノードコンタクトプラグとなる第１のプラグと同時形成が可能な第２のプラグを利用しているので、製造工程数の増加を防止することもできる。さらに、第２の開口部を形成する前に、微細加工が困難な例えば金属酸化物等よりなる強誘電体膜を先にパターニングして第２の絶縁膜を露出させているので、第２の開口部の微細加工が容易になり、半導体装置の一層の微細化を実現できる。 According to the semiconductor device manufacturing method of the second aspect of the present invention, the second conductive layer and the second metal film to be the upper electrode are formed in the second plug and the second opening. A structure in which the potential of the upper electrode is drawn out to the second conductive layer such as a diffusion layer can be realized by electrically connecting using the structure of the stack contact with the second metal film. In this case, it is possible to suppress a decrease in contact yield due to a high aspect that occurs when the second metal film and the second conductive layer are directly connected. In addition, since the second plug that can be formed simultaneously with the first plug serving as the storage node contact plug is used, an increase in the number of manufacturing steps can be prevented. Further, before the second opening is formed, the second insulating film is exposed by patterning a ferroelectric film made of, for example, a metal oxide, which is difficult to be finely processed. Fine processing of the opening is facilitated, and further miniaturization of the semiconductor device can be realized.
また、前記の課題を解決するために、本発明に係る第３の側面の半導体装置の製造方法は、半導体基板上に、互いが離間するように第１の導電層及び第２の導電層を形成する工程と、半導体基板、第１の導電層、及び第２の導電層の上に、第１の絶縁膜を形成する工程と、第１の絶縁膜を貫通すると共に下端が第１の導電層と接続する第１のプラグと、第１の絶縁膜を貫通すると共に下端が第２の導電層と接続する第２のプラグとを形成する工程と、第１の絶縁膜の上に第２の絶縁膜を形成する工程と、第２の絶縁膜における第１のプラグの上方に第１の開口部を形成すると共に、第２の絶縁膜における第２のプラグの上方に第２の開口部を形成する工程と、第１の開口部の壁部及び底部並びに第２の開口部の壁部及び底部に、第１の金属膜を形成する工程と、第２の絶縁膜及び第１の金属膜の上に強誘電体膜を形成する工程と、強誘電体膜をパターニングして、第１の金属膜における第２の開口部の壁部及び底部に位置している少なくとも一部を露出させる工程と、強誘電体膜を覆うと共に第１の金属膜における一部と接触するように第２の金属膜を形成する工程とを備えることを特徴とする。 In order to solve the above-described problem, a method of manufacturing a semiconductor device according to a third aspect of the present invention includes a first conductive layer and a second conductive layer formed on a semiconductor substrate so as to be separated from each other. Forming a first insulating film on the semiconductor substrate, the first conductive layer, and the second conductive layer; and passing through the first insulating film and having a lower end at the first conductive layer Forming a first plug connected to the layer, a second plug penetrating the first insulating film and having a lower end connected to the second conductive layer, and a second plug on the first insulating film. Forming the first insulating film, forming the first opening above the first plug in the second insulating film, and forming the second opening above the second plug in the second insulating film Forming a first metal film on the wall and bottom of the first opening and on the wall and bottom of the second opening Forming a ferroelectric film on the second insulating film and the first metal film, patterning the ferroelectric film, and forming a second opening in the first metal film. Exposing at least a portion located on the wall and bottom, and forming a second metal film so as to cover the ferroelectric film and to be in contact with a portion of the first metal film. It is characterized by that.
本発明に係る第３の側面の半導体装置の製造方法によると、第２の導電層と上部電極となる第２の金属膜とを、第２のプラグと、第２の開口部に形成された第１の金属膜及び該第１の金属膜の一部と接する第２の金属膜とのスタックコンタクトの構造を用いて、電気的に接続することにより、上部電極の電位を例えば拡散層等の第２の導電層へ引き出す構造を実現することができる。この場合、第２の金属膜と第２の導電層とを直接接続した場合に生じる高アスペクトによるコンタクト歩留まりの低下を抑制することができる。また、ストレージノードコンタクトプラグとなる第１のプラグと同時形成が可能な第２のプラグを利用しているので、製造工程数の増加を防止することもできる。さらに、第２の開口部内における構造が第１の開口部内に形成される容量素子の構造と同様の構造になるので、第２の開口部に第１の開口部とは異なる特有の構造を採用して上部電極の電位を第２の導電層へ引き出す場合に比べて、上部電極の電位を第２の導電層へ容易に引き出すことができる。また、特に、第２の金属膜の材料の選び方によっては、第２の金属膜と第２の絶縁膜との間の膜剥がれを防止できる。 According to the semiconductor device manufacturing method of the third aspect of the present invention, the second conductive layer and the second metal film to be the upper electrode are formed in the second plug and the second opening. By electrically connecting using the structure of the stack contact with the first metal film and the second metal film that is in contact with a part of the first metal film, the potential of the upper electrode is made to be, for example, a diffusion layer or the like. A structure for drawing out to the second conductive layer can be realized. In this case, it is possible to suppress a decrease in contact yield due to a high aspect that occurs when the second metal film and the second conductive layer are directly connected. In addition, since the second plug that can be formed simultaneously with the first plug serving as the storage node contact plug is used, an increase in the number of manufacturing steps can be prevented. Furthermore, since the structure in the second opening is the same as the structure of the capacitive element formed in the first opening, a unique structure different from the first opening is adopted for the second opening. Thus, the potential of the upper electrode can be easily extracted to the second conductive layer as compared with the case where the potential of the upper electrode is extracted to the second conductive layer. In particular, depending on how the material of the second metal film is selected, film peeling between the second metal film and the second insulating film can be prevented.
また、本発明に係る第１〜第３の側面の半導体装置の製造方法において、第１のプラグの上端と第１の開口部の底部との間には第１の酸素バリア膜が形成されていると共に、第２のプラグの上端と第２の開口部の底部との間には第２の酸素バリア膜が形成されていることが好ましい。 In the method for manufacturing a semiconductor device according to the first to third aspects of the present invention, a first oxygen barrier film is formed between the upper end of the first plug and the bottom of the first opening. In addition, a second oxygen barrier film is preferably formed between the upper end of the second plug and the bottom of the second opening.
このようにすると、強誘電体の結晶化に要する酸素雰囲気下での熱処理の際に、第１のプラグ及び第２のプラグが酸化することを防止できる。 In this way, it is possible to prevent the first plug and the second plug from being oxidized during the heat treatment in an oxygen atmosphere required for crystallization of the ferroelectric.
また、本発明に係る第１〜第３の側面の半導体装置の製造方法において、第１の開口部の下側には第１の水素バリア膜が形成されていると共に、第２の金属膜の上側には第２の水素バリア膜が形成されていることが好ましい。 In the method for manufacturing a semiconductor device according to the first to third aspects of the present invention, a first hydrogen barrier film is formed below the first opening and a second metal film is formed. A second hydrogen barrier film is preferably formed on the upper side.
このようにすると、強誘電体特性の劣化を防止することができる。 In this way, deterioration of the ferroelectric characteristics can be prevented.
以上説明したように、本発明の半導体装置及びその製造方法によると、第２の導電層と上部電極とが第１の絶縁膜及び第２の絶縁膜の内部を介して電気的に接続されているので、第１の開口部に形成された立体型の容量素子を備えた半導体記憶装置において、上部電極の電位を例えば拡散層等の導電層へ引き出す構造を実現することができる。 As described above, according to the semiconductor device and the manufacturing method thereof of the present invention, the second conductive layer and the upper electrode are electrically connected to each other through the first insulating film and the second insulating film. Therefore, in the semiconductor memory device including the three-dimensional capacitor element formed in the first opening, it is possible to realize a structure in which the potential of the upper electrode is extracted to a conductive layer such as a diffusion layer.
以下、本発明の各実施形態について図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１〜図７を参照しながら説明する。(First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described below with reference to FIGS.
図１は、本発明の第１の実施形態に係る半導体装置の断面図を示している。 FIG. 1 is a sectional view of a semiconductor device according to the first embodiment of the present invention.
図１に示すように、半導体基板１００上には、素子形成領域を区画する素子分離領域（ＳＴＩ）１０１が形成されている。素子分離領域１０１で区画された素子形成領域には、第１の不純物拡散層（第１の導電層）１０２及び第２の不純物拡散層（第２の導電層）１０３が設けられている。なお、第１の不純物拡散層１０２及び第２の不純物拡散層１０３の表面にはコバルトシリサイド（ＣｏＳｉ2）が形成されていてもよい。この場合には、より低抵抗化を実現して、回路動作上の遅延を防止できる。また、図１においては、第２の導電層が、半導体基板１００上に配置された第２の不純物拡散層１０３である場合について説明しているが、例えば、ポリシリコン又はタングステンを用いた配線等のように、後述する第１の絶縁膜１０４の中に内包されるような導電層であってもかまわない。As shown in FIG. 1, an element isolation region (STI) 101 that partitions an element formation region is formed on a
半導体基板１００、素子分離領域１０１、第１の不純物拡散層１０２及び第２の不純物拡散層１０３を覆うように、例えば膜厚が500〜800nmであるＳｉＯ2膜よりなる第１の絶縁膜１０４が形成されており、該第１の絶縁膜１０４の上には、例えば膜厚20〜100nm であるＳｉＮ膜よりなる第１の水素バリア膜１０５が形成されている。なお、図１においては、第１の水素バリア膜１０５が形成された構造を示しているが、必要性を考慮して、第１の水素バリア膜１０５を構成しない構造であってもかまわない。A first insulating
第１の絶縁膜１０４及び第１の水素バリア膜１０５を貫通すると共に下端が第１の不純物拡散層１０２と接続する第１のコンタクトプラグ（第１のプラグ）１０６と、第１の絶縁膜１０４及び第１の水素バリア膜１０５を貫通すると共に下端が第２の不純物拡散層１０３と接続する第２のコンタクトプラグ（第２のプラグ）１０７とが形成されている。第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７は、各々、タングステン又はポリシリコンよりなる。尚、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７は、ＴｉＮとＴａよりなるバリア膜を有する構成であってもよい。 A first contact plug (first plug) 106 that penetrates the first insulating
第１の水素バリア膜１０５の上には、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７の上面を被覆するように、例えばＩｒＯ2/Ｉｒ/ＴｉＡｌＮの積層構造よりなる導電性の第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９が形成されている。このように、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を設けることにより、後述する強誘電体膜１１２を結晶化するために行なう酸素雰囲気中における熱処理において、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７が酸化することを防止できる。但し、強誘電体膜１１２の結晶化温度が十分に低温である場合には、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を配置しない構成を採用してもかまわない。また、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を構成する最下層のＴｉＡｌＮは水素バリア膜としても機能する。On the first
第１の水素バリア膜１０５の上には、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を覆うように、例えば膜厚が700〜1000nm であるＳｉＯ2膜よりなる第２の絶縁膜１１０が形成されている。第２の絶縁膜１１０には、第１の酸素バリア膜１０８の上面を露出させる第１の開口部１１０ａと第２の酸素バリア膜１０９の上面を露出させる第２の開口部１１０ｂとが形成されている。ここで、第１の開口部１１０ａ及び第２の開口部１１０ｂは、図１に示すように、コンケーブ形状をしており、開口径は上方にいくにつれて大きくなっている。On the first
第１の開口部１１０ａ、第１の酸素バリア膜１０８、及び第１のコンタクトプラグ１０６等は、強誘電体メモリの容量を形成するのに使用されるものであり、図示していないが、図面の右手にはさらに同じ形状を有する構造が複数形成されている。また、第２の開口部１１０ｂは、後述する上部電極の電位を第２の不純物拡散層１０３に引き出すために形成されているので、前記複数存在する強誘電体メモリに対して（例えばメモリセルのセルプレートに対して）１つあれば足りる。 The
第１の開口部１１０ａの壁部及び底部並びに第２の絶縁膜１１０の上には、例えば白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなる筒型形状を有し且つ第３の開口部１１１ａを有する第１の金属膜１１１が形成されている。また、図示するように、第１の金属膜１１１の端部は、第２の絶縁膜１１０の上であって第１の開口部１１０ａの開口縁部よりも外側にまで延びるように形成されている。これは、第１の開口部１１０ａ内に第１の金属膜１１１をパターニングによって形成する際のアライメントマージンを確保するためである。なお、第１の金属膜１１１は下部電極となる。 On the wall and bottom of the
第２の開口部１１０ｂの壁部及び底部を除く第２の絶縁膜１１０の上並びに第１の金属膜１１１が有する第３の開口部１１１ａの壁部及び底部には、例えばＳＢＴ系、ＰＺＴ系、又はＢＬＴ系等よりなり且つ第４の開口部１１２ａを有する強誘電体膜１１２が形成されている。なお、強誘電体膜１１２は容量絶縁膜となる。第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上並びに第２の開口部１１０ｂの壁部及び底部には、例えば、白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなり且つ第５の開口部１１３ａ及び第６の開口部１１３ｂを有する第２の金属膜１１３が形成されている。なお、第２の金属膜１１３は上部電極となる。第２の金属膜１１３として例えば酸化イリジウム等の金属酸化物を用いても、結晶接合面、配向、又は不純物を含む層からの影響等、強誘電体膜との相性を維持できる場合には、第２の金属膜１１３はＳｉＯ2膜に代表されるような第２の絶縁膜１１０との密着性が向上するので、コンタクト歩留まりが安定するというメリットがある。On the second
第５の開口部１１３ａ及び第６の開口部１１３ｂを含む第２の金属膜１１３の上には、例えば膜厚が50〜300 nmである第３の絶縁膜１１４が形成されており、該第３の絶縁膜１１４の上には、第２の水素バリア膜１１５が形成されている。耐還元性を有する強誘電体材料よりなる強誘電体膜１１２を使用した場合には、第１の水素バリア膜１０５及び第２の水素バリア膜１１５を形成しない構造にしてもよいが、一般的には水素バリア膜の組み合わせによって、例えば第１の水素バリア膜１０５と第２の水素バリア膜１１２とをメモリセルの端部で接続することにより、上部電極の電位を第２の不純物拡散層１０３へ引き出す領域も含めて完全に水素バリア膜で被覆することが可能になるので、強誘電体キャパシタの水素による特性劣化を確実に防止することが可能である。 On the
また、第２の水素バリア膜１１５の上には、例えば膜厚が100〜300nmである第４の絶縁膜１１６が形成されている。なお、図示していないが、第４の絶縁膜１１５の上には、通常配線等が形成される。 On the second
以上のように、本発明の第１の実施形態に係る半導体装置は、少なくとも第２の開口部１１０ａの内部において、第１の金属膜１１１よりなる下部電極、強誘電体膜１１２よりなる容量絶縁膜、及び第２の金属膜１１３よりなる上部電極からなる強誘電体キャパシタが形成されている。そして、第２の金属膜１１３が第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上から第２の開口部１１０ｂの壁部及び底部に延びるように形成されていることにより、上部電極と第２の不純物拡散層１０３とを、第２の開口部１１０ｂの底部の下側に形成されている第２の酸素バリア膜１０９及び第２のコンタクトプラグ１０７を介して電気的に接続することができる。このようにして、上部電極の電位と第２の不純物拡散層１０３とを、第１及び第２の層間絶縁膜１０４及び１１０の内部において、電気的に接続することができる。これにより、上部電極と第２の不純物拡散層１０３とを直接接続した場合に生じる高アスペクトによるコンタクト歩留まりの低下を抑制できる。また、ストレージノードコンタクトプラグとなる第１のコンタクトプラグ１０６と同時に形成する第２のコンタクトプラグ１０７を利用しているので、半導体製造装置の製造工程数の増加を防止ができる。 As described above, in the semiconductor device according to the first embodiment of the present invention, at least in the
以下に、本発明の第１の実施形態における各変形例について説明する。 Below, each modification in the 1st Embodiment of this invention is demonstrated.
＜第１の変形例＞
図２は、本発明の第１の実施形態における第１の変形例に係る半導体装置の断面図を示している。なお、図２においては、前述の図１に示した半導体装置の構成要素と対応する同様部分には同一の符号を付している。<First Modification>
FIG. 2 shows a cross-sectional view of a semiconductor device according to a first modification of the first embodiment of the present invention. In FIG. 2, the same reference numerals are given to the same parts corresponding to the components of the semiconductor device shown in FIG.
図２に示すように、第１の変形例に係る半導体装置が図１に示した半導体装置と異なる点は、第１の金属膜１１１が第１の開口部１１０ａの壁部及び底部にのみ形成されている点である。このような構成にしているのは、第１の開口部１１０ａを形成した後に、第１の開口部１１０ａの壁部及び底部を含む第２の絶縁膜１１０の上の全面に、第１の金属膜１１１を成膜した後、ＣＭＰ又はエッチバックすることにより、自己整合的に第１の開口部１１０ａの壁部及び底部のみに第１の金属膜１１１を形成することが可能になるからである。 As shown in FIG. 2, the semiconductor device according to the first modification is different from the semiconductor device shown in FIG. 1 in that the
第１の変形例に係る半導体装置によると、第１の開口部１１０ａの壁部及び底部のみに自己整合的に第１の金属膜１１１が形成されているので、図１に示した半導体装置に比べて、第１の開口部１１０ａの開口縁部の外側にまで延びて形成された第１の金属膜１１１の端部における段差がないために、レジストの膜厚がばらつくことがなくなり、第２の開口部１１０ｂのパターニング精度が上がる。さらに、第１の金属膜１１１と第１の開口部１１０ａとのアライメントマージンが不要となるため、セルサイズを小さくすることができ、微細化された半導体装置を実現することができる。 According to the semiconductor device according to the first modification, the
＜第２の変形例＞
以下に、本発明の第１の実施形態における第２の変形例に係る半導体装置について、図３を参照しながら説明する。<Second Modification>
Hereinafter, a semiconductor device according to a second modification of the first embodiment of the present invention will be described with reference to FIG.
図３は、第２の変形例に係る半導体装置の断面図を示している。なお、図３においては、前述の図１に示した半導体装置の構成要素と対応する同様部分には同一の符号を付している。 FIG. 3 is a cross-sectional view of a semiconductor device according to the second modification. In FIG. 3, the same reference numerals are given to the same parts corresponding to the components of the semiconductor device shown in FIG.
図３に示すように、第２の変形例に係る半導体装置が図１及び図２に示した半導体装置と異なる点は、強誘電体膜１１２が第２の開口部１１０ｂにおける開口縁部にまでは形成されていない点である。すなわち、第２の開口部１１０ｂを形成する際に、例えばメモリセルのセルプレート構造のように、強誘電体膜１１２が先にパターニングされて微細化が困難な強誘電体膜１１２が事前に取り除かれた構造にしている点である。このような構造にすることにより、第２の開口部１１０ｂを開口する際には、第２の絶縁膜１１０それ自体をパターニングすれば足り、強誘電体膜１１２を加工することが不要になるので、強誘電体膜１１２の加工の自由度（困難性）に制約されることなく、第２の開口部１１０ｂの微細化を可能とすることができる。 As shown in FIG. 3, the semiconductor device according to the second modification differs from the semiconductor device shown in FIGS. 1 and 2 in that the
＜第３の変形例＞
図４は、本発明の第１の実施形態における第３の変形例に係る半導体装置の断面図を示している。なお、図４においては、前述の図１に示した半導体装置の構成要素と対応する同様部分には同一の符号を付している。<Third Modification>
FIG. 4 shows a cross-sectional view of a semiconductor device according to a third modification of the first embodiment of the present invention. In FIG. 4, the same reference numerals are given to the same parts corresponding to the components of the semiconductor device shown in FIG.
図４に示すように、第３の変形例に係る半導体装置が図１及び図２に示した半導体装置と異なる点は、強誘電体膜１１２が第２の開口部１１０ｂにおける開口縁部にまでは形成されていない点に加えて、図３に示した半導体装置と異なる点は、第２の開口部１１０ｂの開口径よりも大きい開口径を有する第７の開口部１１２ｃが強誘電体膜１１２に形成されている点である。 As shown in FIG. 4, the semiconductor device according to the third modification differs from the semiconductor device shown in FIGS. 1 and 2 in that the
このような構成にすることにより、強誘電体膜１１２、第２の金属膜１１３、第２の開口部１１０ｂをパターニングするためのマスク回数は、前記第２の変形例の場合（強誘電体膜１１２の加工(１回目)→第２の開口部１１０ｂの加工(２回目)→第１の金属膜の加工(３回目)）と同じ３回であるが、第３の変形例では、強誘電体膜１１２に形成する第７の開口部１１２ｃの加工(１回目)、第２の開口部１１０ｂの加工（２回目）の後、強誘電体膜１１２及び第２の金属膜１１３の同時加工(３回目)を行なうので、強誘電体膜１１２と第２の金属膜１１３とのアライメントマージンを見込む必要がなくなるので、その分だけ微細化を実現することができる。 With this configuration, the number of masks for patterning the
＜第４の変形例＞
図５は、本発明の第１の実施形態における第４の変形例に係る半導体装置の断面図を示している。なお、図５においては、前述の図１に示した半導体装置の構成要素と対応する同様部分には同一の符号を付している。<Fourth Modification>
FIG. 5 shows a cross-sectional view of a semiconductor device according to a fourth modification of the first embodiment of the present invention. In FIG. 5, the same reference numerals are given to the same parts corresponding to the components of the semiconductor device shown in FIG.
図５に示すように、第４の変形例に係る半導体装置が、図３に示した半導体装置と異なる点は、第１の金属膜１１１が、第１の開口部１１０ａの壁部及び底部に形成されているだけではなく、第２の開口部１１０ｂの壁部及び底部にも形成されている点である。すなわち、第２の開口部１１０ｂの壁部及び底部には、第８の開口部１１１ｂを有する第１の金属膜１１１が形成されており、第２の金属膜１１３は、第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上並びに第２の絶縁膜１１０の上並びに第８の開口部１１１ｂの壁部及び底部に形成されている。 As shown in FIG. 5, the semiconductor device according to the fourth modification is different from the semiconductor device shown in FIG. 3 in that the
このような構成にすることにより、第２の開口部１１０ｂの壁部及び底部には、第２の金属膜１１３の下地となる第１の金属膜１１１が存在しているため、金属膜間の密着性が良いので、第２の開口部１１０ｂの壁部及び底部に第２の金属膜１１３が直接形成された場合に懸念される第２の金属膜１１３と第２の絶縁膜１１０との剥離を防止することができる。このため、上部電極の役割を果たす第２の金属膜の材料を絶縁材料に左右されることなく自由に選択することができる。 By adopting such a configuration, the
＜第５の変形例＞
図６及び図７は、本発明の第１の実施形態における第５の変形例に係る半導体装置の断面図を示している。なお、図６及び図７においては、前述の図１に示した半導体装置の構成要素と対応する同様部分には同一の符号を付している。<Fifth Modification>
6 and 7 show cross-sectional views of a semiconductor device according to a fifth modification of the first embodiment of the present invention. 6 and 7, the same reference numerals are assigned to the same parts corresponding to the components of the semiconductor device shown in FIG.
図６に示す半導体装置が、図５に示す半導体装置と異なる点は、強誘電体膜１１２が、第３の開口部１１１ａの壁部及び底部に少なくとも形成されているだけではなく、第２の開口部１１０ｂの壁部及び底部に形成された第１の金属膜１１１が有する第８の開口部１１１ｂの壁部及び底部にも形成されている点である。すなわち、第８の開口部１１１ｂの壁部及び底部には、第９の開口部１１２ｂを有する強誘電体膜１１２が形成されており、第２の金属膜１１３は、第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上、第２の絶縁膜１１０の上、並びに第９の開口部１１２ｂの壁部及び底部に形成されている。そして、この場合、上部電極の役割を有する第２の金属膜１１３は、第１の金属膜１１１ｂにおける第２の開口部１１０ｂの壁部に形成されている端部と接触している。 The semiconductor device shown in FIG. 6 is different from the semiconductor device shown in FIG. 5 in that the
また、図７に示す半導体装置が、図５に示す半導体装置と異なる点は、強誘電体膜１１２が、第２の開口部１１０ａの壁部及び底部に形成された第１の金属膜１１１が有する第８の開口部１１１ｂの底部を除く第３の開口部１１１ｂの壁部及び底部、第２の絶縁膜１１０の上、並びに第９の開口部１１２ｂの壁部に形成されている点である。そして、この場合、上部電極の役割を有する第２の金属膜１１３は、第１の金属膜１１１ｂにおける第２の開口部１１０ｂの底部に形成されている部分と接触している。 Further, the semiconductor device shown in FIG. 7 is different from the semiconductor device shown in FIG. 5 in that the
このように、図６及び図７に示す構成を採用することにより、第１の開口部１１０ａ内に順に配置されている材料と第２の開口部１１０ｂ内に順に配置されている材料とが同一になるので、上部電極の電位を第２の不純物拡散層１１０ｂへ落とす構造を容易に実現することができる。また、第１の金属膜１１１と第２の金属膜１１３との接触は、図６及び図７のいずれの場合においても、第２の開口部１１０ｂの開口領域内で接触しているので、第２の開口部１１０ｂの開口領域内からはみ出して形成された場合に第１の金属膜１１１におけるはみ出し部分において接触させる場合と比べて、微細化を実現することができる。また、接触部分は、金属膜同士であるため、金属膜と絶縁膜との接触よりも密着性が良いので、接触部分での剥離がなく、断線を防止できる。 As described above, by adopting the configuration shown in FIGS. 6 and 7, the material sequentially disposed in the
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図８（ａ）〜（ｃ）、図９（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）、並びに図１１（ａ）及び（ｂ）を参照しながら説明する。なお、これらの図面は、前述の第１の実施形態における図２に示した半導体装置を製造する場合の工程断面図を示しているので、これらの図面においては、図２に示す半導体装置の構成要素と対応する部分については同一の符号を付している。(Second Embodiment)
8A to 8C, FIG. 9A and FIG. 9B, FIG. 10A and FIG. 10B, and FIG. 10A and FIG. The description will be made with reference to FIGS. 11 (a) and 11 (b). These drawings show process cross-sectional views in the case where the semiconductor device shown in FIG. 2 in the first embodiment is manufactured. In these drawings, the configuration of the semiconductor device shown in FIG. 2 is shown. Parts corresponding to elements are given the same reference numerals.
まず、図８（ａ）に示すように、半導体基板１００上に、素子区画領域を区画する素子分離領域（ＳＴＩ）１０１を形成すると共に、第１の不純物拡散層（第１の導電層）１０２及び第２の不純物拡散層（第２の導電層）１０３を形成する。なお、第１の不純物拡散層１０２及び第２の不純物拡散層１０３の表面にコバルトシリサイド（ＣｏＳｉ2）を形成してもよい。この場合には、より低抵抗化を実現して、回路動作上の遅延を防止できる。また、図８（ａ）においては、第２の導電層が、半導体基板１００上に配置された第２の不純物拡散層１０３である場合について説明しているが、例えば、ポリシリコン又はタングステンを用いた配線等のように、後述する第１の絶縁膜１０４の中に内包される導電層であってもかまわない。次に、半導体基板１００、素子分離領域１０１、第１の不純物拡散層１０２及び第２の不純物拡散層１０３を覆うように、例えば膜厚が500〜800nmであるＳｉＯ2膜よりなる第１の絶縁膜１０４を形成した後、該第１の絶縁膜１０４の上に、例えば膜厚が20〜800nm であるＳｉＮ膜よりなる第１の水素バリア膜１０５を形成する。なお、ここでは、第１の水素バリア膜１０５を形成する場合について説明しているが、必要性を考慮して、第１の水素バリア膜１０５を形成しない場合であってもよい。First, as shown in FIG. 8A, an element isolation region (STI) 101 that partitions an element partition region is formed on a
次に、図８（ｂ）に示すように、第１の絶縁膜１０４及び第１の水素バリア膜１０５を貫通すると共に下端が第１の不純物拡散層１０２と接続する第１のコンタクトプラグ（第１のプラグ）１０６と、第１の絶縁膜１０４及び第１の水素バリア膜１０５を貫通すると共に下端が第２の不純物拡散層１０３と接続する第２のコンタクトプラグ（第２のプラグ）１０７とを形成する。なお、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７は、各々、タングステン又はポリシリコンよりなる。 Next, as shown in FIG. 8B, a first contact plug (first contact) penetrating the first insulating
次に、図８（ｃ）に示すように、第１の水素バリア膜１０７の上に、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７の上面を被覆するように、例えばＩｒＯ2/Ｉｒ/ＴｉＡｌＮの積層構造よりなる導電性の第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を形成する。このように、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を設けることにより、後述する強誘電体膜１１２を結晶化するために行なう酸素雰囲気中における熱処理において、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７が酸化することを防止できる。但し、強誘電体膜１１２の結晶化温度が十分に低温である場合には、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を配置しない構成を採用してもかまわない。また、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を構成する最下層のＴｉＡｌＮは水素バリア膜としても機能する。Next, as shown in FIG. 8C, for example, IrO2 / Ir so as to cover the upper surfaces of the
次に、図９（ａ）に示すように、第１の水素バリア膜１０５の上に、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を覆うように、例えば膜厚が700〜1000nm であるＳｉＯ2膜よりなる第２の絶縁膜１１０を形成する。次に、第２の絶縁膜１１０に、フォトリソグラフィ法及びエッチング法により、第１の酸素バリア膜１０８の上面を露出させる第１の開口部１１０ａと第２の酸素バリア膜１０９の上面を露出させる第２の開口部１１０ｂを形成する。なお、開口部は、図９（ａ）に示すように、断面においてコンケーブ形状をしており、底部から上方にいくにつれて、その開口径は大きくなっている。また、第１の開口部１１０ａ、第１の酸素バリア膜１０８、及び第１のコンタクトプラグ１０６等は、強誘電体メモリの容量を形成するのに使用されるものであり、図示していないが、図面の右手にはさらに同じ形状を有する構造が複数形成されている。また、第２の開口部１１０ｂは、後述する上部電極の電位を第２の不純物拡散層１０３に引き出すために形成されているので、前記複数存在する強誘電体メモリに対して（例えばメモリセルのセルプレートに対して）１つあれば足りる。なお、本実施形態において、第１の開口部１１０ａは、フォトリソグラフィ及びエッチング法により形成される場合について説明したが、開口部の形成が可能な方法であれば、例えば、開口部を形成するように絶縁膜を堆積する方法等であってもよい。Next, as illustrated in FIG. 9A, for example, the film thickness is 700 to over the first
次に、図９（ｂ）に示すように、第１の開口部１１０ａの壁部及び底部に、例えば白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなる筒型形状を有し且つ第３の開口部１１１ａを有する第１の金属膜１１１を形成する。具体的には、第１の金属膜１１１を第１の開口部１１０ａの壁部及び底部を含む第２の絶縁膜１１０の全面に第１の金属膜１１０を堆積した後に、ＣＭＰ又はエッチバック法によって、第１の開口部１１０ａの壁部及び底部のみに第１の金属膜１１１を形成する。なお、第１の金属膜１１１は下部電極となる。このようにすると、自己整合的に第１の開口部１１０ａの壁部及び底部のみに第１の金属膜１１１を形成でき、半導体装置の微細化に資することができる。 Next, as shown in FIG. 9B, the wall and bottom of the
但し、ここでは、第１の金属膜１１１を、第１の開口部１１０ａの壁部及び底部のみに形成したが、同様に、第１の金属膜１１１を第１の開口部１１０ａの壁部及び底部を含む第２の絶縁膜１１０の全面に第１の金属膜１１１を堆積した後に、所望のマスクでパターニングすることにより、前述の図１に示す構造のように、第１の金属膜１１１の端部が、第２の絶縁膜１１０の上であって第１の開口部１１０ａの開口縁部よりも外側にまで延びるように形成してもよい。このようにすると、第１の開口部１１０ａ内に第１の金属膜１１１をパターニングによって形成する際のアライメントマージンを確保することができる。 However, here, the
次に、図１０（ａ）に示すように、第３の開口部１１１ａを有する第１の金属膜１１１の上及び第２の絶縁膜１１０の上の全面に、例えばＳＢＴ系、ＰＺＴ系、又はＢＬＴ系等よりなり且つ第４の開口部１１２ａを有する強誘電体膜１１２を形成する。なお、強誘電体膜１１２は容量絶縁膜となる。 Next, as shown in FIG. 10A, on the entire surface of the
次に、図１０（ｂ）に示すように、強誘電体膜１１２及び第２の絶縁膜１１０における第２のコンタクトプラグ１０９の上方に位置する部分を除去して、第２の酸素バリア膜１０９の上面を露出させる第２の開口部１１０ｂを形成する。ここで、第２の開口部１１０ｂは、コンケーブ型であるが、図１０（ｂ）に示すように、第１の開口部１１０ａの大きさよりも小さい。これにより、より微細化が可能になる。 Next, as shown in FIG. 10B, portions of the
次に、図１１（ａ）に示すように、第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上並びに第２の開口部１１０ｂの壁部及び底部に、例えば、白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなり且つ第５の開口部１１３ａ及び第６の開口部１１３ｂを有する第２の金属膜１１３を形成する。なお、第２の金属膜１３は下部電極となる。 Next, as shown in FIG. 11A, for example, platinum is formed on the
次に、図１１（ｂ）に示すように、強誘電体膜１１２及び第２の金属膜１１３を同時にパターニングする。なお、この場合、別マスクを用いて同時に形成しなくてもよいことはいうまでもない。次に、第５の開口部１１３ａ及び第６の開口部１１３ｂを含む第２の金属膜１１３の上並びに第２の絶縁膜１１０の上に、例えば膜厚が50〜300nm である第３の絶縁膜１１４を形成する。次に、第３の絶縁膜１１４の上に、第２の水素バリア膜１１５を形成する。耐還元性を有する強誘電体材料よりなる強誘電体膜１１２を使用した場合には、前記第１の水素バリア膜１０５及び第２の水素バリア膜１１５を形成しない構造にしてもよいが、一般的には水素バリア膜の組み合わせによって、例えば第１の水素バリア膜１０５と第２の水素バリア膜１１２とをメモリセルの端部で接続することにより、上部電極の電位を第２の不純物拡散層１０３へ引き出す領域も含めて完全に水素バリア膜で被覆することが可能になるので、強誘電体キャパシタの水素による特性劣化を防止することが可能である。 Next, as shown in FIG. 11B, the
次に、第２の水素バリア膜１１５の上に、例えば膜厚が100〜300nmである第４の絶縁膜１１６を形成する。なお、図示していないが、第４の絶縁膜１１６の上に、通常配線等を形成する。 Next, a fourth
以上のように、本発明の第２の実施形態に係る半導体装置の製造方法によると、少なくとも第１の開口部１１０ａの内部において、第１の金属膜１１１よりなる下部電極、強誘電体膜１１２よりなる容量絶縁膜、及び第２の金属膜１１３よりなる上部電極からなる強誘電体キャパシタを形成する一方で、第２の金属膜１１３を第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上から第２の開口部１１０ｂの壁部及び底部に延びるように形成することにより、上部電極と第２の不純物拡散層１０３とを、第２の開口部１１０ｂの底部の下側に形成されている第２の酸素バリア膜１０９及び第２のコンタクトプラグ１０７を介して接続する。このように、上部電極の電位と第２の不純物拡散層１０３とを、第１及び第２の層間絶縁膜１０４及び１１０の内部において、電気的に接続することができる。これにより、上部電極と第２の不純物拡散層１０３とを直接接続した場合に生じる高アスペクトによるコンタクト歩留まりの低下を抑制できる。また、ストレージノードコンタクトプラグとなる第１のコンタクトプラグ１０６と同時に形成する第２のコンタクトプラグ１０７を利用しているので、半導体製造装置の製造工程数の増加を防止することができる。 As described above, according to the method for manufacturing a semiconductor device according to the second embodiment of the present invention, the lower electrode made of the
以下に、本発明の第２の実施形態における各変形例について説明する。 Below, each modification in the 2nd Embodiment of this invention is demonstrated.
＜第１の変形例＞
図１２（ａ）及び（ｂ）、図１３（ａ）及び（ｂ）、並びに図１４（ａ）及び（ｂ）は、本発明の第２の実施形態における第１の変形例に係る半導体装置の製造方法を示す工程断面図を示している。なお、これらの図面は、前述の第１の実施形態における図３に示した半導体装置を製造する場合の工程断面図を示しているので、これらの図面においては、図３に示す半導体装置の構成要素と対応する部分については同一の符号を付している。<First Modification>
FIGS. 12A and 12B, FIGS. 13A and 13B, and FIGS. 14A and 14B show a semiconductor device according to the first modification of the second embodiment of the present invention. Process sectional drawing which shows this manufacturing method is shown. These drawings show process cross-sectional views in the case of manufacturing the semiconductor device shown in FIG. 3 in the first embodiment described above. In these drawings, the configuration of the semiconductor device shown in FIG. 3 is shown. Parts corresponding to elements are given the same reference numerals.
まず、図１２（ａ）の工程断面図に示される半導体装置を製造するまでの工程は、前述した図８（ａ）〜（ｃ）、図９（ａ）及び（ｂ）、並びに図１０（ａ）を用いた説明と同様であるので、ここではその説明は繰り返さない。 First, the processes until the semiconductor device shown in the process cross-sectional view of FIG. 12A is manufactured are the above-described FIGS. 8A to 8C, FIGS. 9A and 9B, and FIG. Since it is the same as the description using a), the description is not repeated here.
次に、図１２（ｂ）に示すように、第３の開口部１１２ａの壁部及び底部並びに強誘電体膜１１２のセルプレートを形成するために強誘電体膜１１２をパターニングする。この際、後に第２の開口部１１０ｂが形成される領域である、第２のコンタクトプラグ１０７の上方に存在している強誘電体膜１１２を除去する。 Next, as shown in FIG. 12B, the
次に、図１３（ａ）に示すように、第２の絶縁膜１１０における、上面に強誘電体膜１１２が存在していない部分を除去することにより、第２の絶縁膜１１０を貫通すると共に第２の酸素バリア膜１０９の上面を露出させる第２の開口部１１０ｂを形成する。 Next, as shown in FIG. 13A, by removing a portion of the second
次に、図１３（ｂ）に示すように、第２の開口部１１０ｂを含む第２の絶縁膜１１０の上並びに第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上に、例えば、白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなり且つ第５の開口部１１３ａ及び第６の開口部１１３ｂを有する第２の金属膜１１３を形成する。 Next, as shown in FIG. 13B, on the second
次に、図１４（ａ）に示すように、強誘電体膜１１２は被覆されたままであり且つ第２の開口部１１０ｂの壁部及び底部に位置する第２の金属膜１１３が残存するように、所望のマスクを用いて、第２の金属膜１１３をパターニングする。 Next, as shown in FIG. 14A, the
次に、図１４（ｂ）に示すように、第５の開口部１１３ａ及び第６の開口部１１３ｂを含む第２の金属膜１１３並びに第２の絶縁膜１１０の上に、例えば膜厚が50〜300nm である第３の絶縁膜１１４を形成した後、該第３の絶縁膜１１４の上に、第２の水素バリア膜１１５を形成する。これは、前述と同様に、上部電極の電位を第２の不純物拡散層に引き出す領域も含めて完全に水素バリア膜で被覆することが可能になるので、強誘電体キャパシタの水素による特性劣化を確実に防止することが可能になるからである。次に、第２の水素バリア膜１１５の上に、例えば膜厚が100〜300nmである第４の絶縁膜１１６を形成する。なお、図示していないが、第４の絶縁膜１１５の上に、通常配線等を形成する。 Next, as shown in FIG. 14B, the film thickness is, for example, 50 over the
このように、第１の変形例に係る半導体装置の製造方法によると、第２の開口部１１０ｂを形成する際に、強誘電体膜１１２を先にパターニングしているので、第２の絶縁膜１１０それ自体をパターニングすればよく、強誘電体膜を加工することが不要になるので、強誘電体膜１１２の加工の自由度（困難性）に制約されることなく、第２の開口部１１０ｂの微細化を可能にすることができる。 As described above, according to the method of manufacturing the semiconductor device according to the first modification, the
＜第２の変形例＞
図１５（ａ）及び（ｂ）、図１６（ａ）及び（ｂ）、並びに図１７（ａ）及び（ｂ）は、本発明の第２の実施形態における第２の変形例に係る半導体装置の製造方法を示す工程断面図を示している。なお、これらの図面は、前述の第１の実施形態における図４に示した半導体装置を製造する場合の工程断面図を示しているので、これらの図面においては、図４に示す半導体装置の構成要素と対応する部分については同一の符号を付している。<Second Modification>
FIGS. 15A and 15B, FIGS. 16A and 16B, and FIGS. 17A and 17B are semiconductor devices according to the second modification of the second embodiment of the present invention. Process sectional drawing which shows this manufacturing method is shown. These drawings show process cross-sectional views in the case where the semiconductor device shown in FIG. 4 in the first embodiment is manufactured. In these drawings, the configuration of the semiconductor device shown in FIG. 4 is shown. Parts corresponding to elements are given the same reference numerals.
まず、図１５（ａ）の工程断面図に示される半導体装置を製造するまでの工程は、前述した図８（ａ）〜（ｃ）、図９（ａ）及び（ｂ）、並びに図１０（ａ）を用いた説明と同様であるので、ここではその説明は繰り返さない。 First, the processes until the semiconductor device shown in the process cross-sectional view of FIG. 15A is manufactured are the above-described FIGS. 8A to 8C, FIGS. 9A and 9B, and FIG. Since it is the same as the description using a), the description is not repeated here.
次に、図１５（ｂ）に示すように、後の工程で形成する第２の開口部１１０ｂの開口径よりも大きい開口径を有する第７の開口部１１２ｃを強誘電体膜１１２に形成する。なお、第７の開口部１１２ｃは、第２のコンタクトプラグ１０７の上方の第２の絶縁膜１１０の上面を露出させるように形成されている。 Next, as shown in FIG. 15B, a
次に、図１６（ａ）に示すように、第７の開口部１１２ｃに露出している第２の絶縁膜１１０を除去することにより、第２の絶縁膜１１０を貫通すると共に第２の酸素バリア膜１０９の上面を露出させる第２の開口部１１０ｂを形成する。 Next, as shown in FIG. 16A, the second
次に、図１６（ｂ）に示すように、第２の開口部１１０ｂ及び第７の開口部１１２ｃを含む第２の絶縁膜１１０の上並びに第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上の全面に、例えば、白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなり且つ第５の開口部１１３ａ及び第６の開口部１１３ｂを有する第２の金属膜１１３を形成する。 Next, as shown in FIG. 16B, the second
次に、図１７（ａ）に示すように、強誘電体膜１１２は被覆されたままであり且つ第２の開口部１１０ｂの壁部及び底部に位置する第２の金属膜１１３が残存するように、第２の金属膜１１３をパターニングする（セルプレート形成）。 Next, as shown in FIG. 17A, the
次に、図１７（ｂ）に示すように、第５の開口部１１３ａ及び第６の開口部１１３ｂを含む第２の金属膜１１３並びに第２の絶縁膜１１０の上に、例えば膜厚が50〜300nm である第３の絶縁膜１１４を形成した後、該第３の絶縁膜１１４の上に、第２の水素バリア膜１１５を形成する。これは、前述と同様に、上部電極の電位を第２の不純物拡散層に引き出す領域も含めて完全に水素バリア膜で被覆することが可能になるので、強誘電体キャパシタの水素による特性劣化を確実に防止することが可能になるからである。次に、第２の水素バリア膜１１５の上に、例えば膜厚が100〜300nmである第４の絶縁膜１１６を形成する。なお、図示していないが、第４の絶縁膜１１５の上に、通常配線等を形成する。 Next, as shown in FIG. 17B, a film thickness of, for example, 50 is formed on the
このように、第２の変形例に係る半導体装置の製造方法によると、強誘電体膜１１２、第２の金属膜１１３、第２の開口部１１０ｂをパターニングするためのマスク回数は、前記第１の変形例の場合（強誘電体膜１１２の加工(１回目)→第２の開口部１１０ｂの加工(２回目)→第１の金属膜の加工(３回目))と同じ３回であるが、第２の変形例では、強誘電体膜１１２に形成する第７の開口部１１２ｃの加工(１回目)、第２の開口部１１０ｂの加工（２回目）の後、強誘電体膜１１２及び第２の金属膜１１３の同時加工(３回目)を行なうので、強誘電体膜１１２と第２の金属膜１１３とのアライメントマージンを見込む必要がなくなるので、その分だけ微細化することができる。 Thus, according to the method of manufacturing a semiconductor device according to the second modification, the number of masks for patterning the
＜第３の変形例＞
図１８（ａ）及び（ｂ）、図１９（ａ）及び（ｂ）、図２０（ａ）及び（ｂ）、並びに図２０（ａ）及び（ｂ）は、本発明の第２の実施形態における第３の変形例に係る半導体装置の製造方法を示す工程断面図を示している。なお、これらの図面は、前述の第１の実施形態における図５に示した半導体装置を製造する場合の工程断面図を示しているので、これらの図面においては、図５に示す半導体装置の構成要素と対応する部分については同一の符号を付している。<Third Modification>
18 (a) and (b), FIG. 19 (a) and (b), FIG. 20 (a) and (b), and FIG. 20 (a) and (b) are the second embodiment of the present invention. FIG. 10 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the third modification example. These drawings show process cross-sectional views in the case of manufacturing the semiconductor device shown in FIG. 5 in the first embodiment described above. In these drawings, the configuration of the semiconductor device shown in FIG. Parts corresponding to elements are given the same reference numerals.
まず、図１８（ａ）〜（ｃ）の工程断面図に示す工程は、前述した図８（ａ）〜（ｃ）を用いた説明と同様であるので、ここではその説明は繰り返さない。 First, since the steps shown in the process cross-sectional views of FIGS. 18A to 18C are the same as those described with reference to FIGS. 8A to 8C, the description thereof will not be repeated here.
次に、図１９（ａ）に示すように、第２の水素バリア膜１０５の上に、第１の酸素バリア膜１０８及び第２の酸素バリア膜１０９を覆うように、例えば膜厚が700〜1000nm である第２の絶縁膜１１０を形成する。次に、第２の絶縁膜１１０に、第１の酸素バリア膜１０８の上面を露出させる第１の開口部１１０ａ及び第２の酸素バリア膜１０９の上面を露出させる第２の開口部１１０ｂを同時に形成する。なお、第１の開口部１１０ａ、第１の酸素バリア膜１０８、及び第１のコンタクトプラグ１０６等は、強誘電体メモリの容量を形成するのに使用されるものであり、図示していないが、図面の右手にはさらに同じ形状を有する構造が複数形成されている。また、第２の開口部１１０ｂは、後述する上部電極の電位を第２の不純物拡散層１０３に引き出すために形成されているので、前記複数存在する強誘電体メモリに対して（例えばメモリセルのセルプレートに対して）１つあれば足りる。なお、第１の開口部１１０ａ及び第２の開口部１１０ｂは、コンケーブ形状をしており、第２の開口部１１０ｂは、例えば、図１９（ａ）に示すように、第１の開口部１１０ａよりも小さいサイズにしてもいし、また、同じサイズにしてもよい。第２の開口部１１０ｂは容量素子を形成しないことから、小さく形成することができ、微細化を実現することができる。 Next, as shown in FIG. 19A, for example, a film thickness of 700 to 600 is formed on the second
次に、図１９（ｂ）に示すように、例えば白金又はイリジウムに代表される貴金属又はその金属酸化物よりなる第２の金属膜１１３を第１の開口部１１０ａ及び第２の開口部１１０ｂを含む第２の絶縁膜１１０上の全面に形成した後、ＣＭＰ又はエッチバック法によって、第１の開口部１１０ａの壁部及び底部並びに第２の開口部１１０ｂの壁部及び底部のみに第３の開口部１１１ａ及び第８の開口部１１１ｂを有し且つ筒型形状となる第１の金属膜１１１を形成する。 Next, as shown in FIG. 19B, for example, the
次に、図２０（ａ）に示すように、第１の金属膜１１１及び第２の絶縁膜１１０の上の全面に、例えばＳＢＴ系、ＰＺＴ系、及びＢＬＴ系等よりなる強誘電体膜１１２を形成する。 Next, as shown in FIG. 20A, a
次に、図２０（ｂ）に示すように、強誘電体膜１１２のセルプレートが形成されるように、強誘電体膜１１２をパターニングする。この際、第２の開口部１１０ｂの壁部及び底部並びに第２の開口部１１０ｂの開口周辺に存在している強誘電体膜１１２を除去する。 Next, as shown in FIG. 20B, the
次に、図２１（ａ）に示すように、第８の開口部１１１ｂを含む第１の金属膜１１１の上、第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上並びに第２の絶縁膜１１０の上の全面に、例えば、白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなり且つ第５の開口部１１３ａ及び第６の開口部１１３ｂを有する第２の金属膜１１３を形成する。 Next, as shown in FIG. 21A, on the
次に、図２１（ｂ）に示すように、強誘電体膜１１２は被覆されたままであり且つ第２の開口部１１０ｂの壁部及び底部に位置する第２の金属膜１１３が残存するように、所望のマスクを用いて、第２の金属膜１１３をパターニングする。次に、第５の開口部１１３ａ及び第６の開口部１１３ｂを含む第２の金属膜１１３並びに第２の絶縁膜１１０の上に、例えば膜厚が50〜300nm である第３の絶縁膜１１４を形成した後、該第３の絶縁膜１１４の上に、第２の水素バリア膜１１５を形成する。これは、前述と同様に、上部電極の電位を第２の不純物拡散層に引き出す領域も含めて完全に水素バリア膜で被覆することが可能になるので、強誘電体キャパシタの水素による特性劣化を確実に防止することが可能になるからである。次に、第２の水素バリア膜１１５の上に、例えば膜厚が100〜300nmである第４の絶縁膜１１６を形成する。なお、図示していないが、第４の絶縁膜１１６の上に、通常配線等を形成する。 Next, as shown in FIG. 21B, the
このように、第３の変形例に係る半導体装置の製造方法によると、第２の開口部１１０ｂの壁部及び底部には、第２の金属膜１１３の下地となる第１の金属膜１１１を存在させているので、第１の金属膜１１１及び第２の金属膜１１３の密着性が向上し、第２の開口部１１０ｂの壁部及び底部に第２の金属膜１１３を直接形成する場合に懸念される第２の金属膜１１３と第２の絶縁膜１１０との剥離を防止することができ、断線を防止できる。このため、上部電極の役割を果たす第２の金属膜の材料を自由に選択することができる。 As described above, according to the method of manufacturing the semiconductor device according to the third modification, the
＜第４の変形例＞
図２２（ａ）及び（ｂ）並びに図２３（ａ）及び（ｂ）は、本発明の第２の実施形態における第４変形例に係る半導体装置の製造方法を示す工程断面図を示している。なお、これらの図面は、前述の第１の実施形態における図６及び図７に示した半導体装置を製造する場合の工程断面図を示しているので、これらの図面においては、図６及び図７に示す半導体装置の構成要素と対応する部分については同一の符号を付している。<Fourth Modification>
22 (a) and 22 (b) and FIGS. 23 (a) and 23 (b) are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to a fourth modification of the second embodiment of the present invention. . These drawings show process cross-sectional views in the case where the semiconductor device shown in FIGS. 6 and 7 in the first embodiment is manufactured. In these drawings, FIGS. The parts corresponding to those of the semiconductor device shown in FIG.
まず、図２２（ａ）の断面図に示す半導体装置を製造するまでの工程は、前述した図１８（ａ）及び（ｂ）、図１９（ａ）及び（ｂ）、並びに図２０（ａ）を用いた説明と同様であるので、ここではその説明は繰り返さない。 First, the steps until the semiconductor device shown in the cross-sectional view of FIG. 22A is manufactured are the above-described FIGS. 18A and 18B, FIGS. 19A and 19B, and FIG. 20A. Since this is the same as the description using, the description will not be repeated here.
次に、図２２（ｂ）に示すように、強誘電体膜１１２のセルプレートが形成されるように、強誘電体膜１１２をパターニングする。この際、第２の開口部１１０ｂの開口周辺に存在している強誘電体膜１１２を除去して、第１の金属膜１１１における第２の開口部１１０ｂの壁部の端部を露出させる。なお、第２の開口部１１０ｂの壁部及び底部には、強誘電体膜１１２を残存させている。また、図２２（ｂ）においては、第２の開口部１１０ｂの端部において、第１の金属膜１１１を露出させたが、例えば、第２の開口部１１０ｂの底部等において、第１の金属膜１１１の一部分を露出させてもよい。 Next, as shown in FIG. 22B, the
次に、図２３（ａ）に示すように、第９の開口部１１２ｂを含む強誘電体膜１１２の上並びに第４の開口部１１２ａの壁部及び底部を含む強誘電体膜１１２の上並びに第２の絶縁膜１１０の上の全面に、例えば、白金若しくはイリジウムに代表される貴金属又はその金属酸化物よりなり且つ第５の開口部１１３ａ及び第６の開口部１１３ｂを有する第２の金属膜１１３を形成する。 Next, as shown in FIG. 23A, on the
次に、図２３（ｂ）に示すように、強誘電体膜１１２は被覆されたままであり且つ第２の開口部１１０ｂの壁部及び底部に位置する第２の金属膜１１３が残存するように、所望のマスクを用いて、第２の金属膜１１３をパターニングする。次に、第５の開口部１１３ａ及び第６の開口部１１３ｂを含む第２の金属膜１１３並びに第２の絶縁膜１１０の上に、例えば膜厚が50〜300nm である第３の絶縁膜１１４を形成した後、該第３の絶縁膜１１４の上に、第２の水素バリア膜１１５を形成する。これは、前述と同様に、コンタクト部も含めて完全に水素バリア膜で被覆することが可能になるので、強誘電体キャパシタの水素による特性劣化を確実に防止することが可能になるからである。次に、第２の水素バリア膜１１５の上に、例えば膜厚が100〜300nmである第４の絶縁膜１１６を形成する。なお、図示していないが、第４の絶縁膜１１６の上に、通常配線等を形成する。 Next, as shown in FIG. 23B, the
このように、第４の変形例に係る半導体装置の製造方法によると、第１の開口部１１０ａ内に順に配置されている材料と第２の開口部１１０ｂ内に順に配置されている材料とが同一になるので、上部電極の電位を第２の不純物拡散層１１０ｂへ落とす構造を容易に実現することができる。また、第１の金属膜１１１と第２の金属膜１１３との接触は、第２の開口部１１０ｂの開口領域内で接触しているので、第２の開口部１１０ｂの開口領域内からはみ出して形成された場合に第１の金属膜１１１におけるはみ出し部分において接触させる場合と比べて、微細化を実現することができる。 As described above, according to the method of manufacturing a semiconductor device according to the fourth modification, the material sequentially disposed in the
なお、以上の各実施形態において、開口部がコンケーブ型である場合について図示し、説明したが、本発明は図示した形状の場合に限定されるものではない。 In each of the above embodiments, the case where the opening is a concave type has been illustrated and described, but the present invention is not limited to the illustrated shape.
以上説明したように、本発明は、立体スタック型の強誘電体メモリを形成するのに有用な技術である。 As described above, the present invention is a technique useful for forming a three-dimensionally stacked ferroelectric memory.
１００ 半導体基板
１０１ 素子分離領域
１０２ 第１の不純物拡散層（第１の導電層）
１０３ 第２の不純物拡散層（第２の導電層）
１０４ 第１の絶縁膜
１０５ 第１の水素バリア膜
１０６ 第１のコンタクトプラグ（第１のプラグ）
１０７ 第２のコンタクトプラグ（第２のプラグ）
１０８ 第１の酸素バリア膜
１０９ 第２の酸素バリア膜
１１０ 第２の絶縁膜
１１１ 第１の金属膜（下部電極）
１１２ 強誘電体膜（容量絶縁膜）
１１３ 第２の金属膜（上部電極）
１１４ 第３の絶縁膜
１１５ 第２の水素バリア膜
１１６ 第４の絶縁膜
１１０ａ 第１の開口部
１１０ｂ 第２の開口部
１１１ａ 第３の開口部
１１１ｂ 第８の開口部
１１２ａ 第４の開口部
１１２ｂ 第９の開口部
１１２ｃ 第７の開口部
１１３ａ 第５の開口部
１１３ｂ 第６の開口部100
103 Second impurity diffusion layer (second conductive layer)
104 First insulating
107 second contact plug (second plug)
108 First
112 Ferroelectric film (capacitive insulating film)
113 Second metal film (upper electrode)
114 3rd insulating
Claims (11)
Translated fromJapanese前記半導体基板、前記第１の導電層及び前記第２の導電層の上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通して前記第１の導電層と接続する第１のプラグと、
前記第１の絶縁膜を貫通して前記第２の導電層と接続する第２のプラグと、
前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜における前記第１のプラグの上方に形成された第１の開口部と、
前記第２の絶縁膜における前記第２のプラグの上方に形成された第２の開口部と、
前記第１の開口部の壁部及び底部に前記第１のプラグと電気的に接続するように形成された第１の金属膜よりなる下部電極、前記下部電極の上に形成された強誘電体膜よりなる容量絶縁膜、及び前記容量絶縁膜の上に形成された第２の金属膜よりなる上部電極からなる容量素子とを備え、
さらに、前記第２の開口部の壁部及び底部に前記第２のプラグと電気的に接続する前記第１の金属膜を備えており、
前記第２の金属膜は、前記容量絶縁膜の上から前記第２の開口部に跨って形成され、前記第２の開口部において、前記第２の開口部の壁部及び底部に形成された前記第１の金属膜の全面と接続していることを特徴とする半導体装置。A first conductive layer and a second conductive layer formed on a semiconductor substrate at a distance from each other;
A first insulating film formed on the semiconductor substrate, the first conductive layer, and the second conductive layer;
A first plug passing through the first insulating film and connected to the first conductive layer;
A second plug penetrating the first insulating film and connected to the second conductive layer;
A second insulating film formed on the first insulating film;
A first opening formed above the first plug in the second insulating film;
A second opening formed above the second plug in the second insulating film;
A lower electrode made of a first metal film formed on the wall and bottom of the first opening so as to be electrically connected to the first plug; and a ferroelectric formed on the lower electrode A capacitive insulating film made of a film, and a capacitive element made of an upper electrode made of a second metal film formed on the capacitive insulating film,
Further comprising a second plug and electrically said first metal film connected to the wall andbottom of the second opening,
The second metal film, the capacitor is formed across the second apertures from above the insulating film in the second opening, formed in the wall andbottom of the second opening Further, the semiconductor device is connected to theentire surface of the first metal film.
前記半導体基板、前記第１の導電層及び前記第２の導電層の上に形成された第１の絶縁膜と、A first insulating film formed on the semiconductor substrate, the first conductive layer, and the second conductive layer;
前記第１の絶縁膜を貫通して前記第１の導電層と接続する第１のプラグと、A first plug passing through the first insulating film and connected to the first conductive layer;
前記第１の絶縁膜を貫通して前記第２の導電層と接続する第２のプラグと、A second plug penetrating the first insulating film and connected to the second conductive layer;
前記第１の絶縁膜の上に形成された第２の絶縁膜と、A second insulating film formed on the first insulating film;
前記第２の絶縁膜における前記第１のプラグの上方に形成された第１の開口部と、A first opening formed above the first plug in the second insulating film;
前記第２の絶縁膜における前記第２のプラグの上方に形成された第２の開口部と、A second opening formed above the second plug in the second insulating film;
前記第１の開口部の壁部及び底部に前記第１のプラグと電気的に接続するように形成された第１の金属膜よりなる下部電極、前記下部電極の上に形成された強誘電体膜よりなる容量絶縁膜、及び前記容量絶縁膜の上に形成された第２の金属膜よりなる上部電極からなる容量素子とを備え、A lower electrode made of a first metal film formed on the wall and bottom of the first opening so as to be electrically connected to the first plug; and a ferroelectric formed on the lower electrode A capacitive insulating film made of a film, and a capacitive element made of an upper electrode made of a second metal film formed on the capacitive insulating film,
さらに、前記第２の開口部の壁部及び底部に前記第２のプラグと電気的に接続するように形成された前記第１の金属膜、及び前記第１の金属膜の上に形成された前記強誘電体膜を備えており、Further, the first metal film formed on the wall and bottom of the second opening so as to be electrically connected to the second plug, and formed on the first metal film. Comprising the ferroelectric film;
前記第２の金属膜は、前記容量絶縁膜の上から前記第２の開口部に跨って形成され、前記第２の開口部において、前記第１の金属膜における前記第２の開口部の壁部上端に位置する端面と接続していることを特徴とする半導体装置。The second metal film is formed across the second opening from above the capacitive insulating film, and in the second opening, the wall of the second opening in the first metal film A semiconductor device characterized in that it is connected to an end face located at the upper end of the part.
前記半導体基板、前記第１の導電層及び前記第２の導電層の上に形成された第１の絶縁膜と、A first insulating film formed on the semiconductor substrate, the first conductive layer, and the second conductive layer;
前記第１の絶縁膜を貫通して前記第１の導電層と接続する第１のプラグと、A first plug passing through the first insulating film and connected to the first conductive layer;
前記第１の絶縁膜を貫通して前記第２の導電層と接続する第２のプラグと、A second plug penetrating the first insulating film and connected to the second conductive layer;
前記第１の絶縁膜の上に形成された第２の絶縁膜と、A second insulating film formed on the first insulating film;
前記第２の絶縁膜における前記第１のプラグの上方に形成された第１の開口部と、A first opening formed above the first plug in the second insulating film;
前記第２の絶縁膜における前記第２のプラグの上方に形成された第２の開口部と、A second opening formed above the second plug in the second insulating film;
前記第１の開口部の壁部及び底部に前記第１のプラグと電気的に接続するように形成された第１の金属膜よりなる下部電極、前記下部電極の上に形成された強誘電体膜よりなる容量絶縁膜、及び前記容量絶縁膜の上に形成された第２の金属膜よりなる上部電極からなる容量素子とを備え、A lower electrode made of a first metal film formed on the wall and bottom of the first opening so as to be electrically connected to the first plug; and a ferroelectric formed on the lower electrode A capacitive insulating film made of a film, and a capacitive element made of an upper electrode made of a second metal film formed on the capacitive insulating film,
さらに、前記第２の開口部の壁部及び底部に前記第２のプラグと電気的に接続するように形成された前記第１の金属膜、及び前記第１の金属膜における前記第２の開口部の壁部上に形成された前記強誘電体膜を備えており、Further, the first metal film formed so as to be electrically connected to the second plug on the wall and bottom of the second opening, and the second opening in the first metal film Comprising the ferroelectric film formed on the wall of the part,
前記第２の金属膜は、前記容量絶縁膜の上から前記第２の開口部に跨って形成され、前記第２の開口部において、前記第１の金属膜における前記第２の開口部の底部上に位置する部分と接続していることを特徴とする半導体装置。The second metal film is formed across the second opening from the top of the capacitive insulating film, and in the second opening, the bottom of the second opening in the first metal film A semiconductor device, wherein the semiconductor device is connected to an upper portion.
前記半導体基板、前記第１の導電層、及び前記第２の導電層の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通し、前記第１の導電層と接続する第１のプラグと、前記第１の絶縁膜を貫通し、前記第２の導電層と接続する第２のプラグとを形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜における前記第１のプラグの上方に第１の開口部を形成すると共に、前記第２の絶縁膜における前記第２のプラグの上方に第２の開口部を形成する工程と、
前記第１の開口部の壁部及び底部並びに前記第２の開口部の壁部及び底部に、第１の金属膜を形成する工程と、
前記第２の絶縁膜及び前記第１の金属膜の上に強誘電体膜を形成する工程と、
前記第２の開口部の壁部及び底部に位置している前記強誘電体膜の全てを除去する工程と、
前記第２の開口部の壁部及び底部に形成された前記第１の金属膜の全面と接続するように第２の金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming a first conductive layer and a second conductive layer on a semiconductor substrate so as to be separated from each other;
Forming a first insulating film on the semiconductor substrate, the first conductive layer, and the second conductive layer;
A first plug penetrating the first insulating film and connected to the first conductive layer; and a second plug penetrating the first insulating film and connected to the second conductive layer. Forming, and
Forming a second insulating film on the first insulating film;
Forming a first opening above the first plug in the second insulating film and forming a second opening above the second plug in the second insulating film; ,
Forming a first metal film on the wall and bottom of the first opening and the wall and bottom of the second opening;
Forming a ferroelectric film on the second insulating film and the first metal film;
Removingall of the ferroelectric film located on the wall and bottom of the second opening;
Manufacturing a semiconductor device, characterized in that it comprises a step of forming a second metal film so as to be connected to theentire surfacebefore Symbol said in the wall and bottom of the second opening first metal film Method.
前記半導体基板、前記第１の導電層、及び前記第２の導電層の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通し、前記第１の導電層と接続する第１のプラグと、前記第１の絶縁膜を貫通し、前記第２の導電層と接続する第２のプラグとを形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜における前記第１のプラグの上方に第１の開口部を形成すると共に、前記第２の絶縁膜における前記第２のプラグの上方に第２の開口部を形成する工程と、
前記第１の開口部の壁部及び底部並びに前記第２の開口部の壁部及び底部に、第１の金属膜を形成する工程と、
前記第２の絶縁膜及び前記第１の金属膜の上に強誘電体膜を形成する工程と、
前記第２の開口部の開口周辺に存在する前記強誘電体膜を除去して、前記第１の金属膜における前記第２の開口部の壁部上端に位置する端面を露出させる工程と、
前記露出した第１の金属膜における前記第２の開口部の壁部上端に位置する端面と接続するように第２の金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming a first conductive layer and a second conductive layer on a semiconductor substrate so as to be separated from each other;
Forming a first insulating film on the semiconductor substrate, the first conductive layer, and the second conductive layer;
A first plug penetrating the first insulating film and connected to the first conductive layer; and a second plug penetrating the first insulating film and connected to the second conductive layer. Forming, and
Forming a second insulating film on the first insulating film;
Forming a first opening above the first plug in the second insulating film and forming a second opening above the second plug in the second insulating film; ,
Forming a first metal film on the wall and bottom of the first opening and the wall and bottom of the second opening;
Forming a ferroelectric film on the second insulating film and the first metal film;
Removing the ferroelectric film existing around the opening of the second opening to expose an end face located at the upper end of the wall of the second opening in the first metal film;
Forming a second metal film so as to be connected toan end surface of the exposed first metal film located at an upper end of the wall of the second opening. .
前記半導体基板、前記第１の導電層、及び前記第２の導電層の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通し、前記第１の導電層と接続する第１のプラグと、前記第１の絶縁膜を貫通し、前記第２の導電層と接続する第２のプラグとを形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜における前記第１のプラグの上方に第１の開口部を形成すると共に、前記第２の絶縁膜における前記第２のプラグの上方に第２の開口部を形成する工程と、
前記第１の開口部の壁部及び底部並びに前記第２の開口部の壁部及び底部に、第１の金属膜を形成する工程と、
前記第２の絶縁膜及び前記第１の金属膜の上に強誘電体膜を形成する工程と、
前記第２の開口部の底部に位置している前記強誘電体膜を除去する工程と、
前記第２の開口部の底部に形成された前記第１の金属膜と接続するように第２の金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。Forming a first conductive layer and a second conductive layer on a semiconductor substrate so as to be separated from each other;
Forming a first insulating film on the semiconductor substrate, the first conductive layer, and the second conductive layer;
A first plug penetrating the first insulating film and connected to the first conductive layer; and a second plug penetrating the first insulating film and connected to the second conductive layer. Forming, and
Forming a second insulating film on the first insulating film;
Forming a first opening above the first plug in the second insulating film and forming a second opening above the second plug in the second insulating film; ,
Forming a first metal film on the wall and bottom of the first opening and the wall and bottom of the second opening;
Forming a ferroelectric film on the second insulating film and the first metal film;
Removing the ferroelectricfilm located atthe bottom of the second opening;
The method of manufacturing a semiconductor device, characterized in that it comprises a step of forming a second metal film so as to connectwith the first metalfilm formed on thefront Symbolbottom of the second opening.
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