JP4484345B2 - Semiconductor device and manufacturing method thereof - Google Patents

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の高性能化のために、配線の高速化が進められている。配線の高速化には、層間絶縁膜の低誘電率化及び配線抵抗の低減が有効な手段である。低誘電率の層間絶縁膜としては、ＳｉＯＦ膜（約３．５）等が従来のＳｉＯ_２膜（約４．０）に代わって用いられている。また、配線抵抗の低減のため、従来のＡｌ（抵抗率２．７μΩ・ｃｍ）を主成分とする合金よりも、エレクトロマイグレーション耐性に優れ、低抵抗な（１．９μΩ・ｃｍ）Ｃｕを配線金属として用いることが多くなっている。
【０００３】
Ｃｕ配線を使用する場合、従来のエッチングプロセスによる加工が困難であるため、ＣｕをエッチングせずにＣｕの多層配線を実現する方法として、所謂ダマシン法が用いられている。以下、図１１（ａ）〜（ｆ）を参照して、ダマシン法を説明する。
【０００４】
まず、基板又は下層配線層６０１上に、例えば、ＳｉＯＦから構成される層間絶縁膜（下地膜）６０２、エッチングストッパ膜６０３を順に形成する（図１１（ａ））。次いで、基板表面上に開口６０４ａを有するレジストパターン６０４を設け（図１１（ｂ））、これをマスクとしてプラズマエッチング等により、エッチングストッパ膜６０３にスルーホール６０３ａを形成する（図１１（ｃ））。さらに、スルーホール６０３ａの形成されたエッチングストッパ膜６０３をマスクとしたパターニングにより配線溝６０５を形成する（図１１（ｄ））。続いて、金属膜６０６の密着層であるバリヤメタル膜６０６ａをスパッタリング等によって形成した後、金属膜６０６をめっき等により形成する（図１１（ｅ））。その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）により、エッチングストッパ膜６０３をストッパとして不用なバリヤメタル膜及び金属膜の除去を行うとともに、表面を平坦化する（図１１（ｆ））。以上のような工程によって、配線層が形成され、この工程を繰り返して多層配線層が形成される。
【０００５】
【発明が解決しようとする課題】
上記したダマシン法では、エッチングストッパ膜が用いられ、このエッチングストッパ膜は、下地膜のエッチングにおいてはマスクとして働く。従って、下地膜との高いエッチング選択比が求められる。また、エッチングストッパ膜は、半導体装置中で層間絶縁膜としての働きも有するので、低い比誘電率、そして、配線金属がＣｕである場合には特に、低い金属拡散性が求められる。
【０００６】
このようなエッチングストッパ膜としては、ＳｉとＮを主要元素として構成されるもの（以下、ＳｉＮ系膜）、ＳｉとＣを主要元素として構成されるもの（以下、ＳｉＣ系膜）が知られている。しかしながら、ＳｉＮ系膜の比誘電率は７〜８と高いものである。さらに、下地膜がＳｉＯＦ等のフッ素含有膜であり、これをプラズマエッチングする場合には、エッチング時に発生したフッ素ラジカル等によってＳｉＮ系膜が損傷するなど、エッチング選択比が十分に取れず、加工精度が劣化する。また、ＳｉＣ系膜（特に、ＣＨ_ｎ基を含む膜）は、エッチング選択比が良好であり、比誘電率が５付近のものもあるが、Ｃｕの拡散性が高い。このように、従来のエッチングストッパ膜は、ダマシン法による配線構造の形成に必要な条件を十分に満たしてはいなかった。
【０００７】
従って、本発明は、信頼性の高い半導体装置及びその製造方法の提供を目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る半導体装置は、複数の溝又は穴を有する低誘電率の第１の絶縁層と、前記第１の絶縁層上に形成され、前記複数の溝又は穴と重なる複数の開口を有し、ＳｉとＣとＮとを主たる含有元素とする第２の絶縁層と、前記複数の溝又は穴と前記複数の開口とから形成される複数の配線溝又は穴に埋め込まれた導体層と、を備え、前記第１の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成される、ことを特徴とする。
【０００９】
上記構成によれば、ＳｉとＣとＮとから構成される第２の絶縁層は、従来の、ＳｉとＣ又はＳｉとＮとから構成されるエッチングストッパ膜と比べて同等又はそれ以下の誘電率を有するとともに、これらのエッチングストッパ膜に比べて、第１の絶縁膜との良好なエッチング選択比を有している。このため、信頼性の高い半導体装置が提供される。
【００１０】
上記構成において、前記第２の絶縁層は、Ｓｉ原子の数に対するＣ原子の数の比が０．２〜０．８であり、かつ、Ｓｉ原子の数に対するＮ原子の数の比が０．１５〜１．０であることが好ましい。ＳｉＣＮ系膜中のＳｉ、Ｃ、Ｎの存在比が上記範囲にある場合、ＳｉＣＮ膜の前記第１の絶縁層に対するエッチング選択比は高く、かつ、Ｃｕ拡散性も低減される。
【００１１】
上記構成において、前記第１の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成されている。これらのフッ素含有膜は、プラズマエッチングに際し、フッ素ラジカル等の発生を伴う。しかし、ＳｉＣＮ系の前記第２の絶縁層（エッチングストッパ膜）はこれらのラジカルに強く、前記第１の絶縁層に対してエッチング選択比を十分に取れる。
【００１２】
上記構成において、前記導体層は、Ｃｕから構成されていてもよい。すなわち、ＳｉとＣとＮとから構成される第２の絶縁層はＣｕ拡散性が低いので、Ｃｕを用いた、信頼性の高い配線層が形成される。
【００１３】
上記構成において、前記配線溝又は穴にはバリアメタル層が形成され、前記導体層は、前記バリアメタル層の上に形成されていることが好ましい。この構成により、導体層を構成する金属の拡散を抑止することができるだけでなく、導体層と層間絶縁層との密着性を高めることができ、半導体装置の信頼性を向上させることができる。
【００１４】
上記構成において、さらに、前記第２の絶縁層及び前記導体層の上に形成され、ＳｉとＣとＮとを主たる含有元素とする第３の絶縁層を備えることが好ましい。これにより、Ｃｕ等の導体層からの金属の拡散を抑えることができる。
【００１５】
上記目的を達成するため、本発明の第２の観点に係る半導体装置の製造方法は、第１の絶縁層を形成する工程と、前記第１の絶縁層上に、ＳｉとＣとＮとを主たる含有元素とする第２の絶縁層を形成する工程と、前記第１の絶縁層の表面が部分的に露出するよう、前記第２の絶縁層を選択的にエッチングして開口を形成する工程と、前記選択的にエッチングされた第２の絶縁層をマスクとして前記第１の絶縁層をエッチングして、配線溝又は穴を形成する工程と、前記開口及び前記配線溝又は穴を埋めて導体層を形成する工程と、前記導体層を、前記第２の絶縁層をストッパとして研磨する工程と、を備え、前記第１の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成される、ことを特徴とする。
【００１６】
上記構成によれば、ＳｉとＣとＮとから構成される第２の絶縁層は、従来の、ＳｉとＣ又はＳｉとＮとから構成されるエッチングストッパ膜と比べて同等又はそれ以下の誘電率を有するとともに、これらのエッチングストッパ膜に比べて、一般的な層間絶縁膜である第１の絶縁層との良好なエッチング選択比を有する。このため、信頼性の高い半導体装置の製造することができる。
【００１７】
上記構成において、前記第２の絶縁層は、Ｓｉ原子の数に対するＣ原子の数の比が０．２〜０．８であり、かつ、Ｓｉ原子の数に対するＮ原子の数の比が０．１５〜１．０であることが好ましい。ＳｉＣＮ系膜中のＳｉ、Ｃ、Ｎの存在比が上記範囲にある場合、ＳｉＣＮ膜の下地膜に対するエッチング選択比は高く、かつ、Ｃｕ拡散性も低減される。
【００１８】
上記構成において、前記第１の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成されている。これらのフッ素含有膜は、プラズマエッチングに際し、フッ素ラジカル等の発生を伴う。しかし、ＳｉＣＮ系の前記第２の絶縁層（エッチングストッパ膜）はこれらのラジカルに強く、前記第１の絶縁層に対してエッチング選択比を十分に取れる。
【００１９】
上記構成において、前記導体層は、Ｃｕから構成されていてもよい。すなわち、ＳｉとＣとＮとから構成される第２の絶縁層はＣｕ拡散性が低いので、Ｃｕを用いた、信頼性の高い配線層が形成される。
【００２０】
上記構成において、さらに、前記導体層と、前記開口及び前記配線溝又は穴との間にバリアメタル層を形成する工程を備えることが好ましい。この構成により、導体層を構成する金属の拡散を抑止することができるだけでなく、導体層と層間絶縁層との密着性を高めることができ、半導体装置の信頼性を向上させることができる。
【００２１】
上記構成において、さらに、前記第２の絶縁層及び前記導体層の上に、ＳｉとＣとＮとを主たる含有元素とする第３の絶縁層を形成する工程を備えることが好ましい。これにより、Ｃｕ等の導体層からの金属の拡散を抑えることができる。
【００２２】
【発明の実施の形態】
本発明の実施の形態にかかる半導体装置について、以下図面を参照して説明する。
図１は、本実施の形態の半導体装置の構成を示す部分断面図である。この半導体装置は、Ｓｉ等の基板上に形成されたＭＯＳトランジスタ等の素子を覆う絶縁膜（図示せず）上に多層配線層を形成したものであり、図１は、基板表面に形成された配線層を示している。
【００２３】
図１に示すように、最上層の配線層ＨＬの下に、第１の下地膜（層間絶縁膜）１０１、第１の導体層１０２、第１のエッチングストッパ膜１０５、から構成される下層配線層ＬＬが形成されている。
【００２４】
第１の下地膜１０１は、フッ化酸化ケイ素（ＳｉＯＦ）膜、フッ素含有カーボン膜等から構成され、第１のエッチングストッパ膜１０５とともに、第１のトレンチホール１０３及び第１のビアホール１０４を形成している。形成された第１のトレンチホール１０３及び第１のビアホール１０４には第１の導体層１０２が形成されている。第１の導体層１０２は、Ｃｕ等の導体から構成される。第１の下地膜１０１と第１の導体層１０２との間には、第１のバリアメタル膜１０２ａが形成される。第１のバリアメタル膜１０２ａは、Ｔａ／ＴａＮ、Ｗ／ＷＮ、Ｔｉ／ＴｉＮ等の高融点金属又はその金属の合金の多層膜から構成され、Ｃｕ等の金属の拡散を防ぐとともに、下地膜１０１と導体層１０２との密着性を高める機能を持つ。第１の導体層１０２は、さらに下の配線層（図示せず）又はＳｉ基板に接続されている。
【００２５】
第１のエッチングストッパ膜１０５は、ＳｉとＣとＮとを主要元素として構成されたＳｉＣＮ系の絶縁膜である。このＳｉＣＮ系膜は、Ｃ原子の数のＳｉ原子の数に対する比（Ｃ／Ｓｉ）が０．２〜０．８、かつ、Ｎ原子の数のＳｉ原子の数に対する比（Ｎ／Ｓｉ）が０．１５〜１．０であるように組成されている。また、このＳｉＣＮ系膜の比誘電率は５〜５．５であり、エッチングストッパ膜として知られているＳｉＮ系（ＳｉとＮを主要元素とする）膜（７付近）よりも低く、ＳｉＣ系（ＳｉとＣを主要元素とする）膜（５付近）と同程度に低い。
【００２６】
上述の下層配線層ＬＬの上には、第２の下地膜１０６及び第２のエッチングストッパ膜１１０が形成されている。下層配線層ＬＬと同様に、第２の下地膜１０６及び第２のエッチングストッパ膜１１０は、第２のトレンチホール１０８及び第２のビアホール１０９を形成し、これらの内部には、第２のバリアメタル膜１０７ａを介して、第２の導体層１０７が埋め込まれている。
【００２７】
最上層の配線層ＨＬの上には、第３のエッチングストッパ膜１１１が形成され、これは、ＳｉとＣとＮとを主要元素として構成された上記第１及び第２のエッチングストッパ膜と同じ構成を有し、Ｃｕ等からなる導体層からの金属の拡散を抑える機能を有する。さらに第３のエッチングストッパ膜１１１の上には、第３の下地膜１１２及びパッシベーション膜１１３（例えば、ＳｉＯ_２膜、ＳｉＯＮ膜）が順に形成されている。これらは、酸化等されやすい基板表面の保護層である。
【００２８】
次に、上述した半導体装置の製造方法を説明する。本実施の形態では、半導体装置を、ダマシン法の変形である、トレンチホールとビアホールを形成する、デュアルダマシン法を用いて製造する。
【００２９】
図２〜図６は、デュアルダマシン法によるＣｕ配線の形成工程を順に示す図である。以下、図を参照して順次説明を行う。
【００３０】
まず、図２（ａ）に示すように、第１の下地膜１０１、第１の導体層１０２、第１のエッチングストッパ膜１０５等から構成される下層配線層ＬＬ上に、第２の下地膜１０６、第２のエッチングストッパ膜１１０を順次成膜する。第２の下地膜１０６は、ＳｉＯＦ膜であり、電子サイクロトロン共鳴（Electron Cyclotron Resonance：ＥＣＲ）プラズマを用いる化学的気相成長法（Chemical Vapor Deposition：ＣＶＤ）により、例えば、ＳｉＨ_４／ＳｉＦ_４／Ｏ_２（流量比：５０／５０／２００）という条件で、０．８μｍ（８０００Å）程度に形成する。
【００３１】
第２のエッチングストッパ膜１１０は、ＳｉＣＮ系膜であり、ＥＣＲプラズマＣＶＤ法により０．０５μｍ程度に成膜する。成膜には、例えば、ＳｉＨ_４／Ｃ_２Ｈ_４／Ｎ_２（流量比：１０／１５／１５）の混合ガスが用いられる。
【００３２】
次に、図２（ｂ）に示すように、有機材料等から構成される第１のレジスト膜２０１を第２のエッチングストッパ膜１１０上に形成し、フォトリソグラフィ技術によりビアホールのパターン２０１ａを形成する。
【００３３】
続いて、図３（ａ）に示すように、ビアホールパターン２０１ａがパターニングされた第１のレジスト膜２０１をマスクとして、例えば、ＣＦ_４のプラズマガスで第２のエッチングストッパ膜１１０をエッチングし、ビアホール形成用の開口部１１０ａを形成する。
【００３４】
次に、図３（ａ）に示すように、第２のエッチングストッパ膜１１０をマスクとした異方性エッチングを行い、第２の下地膜１０６にホール１０６ａを形成する。ここで、第２の下地膜（ＳｉＯＦ膜）１０６のエッチングは、例えば、Ｏ_２／ＣＦ_４プラズマガスを用いた反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により行えばよい。また、Ｏ_２プラズマガスが添加されているので、第１のレジスト膜２０１も同時に除去することができる。
【００３５】
続いて、図４（ａ）に示すように、第２のレジスト膜２０２を第２のエッチングストッパ膜１１０上に塗布し、公知のリソグラフィ技術によりトレンチホールのパターン２０２ａを形成する。この第２のレジスト膜２０２をマスクとして第２のエッチングストッパ膜１１０を異方性エッチングして、トレンチホール形成用の開口部１１０ｂを形成する。
【００３６】
次に、図４（ｂ）に示すように、トレンチホール形成用の開口部１１０ｂが形成された第２のエッチングストッパ膜１１０をマスクとして第２の下地膜１０６をエッチングする。このとき、エッチング条件を適当に調節することにより、第２の下地膜１０６の表面から所定の深さまでエッチングする。これにより、第２の下地膜１０６に、第２のトレンチホール１０８、第２のビアホール１０９が形成される。ここで、第２のトレンチホール１０８及び第２のビアホール１０９の形成は、上述したホール１０６ａの形成と同様に、例えば、Ｏ_２／ＣＦ_４プラズマガスを用いたＲＩＥにより行われ、このとき、第２のレジスト膜２０２も同時にエッチングすることができる。
【００３７】
続いて、図５（ａ）に示すように、基板表面全体に、第２のバリアメタル膜１０７ａ及び第２の導体層１０７を順に形成する。第２のバリアメタル膜１０７ａは、例えば、ＴａＮ層とＴａ層から構成される膜（Ｔａ／ＴａＮ）であり、例えば、スパッタリングにより形成される。また、第２の導体層１０７は、例えば、Ｃｕ膜であり、スパッタリングによりＣｕシード層を形成した後、無電解めっき法等により形成される。その後、図５（ｂ）に示すように、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）により、余分なバリアメタル及びＣｕを研磨して除去する。
【００３８】
最後に、図６に示すように、基板表面上に第３のエッチングストッパ膜１１１を０．０５μｍ、上記第２のエッチングストッパ膜１１０と同一の成膜条件で成膜する。さらに、第３の下地膜１１２を０．０５μｍ、そして、パッシベーション膜（ＳｉＯ_２膜）１１３を０．８μｍで順に形成する。ここで、この３層の膜の形成はＥＣＲプラズマＣＶＤ法で、同一のチャンバ内で連続的に行われる。このように、デュアルダマシン法を用いて、本実施の形態の半導体装置を製造することができる。
【００３９】
ここで、上述した半導体装置の製造工程で、第２の下地膜１０６のエッチングのマスクとして用いたＳｉＣＮ系膜について説明する。
図７は、上述したＥＣＲプラズマＣＶＤ法によるＳｉＣＮ系エッチングストッパ膜の成膜において、原料ガスであるＣ_２Ｈ_４ガス及びＮ_２ガスの混合比を変化させて成膜し、各成膜条件（Ｉ〜ＶＩＩ）で形成されたＳｉＣＮ系膜中のＳｉ原子数に対するＣ原子数とＮ原子数の比を調べた結果を示す。ここで、ＳｉＣＮ系膜の形成は、ＳｉＨ_４ガスとＣ_２Ｈ_４ガスとＮ_２ガスとの混合ガスを用い、流量比をＳｉＨ_４ガス／（Ｃ_２Ｈ_４ガス＋Ｎ_２ガス）＝１０／３０に固定して、Ｃ_２Ｈ_４ガスとＮ_２ガスの混合比を変化させて行った。また、膜中のＳｉ、Ｃ、Ｎの各原子数の比は、ラザフォード後方拡散法（Rutherford Backscattering Spectroscopy：ＲＢＳ）により算出した。
【００４０】
図７よりわかるように、形成される膜中のＣとＮの存在比は、必ずしも用いられるＣ含有ガスとＮ含有ガスの混合比とは一致しないが、混合比に従って変化していることがわかる。すなわち、Ｃ_２Ｈ_４ガスの混合比を上げれば（Ｎ_２ガスの混合比を下げれば）、形成される膜中のＣ原子の存在比が上がり（Ｎ原子の存在比が下がり）、この逆とすれば、Ｃ原子の存在比は下がる（Ｎ原子の存在比は上がる）。ここで、条件Ｉでは、Ｃ_２Ｈ_４ガスを使用しないので、Ｃ原子を含まないＳｉＮ系膜が形成される。また、条件ＶＩＩでは、Ｎ_２ガスを使用しないので、Ｎ原子を含まないＳｉＣ系膜が形成される。
【００４１】
以下では、上記成膜条件（Ｉ〜ＶＩＩ）で形成された膜について、エッチング選択比及び金属の拡散性について説明する。
図８は、ＳｉＣＮ系膜のエッチング選択性に関して調べた結果であり、ＳｉＮ系膜（条件Ｉ）のエッチングレートを１としたときの、他の条件下で形成されたＳｉＣＮ系膜のエッチングレート比を示す。ここで、エッチングは、Ｏ_２／ＣＦ_４プラズマガスを用い、下地膜はＳｉＯＦ膜である。
【００４２】
図８よりわかるように、膜中のＣ含有率が上昇するにつれ、エッチングレート比は増大し、条件ＶＩＩ（ＳｉＣ系膜）では、条件Ｉ（ＳｉＮ系膜）の２倍弱の値を示している。つまり、膜中のＣ含有率が高い程選択比が取れ、従って、エッチング形状は良好になる。このように、Ｃ原子の数のＳｉ原子の数に対する比（Ｃ／Ｓｉ）が少なくとも０．２以上であれば、良好なエッチング形状が得られる。
【００４３】
図９は、ＳｉＣＮ系膜の金属拡散性、特に、Ｃｕの拡散性について調べた結果である。Ｃｕは、従来配線として用いられる金属の内で、最も拡散性の高い金属である。具体的には、Ｓｉ層上に、上記条件（Ｉ〜ＶＩＩ）下で成膜された膜５００Å（０．０５μｍ）の上にＣｕ層２０００Å（０．２μｍ）を形成し、４５０℃で７時間熱処理を施した後に、Ｓｉ／ＳｉＣＮ界面でのＣｕのＳＩＭＳ（Secondary Ion Mass Spectroscopy）強度を調べた。一般に、上記条件下で、ＳＩＭＳによりＣｕのＳｉ層への拡散が検出されなければデバイス使用上は問題ないとされる。
【００４４】
図９よりわかるように、条件Ｉ〜ＶＩでは、Ｓｉ層へのＣｕの拡散量はＳＩＭＳの検出限界以下であり、成膜条件ＶＩＩでの膜（ＳｉＣ系膜）のみにＣｕの拡散が検出された。このように、膜中にＮ原子が、少なくともＮ原子の数のＳｉ原子の数に対する比（Ｎ／Ｓｉ）が０．１５以上であるように存在していればＣｕの拡散が抑えられることがわかる。
【００４５】
よって、図７〜図９に示されるように、Ｃ／Ｓｉが０．２〜０．８であり、かつ、Ｎ／Ｓｉが０．１５〜１．０の組成を有する本実施の形態のＳｉＣＮ系膜は、低比誘電率（５〜５．５）であるとともに、良好なエッチング選択性及び金属拡散性を備えたエッチングストッパ膜であることがわかる。
【００４６】
以上説明したように、本発明によれば、ＳｉとＣとＮとを主要元素として含有し、信頼性の高い半導体装置及びその製造方法が提供される。詳細には、低誘電率性、下地膜との高いエッチング選択比、及び、低いＣｕ拡散性を有する、ダマシン法に適したエッチングストッパ膜を備えた半導体装置及びその製造方法が提供される。
【００４７】
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
【００４８】
上記実施の形態では、エッチングストッパ膜であるＳｉＣＮ系膜は、ＥＣＲプラズマＣＶＤにより成膜した。が、成膜方法はこれに限られず、誘導結合型（Inductive Coupled Plasma：ＩＣＰ）、ヘリコン（Helicon）型、平行平板型等のプラズマＣＶＤであってもよい。
【００４９】
上記実施の形態では、配線を構成する導体層はＣｕから構成されるとしたが、Ｃｕに限らず、Ａｌ或いはＡｌ含有合金等であってもよい。
【００５０】
上記実施の形態では、下地膜のエッチングガスとしてＯ_２／ＣＦ_４ガスを用いるものとした。しかしながら、Ｏ_２／ＣＦ_４ガスの代わりにＨ_２ガスとＡｒガスとＮ_２ガスとの混合ガスなどのプラズマを用いることも可能である。また、ＣＦ_４ガスは、Ｃ_ｍＦ_ｎ（ｍ、ｎは０以上の整数）のクロロカーボン系のガスを使用することができる。
【００５１】
上記実施の形態では、エッチングストッパ膜１１１、ＳｉＯＦ膜１１２、パッシベーション膜１１３の、ＥＣＲプラズマＣＶＤ法による成膜は同一のチャンバ内で行った。しかし、これに限られず、エッチングストッパ膜１１１を１つのチャンバ内で形成し、ＳｉＯＦ膜１１２とパッシベーション膜１１３を別のチャンバ内で形成する、或いは、全ての成膜を個別のチャンバで行い、さらに、別々のプラズマ処理方法を用いるものとしてもよい。しかし、一般に、半導体材料は酸化又は水分吸着し易いので、高真空かつ清浄空気条件下の同一のチャンバ内で全ての処理を行うことが好ましい。
【００５２】
上記実施の形態では、ＳｉＣＮ系膜は、ＳｉＨ_４とＣ_２Ｈ_４とＮ_２を原料ガス化合物として形成した。しかし、原料化合物としては、Ｓｉ、Ｃ、Ｎを含む化合物であって、単体で、又は、これらを適当に組み合わせた反応によりＳｉＣＮ系膜が形成されるものならいかなるものでもよい。
【００５３】
例えば、本実施の形態のように、Ｓｉ、Ｃ、Ｎをそれぞれ含む３種の原料ガス化合物を用いる場合には、Ｓｉ含有化合物としてＳｉＨ_４を、Ｃ含有化合物としてＣ_２Ｈ_４、ＣＨ_４、Ｃ_２Ｈ_６、Ｃ_３Ｈ_８、Ｃ_２Ｈ_２等を、Ｎ含有化合物としてＮ_２、ＮＦ_３、Ｎ_２Ｏ、Ｎ_２Ｏ_４、ＮＯ、Ｎ_３Ｈ_８等を適当に組み合わせればよい。
【００５４】
また、Ｓｉ及びＣを含む原料化合物と、Ｎを含む原料化合物の２種のガスを混合して成膜してもよい。この場合、Ｎ含有化合物としては上記したものを用い、Ｓｉ及びＣを含む化合物としてアルキルシラン、アルコキシシラン等の有機シランを用いて、これらを適当に組み合わせればよい。アルキルシランとしては、例えば、メチルシラン（ＳｉＨ_３（ＣＨ_３））、ジメチルシラン（ＳｉＨ_２（ＣＨ_３）_２）、トリメチルシラン（ＳｉＨ（ＣＨ_３）_３）、テトラメチルシラン（Ｓｉ（ＣＨ_３）_４）といったメチル化シランが挙げられ、アルコキシシランとしては、例えば、トリメトキシメチルシラン（Ｓｉ（ＣＨ_３）（ＯＣＨ_３）_３）といったメトキシ化シランが挙げられる。また、これとは逆に、Ｓｉ及びＮを含む原料ガスとＣを含む原料ガスを混合するようしてもよい。この場合、Ｃ含有化合物としては、上記のものから選択し、Ｓｉ及びＮを含む化合物としては、例えば、ジシラザン（ＳｉＨ_３−ＮＨ−ＳｉＨ_３）を用いて、これらを適当に組み合わせればよい。
【００５５】
さらには、Ｓｉ、Ｃ、Ｎを全て含む化合物を原料ガスとして用いることも可能である。このような化合物としては、シラザン結合（−Ｓｉ−Ｎ−）を有する有機シラザン化合物を用いることができる。有機シラザン化合物を用いる場合、例えば、プラズマＣＶＤ法により熱重合させて成膜することができる。使用可能な有機シラザン化合物としては、例えば、トリエチルシラザン（ＳｉＥｔ_３ＮＨ_２）、トリプロピルシラザン（ＳｉＰｒ_３ＮＨ_２）、トリフェニルシラザン（ＳｉＰｈ_３ＮＨ_２）、テトラメチルジシラザン（ＳｉＭｅ_２Ｈ−ＮＨ−ＳｉＭｅ_２Ｈ）、ヘキサメチルジシラザン（ＳｉＭｅ_３−ＮＨ−ＳｉＭｅ_３）、ヘキサエチルジシラザン（ＳｉＥｔ_３−ＮＨ−ＳｉＥｔ_３）、ヘキサフェニルジシラザン（ＳｉＰｈ_３−ＮＨ−ＳｉＰｈ_３）、ヘプタメチルジシラザン（ＳｉＭｅ_３−ＮＭｅ−ＳｉＭｅ_３）、ジプロピル−テトラメチルジシラザン（ＳｉＰｒＭｅ_２−ＮＨ−ＳｉＰｒＭｅ_２）、ジ−ｎ−ブチル−テトラメチルジシラザン（ＳｉＢｕＭｅ_２−ＮＨ−ＳｉＢｕＭｅ_２）、ジ−ｎ−オクチル−テトラメチルジシラザン（ＳｉＯｃＭｅ_２−ＮＨ−ＳｉＯｃＭｅ_２）、トリエチル−トリメチルシクロトリシラザン（（ＳｉＥｔＨ−ＮＭｅ）_３）、ヘキサメチルシクロトリシラザン（（ＳｉＭｅ_２−ＮＨ）_３）、ヘキサエチルシクロトリシラザン（（ＳｉＥｔ_２−ＮＨ）_３）、ヘキサフェニルシクロトリシラザン（（ＳｉＰｈ_２−ＮＨ）_３）、オクタメチルシクロテトラシラザン（（ＳｉＭｅ_２−ＮＨ）_４）、オクタエチルシクロテトラシラザン（（ＳｉＥｔ_２−ＮＨ）_４）、テトラエチル−テトラメチルシクロテトラシラザン（（ＳｉＨＥｔ−ＮＭｅ）_４）、シアノプロピルメチルシクロシラザン（ＳｉＭｅＮＣ（ＣＨ_２）_３−ＮＨ）、テトラフェニルジメチルジシラザン（ＳｉＭｅＰｈ_２−ＮＨ−ＳｉＭｅＰｈ_２）、ジフェニル−テトラメチルジシラザン（（ＳｉＭｅ_２Ｐｈ）_２−ＮＨ）、トリビニル−トリメチルシクロトリシラザン（（ＣＨ_２＝ＣＨ−ＳｉＭｅ−ＮＨ）_３）、テトラビニル−テトラメチルシクロテトラシラザン（ＣＨ_２＝ＣＨ−ＳｉＭｅ−ＮＨ）_４、ジビニル−テトラメチルジシラザン（ＣＨ_２＝ＣＨ−ＳｉＭｅ_２−ＮＨ−ＳｉＭｅ_２−ＣＨ＝ＣＨ_２）が挙げられる。上記式中、Ｍｅはメチル基（ＣＨ_３）、Ｅｔはエチル基（Ｃ_２Ｈ_５）、Ｐｒはプロピル基（Ｃ_３Ｈ_７）、Ｏｃはｎ−オクチル基（ｎ−Ｃ_８Ｈ_１７）、Ｐｈはフェニル基（Ｃ_６Ｈ_５）を示す。
【００５６】
また、上記の例では、Ｓｉ、Ｃ、Ｎを含む原料ガスが各１種類あればよいものとしたが、これに限らず、例えば、有機シランとＮ_２の他にＣ_２Ｈ_２を加えたガスや、有機シラザンの他にＮ_２を加えたガスを用いてもよい。
【００５７】
上記実施の形態では、ＳｉＯＦ等からなる１層の層間絶縁膜上にＳｉ、Ｃ、Ｎからなるエッチングストッパ膜を形成し、このエッチングストッパ膜をマスクとしてビアホール及びトレンチホールを形成した。しかし、本実施の形態のエッチングストッパ膜を用いた配線層の形成工程は上記工程に限られない。例えば、ダマシン法の、図１１（ａ）〜（ｄ）に示す工程を２回用いて、ビアホール、トレンチホールを順に形成して、図１０に示す構成としてもよい。この場合、まず、上述したＳｉ、Ｃ、Ｎを主要元素として含むビアホール形成用エッチングストッパ膜５０２をマスクとして用い、下層絶縁層５０１を選択的にエッチングしてビアホール５０４を形成する。続いて、上層絶縁層５０３を形成し、レジスト膜等をマスクとしたエッチングによりトレンチホール５０５を形成する。
【００５８】
上記したような、絶縁層５０１、５０３の間にエッチングストッパ膜５０２を挟み込むような構成として配線層を形成することにより、トレンチホールを所定の深さにエッチングする際に問題となる、トレンチホール５０５の底部が平坦とならない、或いは、被処理ウェハの中心部と端部に形成されるトレンチホール５０５の深さが異なる、等のエッチング形状のばらつきを抑えることができる。また、図１０に示す構成においても、上記実施の形態に示したように、Ｓｉ、Ｃ、Ｎを主要元素として含むエッチングストッパ膜は、低い比誘電率を有するので絶縁膜として十分に機能する。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、信頼性の高い半導体装置及び半導体装置の製造方法が提供される。より詳細には、低誘電率性、下地膜との高いエッチング選択比、及び、低金属拡散性を有するエッチングストッパ膜を備えた半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の部分断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。
【図３】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。
【図４】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。
【図５】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。
【図６】本発明の実施の形態にかかる半導体装置の製造工程を順に示す図である。
【図７】Ｃ、Ｎの含有比を変えて形成したＳｉＣＮ系膜の組成を示す図である。
【図８】図７に示すＣＮ組成を有するＳｉＣＮ系膜の、ＳｉＮ系膜のエッチングレートを１とした場合のエッチングレート比を示す図である。
【図９】図７に示すＣＮ組成を有するＳｉＣＮ系膜のＣｕ拡散性について、ＳＩＭＳ強度について調べた結果を示す図である。
【図１０】本発明の他の実施の形態にかかる半導体装置の部分断面図である。
【図１１】ダマシン法による配線層の形成工程を順に示す図である。
【符号の説明】
１０１ 第１の下地膜
１０２ 第１の導体層
１０２ａ 第１のバリアメタル膜
１０３ 第１のトレンチホール
１０４ 第１のビアホール
１０５ 第１のエッチングストッパ膜
１０６ 第２の下地膜
１０７ 第２の導体層
１０７ａ 第２のバリアメタル膜
１０８ 第２のトレンチホール
１０９ 第２のビアホール
１１０ 第２のエッチングストッパ膜
１１１ 第３のエッチングストッパ膜
１１２ 第３の下地膜
１１３ パッシベーション膜
２０１ 第１のレジスト膜
２０２ 第２のレジスト膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
[0002]
[Prior art]
In order to improve the performance of semiconductor integrated circuits, the speed of wiring has been increased. In order to increase the wiring speed, it is effective to reduce the dielectric constant of the interlayer insulating film and reduce the wiring resistance. As an interlayer insulating film having a low dielectric constant, a SiOF film (about 3.5) is used as aconventional SiO 2 film.₂ Used in place of the membrane (about 4.0). Also, in order to reduce the wiring resistance, Cu (1.9 μΩ · cm), which is superior in electromigration resistance and lower resistance than the conventional alloy mainly composed of Al (resistivity 2.7 μΩ · cm), is used as the wiring metal. It is increasingly used as.
[0003]
When Cu wiring is used, processing by a conventional etching process is difficult, and so-called damascene method is used as a method for realizing Cu multilayer wiring without etching Cu. Hereinafter, the damascene method will be described with reference to FIGS.
[0004]
First, an interlayer insulating film (base film) 602 made of, for example, SiOF and anetching stopper film 603 are sequentially formed on the substrate or the lower wiring layer 601 (FIG. 11A). Next, aresist pattern 604 having an opening 604a is provided on the substrate surface (FIG. 11 (b)), and athrough hole 603a is formed in theetching stopper film 603 by plasma etching or the like using this as a mask (FIG. 11 (c)). . Further, awiring groove 605 is formed by patterning using theetching stopper film 603 in which thethrough hole 603a is formed as a mask (FIG. 11D). Subsequently, after forming abarrier metal film 606a as an adhesion layer of themetal film 606 by sputtering or the like, themetal film 606 is formed by plating or the like (FIG. 11E). Thereafter, unnecessary barrier metal film and metal film are removed by chemical mechanical polishing (CMP) using theetching stopper film 603 as a stopper, and the surface is flattened (FIG. 11F). A wiring layer is formed by the process as described above, and a multilayer wiring layer is formed by repeating this process.
[0005]
[Problems to be solved by the invention]
In the above-described damascene method, an etching stopper film is used, and this etching stopper film functions as a mask in etching the base film. Accordingly, a high etching selectivity with respect to the base film is required. In addition, since the etching stopper film also functions as an interlayer insulating film in the semiconductor device, a low relative dielectric constant and a low metal diffusibility are required particularly when the wiring metal is Cu.
[0006]
As such an etching stopper film, a film composed of Si and N as main elements (hereinafter referred to as SiN film) and a film composed of Si and C as main elements (hereinafter referred to as SiC film) are known. Yes. However, the relative dielectric constant of the SiN film is as high as 7-8. In addition, when the underlying film is a fluorine-containing film such as SiOF, and this is plasma etched, the SiN-based film is damaged by fluorine radicals generated during etching, and the etching selectivity cannot be sufficiently obtained, and the processing accuracy Deteriorates. Also, SiC-based films (especially CH_n The film containing a group has a good etching selectivity and a relative dielectric constant of around 5 but has a high Cu diffusibility. As described above, the conventional etching stopper film does not sufficiently satisfy the conditions necessary for forming the wiring structure by the damascene method.
[0007]
Accordingly, an object of the present invention is to provide a highly reliable semiconductor device and a manufacturing method thereof.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device according to a first aspect of the present invention is formed on a first dielectric layer having a low dielectric constant having a plurality of grooves or holes, and the first dielectric layer, A plurality of openings formed to have a plurality of openings that overlap with the plurality of grooves or holes, the second insulating layer containing Si, C, and N as main elements, and the plurality of grooves or holes and the plurality of openings. A conductor layer embedded in a wiring groove or hole ofThe first insulating layer is made of silicon fluoride oxide or carbon fluoride, It is characterized by that.
[0009]
According to the above configuration, the second insulating layer made of Si, C, and N has a dielectric equivalent to or lower than that of a conventional etching stopper film made of Si and C or Si and N. And a good etching selectivity with respect to the first insulating film as compared with these etching stopper films. For this reason, a highly reliable semiconductor device is provided.
[0010]
In the above configuration, in the second insulating layer, the ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8, and the ratio of the number of N atoms to the number of Si atoms is 0.00. It is preferable that it is 15-1.0. When the abundance ratio of Si, C, and N in the SiCN-based film is in the above range, the etching selectivity of the SiCN film to the first insulating layer is high, and the Cu diffusibility is also reduced.
[0011]
In the above structure, the first insulating layer is made of silicon fluoride oxide or carbon fluoride.Ru . These fluorine-containing films are accompanied by generation of fluorine radicals and the like during plasma etching. However, the SiCN-based second insulating layer (etching stopper film) is resistant to these radicals and has a sufficient etching selectivity with respect to the first insulating layer.
[0012]
The said structure WHEREIN: The said conductor layer may be comprised from Cu. That is, since the second insulating layer composed of Si, C, and N has low Cu diffusibility, a highly reliable wiring layer using Cu is formed.
[0013]
In the above configuration, it is preferable that a barrier metal layer is formed in the wiring groove or hole, and the conductor layer is formed on the barrier metal layer. With this configuration, not only the diffusion of the metal constituting the conductor layer can be suppressed, but also the adhesion between the conductor layer and the interlayer insulating layer can be improved, and the reliability of the semiconductor device can be improved.
[0014]
In the above-described configuration, it is further formed on the second insulating layer and the conductor layer.Si, C, and N are the main elements contained A third insulating layer is preferably provided. Thereby, the spreading | diffusion of the metal from conductor layers, such as Cu, can be suppressed.
[0015]
In order to achieve the above object, a method of manufacturing a semiconductor device according to a second aspect of the present invention includes a step of forming a first insulating layer, and Si, C, and N on the first insulating layer. A step of forming a second insulating layer as a main contained element, and a step of selectively etching the second insulating layer so as to partially expose the surface of the first insulating layer to form an opening. Etching the first insulating layer using the selectively etched second insulating layer as a mask to form a wiring groove or hole, and filling the opening and the wiring groove or hole with a conductor. Forming a layer, and polishing the conductor layer using the second insulating layer as a stopper.The first insulating layer is made of silicon fluoride oxide or carbon fluoride, It is characterized by that.
[0016]
According to the above configuration, the second insulating layer made of Si, C, and N has a dielectric equivalent to or lower than that of a conventional etching stopper film made of Si and C or Si and N. And a favorable etching selectivity with respect to the first insulating layer which is a general interlayer insulating film as compared with these etching stopper films. For this reason, a highly reliable semiconductor device can be manufactured.
[0017]
In the above configuration, in the second insulating layer, the ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8, and the ratio of the number of N atoms to the number of Si atoms is 0.00. It is preferable that it is 15-1.0. When the abundance ratio of Si, C, and N in the SiCN-based film is in the above range, the etching selectivity of the SiCN film to the base film is high, and the Cu diffusibility is also reduced.
[0018]
In the above structure, the first insulating layer is made of silicon fluoride oxide or carbon fluoride.Ru . These fluorine-containing films are accompanied by generation of fluorine radicals and the like during plasma etching. However, the SiCN-based second insulating layer (etching stopper film) is resistant to these radicals and has a sufficient etching selectivity with respect to the first insulating layer.
[0019]
The said structure WHEREIN: The said conductor layer may be comprised from Cu. That is, since the second insulating layer composed of Si, C, and N has low Cu diffusibility, a highly reliable wiring layer using Cu is formed.
[0020]
The said structure WHEREIN: It is preferable to further provide the process of forming a barrier metal layer between the said conductor layer, the said opening, and the said wiring groove | channel or a hole. With this configuration, not only the diffusion of the metal constituting the conductor layer can be suppressed, but also the adhesion between the conductor layer and the interlayer insulating layer can be improved, and the reliability of the semiconductor device can be improved.
[0021]
In the above configuration, further, on the second insulating layer and the conductor layer,Si, C, and N are the main contained elements It is preferable to include a step of forming a third insulating layer. Thereby, the spreading | diffusion of the metal from conductor layers, such as Cu, can be suppressed.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings.
FIG. 1 is a partial cross-sectional view showing the configuration of the semiconductor device of the present embodiment. In this semiconductor device, a multilayer wiring layer is formed on an insulating film (not shown) covering an element such as a MOS transistor formed on a substrate such as Si. FIG. 1 is formed on the surface of the substrate. The wiring layer is shown.
[0023]
As shown in FIG. 1, a lower layer wiring composed of a first base film (interlayer insulating film) 101, afirst conductor layer 102, and a firstetching stopper film 105 under the uppermost wiring layer HL. A layer LL is formed.
[0024]
Thefirst base film 101 is composed of a fluorinated silicon oxide (SiOF) film, a fluorine-containing carbon film, or the like, and forms afirst trench hole 103 and a first viahole 104 together with the firstetching stopper film 105. ing. Afirst conductor layer 102 is formed in the formedfirst trench hole 103 and first viahole 104. Thefirst conductor layer 102 is made of a conductor such as Cu. A firstbarrier metal film 102 a is formed between thefirst base film 101 and thefirst conductor layer 102. The firstbarrier metal film 102a is formed of a multilayer film of a refractory metal such as Ta / TaN, W / WN, Ti / TiN, or an alloy of the metal, and prevents diffusion of a metal such as Cu, and thebase film 101. And the function of improving the adhesion between theconductive layer 102 and theconductive layer 102. Thefirst conductor layer 102 is further connected to a lower wiring layer (not shown) or a Si substrate.
[0025]
The firstetching stopper film 105 is a SiCN-based insulating film composed of Si, C, and N as main elements. In this SiCN-based film, the ratio of the number of C atoms to the number of Si atoms (C / Si) is 0.2 to 0.8, and the ratio of the number of N atoms to the number of Si atoms (N / Si) is The composition is 0.15 to 1.0. Further, the relative dielectric constant of this SiCN-based film is 5 to 5.5, which is lower than the SiN-based (Si and N main elements) film (near 7) known as an etching stopper film, and is SiC-based. It is as low as the film (in the vicinity of 5) (Si and C as main elements).
[0026]
Asecond base film 106 and a secondetching stopper film 110 are formed on the lower wiring layer LL. Similar to the lower wiring layer LL, thesecond base film 106 and the secondetching stopper film 110 form asecond trench hole 108 and a second viahole 109, and a second barrier hole is formed inside these. Thesecond conductor layer 107 is embedded through themetal film 107a.
[0027]
A third etching stopper film 111 is formed on the uppermost wiring layer HL, which is the same as the first and second etching stopper films configured with Si, C, and N as main elements. It has a structure and has a function of suppressing diffusion of metal from a conductor layer made of Cu or the like. Further, on the third etching stopper film 111, athird base film 112 and a passivation film 113 (for example,SiO 2₂ Film, SiON film) are formed in this order. These are protective layers on the substrate surface that are easily oxidized.
[0028]
Next, a method for manufacturing the semiconductor device described above will be described. In the present embodiment, a semiconductor device is manufactured using a dual damascene method that forms a trench hole and a via hole, which is a modification of the damascene method.
[0029]
2 to 6 are diagrams sequentially illustrating a Cu wiring forming process by a dual damascene method. Hereinafter, description will be made sequentially with reference to the drawings.
[0030]
First, as shown in FIG. 2A, a second base film is formed on a lower wiring layer LL including afirst base film 101, afirst conductor layer 102, a firstetching stopper film 105, and the like. 106 and a secondetching stopper film 110 are sequentially formed. Thesecond base film 106 is a SiOF film, and is formed by, for example, SiH by chemical vapor deposition (CVD) using electron cyclotron resonance (ECR) plasma.₄ / SiF₄ / O₂ Under the condition of (flow rate ratio: 50/50/200), it is formed to about 0.8 μm (8000 mm).
[0031]
The secondetching stopper film 110 is a SiCN film and is formed to about 0.05 μm by ECR plasma CVD. For film formation, for example, SiH₄ / C₂ H₄ / N₂ A mixed gas (flow rate ratio: 10/15/15) is used.
[0032]
Next, as shown in FIG. 2B, a first resistfilm 201 made of an organic material or the like is formed on the secondetching stopper film 110, and a viahole pattern 201a is formed by photolithography. .
[0033]
Subsequently, as shown in FIG. 3A, for example, CF is used with the first resistfilm 201 patterned with the viahole pattern 201a as a mask.₄ The secondetching stopper film 110 is etched with the plasma gas to form an opening 110a for forming a via hole.
[0034]
Next, as shown in FIG. 3A, anisotropic etching is performed using the secondetching stopper film 110 as a mask to formholes 106 a in thesecond base film 106. Here, the etching of the second base film (SiOF film) 106 is, for example, O₂ / CF₄ Reactive ion etching (RIE) using plasma gas may be performed. O₂ Since the plasma gas is added, the first resistfilm 201 can also be removed at the same time.
[0035]
Subsequently, as shown in FIG. 4A, a second resistfilm 202 is applied on the secondetching stopper film 110, and atrench hole pattern 202a is formed by a known lithography technique. Using the second resistfilm 202 as a mask, the secondetching stopper film 110 is anisotropically etched to form anopening 110b for forming a trench hole.
[0036]
Next, as shown in FIG. 4B, thesecond base film 106 is etched using the secondetching stopper film 110 in which theopening 110b for forming the trench hole is formed as a mask. At this time, etching is performed from the surface of thesecond base film 106 to a predetermined depth by appropriately adjusting the etching conditions. As a result, asecond trench hole 108 and a second viahole 109 are formed in thesecond base film 106. Here, the formation of thesecond trench hole 108 and the second viahole 109 is similar to the formation of thehole 106a described above, for example, O₂ / CF₄ This is performed by RIE using plasma gas. At this time, the second resistfilm 202 can also be etched at the same time.
[0037]
Subsequently, as shown in FIG. 5A, a secondbarrier metal film 107a and asecond conductor layer 107 are sequentially formed on the entire substrate surface. The secondbarrier metal film 107a is a film (Ta / TaN) composed of a TaN layer and a Ta layer, for example, and is formed by sputtering, for example. Thesecond conductor layer 107 is, for example, a Cu film, and is formed by an electroless plating method or the like after forming a Cu seed layer by sputtering. Thereafter, as shown in FIG. 5B, excess barrier metal and Cu are polished and removed by chemical mechanical polishing (CMP).
[0038]
Finally, as shown in FIG. 6, a third etching stopper film 111 is formed on the substrate surface under the same film formation conditions as the secondetching stopper film 110 by 0.05 μm. Further, thethird base film 112 is 0.05 μm and the passivation film (SiO 2₂ Membrane) 113 is formed in order of 0.8 μm. Here, the three-layer film is continuously formed in the same chamber by the ECR plasma CVD method. As described above, the semiconductor device of this embodiment can be manufactured by using the dual damascene method.
[0039]
Here, the SiCN-based film used as the etching mask for thesecond base film 106 in the manufacturing process of the semiconductor device described above will be described.
FIG. 7 shows the source gas C in the formation of the SiCN-based etching stopper film by the ECR plasma CVD method described above.₂ H₄ Gas and N₂ The result of examining the ratio of the number of C atoms and the number of N atoms with respect to the number of Si atoms in the SiCN-based film formed under various film formation conditions (I to VII) is shown. Here, the formation of the SiCN film is SiH.₄ Gas and C₂ H₄ Gas and N₂ Using a mixed gas with the gas, the flow rate ratio is SiH₄ Gas / (C₂ H₄ Gas + N₂ Gas) = 10/30, C₂ H₄ Gas and N₂ This was done by changing the gas mixing ratio. The ratio of the number of Si, C, and N atoms in the film was calculated by Rutherford Backscattering Spectroscopy (RBS).
[0040]
As can be seen from FIG. 7, the abundance ratio of C and N in the formed film does not necessarily match the mixing ratio of the C-containing gas and N-containing gas used, but changes according to the mixing ratio. . That is, C₂ H₄ If the gas mixing ratio is increased (N₂ If the gas mixing ratio is lowered), the abundance ratio of C atoms in the formed film increases (the abundance ratio of N atoms decreases), and vice versa, the abundance ratio of C atoms decreases (the presence of N atoms). Ratio goes up). Here, in condition I, C₂ H₄ Since no gas is used, a SiN-based film containing no C atoms is formed. In condition VII, N₂ Since no gas is used, an SiC-based film containing no N atoms is formed.
[0041]
Hereinafter, the etching selectivity and the metal diffusibility of the film formed under the film forming conditions (I to VII) will be described.
FIG. 8 shows the results of investigation on the etching selectivity of the SiCN-based film. When the etching rate of the SiN-based film (condition I) is 1, the etching rate ratio of the SiCN-based film formed under other conditions is shown. Indicates. Here, the etching is O₂ / CF₄ A plasma gas is used, and the base film is a SiOF film.
[0042]
As can be seen from FIG. 8, as the C content in the film increases, the etching rate ratio increases. Under the condition VII (SiC film), the value is slightly less than twice that of the condition I (SiN film). Yes. That is, the higher the C content in the film, the higher the selectivity, and the better the etching shape. Thus, if the ratio of the number of C atoms to the number of Si atoms (C / Si) is at least 0.2 or more, a good etching shape can be obtained.
[0043]
FIG. 9 shows the results of examining the metal diffusibility of the SiCN-based film, particularly the Cu diffusivity. Cu is a metal having the highest diffusibility among metals conventionally used as wiring. Specifically, on the Si layer, a Cu layer 2000 mm (0.2 μm) is formed on a film 500 mm (0.05 μm) formed under the above conditions (I to VII), and the temperature is 450 ° C. for 7 hours. After the heat treatment, the SIMS (Secondary Ion Mass Spectroscopy) strength of Cu at the Si / SiCN interface was examined. In general, if diffusion of Cu into the Si layer is not detected by SIMS under the above conditions, there is no problem in using the device.
[0044]
As can be seen from FIG. 9, under conditions I to VI, the amount of Cu diffusion into the Si layer is below the SIMS detection limit, and Cu diffusion is detected only in the film (SiC film) under the film formation condition VII. It was. Thus, if N atoms exist in the film so that at least the ratio of N atoms to the number of Si atoms (N / Si) is 0.15 or more, the diffusion of Cu can be suppressed. Recognize.
[0045]
Accordingly, as shown in FIGS. 7 to 9, the SiCN of the present embodiment having a composition in which C / Si is 0.2 to 0.8 and N / Si is 0.15 to 1.0. It can be seen that the system film is an etching stopper film having a low relative dielectric constant (5 to 5.5) and good etching selectivity and metal diffusibility.
[0046]
As described above, according to the present invention, a highly reliable semiconductor device containing Si, C, and N as main elements and a method for manufacturing the same are provided. Specifically, there are provided a semiconductor device having an etching stopper film suitable for the damascene method, having a low dielectric constant, a high etching selectivity with a base film, and a low Cu diffusivity, and a method for manufacturing the same.
[0047]
The present invention is not limited to the above-described embodiment, and various modifications and applications are possible. Hereinafter, modifications of the above-described embodiment applicable to the present invention will be described.
[0048]
In the above embodiment, the SiCN-based film that is the etching stopper film is formed by ECR plasma CVD. However, the film forming method is not limited to this, and plasma CVD such as inductive coupled plasma (ICP), helicon type, and parallel plate type may be used.
[0049]
In the above embodiment, the conductor layer constituting the wiring is made of Cu. However, the conductor layer is not limited to Cu, and may be Al or an Al-containing alloy.
[0050]
In the above embodiment,O 2 is used as the etching gas for the base film.₂ / CF₄ Gas was used. However, O₂ / CF₄ H instead of gas₂ Gas, Ar gas, and N₂ It is also possible to use plasma such as a mixed gas with gas. CF₄ Gas is C_m F_n A chlorocarbon-based gas (m and n are integers of 0 or more) can be used.
[0051]
In the above embodiment, the etching stopper film 111, theSiOF film 112, and thepassivation film 113 are formed by the ECR plasma CVD method in the same chamber. However, the present invention is not limited to this, and the etching stopper film 111 is formed in one chamber, theSiOF film 112 and thepassivation film 113 are formed in another chamber, or all film formation is performed in separate chambers. Separate plasma processing methods may be used. However, in general, since the semiconductor material easily oxidizes or adsorbs moisture, it is preferable to perform all the processing in the same chamber under high vacuum and clean air conditions.
[0052]
In the above embodiment, the SiCN-based film is SiH.₄ And C₂ H₄ And N₂ Was formed as a raw material gas compound. However, the raw material compound may be any compound containing Si, C, and N as long as the SiCN-based film can be formed by itself or by a reaction in which these are appropriately combined.
[0053]
For example, as in the present embodiment, when three source gas compounds each containing Si, C, and N are used, SiH is used as the Si-containing compound.₄ C as a C-containing compound₂ H₄ , CH₄ , C₂ H₆ , C₃ H₈ , C₂ H₂ Etc. as N-containing compounds₂ , NF₃ , N₂ O, N₂ O₄ , NO, N₃ H₈ Etc. may be combined appropriately.
[0054]
Alternatively, a film may be formed by mixing two kinds of gases, a raw material compound containing Si and C, and a raw material compound containing N. In this case, the above-described compounds may be used as the N-containing compound, and organic silanes such as alkylsilanes and alkoxysilanes may be used as the compounds containing Si and C, and these may be combined appropriately. Examples of the alkyl silane include methyl silane (SiH₃ (CH₃ )), Dimethylsilane (SiH)₂ (CH₃ )₂ ), Trimethylsilane (SiH (CH₃ )₃ ), Tetramethylsilane (Si (CH₃ )₄ ), And as the alkoxysilane, for example, trimethoxymethylsilane (Si (CH₃ ) (OCH₃ )₃ And methoxylated silanes. On the contrary, a source gas containing Si and N and a source gas containing C may be mixed. In this case, the C-containing compound is selected from the above, and the compound containing Si and N is, for example, disilazane (SiH₃ -NH-SiH₃ ) To combine these appropriately.
[0055]
Furthermore, a compound containing all of Si, C, and N can be used as a source gas. As such a compound, an organic silazane compound having a silazane bond (—Si—N—) can be used. In the case of using an organic silazane compound, for example, the film can be formed by thermal polymerization by a plasma CVD method. Examples of usable organic silazane compounds include triethylsilazane (SiEt).₃ NH₂ ), Tripropylsilazane (SiPr)₃ NH₂ ), Triphenylsilazane (SiPh)₃ NH₂ ), Tetramethyldisilazane (SiMe)₂ H-NH-SiMe₂ H), hexamethyldisilazane (SiMe)₃ -NH-SiMe₃ ), Hexaethyldisilazane (SiEt)₃ -NH-SiEt₃ ), Hexaphenyldisilazane (SiPh)₃ -NH-SiPh₃ ), Heptamethyldisilazane (SiMe)₃ -NMe-SiMe₃ ), Dipropyl-tetramethyldisilazane (SiPrMe)₂ -NH-SiPrMe₂ ), Di-n-butyl-tetramethyldisilazane (SiBuMe)₂ -NH-SiBuMe₂ ), Di-n-octyl-tetramethyldisilazane (SiOcMe)₂ -NH-SiOcMe₂ ), Triethyl-trimethylcyclotrisilazane ((SiEtH-NMe))₃ ), Hexamethylcyclotrisilazane ((SiMe₂ -NH)₃ ), Hexaethylcyclotrisilazane ((SiEt₂ -NH)₃ ), Hexaphenylcyclotrisilazane ((SiPh₂ -NH)₃ ), Octamethylcyclotetrasilazane ((SiMe₂ -NH)₄ ), Octaethylcyclotetrasilazane ((SiEt₂ -NH)₄ ), Tetraethyl-tetramethylcyclotetrasilazane ((SiHEt-NMe))₄ ), Cyanopropylmethylcyclosilazane (SiMeNC (CH₂ )₃ -NH), tetraphenyldimethyldisilazane (SiMePh)₂ -NH-SiMePh₂ ), Diphenyl-tetramethyldisilazane ((SiMe₂ Ph)₂ -NH), trivinyl-trimethylcyclotrisilazane ((CH₂ = CH-SiMe-NH)₃ ), Tetravinyl-tetramethylcyclotetrasilazane (CH₂ = CH-SiMe-NH)₄ , Divinyl-tetramethyldisilazane (CH₂ = CH-SiMe₂ -NH-SiMe₂ -CH = CH₂ ). In the above formula, Me represents a methyl group (CH₃ ), Et is an ethyl group (C₂ H₅ ), Pr is a propyl group (C₃ H₇ ), Oc is an n-octyl group (n-C₈ H₁₇ ), Ph is a phenyl group (C₆ H₅ ).
[0056]
In the above example, only one source gas containing Si, C, and N is required. However, the present invention is not limited to this. For example, organic silane and N₂ In addition to C₂ H₂ N in addition to the gas added with organic silazane₂ A gas added with may be used.
[0057]
In the above embodiment, an etching stopper film made of Si, C, and N is formed on a single interlayer insulating film made of SiOF or the like, and a via hole and a trench hole are formed using this etching stopper film as a mask. However, the formation process of the wiring layer using the etching stopper film of the present embodiment is not limited to the above process. For example, by using the damascene method shown in FIGS. 11A to 11D twice, a via hole and a trench hole may be formed in order, and the configuration shown in FIG. In this case, first, the viahole 504 is formed by selectively etching the lower insulatinglayer 501 using the above-describedetching stopper film 502 for forming a via hole containing Si, C, and N as main elements as a mask. Subsequently, an upper insulatinglayer 503 is formed, and atrench hole 505 is formed by etching using a resist film or the like as a mask.
[0058]
By forming the wiring layer in such a structure that theetching stopper film 502 is sandwiched between the insulatinglayers 501 and 503 as described above, thetrench hole 505 becomes a problem when the trench hole is etched to a predetermined depth. It is possible to suppress variations in the etching shape such that the bottom of the wafer is not flat or the depth of thetrench hole 505 formed at the center and end of the wafer to be processed is different. In the configuration shown in FIG. 10 as well, as shown in the above embodiment, the etching stopper film containing Si, C, and N as main elements has a low relative dielectric constant and functions sufficiently as an insulating film.
[0059]
【The invention's effect】
As described above, according to the present invention, a highly reliable semiconductor device and a method for manufacturing the semiconductor device are provided. More specifically, a semiconductor device including an etching stopper film having low dielectric constant, high etching selectivity with a base film, and low metal diffusibility, and a method for manufacturing the same are provided.
[Brief description of the drawings]
FIG. 1 is a partial cross-sectional view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a diagram sequentially illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention.
FIGS. 3A and 3B are diagrams sequentially illustrating a manufacturing process of the semiconductor device according to the embodiment of the invention. FIGS.
FIGS. 4A and 4B are diagrams sequentially illustrating a manufacturing process of the semiconductor device according to the embodiment of the invention. FIGS.
FIGS. 5A and 5B are diagrams sequentially illustrating a manufacturing process of the semiconductor device according to the embodiment of the invention. FIGS.
FIGS. 6A and 6B are diagrams sequentially illustrating a manufacturing process of the semiconductor device according to the embodiment of the invention. FIGS.
FIG. 7 is a diagram showing the composition of a SiCN-based film formed by changing the content ratio of C and N.
8 is a diagram showing an etching rate ratio of the SiCN-based film having the CN composition shown in FIG. 7 when the SiN-based film has an etching rate of 1. FIG.
9 is a diagram showing the results of investigating SIMS intensity for Cu diffusivity of the SiCN-based film having the CN composition shown in FIG. 7; FIG.
FIG. 10 is a partial cross-sectional view of a semiconductor device according to another embodiment of the present invention.
FIGS. 11A and 11B are diagrams sequentially illustrating a wiring layer forming process by a damascene method. FIGS.
[Explanation of symbols]
101 First undercoat film
102 1st conductor layer
102a First barrier metal film
103 First trench hole
104 First via hole
105 First etching stopper film
106 Second underlayer
107 second conductor layer
107a Second barrier metal film
108 Second trench hole
109 Second via hole
110 Second etching stopper film
111 Third etching stopper film
112 Third underlayer
113 Passivation film
201 First resist film
202 Second resist film

Claims (10)

Translated fromJapanese

複数の溝又は穴を有する低誘電率の第１の絶縁層と、
前記第１の絶縁層上に形成され、前記複数の溝又は穴と重なる複数の開口を有し、ＳｉとＣとＮとを主たる含有元素とする第２の絶縁層と、
前記複数の溝又は穴と前記複数の開口とから形成される複数の配線溝又は穴に埋め込まれた導体層と、
を備え、
前記第１の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成される、
ことを特徴とする半導体装置。A low dielectric constant first insulating layer having a plurality of grooves or holes;
A second insulating layer formed on the first insulating layer, having a plurality of openings overlapping the plurality of grooves or holes, and containing Si, C, and N as main elements;
A conductor layer embedded in a plurality of wiring grooves or holes formed from the plurality of grooves or holes and the plurality of openings;
Equipped witha,
The first insulating layer is composed of silicon fluoride oxide or carbon fluoride,
A semiconductor device. 前記第２の絶縁層は、Ｓｉ原子の数に対するＣ原子の数の比が０．２〜０．８であり、かつ、Ｓｉ原子の数に対するＮ原子の数の比が０．１５〜１．０であることを特徴とする請求項１に記載の半導体装置。  In the second insulating layer, the ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8, and the ratio of the number of N atoms to the number of Si atoms is 0.15 to 1. The semiconductor device according to claim 1, wherein the semiconductor device is zero. 前記導体層は、Ｃｕから構成されることを特徴とする請求項１又は２に記載の半導体装置。The conductor layer is a semiconductor device according to claim 1or 2, characterized in that they are composed of Cu. 前記配線溝又は穴にはバリアメタル層が形成され、前記導体層は、前記バリアメタル層の上に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。The wire in the groove or hole barrier metal layer is formed, the conductor layer, the semiconductor device according to any one of claims 1 to3, characterized in that it is formed on the barrier metal layer . さらに、前記第２の絶縁層及び前記導体層の上に形成され、ＳｉとＣとＮとを主たる含有元素とする第３の絶縁層を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。Furthermore, the formed on the second insulating layer and the conductorlayer, any of claims 1 to4, further comprising a third insulating layerthat Si and C and N as main elements contained 2. A semiconductor device according to claim 1. 第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、ＳｉとＣとＮとを主たる含有元素とする第２の絶縁層を形成する工程と、
前記第１の絶縁層の表面が部分的に露出するよう、前記第２の絶縁層を選択的にエッチングして開口を形成する工程と、
前記選択的にエッチングされた第２の絶縁層をマスクとして前記第１の絶縁層をエッチングして、配線溝又は穴を形成する工程と、
前記開口及び前記配線溝又は穴を埋めて導体層を形成する工程と、
前記導体層を、前記第２の絶縁層をストッパとして研磨する工程と、
を備え、
前記第１の絶縁層は、フッ化酸化ケイ素又はフッ化カーボンから構成される、
ことを特徴とする半導体装置の製造方法。Forming a first insulating layer;
Forming a second insulating layer containing Si, C, and N as main elements on the first insulating layer;
Selectively etching the second insulating layer to form an opening so that the surface of the first insulating layer is partially exposed;
Etching the first insulating layer using the selectively etched second insulating layer as a mask to form a wiring groove or hole;
Forming a conductor layer by filling the opening and the wiring groove or hole;
Polishing the conductor layer using the second insulating layer as a stopper;
Equipped witha,
The first insulating layer is composed of silicon fluoride oxide or carbon fluoride,
A method for manufacturing a semiconductor device. 前記第２の絶縁層は、Ｓｉ原子の数に対するＣ原子の数の比が０．２〜０．８であり、かつ、Ｓｉ原子の数に対するＮ原子の数の比が０．１５〜１．０であることを特徴とする請求項６に記載の半導体装置の製造方法。In the second insulating layer, the ratio of the number of C atoms to the number of Si atoms is 0.2 to 0.8, and the ratio of the number of N atoms to the number of Si atoms is 0.15 to 1. The method of manufacturing a semiconductor device according to claim6 , wherein the value is zero. 前記導体層は、Ｃｕから構成されることを特徴とする請求項６又は７に記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim6 , wherein the conductor layer is made of Cu. さらに、前記導体層と、前記開口及び前記配線溝又は穴との間にバリアメタル層を形成する工程を備えることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。The semiconductor device manufacturing method according to claim6 , further comprising a step of forming a barrier metal layer between the conductor layer and the opening and the wiring groove or hole. Method. さらに、前記第２の絶縁層及び前記導体層の上に、ＳｉとＣとＮとを主たる含有元素とする第３の絶縁層を形成する工程を備えることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。Further, on the second insulating layer and the conductor layer,Si, C and N and the claims6 to 9, characterized in that it comprises a step of forming a third insulating layerwhose main containing element A manufacturing method of a semiconductor device given in any 1 paragraph.

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