JP4327820B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Download PDFInfo
- Publication number
- JP4327820B2 JP4327820B2JP2006156422AJP2006156422AJP4327820B2JP 4327820 B2JP4327820 B2JP 4327820B2JP 2006156422 AJP2006156422 AJP 2006156422AJP 2006156422 AJP2006156422 AJP 2006156422AJP 4327820 B2JP4327820 B2JP 4327820B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- metal
- silicon
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0181—Manufacturing their gate insulating layers
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Health & Medical Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Toxicology (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
シリコン超集積回路は、将来の高度情報化社会を支える基盤デバイス技術の一つである。その高機能化、高速化、低消費電力化等による高性能化は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)ロジックデバイス、フラッシュメモリ等の半導体素子の微細化によって実現されてきた。しかし近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
ＣＭＯＳロジックデバイスにおいては、従来のシリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜との界面におけるキャリア空乏化による絶縁膜の実効的容量の低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート技術が提案されている。メタルゲート技術では従来のシリコンを耐熱性メタル材料で置き換えることにより、ゲート寄生抵抗、空乏化による容量低下、不純物つきぬけなどの課題が一挙に解決される反面、デバイス製造技術の複雑化が大きな懸念であった。
この懸念を解決するため、従来のシリコンゲート技術でＣＭＯＳトランジスタを形成し、引き続いてシリコンゲートを金属と化学反応（シリサイデーション）させることでシリサイドに変化させメタルゲートを得る、いわゆるフルシリサイデーション（以下、ＦＵＳＩ（Fully silicided gate）とも云う）技術が開発された。この方法であれば、ゲート加工、後酸化などの工程は従来のシリコンゲート技術のままでメタルゲートを実現できる為、非常に実用性の高い技術である。
ＦＵＳＩ技術の優れた点は、シリサイデーションを起こす前のシリコンゲートに添加する不純物元素の種類、量によって、シリサイドの実効的な仕事関数を変調することが可能なことである。シリコンゲートに添加された不純物はシリサイデーションの際に、いわゆる雪かき効果によってＳｉＯ２からなるゲート絶縁膜とシリサイドとの界面に偏析する。シリサイド材料の本来の仕事関数は、この偏析不純物の作用によって変調される。具体的には、ＰチャネルＭＩＳトランジスタの場合、界面に偏析したボロン、アルミニウムなどがシリサイドの仕事関数を増加させ、ＮチャネルＭＩＳトランジスタの場合、界面に偏析したリン、砒素、アンチモンなどがシリサイドの仕事関数を低下させることにより、両トランジスタのしきい値電圧（Ｖｔｈ）を適切な値に設定することが容易になる。
一方、ゲート絶縁膜については、漏れ電流の増加によるデバイス消費電力増加を抑制する目的から、より比誘電率の高いＨｉｇｈ−ｋ材料の導入が必須である。ここで、将来の製品においては先述のＦＵＳＩ技術とＨｉｇｈ−ｋ材料の組み合わせは必然であり、これにより著しいＣＭＯＳロジックデバイスの高性能化が実現できると思われていた。しかしながら現実には、シリサイドとＨｉｇｈ−ｋ材料との界面の特異性から、シリサイド／Ｈｉｇｈ−ｋ材料の系のフラットバンド電圧ＶｆｂがＳｉＯ２からなる従来のゲート絶縁膜のケースとは全く異なる挙動を示し、結果としてＭＯＳトランジスタのしきい値電圧Ｖｔｈの制御が非常に困難になるという現象が報告されている（例えば、非特許文献１参照）。絶縁膜の材料をＳｉＯ２からＨｉｇｈ−ｋに変更すると、シリサイドの見かけの仕事関数の低下、および不純物による仕事関数変調作用の消失が生じる。
上記しきい値電圧Ｖｔｈの制御の困難化の問題が解決されない限り、ＦＵＳＩ／Ｈｉｇｈ−ｋの系によるＣＭＯＳロジックデバイスの高性能化は達成されない。ここで、シリサイドとＨｉｇｈ−ｋからなる絶縁膜との界面にＳｉＯ２層を配することで、フラットバンド電圧Ｖｆｂの異常シフトが改善されるという報告がある。この報告によれば、Ｈｉｇｈ−ｋ膜の材料としてＨｆＯ２、シリサイドとしてニッケルシリサイド（ＮｉＳｉ）が用いられているが、非特許文献１とほぼ同様に、ＳｉＯ２の場合と比べＮｉＳｉの仕事関数が低下するばかりでなく、リン、ボロンなどの不純物による仕事関数変調の作用がほぼ消失し、所望のしきい値電圧Ｖｔｈを得難くなる。
これに対し、ＮｉＳｉとＨｆＯ２との界面に厚さ１．１ｎｍのＳｉＯ２層を配し、シリコンゲートにＢＦ２をイオン注入した後にシリサイデーションすることにより、ゲート絶縁膜がＳｉＯ２からなる場合とほぼ同様の、仕事関数増大の効果が得られることが報告されている（例えば、非特許文献２参照）。しかし、このような作用が得られた理由は非特許文献２の中では一切述べられていない。
K.Takahashi et al., "Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices", 2004 IEDM, p.p.91-94C.F.Huang and B.Y.Tsui, "Analysis of NiSi Fully-silicided Gate on SiO2 and HfO2 for CMOS Application", 2005 SSDM, p.p.506-507
K.Takahashi et al., "Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices", 2004 IEDM, p.p.91-94C.F.Huang and B.Y.Tsui, "Analysis of NiSi Fully-silicided Gate on SiO2 and HfO2 for CMOS Application", 2005 SSDM, p.p.506-507
そして、ＣＭＯＳロジックデバイスでは高速動作の為に、ゲート絶縁膜の容量を極力高めたいので、ＳｉＯ２のような比誘電率の低い材料をＨｉｇｈ−ｋ膜と積層するという、非特許文献２に開示されたごとき構造は実用性が低い。
一方、フラッシュメモリなどに用いられるスタック型メモリセル(例えば基板/トンネル絶縁膜/浮遊ゲート電極/電極間絶縁膜/制御ゲート電極)の高機能化のためには、制御ゲート電極を従来のＮ＋ポリシリコンからメタルゲートに変えることが有効である。これは、シリコンゲート内部の空乏層が消失することで、空乏層で生じる電圧降下を無視でき、制御ゲート電極の電圧を浮遊ゲート電極への情報書き込み／消去により有効に使えるようになるためである。具体的な効果としては、しきい値電圧Ｖｔｈのメモリウィンドウ幅が広がることで多値動作が容易化する。
制御ゲート電極の材料としては、ＣＭＯＳロジックデバイスの場合同様、従来のＬＳＩプロセスとの整合性の高い物が望ましいため、従来のポリシリコンゲート技術でスタック型メモリセルを形成し、バックエンド工程で制御ゲートのポリシリコンをシリサイド化するＦＵＳＩ技術が有望である。
制御ゲート電極の性質に対するもう一つの要請として、その仕事関数が出来るだけ高いことが挙げられる。これは、書き込み動作時の電極間絶縁膜の漏れ電流を減らす効果があり、これによりＶｔｈメモリウィンドウを大きくすることが出来る為である。
一方、電極間絶縁膜としては、漏れ電流は低く抑えながら制御ゲート電極と浮遊ゲート電極の電気的カップリングを高めたいという要求があり、これを実現するのがＨｉｇｈ−ｋ材料を用いることである。特に、近い将来のメモリセルの微細化は限界を迎える為、セルの形状は立体型から平面型への変更を余儀なくされる。平面型においては電極間絶縁膜の容量値を絶縁膜自身の分極で大きくするのがもっとも有効な方法であり、電極間絶縁膜にＨｉｇｈ−ｋ材料を用いることは避けがたい技術の流れである。
以上のように、スタック型メモリセルの制御ゲート電極としては、従来のＬＳＩ製造工程になじみのよいＦＵＳＩ技術でなるべく仕事関数の高い材料を用いることがもっとも有効であり、一方で電極間絶縁膜としてはＨｉｇｈ−ｋ材料の利用が求められている。しかし、ＣＭＯＳロジックデバイスで説明したのと同様、シリサイドとＨｉｇｈ−ｋ膜との界面の特異性から、シリサイドの仕事関数を高く設定することは容易ではない。既に説明したとおり、ＮｉＳｉの例で言えば、絶縁膜の材料をＳｉＯ２からＨｉｇｈ−ｋに変更するだけでＮｉＳｉの仕事関数が低下してしまう。たとえボロン、アルミニウムなどを界面に偏析することで仕事関数を増加させようとしても、不純物による変調効果はＮｉＳｉとＨｉｇｈ−ｋ膜との界面の特異性によりほぼ消失する。
本発明は、上記事情を考慮してなされたものであって、ＳｉＯ２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、基板と、前記基板に形成されたＮ型半導体層と、前記Ｎ型半導体層上に形成されたシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される第１ゲート電極と、前記第１ゲート絶縁膜と前記第１ゲート電極との界面に形成され１３族元素を含む第１界面層と、前記第１ゲート電極の両側の前記Ｎ型半導体層に形成されたソース・ドレイン領域とを有し、前記界面層の前記１３族元素の結合状態は酸化、窒化または酸窒化結合状態の総数よりも金属結合状態の総数が多いＰチャネルＭＩＳトランジスタと、前記基板に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成されたシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される第２ゲート電極と、前記第２ゲート絶縁膜と前記第２ゲート電極との界面に形成される１５族元素を含む第２界面層と、前記第２ゲート電極の両側の前記Ｐ型半導体層に形成されたソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタと、を備えたことを特徴とする。
また、本発明の第２の態様による半導体装置は、半導体基板と、前記半導体基板上に形成されたトンネル絶縁層と、前記トンネル絶縁層上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に形成され高誘電率材料からなる第１絶縁層と、この第１絶縁層上に形成されシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第２絶縁層とを有する電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、前記第２絶縁層と前記制御ゲート電極との界面に形成され１３族元素を含む界面層と、前記制御ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域と、を含み、前記界面層の前記１３族元素の結合状態数は酸化、窒化、または酸窒化結合状態の総数よりも金属結合状態の数が多いトランジスタを備えたことを特徴とする。
また、本発明の第３の態様による半導体装置の製造方法は、互いに絶縁分離されたＮ型半導体領域およびＰ型半導体領域を有する基板のそれぞれの半導体領域上に少なくともシリコンおよび窒素を含む第１絶縁層を形成する工程と、前記第１絶縁層上にシリコン層を形成する工程と、前記第１絶縁層および前記シリコン層をゲート電極形状に加工する工程と、前記シリコン層上に金属層を形成する工程と、熱処理によって前記シリコン層と前記金属層とを化学反応させ、前記シリコン層を金属珪化物層に転換する工程と、前記Ｎ型半導体領域上の前記金属珪化物層に対し１３族元素を導入し、Ｐ型半導体領域上の前記金属珪化物層に対し１５族元素を導入する工程と、前記１３族元素および１５族元素を熱処理によって拡散させ、少なくともその一部を前記第１絶縁層と前記金属珪化物層の界面を含む領域に偏在させる工程と、を含むことを特徴とする。
また、本発明の第４の態様による半導体装置の製造方法は、半導体基板上にトンネル絶縁層を形成する工程と、前記トンネル絶縁層上に浮遊ゲート電極層を形成する工程と、前記浮遊ゲート電極層上に高誘電率材料からなる第１絶縁層を形成する工程と、前記第１絶縁層上に少なくともシリコンおよび窒素を含む第２絶縁層を形成する工程と、前記第２絶縁層上にシリコン層を形成する工程と、前記シリコン層上に金属層を形成する工程と、熱処理によって前記シリコン層と前記金属層とを化学反応させ、前記シリコン層を金属珪化物層に転換する工程と、前記金属珪化物層に対し１３族元素を導入する工程と、前記１３族元素を熱処理によって拡散させ、少なくともその一部を前記第２絶縁層と前記金属珪化物層との界面を含む領域に偏在させる工程と、を含むことを特徴とする。
また、本発明の第５の態様による半導体装置の製造方法は、互いに絶縁分離されたＮ型半導体領域及びＰ型半導体領域を有する基板のそれぞれの半導体領域上に高誘電率材料からなる第１絶縁層を形成する工程と、前記第１絶縁層上に少なくともシリコンおよび窒素を含む第２絶縁層を形成する工程と、前記第２絶縁層上にシリコン層を形成する工程と、前記第２絶縁層および前記シリコン層をゲート電極形状に加工する工程と、前記Ｎ型半導体領域上の前記シリコン層上に第１金属層を形成する工程と、前記Ｐ型半導体領域上の前記シリコン層上にバッファ層を形成する工程と、前記Ｐ型半導体領域上の前記バッファ層上に前記第１金属層と同じ金属を含む第２金属層を、前記第１金属層よりも薄い膜厚で形成する工程と、熱処理によって前記シリコン層と前記第１および第２金属層とを化学反応せしめ、前記シリコン層を金属珪化物層へ転換させる工程と、前記Ｎ型半導体領域上の前記金属珪化物層に対し１３族元素を導入し、Ｐ型半導体領域上の前記金属珪化物層に対し１５族元素を導入する工程と、前記１３族元素および前記１５族元素を熱処理によって拡散させ、少なくともその一部を前記第２絶縁層と前記金属珪化物層との界面を含む領域に偏在させる工程と、を含むことを特徴とする。
本発明によれば、ＳｉＯ２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を提供することができる。
以下に、本発明の実施形態について図面を参照しながら説明する。なお、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
なお、各実施形態においてはＣＭＯＳトランジスタ、スタック型メモリセルについて説明を行うが、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムＬＳＩ等も本発明の範囲内である。
まず、本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
すでに従来の技術で説明したとおり、Ｈｉｇｈ−ｋ膜上に直接、ＦＵＳＩ電極を形成した場合の技術的問題は非特許文献１などに記載されて、ＦＵＳＩ電極と、Ｈｉｇｈ−ｋ膜との間の界面の特有の現象を回避するために、ＦＵＳＩ電極と、Ｈｉｇｈ−ｋ膜との間に、界面絶縁層としてＳｉＯ２層を設けた場合が非特許文献２などに記載されている。
将来のＬＳＩでは、ゲート絶縁膜の材料としてはＳｉＯ２の代わりにＳｉＯＮが用いられる可能性が高い。これは、Ｓｉ（Ｏ）Ｎ膜はＳｉＯ２膜よりも比誘電率が高い為、Ｈｉｇｈ−ｋ膜と積層してもゲート絶縁膜厚の総量を大きく増加させることがなく、ゲート容量が増加し漏れ電流が低減でき、ＣＭＯＳトランジスタの性能を損なうことがないからである。
そこで、本発明者達は、ＳｉＯＮ膜、ＳｉＮ膜をシリサイドとＨｉｇｈ−ｋ膜との界面に配することで、不純物によるシリサイドの仕事関数の変調作用を発揮しながらゲート絶縁膜の容量を劣化させない、ＦＵＳＩ電極と、Ｈｉｇｈ−ｋ膜と備えた半導体装置が実現できるのではないかと考え、実験を行った。
しかし、従来の雪かき効果を利用した不純物添加技術をシリサイド／Ｓｉ（Ｏ）Ｎ／Ｈｉｇｈ−ｋの積層技術と組み合わせても、不純物による所望の仕事関数の変調作用は得られないことを本発明者達は見出した。これは、特にボロン、アルミニウムなどのＰチャネルＭＩＳトランジスタ用の不純物のケースで顕著であることがわかった。その原因は以下のとおりである。絶縁膜がＳｉＯ２の場合、シリサイデーションに伴う雪かき効果が進行する過程でボロン、アルミニウムなどが絶縁膜内部に侵入し、その位置で電気双極子として作用することでシリサイドの仕事関数を増加させる。これに対し、ＳｉＯＮ、ＳｉＮなどのように、絶縁膜内部に窒素が含まれている場合、ボロンやアルミニウムが窒素と化合物を形成することで電気的に活性な欠陥を形成することを発見した。絶縁膜中の窒素に起因したこの欠陥は、電気双極子を相殺し、所望の仕事関数の増加作用が得られなくなる。ちなみにＦＵＳＩ／ＳｉＯ２系における不純物による仕事関数変調の機構については、Y. Tsuchiya et al., “Physical Mechanism of Work Function Modulation due to Impurity Pileup at Ni-FUSI/SiO(N) Interface”, 2005 IEDM, p.p.637-640に解説されている。
上述の現象および原因を図１（ａ）乃至図８（ｂ）を参照してさらに詳細に説明する。
図１（ａ）、１（ｂ）にその現象を確認した際の実験結果を示す。図１（ａ）、（ｂ）の横軸はゲート電極に印加される電圧を示し、縦軸はゲート絶縁膜の容量を示す。この実験では、シリサイドとしてＮｉＳｉを用いている。ＳｉＯ２をゲート絶縁膜に用いた場合、シリコンゲートに何の不純物も添加しない場合と比べ、砒素を添加した場合はマイナス電圧方向に、ボロンを添加した場合にはプラス方向にフラットバンド電圧Ｖｆｂがシフトしている。なお、図１（ａ）、１（ｂ）においては、どちらの不純物のドーズ量も１×１０１６原子／ｃｍ２である。この特性は非特許文献２、３などに示されているとおりである（図１（ａ））。これに対し、ゲート絶縁膜としてＳｉＯＮを用いた場合、砒素によるＶｆｂシフトは得られるが、ボロンによるＶｆｂシフトは確認することができなかった（図１（ｂ））。
この現象は、ボロンを例にとって以下のようなモデルにより理解される（図２（ａ）、（ｂ）を参照）。ゲート絶縁膜としてＳｉＯ２を用いた場合、ＮｉＳｉとの界面に偏析したボロンのうち、ＮｉＳｉ側に分布するものは金属的な結合状態を示し、ＳｉＯ２側に分布するものは酸化結合状態を示す。ここで金属的な結合状態とは、一つのボロン原子に注目した時、そのボロン原子と結合している原子がシリコン、あるいはニッケルなどの金属である場合を指す。一方酸化結合状態とは、一つのボロン原子に注目した時、そのボロン原子と結合している原子が酸素である場合を指す。金属的な結合状態を示す金属的ボロンはＮｉＳｉの仕事関数φに何の影響も与えないのに対し、酸化結合状態を示す酸化ボロンのうち、界面から約１ｎｍ以内に存在するものが界面に電気的双極子を発生させ、ＮｉＳｉの仕事関数φを増加させる作用を果たす。一方、約１ｎｍ以上界面から離れたＳｉＯ２領域に存在する酸化ボロンは仕事関数φに何の影響ももたらさない（図２（ａ）参照）。
一方、ゲート絶縁膜にＳｉＯＮを用いた場合、ＮｉＳｉ側に分布するボロンの状態には何の変化も無い。かたや、ゲート絶縁膜中に分布するボロンは、窒素と結合することにより大きなエネルギー利得を得る為に、ＳｉＯ２の場合よりも多くのボロンがＳｉＯＮ膜中に侵入する。さらに、窒素と結合したボロンが正の電荷を持つ欠陥として作用しフラットバンド電圧Ｖｆｂを負側にシフトさせる為（図２（ｂ）参照）、これが界面近傍の電気的双極子による仕事関数φの増加作用と打ち消しあい、図１（ｂ）に示すとおり、ボロン添加によってなんら仕事関数φの変化が得られない。
ＳｉＯＮの場合にボロン添加による仕事関数の増加作用が得られないという新しい知見について、そのメカニズムを我々は上記のように理解した。この理解に基づき、シリサイドとＳｉＯＮ界面のボロン等の偏析物の結合状態を適切に制御してやることで所望の仕事関数の変調が得られると考えた。これが本発明の一実施形態の最大のポイントである。具体的には、図３に示すとおり、ＳｉＯＮ膜の内部に深く浸透し正電荷を形成するボロンを少なくすることで、界面の電気双極子の作用を、ＳｉＯ２膜を用いた場合と同様に発揮させられると考えた。
ここで、図３で説明したようなボロン分布を作る技術として、シリサイド形成後にボロンを添加する方法（ポスト添加と記載）が有効であることがわかった。図４は、ボロンのポスト添加によって、ＮｉＳｉ／ＳｉＯＮ系の仕事関数を約０．２ｅＶ増加させることに成功したことを示す実験結果である。また、リン（Ｐ）のポスト添加によってＮｉＳｉ／ＳｉＯＮ系の仕事関数を約０．３ｅＶ減少させることができることも示している。
図４において、横軸はＳｉＯＮの膜厚を示し、縦軸はフラットバンド電圧Ｖｆｂを示す。このときの界面近傍に偏析したボロンの結合状態をＸＰＳ(X-ray photoelectron spectroscopy)により調べた実験結果を図５に示す。この実験結果は、ＮｉＳｉ／ＳｉＯＮ／Ｓｉ積層構造に対し、Ｓｉ部分を物理的研磨法と化学溶液によるエッチングの併用で全て除去して作成したＮｉＳｉ／ＳｉＯＮ構造を、ＳｉＯＮの側からＸＰＳ測定し、ＮｉＳｉ／ＳｉＯＮ界面の不純物（ボロン）結合状態を分析して得られたものである。ＸＰＳの信号強度は試料表面からの深さに依存して指数的に減衰する。同実験においては、従来の場合のようにシリコンへのボロン添加をした後にシリサイデーションを行う方法、すなわちシリサイド形成前にボロンを添加する方法（プレ添加）に使用したＳｉＯＮの膜厚の方が若干厚く、ＳｉＯＮの下部に埋もれたボロンの信号強度絶対値はプレ添加の方が弱い。ゆえに、同図でプレ添加とポスト添加（本発明）を比較する際は、個々の結合状態成分の相対強度比にのみ注目する。プレ添加では多量のボロンがＳｉＯＮ中に侵入し、酸化・窒化・酸窒化状態強度が、金属結合状態強度より相対的に高くなっている。ここで酸化・窒化・酸窒化状態とは、一つのボロン原子に注目した時、そのボロン原子と結合している原子が酸素のみ、窒素のみ、あるいは酸素と窒素の双方が同時に結合している状態を指す。これに対し本発明一実施形態によるボロンのポスト添加では、金属結合状態のボロン成分に対して相対的に酸化・窒化・酸窒化結合状態のボロンが少なくなっている。試料表面に近い成分の方が指数的に信号強度が増すというＸＰＳの原理から考察して、より表面に近いはずの酸化・窒化・酸窒化結合状態強度が金属結合状態強度より弱いことは、この構造に含まれる酸化・窒化・酸窒化結合状態は金属結合状態よりはるかに少ないことを示唆する。この推論は、図２（ｂ）および図３に模式的に示したボロンの分布・結合状態に合致している。
ボロンのポスト添加の方法に際し、我々はイオン注入法を用いた。この際、ボロンイオンを用いた場合とＢＦ２イオンを用いた場合を比較すると、ボロンイオンを用いた場合のみ、本発明の一実施形態の目指す仕事関数増加の作用が得られることを発見した（図６参照）。上記実験における界面ボロン偏析物の結合状態を調べたＸＰＳ実験結果を図７に示す。ＢＦ２イオン注入においては界面に到達したボロンの絶対量が少なく、結果として図６に示すような仕事関数の変調効果は得られていない。これに対し、ボロンイオン注入を行った場合、前述したようなボロンの分布、結合状態が実現できる為、仕事関数の変調が実現する。Ｂイオン注入、ＢＦ２イオン注入の各場合におけるボロンの偏析状態を模式的に図８（ａ）、８（ｂ）に示す。
このようなボロンの結合状態の同定は、本発明の一実施形態によるデバイスを解析することによっても行うことができる。具体的には、界面にボロン偏析したＮｉＳｉ／ＳｉＯＮの積層構造を通常のＴＥＭ(Transmission Electron Microscopy)法により断面観察し、ＴＥＭの電子ビームを界面の偏析層近傍に照射し、電子ビームの損失スペクトルからボロンの結合状態を知ることができる。いわゆるＴＥＭ−ＥＥＬＳ(Electron Energy Loss spectroscopy)法である。ＴＥＭ法によれば、ＮｉＳｉ／ＳｉＯＮの構造的な界面は明瞭に示される。そこでＴＥＭの電子ビームを狙った箇所に照射しその損失スペクトルを取得することで、ＮｉＳｉ／ＳｉＯＮ界面からＮｉＳｉ側約１ｎｍの領域では金属結合状態のボロンが、ＳｉＯＮ側約１ｎｍの領域では酸化・窒化・酸窒化結合状態のボロンが、支配的な成分であることが示される。図５、図７の実験結果に示したとおり、ボロンの金属結合状態と酸化・窒化・酸窒化結合状態では約４ｅＶのエネルギー差があることから、ＴＥＭ−ＥＥＬＳ法のエネルギー分解能があればその差は明瞭に判別される。
なお、上記説明では偏析不純物としてボロンを例にとって解説したが、同様の効果はアルミニウム（Ａｌ）の場合にも得られる。ボロンとＡｌは、その価電子数が３で同じことから、ＳｉＯＮ中での欠陥形成の仕方が極めて似通っている。これに加えＡｌと窒素との結合力はきわめて強いため、ボロンとＳｉＯＮの組み合わせで生じたのと同様な欠陥形成という障害（不純物による仕事関数変調の阻害）が起きる。本発明の一実施形態でＡｌの分布を適切に制御することにより、上記問題は解決される。同様にして、Ａｌ以外の１３族元素でも本発明の一実施形態の作用が期待できる。１３族元素の中では、ボロン、ＡｌがＬＳＩの製造工程になじみが良く、これらを使うことが望ましい。さらに、本発明では従来法の雪かき効果とは異なる、単純な熱拡散で不純物元素をＮｉＳｉ／ＳｉＯＮ界面まで到達させるため、シリサイド中の拡散係数が高いことが要求される。この観点からは、より原子半径が小さく拡散係数の大きいボロンが最も好ましい。また、ボロンのイオン注入は通常のＬＳＩの製造工程で用いられている点もボロンが最適な理由として挙げられる。
また、上記説明ではＳｉＯＮを例にとったが、これはシリコン窒化膜の場合でも同様である。シリコン窒化膜の場合はＳｉＯＮよりも多量の窒素が含有する為、ボロン、Ａｌ、あるいはその他の１３族元素の偏析を目指した時の欠陥形成の機会は多い。この課題は本発明によってこれら不純物の分布を適切に制御することにより解決される。
以上の概要を述べたような構成によれば、ＦＵＳＩ／Ｈｉｇｈ−ｋ界面特有の現象により阻害されていたＶｔｈ低減化を、界面ＳｉＯＮ層の活用によって解決可能となる。これにより、従来のＦＵＳＩ技術の利点であった不純物偏析による仕事関数の変調に基づいたトランジスタのしきい値電圧Ｖｔｈの最適化作用を有するＨｉｇｈ−ｋ材料からなるゲート絶縁膜と組み合わせたＦＵＳＩゲートＣＭＯＳデバイスを備えた半導体装置を提供することが可能となる。
（第１実施形態）
本発明の第１実施形態による半導体装置を説明する。本実施形態の半導体装置はＣＭＯＳトランジスタであって、その断面を図９に示す。
本発明の第１実施形態による半導体装置を説明する。本実施形態の半導体装置はＣＭＯＳトランジスタであって、その断面を図９に示す。
図９に示すように、半導体基板１には、Ｎ型ウェル領域（Ｎ型半導体層）２及びＰ型ウェル領域（Ｐ型半導体層）３が設けられている。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層４により分離される。
Ｎ型ウェル領域２には、ＰチャネルＭＩＳトランジスタ１９が設けられる。ＰチャネルＭＩＳトランジスタ１９は、Ｐ型拡散層５と、Ｐ型エクステンション層６と、ゲート絶縁膜９と、バッファ層１０と、不純物偏析層１１と、ゲート電極層１２とを備えている。ゲート絶縁膜９はＮ型ウェル領域２上に設けられ、このゲート絶縁膜９上に、バッファ層１０と、不純物偏析層１１と、ゲート電極層１２とが形成されている。なお、本実施形態においては、ゲート絶縁膜９と、バッファ層１０と、不純物偏析層１１と、ゲート電極層１２との積層構造の両側部には、絶縁体からなるサイドウォール１７が設けられている。
また、Ｐ型エクステンション層６はゲート絶縁膜９と、バッファ層１０と、不純物偏析層１１と、ゲート電極層１２との積層構造の両側のＮ型ウェル領域２に設けられ、Ｐ型拡散層５はサイドウォール１７の両側のＮ型ウェル領域２に設けられている。そして、Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ１９のソース・ドレイン領域となる。
Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ２０が設けられる。ＮチャネルＭＩＳトランジスタ２０は、Ｎ型拡散層７と、Ｎ型エクステンション層８と、ゲート絶縁膜１３と、バッファ層１４と、不純物偏析層１５と、ゲート電極層１６とを備えている。ゲート絶縁膜１３はＰ型ウェル領域３上に設けられ、このゲート絶縁膜１３上に、バッファ層１４と、不純物偏析層１５と、ゲート電極層１６とが形成されている。なお、本実施形態においては、ゲート絶縁膜１３と、バッファ層１４と、不純物偏析層１５と、ゲート電極層１６の積層構造の両側部には、絶縁体からなるサイドウォール１７が設けられている。
また、Ｎ型エクステンション層８はゲート絶縁膜１３と、バッファ層１４と、不純物偏析層１５と、ゲート電極層１６との積層構造の両側のＰ型ウェル領域３に設けられ、Ｎ型拡散層７はサイドウォール１７の両側のＰ型ウェル領域３に設けられている。そして、Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。そして、Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ２０のソース・ドレイン領域となる。
なお、第１実施形態では、ゲート絶縁膜９，１３、バッファ層１０，１４、ゲート電極層１２，１６は、両チャネルＭＩＳトランジスタで同じ材料を用いている。特に、バッファ層１０，１４がシリコン酸窒化膜またはシリコン窒化膜のいずれかからなっている。バッファ層１０，１４がシリコン酸窒化膜の場合、膜の窒素濃度は３原子％以上、１５原子％以下であることが望ましい。これにより、構造的な欠陥が少ないＳｉＯＮ膜が実現でき、電気的に極めて安定なＳｉＯＮ膜が得られる為である。シリコン窒化膜（ＳｉＮ膜）の場合には、Ｓｉ３Ｎ４の組成を持つ完全なシリコン窒化膜であることが望ましい。これにより構造欠陥の少ない、電気的に安定なＳｉＮ膜が実現される為である。
不純物偏析層１１，１５は、ゲート電極１２，１６とバッファ層１０，１４とのそれぞれの界面を中心とした厚み約２ｎｍ程度の領域のことを指していて、この領域中にはゲート電極および界面バッファ層を構成する元素以外の不純物が多量に偏析している。
不純物偏析層１１に含まれる不純物は、１３族元素（３Ｂ族元素）、望ましくはボロン、アルミニウムのいずれかから構成される。これらの元素は従来ＬＳＩで用いられてきたものであり、製造への導入が容易である為である。これにより、ゲート電極の仕事関数は実効的に上昇する作用を示す。
不純物偏析層１５に含まれる不純物は、１５族元素（５Ｂ族元素）、望ましくはリン、砒素、アンチモンのいずれかから構成される。これらの元素は従来ＬＳＩで用いられてきたものであり、製造への導入が容易である為である。これにより、ゲート電極の仕事関数は実効的に低減する作用を示す。
特に、本実施形態においては、不純物偏析層１１における不純物の結合状態は、主にゲート電極１２側に偏在する金属的な結合状態の総数が、主にバッファ層１０側に偏在する酸化、窒化、酸窒化状態の総和よりも多いことが特徴である。ここで言う結合状態の総数は、例えば図５のＸＰＳスペクトルにおいて、各結合状態に対応するピークの面積に比例している。これにより、ＳｉＯＮまたはＳｉＮ上であってもボロン、アルミニウム等の１３族元素によりゲート電極の仕事関数が増加する。
ゲート電極１２，１６はその仕事関数が４．５５ｅＶ以上４．７５ｅＶ以下の金属シリサイドからなる。このような性質はＳｉバンドギャップの中央近傍の仕事関数であることが狙いであり、この仕事関数を中心として異なるタイプの不純物を偏析させることにより、ＮチャネルＭＩＳトランジスタでは仕事関数を下げてしきい値電圧Ｖｔｈを低下させ、ＰチャネルＭＩＳトランジスタでは仕事関数を上げてしきい値電圧Ｖｔｈを低下させることができ、これによりほぼ対称となるしきい値電圧Ｖｔｈの実現が可能となる。このような仕事関数を示す金属シリサイドとしては、Ｎｉ、Ｃｏの少なくとも１つを含む金属シリサイドが挙げられ、ＬＳＩへの適用度・実績の観点からはＮｉを用いることがもっとも望ましい。また、これらの金属シリサイドに対し耐熱性向上の観点から金属比率で５％程度のＰｔが含まれていてもかまわない。
ＳｉＯＮまたはＳｉＮからなる第１および第２界面バッファ層１０，１４の膜厚は、ＳｉＯ２に換算した膜厚として０．１ｎｍ以上、１ｎｍ以下であることが望ましい。これは、０．１ｎｍより薄い場合には、シリサイドとＨｉｇｈ−ｋ膜との界面特有の、仕事関数低下および不純物偏析効果の消失という２大課題を解決することがかなわなくなる為である。また、１ｎｍより厚いと、ＣＭＯＳトランジスタに求められる高速動作を実現することがかなわなくなる為である。
ゲート絶縁膜９，１３としては、Ｈｉｇｈ−ｋ膜が用いられる。Ｈｉｇｈ−ｋ膜として最も望ましいのは窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）である。ＨｆＳｉＯＮはＦＵＳＩ技術に必須な高温シリコンゲートプロセス（典型的な温度としては１０００℃以上）との相性が極めてよろしく、現状では耐熱性に最も優れたＨｉｇｈ−ｋ材料である為である。また、本実施形態に特有のＳｉＯＮ／ＨｆＳｉＯＮ積層またはＳｉＮ／ＨｆＳｉＯＮ積層は、その元素構成がほとんど同一であることに起因してその構造が熱力学的に極めて安定で、これによってその電気的な特性が安定していることも理由である。
本発明に至った経緯の説明からわかるように、本実施形態においては、Ｈｉｇｈ−ｋ膜９，１３が必ずしも必要でなく、ゲートスタックにＨｉｇｈ−ｋ膜９，１３を含まないようにしてもよい。
また、本実施形態においては、Ｎ型ウェル領域２およびＰ型ウェル領域３としては、ＳｉまたはＧｅの半導体から構成される。
（製造方法）
次に、第１実施形態の半導体装置の製造方法を説明する。
次に、第１実施形態の半導体装置の製造方法を説明する。
第１実施形態の半導体装置の製造工程を図１０乃至図１７に示す。
まず、半導体基板１に、ＳＴＩ構造の素子分離層４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。引き続き、ウェハ全面にゲート絶縁膜２１、バッファ層２２、シリコン層２３を堆積し、図１０に示す構造を得る。ここで、トランジスタ特性を最適化するためのチャネル不純物制御の為のイオン注入などがなされていてもかまわない。
ゲート絶縁膜２１としては、高誘電体酸化物を用いる。ここでは一例として、厚さ３ｎｍのＨｆＳｉＯＮ（Ｈｆ／（Ｈｆ＋Ｓｉ）〜０．５、窒素濃度２０原子％）をＭＯＣＶＤ(Metal organic chemical vapor deposition)法により堆積した。堆積法としては、ＡＬＤ(Atomic layer deposition)法、ＭＢＥ(Molecular beam epitaxy)法、ＰＶＤ(Physical vapor deposition)法などを用いることができる。
ＨｆＳｉＯＮの組成は、本実施形態の効果に関する限り、特段上記組成に限定されるものではない。しかしながら、比誘電率を、典型的には１０以上の値を保ちながら、絶縁膜としての信頼性を維持するという観点から考えると、Ｈｆ／（Ｈｆ＋Ｓｉ）は０．３〜０．８が望ましく、Ｎ濃度は２０％以下であることが望ましい。
ＨｆＳｉＯＮの組成は、本実施形態の効果に関する限り、特段上記組成に限定されるものではない。しかしながら、比誘電率を、典型的には１０以上の値を保ちながら、絶縁膜としての信頼性を維持するという観点から考えると、Ｈｆ／（Ｈｆ＋Ｓｉ）は０．３〜０．８が望ましく、Ｎ濃度は２０％以下であることが望ましい。
界面バッファ層２２としては、ＳｉＯＮ、ＳｉＮなどを用いる。堆積法はＭＯＣＶＤ、ＡＬＤ、ＭＢＥ法などを用いることが出来る。シリコン層２３は通常のＣＶＤ法を用いて、本実施形態では７０ｎｍ堆積した。
次に、図１０に示す構造に対して、通常のリソグラフィー技術とエッチング技術を用いて、Ｐ型ウェル領域３上の部分についてのみ、ゲート電極パターンを形成する。ここでは、まず、通常のＳｉＮ堆積プロセス、通常のリソグラフィー技術とエッチング技術を用い、Ｎ型ウェル領域上およびＰ型ウェル領域３のシリコン層２３上に厚さ１００ｎｍのＳｉＮハードマスク（図示せず）を形成した。このＳｉＮハードマスクをマスクとして、通常用いられるエッチングガスによってＰ型ウェル領域３上のシリコン層２３をパターニングする。この際、塩素、フッ素系のエッチングガスを使用することにより、シリコン層２３と同時に、界面バッファ層２２、シリコン層２３を一括パターニングすることができる。さらに、ＨＦなどのウェットエッチングにより、ＳｉＮハードマスクの両側のＰ型ウェル領域３上に露出しているゲート絶縁膜２１を完全に剥離する。さらに、エクステンション形成の為のＡｓイオン注入を行い、高温スパイク熱処理によってＮ型エクステンション層８を形成する。この際、シリコン層２３はＳｉＮハードマスクによりその上部を覆われている為、Ａｓイオンによってドーピングされない。その後、上記フォトレジストおよびＳｉＮハードマスクを除去し、図１１に示す構造を得る。
次に、通常のＳｉＮ堆積プロセス、通常のリソグラフィー技術とエッチング技術を用い、Ｐ型ウェル領域３およびＮ型ウェル領域２のシリコン層２３上にＳｉＮハードマスクを形成し、このＳｉＮハードマスクを用いて、Ｎ型ウェル領域のシリコン層２３、界面バッファ層２２をパターニングする。その後、ウェットエッチングにより、ＳｉＮハードマスクの両側のＮ型ウェル領域２上に露出しているゲート絶縁膜２１を完全に剥離する。さらに、エクステンション形成の為のＢイオン注入を行い、高温スパイク熱処理によってＰ型エクステンション層６を形成する。また、ＳｉＮハードマスクによりその上部を覆われたシリコン層２３にボロンはドープされていない。その後、フォトレジストおよびＳｉＮハードマスクを除去し、図１２に示す構造を得る。
引き続き、サイドウォール１７を形成し、Ｎ型ウェル領域２にＢイオンをイオン注入し拡散層５を形成するとともに、Ｐ型ウェル領域３にＡｓイオンをイオン注入し拡散層７を形成する。なお、拡散層５、７を形成する際のイオン注入時には、Ｎ型ウェル領域２およびＰ型ウェル領域３のシリコン層２３はマスク層で覆われている。このマスク層を除去した後、層間絶縁膜１８を形成し、この層間絶縁膜１８の平坦化のための研磨、例えばＣＭＰ(Chemical mechanical polishing)などを行って、図１３に示す構造を得た。
この一連の工程において、本実施形態に特徴的なのは、シリコン層２３には両チャネルトランジスタとも不純物が添加されていない点である。従来のシリコンゲート技術では、エクステンションあるいは拡散層形成のイオン注入時にゲート電極に対してもイオン注入を行っていた。しかし本実施形態では、イオン注入時にシリコン層２３上にマスク層を設けて、イオン注入されることを防いだ。これは、注入された不純物がシリコン層２３に注入されると、後に行うシリコンゲートの金属シリサイド化反応を阻害し、両チャネルトランジスタ間で均一な金属シリサイド層の形成を妨げる為である。
次に、全面に金属シリサイドを形成する為に、金属膜２４を堆積し、図１４に示す構造を得た。ここでは金属膜２４としてＮｉを４０ｎｍ、スパッタ法により堆積した。
引き続いて、熱処理することでシリコン層２３を全て金属シリサイド２５へと変化させた。ここでは、４５０℃、１分間の熱処理でＮｉＳｉを形成する。未反応のＮｉは硫酸溶液でＮｉＳｉと選択的に除去することができ、これにより図１５に示す構造が得られた。
さらに、図１５に示す構造のＮ型ウェル領域２の上部にのみレジストマスク層２６を形成し、この構造全面に１５族元素をイオン注入し、図１６に示す構造を得た。ここでは、１５族元素としてリンを、加速エネルギーが２０ｋｅＶで、ドーズ量が５ｘ１０１５／ｃｍ２の条件で注入した。
さらに、図１６に示す構造のＮ型ウェル領域２の上部のレジストマスク層２６を剥離し、Ｐ型ウェル領域３の上部にのみレジストマスク層２７を形成した。ひきつづき、この構造全面に１３族元素をイオン注入し、図１７に示す構造を得た。ここでは、１３族元素としてボロンを、加速エネルギーが５ｋｅＶで、ドーズ量が５ｘ１０１５／ｃｍ２の条件で注入した。
次に、図１７に示す構造からレジストマスク層２７を通常の処理により除去した後、例えば４５０℃、１分間の熱処理を加えることにより、シリサイド層２５に注入された１５族、１３族元素のうち少なくとも一部を熱拡散させ、シリサイド層２５とバッファ層２２との界面に偏析させる。これにより、シリサイド層２５とバッファ層２２との界面に不純物偏析層１１，１５が形成されて図９に示す構造が完成した。
本実施形態においては、仕事関数４．６５ｅＶのＮｉＳｉに対し、ＰチャネルＭＩＳトランジスタ１９についてはボロンの変調効果によって実効的仕事関数は４．８５ｅＶ、ＮチャネルＭＩＳトランジスタ２０についてはリンの変調効果によって４．３５ｅＶの実効的仕事関数を実現できる。これにより、それぞれに適正なしきい値電圧Ｖｔｈを持つＣＭＯＳトランジスタが実現できた。
本実施形態により、ＦＵＳＩ技術とＨｉｇｈ−ｋ技術の組み合わせが、著しい絶縁膜の膜厚の増加無しに達成できる。このように第１実施形態によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。
また、ゲート電極１２，１６に金属シリサイドを用いたことにより、ＣＭＯＳデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
（変形例）
第１実施形態の変形例として、ゲート絶縁膜がＳｉＯＮのみからなる場合は下記のように製造される。変更点は絶縁膜の堆積工程のみであり、図１０の工程の替わりに、図１８に示すようにゲート絶縁膜２１としてＳｉＯＮ膜を堆積、引き続いてゲートとなるシリコン層２３を堆積する。
第１実施形態の変形例として、ゲート絶縁膜がＳｉＯＮのみからなる場合は下記のように製造される。変更点は絶縁膜の堆積工程のみであり、図１０の工程の替わりに、図１８に示すようにゲート絶縁膜２１としてＳｉＯＮ膜を堆積、引き続いてゲートとなるシリコン層２３を堆積する。
ＳｉＯＮ膜の第１の具体的製法としては、半導体基板１としてシリコン基板が用いられている場合は、シリコン酸化膜を通常の熱酸化法により、例えば膜厚１．０ｎｍ〜２．０ｎｍ堆積した後、通常のプラズマ窒化処理によって濃度１ａｔ．％〜１５ａｔ．％程度の窒素をＳｉＯ２に導入し、ＳｉＯＮ膜とする。
また、ＳｉＯＮ膜の第２の具体的製法としては、Ｎ型ウェル領域２およびＰ型ウェル領域３が形成されたシリコン基板１が載置されるチャンバー内の雰囲気を、Ｎ２、ＮＨ３の混合ガスで満たし、Ｎ型ウェル領域２およびＰ型ウェル領域３が形成されたシリコン基板１の表面を７００℃に維持する。これにより、Ｎ型ウェル領域２およびＰ型ウェル領域３上にシリコン窒化膜が形成される。次に、シリコン基板１の温度を８５０℃まで上昇させてそのまま保持する。続いて、シリコン基板１の温度を８５０℃に保持したまま、チャンバー内の雰囲気を、Ｎ２、Ｏ２の混合ガスで満たす。これにより、シリコン基板１とシリコン窒化膜の間に酸素が含まれたシリコン酸窒化層が、シリコン窒化膜の表面に酸素が含まれたシリコン酸窒化層が形成され、シリコン酸窒化層、シリコン窒化膜、シリコン酸窒化層から成るゲート絶縁膜が形成される。すなわち、この第２の具体的製法では、シリコン酸窒化層、シリコン窒化膜、シリコン酸窒化層から成る３層構造のゲート絶縁膜が形成される。
このようにしてＳｉＯＮ膜を形成した後、図１１〜図１７に示した場合と同様の工程を経ることにより、図１９に示す構造を完成した。この構造によれば、ＦＵＳＩ技術とＳｉＯＮゲート絶縁膜を組み合わせても、特にボロン、アルミニウムを偏析させることによるしきい値電圧変調が設計どおりに行える。
以上説明したように、第１実施形態およびその変形例によれば、ＳｉＯ２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を得ることができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を説明する。本実施形態の半導体装置はＣＭＯＳトランジスタであって、第１実施形態とは以下の点で異なっている。
次に、本発明の第２実施形態による半導体装置を説明する。本実施形態の半導体装置はＣＭＯＳトランジスタであって、第１実施形態とは以下の点で異なっている。
第２実施形態においては、図９に示すＰチャネルＭＩＳトランジスタのゲート電極１２は仕事関数４．７５ｅＶ以上５．１０ｅＶ以下の材料で構成され、ＮチャネルＭＩＳトランジスタのゲート電極１６は仕事関数４．２０ｅＶ以上４．５５ｅＶ以下の材料で構成される。
これらのゲート電極の仕事関数であれば、ＮチャネルＭＩＳトランジスタ、ＰチャネルＭＩＳトランジスタのしきい値電圧を第１実施形態よりも低く設計することができ、特にしきい値電圧を低めに設定する高速ＣＭＯＳトランジスタには好適である。
このようなゲート電極として、ＰチャネルＭＩＳトランジスタのゲート電極１２の材料としてはＮｉ、Ｃｏの少なくとも１つの金属を用い、金属とシリコンとの組成比（金属／Ｓｉ）が２以上の時に、例えばＮｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、Ｎｉ３Ｓｉ、Ｃｏ２Ｓｉなどのシリサイド相に起因した４．７５ｅＶ以上の仕事関数を実現できる。一方、ＮチャネルＭＩＳトランジスタのゲート電極１６の材料としては、ゲート電極１２と同じ金属を用い、金属とシリコンとの組成比（金属／Ｓｉ）が１より小さい時に、例えばＮｉＳｉ２、ＣｏＳｉ２相に起因した４．５５ｅＶ以下の仕事関数を得ることが出来る。また、これら金属のシリサイドに対し、金属の比率として５％程度のＰｔが含まれていても良い。これは金属シリサイドの耐熱性を向上させる効果があり、デバイスの信頼性が増す。添加されたＰｔはシリコンと結合し、おもにＰｔＳｉ相を形成している。
次に、第２実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造工程を図２０乃至図２４に示す。なお、本実施形態の半導体装置の製造方法は、ゲート電極の金属材料としてＮｉ（ニッケル）を使用した場合を例にとって説明する。Ｃｏを用いた場合でも得られる性能はほぼ同様である。
第１実施形態の場合と同様に、図２０に示すように、シリコン層２３／バッファ層２２／Ｈｉｇｈ−ｋからなるゲート絶縁膜２１のゲート積層構造を有するＣＭＯＳデバイスを得る。第２実施形態ではＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタの金属シリサイドに異なる仕事関数の材料を用いる。
本実施形態では、図２１に示すように、図２０に示すＰ型ウェル領域２上部にのみＮｉ層（薄膜）２８を３０ｎｍスパッタ堆積した。ここで、シリコン層２３の厚さは７０ｎｍである。その後、６５０℃３０秒の熱処理によりＮｉとシリコン層２３を反応させ、ＮｉＳｉ２層１６を形成した後、未反応Ｎｉを硫酸により除去した。このようにして図２２に示す構造を得る。ＮｉＳｉ２はＮｉ−Ｓｉ系の熱力学的に安定なシリサイド相の中で最もシリコンリッチな化合物であり、シリコンリッチであるがゆえに仕事関数は最も低い４．５５ｅＶ程度以下の値を示す。
本実施形態では、図２１に示すように、図２０に示すＰ型ウェル領域２上部にのみＮｉ層（薄膜）２８を３０ｎｍスパッタ堆積した。ここで、シリコン層２３の厚さは７０ｎｍである。その後、６５０℃３０秒の熱処理によりＮｉとシリコン層２３を反応させ、ＮｉＳｉ２層１６を形成した後、未反応Ｎｉを硫酸により除去した。このようにして図２２に示す構造を得る。ＮｉＳｉ２はＮｉ−Ｓｉ系の熱力学的に安定なシリサイド相の中で最もシリコンリッチな化合物であり、シリコンリッチであるがゆえに仕事関数は最も低い４．５５ｅＶ程度以下の値を示す。
引き続き、図２３に示すように、Ｎ型ウェル領域２上部にのみＮｉ層（厚膜）２９を１１０ｎｍ堆積する。引き続き４５０℃、１分間の熱処理によって、Ｎ型ウェル領域２上部のシリコン２３層をＮｉリッチなＮｉシリサイド、例えばＮｉ３Ｓｉなどに転換させる。この際、Ｐ型ウェル領域上部のＮｉＳｉ２も熱処理に晒されるが、ＮｉＳｉ２はＮｉ−Ｓｉの系では最も熱力学的に安定な相であり、未反応Ｎｉ層も存在しないことから、他相への相転移は生じない。Ｎｉ３Ｓｉの仕事関数は４．８５ｅＶ程度である。未反応のＮｉを硫酸により除去したのち、第１実施形態で説明したと同様な工程により不純物偏析層１１，１５を形成することによって、図９に示すＣＭＯＳトランジスタ構造を得ることが出来る。
本実施形態においては、ＰチャネルＭＩＳトランジスタ１９においては、ゲート電極１２として仕事関数４．８５ｅＶのＮｉ３Ｓｉを用い、かつボロンの変調効果によって実効的仕事関数は５．０５ｅＶを実現し、ＮチャネルＭＩＳトランジスタにおいては、ゲート電極１６として仕事関数４．５５ｅＶのＮｉＳｉ２を用い、かつリンの変調効果によって４．２５ｅＶの実効的仕事関数を実現できる。これにより、第１実施形態よりも、しきい値電圧Ｖｔｈの低いＣＭＯＳトランジスタが実現できた。なお、ＰチャネルＭＩＳトランジスタ１９のゲート電極１２として仕事関数４．７５ｅＶのＮｉ２Ｓｉを用い、かつボロンの変調効果によって実効的仕事関数は４．９５ｅＶを実現してもよい。
本実施形態は第１実施形態よりも、しきい値電圧Ｖｔｈを低く設定可能であるが、反面、両チャネルトランジスタに対してＮｉシリサイドの作り分けを行うため、プロセス数が多くなるのが難点である。さらに、ＮｉＳｉ２を作る為の高温工程（約６５０℃）によるデバイス特性の若干の劣化が課題となる。この点を改善する為のプロセスを下記に示す。図２０に示す構造に対し、Ｐ型ウェル領域３の上部にのみＴｉ、Ｚｒ、Ｈｆのいずれかからなるシリサイド反応制御層３０をスパッタ法で堆積し、Ｎｉ層２８を３０ｎｍスパッタで堆積し、積層することにより図２４の構造を得る。ここでは一例として膜厚５ｎｍのＴｉをスパッタ法で堆積した。この構造に対し、４５０℃、１分間の熱処理を施してＮｉシリサイドを形成する。一般にＮｉ−Ｓｉ系のシリサイド反応はＮｉが優先拡散種となって生じるが、本実施例の構造ではＴｉ層３０がＮｉ拡散を減速させる作用を示す為シリサイド反応フロントへのＮｉ供給量が抑えられ、通常のＴｉ層無しのシリサイド化反応よりも２００℃程度低い温度でＮｉＳｉ２相を得ることが出来る。この後は、第２実施形態で説明したと同様の工程を用いて行う。シリサイド反応制御層３０を用いることで、ステップ数の増加という犠牲を伴うが、シリサイド化温度が低温化するためにＣＭＯＳトランジスタの性能劣化を防ぐことが可能になる。シリサイド形成時の優先拡散種におけるＮｉとＣｏの類似性の観点から、ＣｏでもＮｉとほぼ同様の効果が期待できる。また、シリサイド反応抑制層としてＴｉを例示したが、Ｔｉとの化学的性質の類似性から、Ｚｒ、Ｈｆでも同様の作用が得られることがわかっている。
以上説明したように、第２実施形態によれば、ＳｉＯ２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を得ることができる。
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＣＭＯＳトランジスタであって、第２実施形態とは以下の点で異なっている。
次に、本発明の第３実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＣＭＯＳトランジスタであって、第２実施形態とは以下の点で異なっている。
第３実施形態においては、図９に示すＰチャネルＭＩＳトランジスタのゲート電極１２は仕事関数４．７５ｅＶ以上５．１０ｅＶ以下の材料で構成され、ＮチャネルＭＩＳトランジスタのゲート電極１６は仕事関数４．２０ｅＶ以上４．５５ｅＶ以下の電極材料で構成されるというところまでは第２実施形態と同様であるが電極材料が異なる。
このようなゲート電極として、本実施形態では、ＰチャネルＭＩＳトランジスタのゲート電極１２の材料としてＰｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｒｅの少なくとも１つの金属を含むシリサイドを用いる。これらの材料であれば仕事関数４．７５ｅＶ以上５．１０ｅＶ以下が実現できる。一方、ＮチャネルＭＩＳトランジスタのゲート電極１６の材料としては、Ｗ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｅｒなどの希土類金属を少なくとも１つ含むシリサイドを用いる。これらの材料であれば仕事関数４．２０ｅＶ以上４．５５ｅＶ以下が実現できる。
次に、第３実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造方法を図２５乃至図２７に示す。
第１実施形態と同様に、シリコン層２３／バッファ層２２／Ｈｉｇｈ−ｋからなるゲート絶縁膜２１のゲート積層構造を有するＣＭＯＳデバイスを図２５に示すように得る。第３実施形態では、第２実施形態と同様、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタの金属シリサイドに異なる仕事関数の材料を用いる。
本実施形態では、図２６に示すように、Ｎ型ウェル領域２の上部にのみＰｔ層３１を５０ｎｍスパッタ法で堆積した。その後、４５０℃、１分の熱処理によりＰｔ層３１とシリコン層２３（７０ｎｍ）を反応させ、ＰｔＳｉ層１２を形成した。その後、未反応のＰｔを王水により除去した。続いて、Ｐ型ウェル領域３の上部にのみＥｒ層３２を５０ｎｍ、その上部にＷ層３３を３０ｎｍ堆積し、図２７に示す構造を得た。この構造に対し、４５０℃、１分間の熱処理を施すことにより、Ｅｒ層３２とシリコン層２３を反応させ、Ｅｒ３Ｓｉ５層１６を形成した。その後、硫酸によって未反応のＥｒ、およびＷ層を選択的に剥離した。Ｗ層３３には、Ｅｒシリサイド形成熱処理時のＥｒの酸化反応を抑制し、Ｅｒ３Ｓｉ５層１６の形成を安定化する役割がある。これにより、ＰチャネルＭＩＳトランジスタについてはＰｔＳｉ、ＮチャネルＭＩＳトランジスタについてはＥｒ３Ｓｉ５をゲート電極とするＣＭＯＳトランジスタを実現できる。引き続いての不純物偏析層の導入工程は第１実施形態で説明したと同様にして、図９に示すＣＭＯＳトランジスタの構造を得た。
本実施形態では、図２６に示すように、Ｎ型ウェル領域２の上部にのみＰｔ層３１を５０ｎｍスパッタ法で堆積した。その後、４５０℃、１分の熱処理によりＰｔ層３１とシリコン層２３（７０ｎｍ）を反応させ、ＰｔＳｉ層１２を形成した。その後、未反応のＰｔを王水により除去した。続いて、Ｐ型ウェル領域３の上部にのみＥｒ層３２を５０ｎｍ、その上部にＷ層３３を３０ｎｍ堆積し、図２７に示す構造を得た。この構造に対し、４５０℃、１分間の熱処理を施すことにより、Ｅｒ層３２とシリコン層２３を反応させ、Ｅｒ３Ｓｉ５層１６を形成した。その後、硫酸によって未反応のＥｒ、およびＷ層を選択的に剥離した。Ｗ層３３には、Ｅｒシリサイド形成熱処理時のＥｒの酸化反応を抑制し、Ｅｒ３Ｓｉ５層１６の形成を安定化する役割がある。これにより、ＰチャネルＭＩＳトランジスタについてはＰｔＳｉ、ＮチャネルＭＩＳトランジスタについてはＥｒ３Ｓｉ５をゲート電極とするＣＭＯＳトランジスタを実現できる。引き続いての不純物偏析層の導入工程は第１実施形態で説明したと同様にして、図９に示すＣＭＯＳトランジスタの構造を得た。
本実施形態においては、ＰチャネルＭＩＳトランジスタについては仕事関数４．９５ｅＶのＰｔＳｉに対しボロン等の変調効果によって実効的仕事関数は５．１５ｅＶ、ＮチャネルＭＩＳトランジスタについては仕事関数４．３５ｅＶのＥｒ３Ｓｉ５に対しリン等の変調効果によって４．０５ｅＶの実効的仕事関数を実現できる。これにより、第２実施形態よりも、しきい値電圧Ｖｔｈの低いＣＭＯＳトランジスタが実現できた。本実施形態は上記第１乃至第３実施形態の中で最も低いしきい値電圧Ｖｔｈを実現できるものであるが、両チャネルトランジスタ間で異なる金属材料を用いたシリサイドを使う為、製造プロセス、装置の複雑化というデメリットを伴う。
以上説明したように、第３実施形態によれば、ＳｉＯ２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を得ることができる。
上記第１乃至第３実施形態においては、現状の平面型トランジスタを例にとって説明したが、本発明の一実施形態の特質はＣＭＯＳトランジスタのゲート電極／ゲート絶縁膜の積層構造にあるので、その適用範囲はトランジスタ形状に制限されない。したがって、平面型トランジスタだけでなく、ＦＩＮトランジスタのような立体型トランジスタへの適用ももちろん可能である。
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を説明する。本実施形態の半導体装置はスタック型メモリであって、複数のメモリセルを備えている。このメモリセルを図２８（ａ）、２８（ｂ）を参照して説明する。
次に、本発明の第４実施形態による半導体装置を説明する。本実施形態の半導体装置はスタック型メモリであって、複数のメモリセルを備えている。このメモリセルを図２８（ａ）、２８（ｂ）を参照して説明する。
図２８（ａ）および図２８（ｂ）はそれぞれ、第４実施形態に係るスタック型メモリセルの、ワード線方向およびワード線方向に垂直な面で切った断面図である。本実施形態に係るメモリセルは、図２８（ａ）、図２８（ｂ）に示すように、半導体基板３４上にトンネル絶縁膜３６、浮遊ゲート電極３７、電極間絶縁膜３８、不純物偏析層４４、制御ゲート電極４０がこの順に積層されたゲート積層構造（以下、メモリゲートスタックともいう）を備えている。電極間絶縁膜３８は、浮遊ゲート電極３７上に設けられたＨｉｇｈ−ｋ材料からなる絶縁膜３８ａと、この絶縁膜３８ａ上に設けられた制御ゲート界面絶縁層３８ｂとを備えている。また、メモリゲートスタックの側部には側壁酸化膜４１が設けられている。側部が側壁酸化膜４１で被覆されたメモリゲートスタックは、層間絶縁膜４２で覆われている。メモリゲートスタックの両側の半導体基板３４にはソース・ドレイン拡散層３５が設けられている。個々のスタック型メモリセルは素子分離絶縁膜４３で互いに隔てられている。
本実施形態では、制御ゲート電極４０がＮｉなどの金属シリサイドで形成されている。これにより、本実施形態のスタック型メモリセルは、従来のメモリセルで生じるＳｉゲートの空乏領域における制御ゲート電圧降下の問題が回避できるため、書き込み／消去の動作を有効に行うことが可能になり、しきい値電圧Ｖｔｈのウィンドウが大きくなり記憶容量の機能が向上する。また、電極間絶縁膜３８は、Ｈｉｇｈ−ｋ材料からなる絶縁膜３８ａと、シリコン酸窒化膜あるいはシリコン窒化膜からなる制御ゲート界面絶縁層３８ｂとの積層膜から構成されているため、書き込み／消去時に制御ゲート電極４０に大きな電圧が印加されたとき、浮遊ゲート電極３７との間の容量カップリングを強く保ちつつ、漏れ電流を低く制限することができる。これにより、書き込み／消去動作を従来よりも有効に行える。
ここで、Ｈｉｇｈ−ｋ材料からなる絶縁膜３８ａと金属シリサイドからなる制御ゲート電極４０との界面にＳｉＯＮまたはＳｉＮからなる膜を設けた点が本実施形態の特徴であり、これにより、第１実施形態で説明した金属シリサイドの仕事関数の低下を解決できる。一般に、制御ゲート電極４０の仕事関数が高いほど浮遊ゲート電極３７との間の漏れ電流は小さくなる。これは、制御ゲート電極４０と電極間絶縁膜３８との電子障壁が高くなり、電極間絶縁膜３８中の電子輸送が起きにくくなるためである。本実施形態によれば、Ｈｉｇｈ−ｋ材料からなる絶縁膜３８ａを含む電極間絶縁膜と、仕事関数の高い金属シリサイドからなる制御ゲート電極４０とを含むメモリゲートスタックが実現できるので、浮遊ゲート電極３７と制御ゲート電極４０間の容量カップリング向上と漏れ電流の抑制を同時に達成できる。なお、制御ゲート電極４０の金属シリサイドを構成する金属としては、Ｃｏ、Ｎｉなどを用いることができる。
さらに本実施形態では、制御ゲート電極４０と制御ゲート界面絶縁層３８ｂとの界面にはボロン、アルミニウムなどからなる不純物偏析層４４を設けたことにより、金属シリサイドの仕事関数をさらに高めることに成功した。これにより、更に制御ゲート電極４０と浮遊ゲート電極３７との間の漏れ電流が低下した。第１実施形態同様に、不純物偏析層４４に含まれる不純物の結合状態は、主に制御ゲート電極４０側に偏在する金属的な結合状態の総数が、主に制御ゲート界面絶縁層３８ｂ側に偏在する酸化・窒化・酸窒化状態の総和よりも多いことが本実施形態の特色である。これにより、ＳｉＯＮまたはＳｉＮからなる制御ゲート界面絶縁層３８ｂ上であってもボロン、アルミニウム等の１３族元素により制御ゲート電極４０の仕事関数が増加する。
次に、第４実施形態による半導体装置の製造方法を説明する。
第４実施形態による半導体装置の製造工程を図２９（ａ）乃至図３７（ｂ）に示す。
まず、所望の不純物を添加した半導体基板３４上に、トンネル絶縁膜３６として膜厚１０ｎｍの熱酸化ＳｉＯ２膜を形成し、浮遊ゲート電極３７として厚さ１００ｎｍの多結晶シリコン層をＣＶＤ法などにより堆積する。多結晶シリコン層３７はリンなどの不純物によってＮ型にドープされている。引き続き浮遊ゲート電極３７上に素子分離加工のためのマスク材４５を全面に堆積した。素子分離レジストパターン（図示せず）を用い、ＲＩＥ(Reactive Ion Etching)等によってマスク材４５、浮遊ゲート電極３７、トンネル絶縁膜３６をエッチング加工し、さらに半導体基板３４を加工し、ここでは深さ１５０ｎｍの素子分離溝４６を形成した。これにより、図２９（ａ）、２９（ｂ）に示す構造が得られる。
引き続き、図２９（ａ）、２９（ｂ）に示す構造の全面に、素子分離用絶縁膜４３を堆積する。ここでは、シリコン酸化膜をＣＶＤ法で堆積した。その後、ＣＭＰなどの平坦化技術によって表面のシリコン酸化膜を除去し、表面を平坦化して図３０（ａ）、３０（ｂ）に示す構造を得た。この際、マスク材４５が露出している。
その後、露出したマスク材４５を選択的に除去し、素子分離用絶縁膜４３をエッチングして、浮遊ゲート電極３７の側面を露出させた。本実施形態では、シリコン酸化膜を希ＨＦ水溶液にてエッチングし、高さ５０ｎｍの浮遊ゲート電極３７の突起を形成した。このようにして得られた構造を図３１（ａ）、３１（ｂ）に示す。
図３１（ａ）、３１（ｂ）に示す構造の全面に、電極間絶縁膜３８としてＨｉｇｈ−ｋ材料からなる絶縁膜３８ａ、ＳｉＯＮまたはＳｉＮからなる絶縁膜３８ｂを堆積した。絶縁膜３８ａの材料としては、ハフニウムシリケート、窒素添加ハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムシリケート、窒素添加ジルコニウムシリケート、アルミナ、ハフニア、ランタンアルミネートなどを用いることができる。特にＨｆで構成されるＨｉｇｈ−ｋ膜は耐熱性が高く、比誘電率も高いために、本実施形態のＨｉｇｈ−ｋ材料として相応しい。本実施形態では、膜厚１５ｎｍのＨｆＡｌＯ膜３８ａを、ＡＬＤ法により堆積した。この際、浮遊ゲート電極３７とＨｉｇｈ−ｋ膜３８ａの間に膜厚１ｎｍ以下の界面遷移層が形成されることがある。一方、絶縁層３８ｂは、ＳｉＯ２に換算した膜厚が０．１ｎｍ以上、２ｎｍ以下であることが望ましく、本実施形態ではＳｉＯ２換算膜厚が１ｎｍ、物理的な厚さ１．５ｎｍのシリコン酸窒化層３８ｂを、やはりＡＬＤ法により堆積した。シリコン酸窒化層３８ｂの窒素濃度は、３原子％以上１５原子％以下であるときに欠陥が少ない膜を実現できるため、好ましい。このようにして、図３２（ａ）、３２（ｂ）に示す構造を得た。
引き続き、制御ゲート電極を形成するための多結晶シリコン層４７を、図３２（ａ）、３２（ｂ）に示す構造の全面にＣＶＤ法によって堆積した。本実施形態におけるその膜厚は１００ｎｍであった。その後、多結晶シリコン層４７上にＲＩＥのマスク材４８を全面堆積し、その上部にゲートレジストパターン（図示せず）を形成した後にマスク材４８、多結晶シリコン４７、シリコン酸窒化層３８ｂ、Ｈｉｇｈ−ｋ材料からなる絶縁膜３８ａ、浮遊ゲート電極３７、トンネル絶縁膜３６を順次エッチング加工した。この工程で、浮遊ゲート電極３７と制御ゲート電極４０の形状が確定する。このときの断面を図３３（ａ）、３３（ｂ）に示す。
次に、図３３の構造にソース・ドレイン領域形成のためのイオン注入を行った後、マスク材４８を除去、引き続きメモリゲートスタックの露出面に側壁酸化膜４１を、例えば熱酸化法によって２ｎｍ形成した。引き続いて活性化熱処理を施すことにより、ソース・ドレイン領域３５を形成した後、層間絶縁膜４２で構造全面を被覆して図３４（ａ）、３４（ｂ）に示す構造を得た。
次に、制御ゲート電極をシリサイド化するための工程を行う。まず、図３４（ａ）、３４（ｂ）に示す構造に対しＣＭＰなどの平坦化処理を行い、層間絶縁膜４２、多結晶シリコン層４７上部に形成された側壁酸化膜４１を除去することで、多結晶シリコン層４７を露出させる。この様子を図３５（ａ）、３５（ｂ）に示す。
さらに、図３５（ａ）、３５（ｂ）に示す構造の全面に、例えば膜厚７０ｎｍのＮｉからなる金属層４９をスパッタ法で堆積した（図３６（ａ）、３６（ｂ））。ここで、金属層４９としては、Ｎｉ、Ｃｏのいずれかを用い、その金属とシリコンとの組成比（金属／シリコン）が０．５〜２になる組成のシリサイドを作るとよい。これらの金属シリサイド相は、仕事関数が４．５５ｅＶ〜４．７５ｅＶとなる。これにより、仕事関数が比較的高いシリサイド電極を実現可能である。金属シリサイド相の調整は、金属とシリコンの膜厚比制御によって可能である。また、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｒｅのいずれかを用いるか、Ｎｉ、Ｃｏを用いて金属とシリコンとの組成比（金属／シリコン）が２以上になる組成のシリサイドを作るかして、仕事関数が４．７５ｅＶ〜５．１０ｅＶを実現することもできる。この場合、漏れ電流はより低くなるが、仕事関数４．５５ｅＶ〜４．７５ｅＶの金属シリサイドと比べ熱的安定性に劣るというデメリットがある。
その後、４５０℃、１分の熱処理を施し、多結晶シリコン層４７をすべてシリサイド化し、未反応のＮｉを硫酸で選択的に除去することで、図３７（ａ）、３７（ｂ）に示す構造を実現した。多結晶シリコン層４７は不純物を添加されていないので、この時点では金属シリサイド５０と絶縁層３８ｂとの界面に不純物偏析層は形成されない。
図３７（ａ）、３７（ｂ）に示す構造の金属シリサイド５０に対し、１３族元素をイオン注入する。ここでは、ボロンを加速エネルギーが５ｋｅＶでドーズ量が５ｘ１０１５／ｃｍ２の条件で注入した。ついで、制御ゲート電極４０となる金属シリサイド５０に注入されたボロンのうち少なくとも一部を熱拡散させ、金属シリサイド５０と制御ゲート界面絶縁層３８ｂとの界面に偏析させる。本実施形態では、４５０℃、１分間の熱処理を施すことで、制御ゲート電極４０と、制御ゲート界面絶縁層３８ｂとの界面に界面不純物偏析層４４を形成した。このようにして形成した不純物偏析層４４は、主に制御ゲート電極４０側に偏在する不純物の金属的な結合状態の総数が、主に制御ゲート界面絶縁層３８ｂ側に偏在する不純物の酸化・窒化・酸窒化状態の総和よりも多く、仕事関数増加の作用を果たす。その後、再び層間絶縁膜４２を形成することで、図２８（ａ）、２８（ｂ）に示す構造を完成させた。
本実施形態においては、仕事関数が４．６５ｅＶのＮｉＳｉに対し、ボロンの変調効果によって実効的仕事関数は４．８５ｅＶとなった。これにより、書き込み／消去時の電極間漏れ電流を著しく小さくすることができ、スタック型メモリセルのＶｔｈウィンドウを大きくすることが可能になった。
また、本実施形態においては、電極間絶縁膜にＨｉｇｈ−ｋ材料を用いるがゆえに電極間の容量カップリングの強さと漏れ電流の低減効果を有し、さらには制御ゲート電極４０をシリサイド化することで、従来のポリゲートの場合に顕在化していた空乏層による電圧降下の悪影響をも免れることができる。
以上説明したように、第４実施形態によれば、ＳｉＯ２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を得ることができる。
上記第１乃至第４実施形態で用いたＮｉシリサイドの組成比と仕事関数を図３８に示す。
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
１ 半導体基板
２ Ｎ型ウェル領域
３ Ｐ型ウェル領域
４ 素子分離層
５ Ｐ型拡散層
６ Ｐ型エクステンション層
７ Ｎ型拡散層
８ Ｎ型エクステンション層
９ ゲート絶縁膜
１０ バッファ層
１１ 不純物偏析層
１２ ゲート電極層
１３ ゲート絶縁膜
１４ バッファ層
１５ 不純物偏析層
１６ ゲート電極層
１７ サイドウォール
１８ 層間絶縁層
１９ ＰチャネルＭＩＳトランジスタ
２０ ＮチャネルＭＩＳトランジスタ
２１ ゲート絶縁膜
２２ バッファ膜
２３ シリコン層
２４ 金属層
２５ 金属シリサイド
２６ レジストマスク層
２７ レジストマスク層
２８ Ｎｉ層（薄膜）
２９ Ｎｉ層（厚膜）
３０ Ｔｉ層
３１ Ｐｔ層
３２ Ｅｒ層
３３ Ｗ層
３４ 半導体基板
３５ ソース・ドレイン拡散層
３６ トンネル絶縁膜
３７ 浮遊ゲート電極
３８ 電極間絶縁膜
３８ａ Ｈｉｇｈ−ｋ材料からなる絶縁膜
３８ｂ 制御ゲート界面絶縁層
４０ 制御ゲート電極
４１ 側壁酸化膜
４２ 層間絶縁膜
４３ 素子分離用絶縁層
４４ 不純物偏析層
４５ マスク材
４６ 素子分離溝
４７ 多結晶シリコン層
４８ マスク材
４９ 金属層
５０ 金属シリサイド
２ Ｎ型ウェル領域
３ Ｐ型ウェル領域
４ 素子分離層
５ Ｐ型拡散層
６ Ｐ型エクステンション層
７ Ｎ型拡散層
８ Ｎ型エクステンション層
９ ゲート絶縁膜
１０ バッファ層
１１ 不純物偏析層
１２ ゲート電極層
１３ ゲート絶縁膜
１４ バッファ層
１５ 不純物偏析層
１６ ゲート電極層
１７ サイドウォール
１８ 層間絶縁層
１９ ＰチャネルＭＩＳトランジスタ
２０ ＮチャネルＭＩＳトランジスタ
２１ ゲート絶縁膜
２２ バッファ膜
２３ シリコン層
２４ 金属層
２５ 金属シリサイド
２６ レジストマスク層
２７ レジストマスク層
２８ Ｎｉ層（薄膜）
２９ Ｎｉ層（厚膜）
３０ Ｔｉ層
３１ Ｐｔ層
３２ Ｅｒ層
３３ Ｗ層
３４ 半導体基板
３５ ソース・ドレイン拡散層
３６ トンネル絶縁膜
３７ 浮遊ゲート電極
３８ 電極間絶縁膜
３８ａ Ｈｉｇｈ−ｋ材料からなる絶縁膜
３８ｂ 制御ゲート界面絶縁層
４０ 制御ゲート電極
４１ 側壁酸化膜
４２ 層間絶縁膜
４３ 素子分離用絶縁層
４４ 不純物偏析層
４５ マスク材
４６ 素子分離溝
４７ 多結晶シリコン層
４８ マスク材
４９ 金属層
５０ 金属シリサイド
Claims (10)
- 基板と、
前記基板に形成されたＮ型半導体層と、前記Ｎ型半導体層上に形成されたシリコンおよび酸素ならびに窒素を含む単層の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される第１ゲート電極と、前記第１ゲート絶縁膜と前記第１ゲート電極との界面に形成され１３族元素を含む第１界面層と、前記第１ゲート電極の両側の前記Ｎ型半導体層に形成されたソース・ドレイン領域とを有し、前記界面層の前記１３族元素の結合状態は酸化、窒化または酸窒化結合状態の総数よりも金属結合状態の総数が多いＰチャネルＭＩＳトランジスタと、
前記基板に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成されたシリコンおよび酸素ならびに窒素を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される第２ゲート電極と、前記第２ゲート絶縁膜と前記第２ゲート電極との界面に形成される１５族元素を含む第２界面層と、前記第２ゲート電極の両側の前記Ｐ型半導体層に形成されたソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。 - 前記第１界面層の前記１３族元素のうち、酸化、窒化、酸窒化結合状態にある元素は主として前記第１ゲート絶縁膜側に分布し、金属結合状態にある元素は主として前記第１ゲート電極側に存在することを特徴とする請求項１記載の半導体装置。
- 前記第１界面層の前記１３族元素はボロンあるいはアルミニウムであることを特徴とする請求項１または２記載の半導体装置。
- 前記第１界面層の前記１３族元素はボロンであることを特徴とする請求項１または２記載の半導体装置。
- 前記第１、第２ゲート電極が同一の仕事関数を持つ材料で構成され、その仕事関数は４．５５ｅＶ以上４．７５ｅＶ以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記第１および第２ゲート電極はそれぞれ、Ｎｉ、Ｃｏのうちの少なくとも１つの金属を含む金属珪化物で構成されることを特徴とする請求項５記載の半導体装置。
- 前記第１ゲート電極は仕事関数が４．７５ｅＶ以上５．１０ｅＶ以下の材料で構成され、前記第２ゲート電極は仕事関数が４．２０ｅＶ以上４．５５ｅＶ以下の材料で構成されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記第１ゲート電極がＮｉ、Ｃｏのうちの少なくとも１つの金属を含む第１金属珪化物で構成されかつ前記第１金属珪化物における金属とシリコンとの組成比が２以上であり、前記第２ゲート電極が前記第１ゲート電極と同じ金属を含む第２金属珪化物で構成されかつ前記第２金属珪化物における金属とシリコンとの組成比が１より小さいことを特徴とする請求項７記載の半導体装置。
- 前記第１ゲート電極がＮｉ、Ｃｏ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｒｅのうちの少なくとも１つの金属を含む第１金属珪化物で構成され、前記第２ゲート電極がＮｉ、Ｗ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｅｒのうちの１つの金属を含む第２金属珪化物で構成されることを特徴とする請求項７記載の半導体装置。
- 互いに絶縁分離されたＮ型半導体領域およびＰ型半導体領域を有する基板の各半導体領域上に少なくともシリコンおよび酸素ならびに窒素を含む単層の第１絶縁層を形成する工程と、
前記第１絶縁層上にシリコン層を形成する工程と、
前記第１絶縁層および前記シリコン層をゲート電極形状に加工する工程と、
前記シリコン層上に金属層を形成する工程と、
熱処理によって前記シリコン層と前記金属層とを化学反応させ、前記シリコン層を金属珪化物層に転換する工程と、
前記Ｎ型半導体領域上の前記金属珪化物層に対し１３族元素を導入し、Ｐ型半導体領域上の前記金属珪化物層に対し１５族元素を導入する工程と、
前記１３族元素および１５族元素を熱処理によって拡散させ、少なくともその一部を前記第１絶縁層と前記金属珪化物層の界面を含む領域に偏在させる工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006156422AJP4327820B2 (ja) | 2006-06-05 | 2006-06-05 | 半導体装置およびその製造方法 |
| US11/679,417US7667273B2 (en) | 2006-06-05 | 2007-02-27 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006156422AJP4327820B2 (ja) | 2006-06-05 | 2006-06-05 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008273100ADivisionJP2009060125A (ja) | 2008-10-23 | 2008-10-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007324545A JP2007324545A (ja) | 2007-12-13 |
| JP4327820B2true JP4327820B2 (ja) | 2009-09-09 |
Family
ID=38789097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006156422AActiveJP4327820B2 (ja) | 2006-06-05 | 2006-06-05 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7667273B2 (ja) |
| JP (1) | JP4327820B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230197804A1 (en)* | 2021-12-20 | 2023-06-22 | Nazila HARATIPOUR | Contact over active gate structures with trench contact layers for advanced integrated circuit structure fabrication |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4764030B2 (ja)* | 2005-03-03 | 2011-08-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2009044051A (ja)* | 2007-08-10 | 2009-02-26 | Panasonic Corp | 半導体装置及びその製造方法 |
| WO2009084376A1 (ja)* | 2007-12-28 | 2009-07-09 | Nec Corporation | 半導体装置及びその製造方法 |
| JP5348898B2 (ja)* | 2008-01-22 | 2013-11-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US20100102393A1 (en)* | 2008-10-29 | 2010-04-29 | Chartered Semiconductor Manufacturing, Ltd. | Metal gate transistors |
| KR101049875B1 (ko)* | 2008-11-18 | 2011-07-19 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
| US8254175B2 (en) | 2008-12-16 | 2012-08-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP5285519B2 (ja) | 2009-07-01 | 2013-09-11 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US8575678B2 (en)* | 2011-01-13 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device with floating gate |
| US9001564B2 (en) | 2011-06-29 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method for driving the same |
| US8822283B2 (en) | 2011-09-02 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned insulated film for high-k metal gate device |
| CN105826265B (zh)* | 2015-01-09 | 2019-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| JP6887244B2 (ja)* | 2016-12-09 | 2021-06-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| DE102019118061A1 (de) | 2018-09-19 | 2020-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs |
| US10998241B2 (en)* | 2018-09-19 | 2021-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective dual silicide formation using a maskless fabrication process flow |
| JP2020155635A (ja)* | 2019-03-20 | 2020-09-24 | キオクシア株式会社 | 半導体装置 |
| DE102020120634A1 (de)* | 2020-01-31 | 2021-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung und verfahren |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3389075B2 (ja)* | 1997-10-01 | 2003-03-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2001298186A (ja)* | 2000-04-14 | 2001-10-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2005136198A (ja) | 2003-10-30 | 2005-05-26 | Toshiba Corp | 半導体装置の製造方法 |
- 2006
- 2006-06-05JPJP2006156422Apatent/JP4327820B2/jaactiveActive
- 2007
- 2007-02-27USUS11/679,417patent/US7667273B2/enactiveActive
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230197804A1 (en)* | 2021-12-20 | 2023-06-22 | Nazila HARATIPOUR | Contact over active gate structures with trench contact layers for advanced integrated circuit structure fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007324545A (ja) | 2007-12-13 |
| US20070278558A1 (en) | 2007-12-06 |
| US7667273B2 (en) | 2010-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4327820B2 (ja) | 半導体装置およびその製造方法 | |
| JP4309911B2 (ja) | 半導体装置およびその製造方法 | |
| JP4282691B2 (ja) | 半導体装置 | |
| JP4455427B2 (ja) | 半導体装置及びその製造方法 | |
| CN100452357C (zh) | 半导体装置及其制造方法 | |
| JP4939960B2 (ja) | 半導体装置およびその製造方法 | |
| TW201924028A (zh) | 具有高介電常數金屬閘極的埋藏sonos及其之製造方法 | |
| JP5569173B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2006108602A (ja) | 半導体装置及びその製造方法 | |
| US7612413B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2009164207A (ja) | 半導体装置及びその製造方法 | |
| CN101350354A (zh) | 半导体装置及其制造方法 | |
| US20070105317A1 (en) | Method of manufacturing semiconductor device | |
| JP4528727B2 (ja) | 半導体装置の製造方法 | |
| JP2007005721A (ja) | 半導体装置およびその製造方法 | |
| JP2007305819A (ja) | 半導体装置およびその製造方法 | |
| JP2009267180A (ja) | 半導体装置 | |
| JP5086665B2 (ja) | 半導体装置およびその製造方法 | |
| US7968956B2 (en) | Semiconductor device | |
| JP4163164B2 (ja) | 半導体装置およびその製造方法 | |
| JPWO2007148600A1 (ja) | 半導体装置およびその製造方法 | |
| JP4058022B2 (ja) | 半導体装置の製造方法 | |
| US20100320542A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20070108538A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP4398939B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination | Free format text:JAPANESE INTERMEDIATE CODE: A621 Effective date:20080326 | |
| A977 | Report on retrieval | Free format text:JAPANESE INTERMEDIATE CODE: A971007 Effective date:20080826 | |
| A131 | Notification of reasons for refusal | Free format text:JAPANESE INTERMEDIATE CODE: A131 Effective date:20080829 | |
| A521 | Request for written amendment filed | Free format text:JAPANESE INTERMEDIATE CODE: A523 Effective date:20081023 | |
| A131 | Notification of reasons for refusal | Free format text:JAPANESE INTERMEDIATE CODE: A131 Effective date:20090303 | |
| A521 | Request for written amendment filed | Free format text:JAPANESE INTERMEDIATE CODE: A523 Effective date:20090421 | |
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:20090519 | |
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 | |
| A61 | First payment of annual fees (during grant procedure) | Free format text:JAPANESE INTERMEDIATE CODE: A61 Effective date:20090611 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20120619 Year of fee payment:3 | |
| R151 | Written notification of patent or utility model registration | Ref document number:4327820 Country of ref document:JP Free format text:JAPANESE INTERMEDIATE CODE: R151 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20120619 Year of fee payment:3 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20120619 Year of fee payment:3 | |
| FPAY | Renewal fee payment (event date is renewal date of database) | Free format text:PAYMENT UNTIL: 20130619 Year of fee payment:4 | |
| R250 | Receipt of annual fees | Free format text:JAPANESE INTERMEDIATE CODE: R250 | |
| S111 | Request for change of ownership or part of ownership | Free format text:JAPANESE INTERMEDIATE CODE: R313111 | |
| R350 | Written notification of registration of transfer | Free format text:JAPANESE INTERMEDIATE CODE: R350 | |
| S111 | Request for change of ownership or part of ownership | Free format text:JAPANESE INTERMEDIATE CODE: R313111 | |
| R350 | Written notification of registration of transfer | Free format text:JAPANESE INTERMEDIATE CODE: R350 |