JP4238685B2 - Semiconductor devices, circuit boards, electronic equipment - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an intermediate chip for connection for forming electrical connection between semiconductor chips and a semiconductor device, a circuit board and an electronic appliance provided with the intermediate chip for the connection as a technology for making rearrangement wiring possible in a three-dimensional chip lamination technology without adversely affecting the manufacturing process of the semiconductor chip. <P>SOLUTION: The intermediate chip 1 for the connection for forming the electrical connection between the semiconductor chips comprises a substrate 2, a through electrode 3 projected on the surface side of at least one of the front and back surfaces of the substrate 2, a post electrode 4 arranged at a position different from the through electrode 3 in the plane view on the other surface side of the substrate 2, and a wiring part 5 arranged in the substrate 2 or on the surface of the substrate 2 for conducting the through electrode 3 and the post electrode 4. <P>COPYRIGHT: (C)2005,JPO&amp;NCIPI

Description

Translated fromJapanese

本発明は、半導体チップ間の電気的接続をなすための接続用中間チップと、この接続用中間チップにより電気的接続がなされた半導体チップを具備する半導体装置、及び回路基板、電子機器に関する。  The present invention relates to an intermediate chip for connection for electrical connection between semiconductor chips, a semiconductor device including a semiconductor chip electrically connected by the intermediate chip for connection, a circuit board, and an electronic device.

現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯性を有する電子機器では、小型化及び軽量化のため、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られており、さらにその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが提供されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度でよいため、高密度実装を実現するものとなっている。  Currently, in portable electronic devices such as mobile phones, notebook personal computers, and PDAs (Personal data assistance), various electronic components such as semiconductor chips provided therein are made smaller and lighter. Miniaturization is attempted, and the space for mounting the electronic components is extremely limited. For this reason, for example, in a semiconductor chip, the packaging method has been devised, and now ultra-small packaging called CSP (Chip Scale Package) is provided. Since the semiconductor chip manufactured using this CSP technology may have the same mounting area as the semiconductor chip, high-density mounting is realized.

また、前記電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度をさらに高める必要がある。かかる背景の下、三次元チップ積層技術が提案されてきた。この三次元チップ積層技術は、同様の機能を有する半導体チップどうし、又は異なる機能を有する半導体チップどうしを積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る技術である（例えば、特許文献１、特許文献２参照）。
特開２００２−１７０９１９号公報特開２００２−１００７２７号公報In addition, it is expected that the electronic devices will be required to be smaller and more multifunctional in the future, and it is necessary to further increase the mounting density of semiconductor chips. Against this background, a three-dimensional chip stacking technique has been proposed. This three-dimensional chip stacking technology is a technology for high-density mounting of semiconductor chips by stacking semiconductor chips having similar functions or by stacking semiconductor chips having different functions and interconnecting each semiconductor chip. Yes (see, for example,Patent Document 1 and Patent Document 2).
JP 2002-170919 A JP 2002-100727 A

ところで、三次元チップ積層技術においては、半導体チップの高密度化に伴って端子間ピッチが狭くなってきていることなどから、これを外部端子に接続することが困難になってきており、したがって再配置配線の必要性が生じている。
しかしながら、前記特許文献１の技術では、各半導体チップの接合部が同一箇所にあることから、この技術のみで再配置配線を行うことはできない。また、特許文献２の技術では、半導体チップ上で再配置配線を行うことにより、外部端子への接続を容易にしているものの、半導体回路上にさらに配線加工をしているため、製造工程が複雑になり、歩留まりが低下するといった新たな問題が生じている。By the way, in the three-dimensional chip stacking technique, it is difficult to connect this to an external terminal because the pitch between terminals is becoming narrower as the density of semiconductor chips is increased. There is a need for placement and routing.
However, in the technique ofPatent Document 1, since the joint portions of the respective semiconductor chips are located at the same location, relocation wiring cannot be performed only by this technique. Further, in the technique of Patent Document 2, although the rearrangement wiring is performed on the semiconductor chip to facilitate the connection to the external terminal, the manufacturing process is complicated because the wiring processing is further performed on the semiconductor circuit. As a result, new problems such as a decrease in yield have arisen.

本発明は前記事情に鑑みてなされたもので、その目的とするところは、三次元チップ積層技術において再配置配線を可能にし、しかも半導体チップの製造工程に悪影響を与えることのない技術として、半導体チップ間の電気的接続をなすための接続用中間チップと、この接続用中間チップを備えた半導体装置、及び回路基板、電子機器を提供することにある。  The present invention has been made in view of the above circumstances, and its object is to enable relocation wiring in a three-dimensional chip stacking technique, and as a technique that does not adversely affect the manufacturing process of a semiconductor chip. An object of the present invention is to provide an intermediate chip for connection for electrical connection between chips, a semiconductor device including the intermediate chip for connection, a circuit board, and an electronic device.

前記目的を達成するため本発明の半導体装置は、基板を貫通する接続用電極を有する第１の半導体チップと、基板を貫通する接続用電極を有する第２の半導体チップと、これら半導体チップ間の電気的接続をなすための接続用中間チップとを備えた半導体装置であって、前記接続用中間チップは、基板と、該基板の表裏面のうちの少なくとも一方の面側に突出する貫通電極と、基板の他方の面側において、平面視した状態で前記貫通電極とは異なる位置に配置されたポスト電極と、基板中または基板面に配置されて前記貫通電極とポスト電極とを導通させる配線部と、を備えてなり、前記接続用中間チップの一方の面側に、前記第１の半導体チップがその接続用電極を接続用中間チップの貫通電極に導通した状態で接続され、前記接続用中間チップの他方の面側に、前記第２の半導体チップがその接続用電極を接続用中間チップのポスト電極に導通した状態で接続され、第１の半導体チップと第２の半導体チップとは互いに異なる大きさの異種のチップであることを特徴とする。
また、前記接続用中間チップの基板がシリコンからなることを特徴とする。
また、前記接続用中間チップは、貫通電極とポスト電極とこれらを導通させる配線部とからなる組が複数形成されてなることを特徴とする。
また、前記接続用中間チップは、異なる組の配線部が平面視した状態で交差してなることを特徴とする。
また、前記接続用中間チップは、一つの配線部に複数の貫通電極が導通していることを特徴とする。
また、前記接続用中間チップは、一つの配線部に複数のポスト電極が導通していることを特徴とする。
また、前記接続用中間チップの前記貫通電極、ポスト電極、配線部は、少なくとも一つが銅からなることを特徴とする。
また、前記接続用中間チップが複数積層されており、それぞれのチップの所定の電極どうしが導通せしめられていることを特徴とする。
また、前記接続用中間チップの基板が、第１の半導体チップの基板または第２の半導体チップの基板と略同一の厚さであることを特徴とする。
また、本発明に係る接続用中間チップは、半導体チップ間の電気的接続をなすための中間チップであって、基板と、該基板の表裏面のうちの少なくとも一方の面側に突出する貫通電極と、基板の他方の面側において、平面視した状態で前記貫通電極とは異なる位置に配置されたポスト電極と、基板中または基板面に配置されて前記貫通電極とポスト電極とを導通させる配線部と、を備えてなることを特徴としている。
この接続用中間チップによれば、その一方の面側と他方の面側のそれぞれに半導体チップを接続することにより、半導体チップの製造工程には影響を与えることなく、該接続用中間チップを介して半導体チップを三次元実装することが可能になる。また、接続用中間チップには配線部を設けて貫通電極とポスト電極との位置を変えているので、この配線部を所望の位置に引き回すことで半導体チップ間で再配置配線を行うことが可能になる。In order to achieve the above object, asemiconductor device of the present inventionincludes a first semiconductor chip having a connection electrode penetrating a substrate, a second semiconductor chip having a connection electrode penetrating the substrate, and a gap between these semiconductor chips. A semiconductor device comprising a connecting intermediate chip for electrical connection, wherein the connecting intermediate chip includes a substrate and a through electrode protruding to at least one of the front and back surfaces of the substrate. A post electrode disposed at a position different from the through electrode in a plan view on the other surface side of the substrate, and a wiring portion disposed in the substrate or on the substrate surface to electrically connect the through electrode and the post electrode. The first semiconductor chip is connected to one surface side of the connection intermediate chip in a state where the connection electrode is electrically connected to the through electrode of the connection intermediate chip, and the connection intermediate chip The second semiconductor chip is connected to the other surface side of the chip in a state where the connection electrode is electrically connected to the post electrode of the connection intermediate chip, and the first semiconductor chip and the second semiconductor chip are connected to each other. It is characterized by being different types of chips of different sizes.
Further, the substrate of the connecting intermediate chip is made of silicon.
The connecting intermediate chip is characterized in that a plurality of sets each including a through electrode, a post electrode, and a wiring portion for connecting the through electrode and the post electrode are formed.
Further, the connecting intermediate chip is characterized in that different sets of wiring portions intersect in a plan view.
The connecting intermediate chip is characterized in that a plurality of through electrodes are electrically connected to one wiring portion.
Further, the connecting intermediate chip is characterized in that a plurality of post electrodes are electrically connected to one wiring portion.
Further, at least one of the through electrode, the post electrode, and the wiring portion of the connecting intermediate chip is made of copper.
In addition, a plurality of the intermediate chips for connection are laminated, and predetermined electrodes of each chip are made conductive.
The connecting intermediate chip substrate may be substantially the same thickness as the first semiconductor chip substrate or the second semiconductor chip substrate.
Further, the connecting intermediate chip accordingto the present invention is an intermediate chip for electrical connection between semiconductor chips, and is a through electrode protruding to at least one surface side of the substrate and the front and back surfaces of the substrate. And, on the other surface side of the substrate, a post electrode arranged at a position different from the through electrode in a plan view, and a wiring arranged in the substrate or on the substrate surface to conduct the through electrode and the post electrode And a portion.
According to the connecting intermediate chip, by connecting the semiconductor chip to each of the one surface side and the other surface side, the manufacturing process of the semiconductor chip is not affected, and the connecting chip is interposed. Thus, it becomes possible to mount a semiconductor chip in three dimensions. In addition, since the wiring part is provided in the connecting intermediate chip and the positions of the through electrode and the post electrode are changed, redistribution wiring can be performed between the semiconductor chips by drawing the wiring part to a desired position. become.

また、前記接続用中間チップにおいては、基板がシリコンからなるのが好ましい。
このようにすれば、この接続用中間チップの熱膨張率がシリコンからなる半導体チップの熱膨張率と同じとなり、したがって、接続用中間チップと半導体チップとの間での、熱膨張率差に起因する接続部剥離、割れ、などの不都合が防止される。In the connecting intermediate chip, the substrate is preferably made of silicon.
In this way, the thermal expansion coefficient of the connecting intermediate chip is the same as that of the semiconductor chip made of silicon. Therefore, the thermal expansion coefficient is different between the connecting intermediate chip and the semiconductor chip. Inconveniences such as peeling and cracking of connecting parts are prevented.

また、前記接続用中間チップにおいては、貫通電極とポスト電極とこれらを導通させる配線部とからなる組が複数形成されていてもよい。
このようにすれば、半導体チップ間の電気的接続を、一つの接続用中間チップで同時に複数行うことが可能になる。Further, in the connecting intermediate chip, a plurality of sets each including a through electrode, a post electrode, and a wiring portion that conducts them may be formed.
In this way, a plurality of electrical connections between the semiconductor chips can be made simultaneously with one connecting intermediate chip.

また、前記接続用中間チップにおいては、異なる組の配線部が平面視した状態で交差していてもよい。
このようにすれば、複雑な再配置配線が可能になる。In the connecting intermediate chip, different sets of wiring portions may intersect in a plan view.
In this way, complicated rearrangement wiring becomes possible.

また、前記接続用中間チップにおいては、一つの配線部に複数の貫通電極が導通していてもよい。
このようにすれば、一方の半導体チップの複数の電極と他方の半導体チップの一つの電極との電気的接続が可能になる。In the connecting intermediate chip, a plurality of through electrodes may be electrically connected to one wiring portion.
In this way, electrical connection between the plurality of electrodes of one semiconductor chip and one electrode of the other semiconductor chip becomes possible.

また、前記接続用中間チップにおいては、一つの配線部に複数のポスト電極が導通していてもよい。
このようにすれば、一方の半導体チップの一つの電極と他方の半導体チップの複数の電極との電気的接続が可能になる。
なお、このような接続用中間チップにおいては、前記貫通電極、ポスト電極、配線部のうちの少なくとも一つを銅によって形成するのが、導電性に有利になるなどの理由で好ましい。In the connecting intermediate chip, a plurality of post electrodes may be electrically connected to one wiring portion.
In this way, electrical connection between one electrode of one semiconductor chip and a plurality of electrodes of the other semiconductor chip becomes possible.
In such an intermediate chip for connection, it is preferable that at least one of the through electrode, the post electrode, and the wiring portion is made of copper because it is advantageous in terms of conductivity.

本発明の半導体装置は、基板を貫通する接続用電極を有する第１の半導体チップと、基板を貫通する接続用電極を有する第２の半導体チップと、請求項１〜６のいずれか一項に記載の接続用中間チップとを備えてなり、前記接続用中間チップの一方の面側に、前記第１の半導体チップがその接続用電極を接続用中間チップの貫通電極に導通した状態で接続され、前記接続用中間チップの他方の面側に、前記第２の半導体チップがその接続用電極を接続用中間チップのポスト電極に導通した状態で接続されてなることを特徴としている。
この半導体装置によれば、半導体チップの製造工程には影響を与えることなく、前記接続用中間チップを介して半導体チップを三次元実装することが可能になる。また、接続用中間チップの配線部を所望の位置に引き回すことにより、半導体チップ間で再配置配線を行うことが可能になる。The semiconductor device of the present invention includes a first semiconductor chip having a connection electrode penetrating the substrate, a second semiconductor chip having a connection electrode penetrating the substrate, and any one ofclaims 1 to 6. The first semiconductor chip is connected to one surface side of the connection intermediate chip in a state where the connection electrode is electrically connected to the through electrode of the connection intermediate chip. The second semiconductor chip is connected to the other surface side of the connecting intermediate chip in a state where the connecting electrode is electrically connected to the post electrode of the connecting intermediate chip.
According to this semiconductor device, the semiconductor chip can be three-dimensionally mounted via the connecting intermediate chip without affecting the manufacturing process of the semiconductor chip. In addition, it is possible to perform rearrangement wiring between semiconductor chips by routing the wiring portion of the connecting intermediate chip to a desired position.

また、前記半導体装置においては、接続用中間チップが複数積層されており、それぞれのチップの所定の電極どうしが導通せしめられていてもよい。
このようにすれば、一つの接続用中間チップでは対応できないような複雑な再配置配線を必要とする場合にも、複数の接続用中間チップを組み合わせることでこれが可能になる。In the semiconductor device, a plurality of connecting intermediate chips may be stacked, and predetermined electrodes of each chip may be connected to each other.
In this way, even when complicated rearrangement wiring that cannot be handled by one connection intermediate chip is required, this can be achieved by combining a plurality of connection intermediate chips.

また、前記半導体装置においては、第１の半導体チップと第２の半導体チップとは互いに異種のチップであってもよい。
このようにすれば、三次元実装された半導体装置の構造上の自由度が高まり、したがって多機能化などの特性向上を図ることが可能になる。In the semiconductor device, the first semiconductor chip and the second semiconductor chip may be different types of chips.
In this way, the degree of structural freedom of the three-dimensionally mounted semiconductor device is increased, and therefore it is possible to improve characteristics such as multi-functionality.

また、前記半導体装置においては、接続用中間チップの基板が、第１の半導体チップの基板または第２の半導体チップの基板と略同一の厚さであるのが好ましい。
このようにすれば、基板の共通化が可能になることによって製造コストの低減化が可能になる。また、チップの厚さがほぼ標準化されることから、これらが積層されてなる半導体装置の高さが、積層されたチップの数によってほぼ決まるようになり、したがってこの半導体装置を搭載する機器の設計が標準化される。In the semiconductor device, it is preferable that the substrate of the connecting intermediate chip has substantially the same thickness as the substrate of the first semiconductor chip or the substrate of the second semiconductor chip.
In this way, it becomes possible to reduce the manufacturing cost by making the substrate common. In addition, since the thickness of the chip is almost standardized, the height of the semiconductor device in which these are stacked is substantially determined by the number of stacked chips, and therefore the design of the equipment on which this semiconductor device is mounted Is standardized.

本発明の回路基板は、前記の半導体装置を実装することを特徴としている。
この回路基板によれば、接続用中間チップを介して半導体チップが三次元実装された半導体装置を実装しているので、高密度化がなされたものとなり、また、半導体装置が半導体チップ間で再配置配線されるようになっているので、回路基板上への実装についての自由度が高いものとなる。The circuit board of the present invention is characterized by mounting the semiconductor device.
According to this circuit board, since the semiconductor device on which the semiconductor chip is three-dimensionally mounted is mounted via the connecting intermediate chip, the density is increased, and the semiconductor device is re-connected between the semiconductor chips. Since it is arranged and wired, the degree of freedom for mounting on the circuit board is high.

本発明の電子機器は、前記の半導体装置を有することを特徴としている。
この電子機器によれば、接続用中間チップを介して半導体チップが三次元実装された半導体装置を有しているので、高密度化が可能となり、また、半導体装置が半導体チップ間で再配置配線されるようになっているので、電子機器内への実装についての自由度が高いものとなる。An electronic apparatus according to the present invention includes the semiconductor device described above.
According to this electronic apparatus, since the semiconductor device has the semiconductor device in which the semiconductor chip is three-dimensionally mounted through the connecting intermediate chip, the density can be increased, and the semiconductor device can be rearranged between the semiconductor chips. Therefore, the degree of freedom for mounting in the electronic device is high.

以下、本発明を詳しく説明する。
図１は、本発明の接続用中間チップの第１の実施形態を示す図であり、図１中符号１は接続用中間チップである。この接続用中間チップ１は、シリコンからなる基板２と、この基板２の裏面側に突出する貫通電極３と、基板２の表面側に設けられたポスト電極４と、これら貫通電極３とポスト電極４とを導通させる配線部５と、を備えて構成されたものである。なお、貫通電極３が突出した側を基板２の表面側とし、ポスト電極４が設けられた側を基板２の裏面側としてもよいのはもちろんである。Hereinafter, the present invention will be described in detail.
FIG. 1 is a diagram showing a first embodiment of a connecting intermediate chip according to the present invention, andreference numeral 1 in FIG. 1 denotes a connecting intermediate chip. The connectingintermediate chip 1 includes a substrate 2 made of silicon, a throughelectrode 3 protruding to the back side of the substrate 2, a post electrode 4 provided on the front side of the substrate 2, and the throughelectrode 3 and the post electrode. 4 and awiring part 5 that conducts to 4. Of course, the side on which the throughelectrode 3 protrudes may be the front side of the substrate 2, and the side on which the post electrode 4 is provided may be the back side of the substrate 2.

貫通電極３は、本実施形態ではその一端側が基板２の裏面側に突出し、他端側が基板２の表面側に露出するよう、基板２内を貫通して形成されたものである。ポスト電極４は、前記貫通電極３の突出部３ａとは平面視した状態で異なる位置に配置されたものである。配線部５は、基板２の表面側に形成されたもので、貫通電極３の他端部とポスト電極４との間を引き回されることにより、これらの間を導通させるものである。そして、このような構成のもとに接続用中間チップ１は、前記貫通電極３の突出部３ａの位置からポスト電極４の位置にまで再配置配線を行うものとなっている。  In the present embodiment, the throughelectrode 3 is formed so as to penetrate through the substrate 2 such that one end of the throughelectrode 3 protrudes toward the back side of the substrate 2 and the other end is exposed to the front side of the substrate 2. The post electrode 4 is disposed at a position different from the protruding portion 3a of the throughelectrode 3 in a plan view. Thewiring portion 5 is formed on the surface side of the substrate 2 and is connected between the other end portion of the throughelectrode 3 and the post electrode 4 so as to be electrically connected. With this configuration, the connectingintermediate chip 1 performs relocation wiring from the position of the protruding portion 3a of the throughelectrode 3 to the position of the post electrode 4.

なお、図１に示した接続用中間チップ１では、貫通電極３とポスト電極４とこれらを導通させる配線部５とからなる組が複数（２組）形成されており、これによって後述するように半導体チップ間の異なる複数組（２組）の端子間の接続を、この接続用中間チップ１のみで行うことができるようになっている。
また、特に図１には示していないものの、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよく、逆に、一つの配線部５に一つの貫通電極３と複数のポスト電極４とを導通させるようにしてもよい。さらに、一つの配線部５に複数の貫通電極３と一つのポスト電極４とを導通させるようにしてもよい。このようにすれば、一方の半導体チップの一又は複数の電極と、他方の半導体チップの一又は複数の電極との電気的接続を、この接続用中間チップ１のみで行うことができる。In the connectingintermediate chip 1 shown in FIG. 1, a plurality (two sets) of the penetratingelectrode 3, the post electrode 4, and thewiring portion 5 for conducting them are formed. Connection between different sets (two sets) of terminals between the semiconductor chips can be performed only by the connectingintermediate chip 1.
Although not particularly shown in FIG. 1, a plurality of throughelectrodes 3 and one post electrode 4 may be electrically connected to onewiring portion 5, and conversely, onewiring portion 5 has onewiring portion 5. The throughelectrode 3 and the plurality of post electrodes 4 may be electrically connected. Furthermore, a plurality of throughelectrodes 3 and one post electrode 4 may be electrically connected to onewiring portion 5. In this way, electrical connection between one or a plurality of electrodes of one semiconductor chip and one or a plurality of electrodes of the other semiconductor chip can be performed only by the connectingintermediate chip 1.

図２（ａ）は、本発明の接続用中間チップの第２の実施形態を示す図であり、図２（ａ）中符号３０は接続用中間チップである。この接続用中間チップ３０が図１に示した接続用中間チップ１と異なるところは、貫通電極とポスト電極と配線部とからなる組の一つが多層配線構造となっている点である。すなわち、この接続用中間チップ３０では、その基板３１が、シリコン基板３１ａと、これの上に形成された層間絶縁膜からなる絶縁層３１ｂとによって形成されており、このような構成の基板３１に、貫通電極とポスト電極と配線部とからなる組が３組形成されている。  FIG. 2A is a diagram showing a second embodiment of the connecting intermediate chip of the present invention, andreference numeral 30 in FIG. 2A is a connecting intermediate chip. The connectionintermediate chip 30 is different from the connectionintermediate chip 1 shown in FIG. 1 in that one of a set of a through electrode, a post electrode, and a wiring portion has a multilayer wiring structure. That is, in the connectingintermediate chip 30, thesubstrate 31 is formed by thesilicon substrate 31a and the insulatinglayer 31b made of an interlayer insulating film formed on thesilicon substrate 31a. Three sets of through electrodes, post electrodes, and wiring portions are formed.

これら３組のうちの一つの組Ａでは、貫通電極３２が、その突出部３２ａと反対の側の端部をシリコン基板３１ａの表面上にまで延ばし、そこで配線部３３に接続（導通）している。そして、配線部３３は、シリコン基板３１ａの表面上にて所望箇所にまで引き回され、そこで、絶縁層３１ｂの表面上に形成されたポスト電極３４に接続（導通）している。このような構成のもとに、これら貫通電極３２と配線部３３とポスト電極３４とからなる構造は、前述した多層配線構造となっている。  In one set A of these three sets, the throughelectrode 32 extends to the surface of thesilicon substrate 31a on the side opposite to the protrudingportion 32a, and is connected (conductive) to thewiring portion 33 there. Yes. Thewiring portion 33 is routed to a desired location on the surface of thesilicon substrate 31a, and is connected (conductive) to thepost electrode 34 formed on the surface of the insulatinglayer 31b. Based on such a configuration, the structure including the throughelectrode 32, thewiring portion 33, and thepost electrode 34 is the multilayer wiring structure described above.

また、前記３組のうちの他の一つの組Ｂでは、その貫通電極３２、ポスト電極３４、配線部３３は、前記接続用中間チップ１における貫通電極３、ポスト電極４、配線部５と同じ構成となっている。ただし、この組Ｂにおける貫通電極３２は、特にシリコン基板３１ａと絶縁層３１ｂとを貫通し、その一方の端部を絶縁層３１ｂ上に露出させている。そして、ポスト電極３４、配線部３３は、共に絶縁層３１ｂ上に形成されたことにより、貫通電極３２と接続（導通）した構成となっている。
また、さらに他の一つの組Ｃも、前記組Ｂとほぼ同じ構成となっている。ただし、この組Ｃでは、特に、その貫通電極３２の突出部３２ａと反対の側の端部にもポスト電極３４ａが形成されており、したがって、この貫通電極３２に接続する配線部３３には、二つのポスト電極３４、３４ａが形成されている。In the other set B of the three sets, the throughelectrode 32, thepost electrode 34, and thewiring portion 33 are the same as the throughelectrode 3, the post electrode 4, and thewiring portion 5 in the connectingintermediate chip 1. It has a configuration. However, the throughelectrode 32 in this set B penetrates thesilicon substrate 31a and the insulatinglayer 31b in particular, and one end thereof is exposed on the insulatinglayer 31b. Thepost electrode 34 and thewiring portion 33 are both formed on the insulatinglayer 31b, thereby being connected (conductive) to the throughelectrode 32.
Further, another set C has almost the same configuration as the set B. However, in this set C, in particular, thepost electrode 34a is also formed on the end portion of the throughelectrode 32 opposite to the protrudingportion 32a. Therefore, thewiring portion 33 connected to the throughelectrode 32 includes Twopost electrodes 34 and 34a are formed.

ここで、前記３組のうちの組Ａと組Ｃとは、それぞれの配線部３３が、図２（ｂ）に示すように非接触に配置され、かつ平面視した状態で交差している。すなわち、このように非接触でかつ平面視した状態で交差してしまうような再配置配線を、本実施形態では、一方の組を多層配線構造とすることによって可能にしているのである。
したがって、このような多層配線構造を有することにより、本実施形態の接続用中間チップ３０は複雑な再配置配線を可能にしたものとなっている。Here, among the three sets, the set A and the set C intersect with each other in a state in which thewiring portions 33 are arranged in a non-contact manner as shown in FIG. That is, in this embodiment, such a rearrangement wiring that intersects in a non-contact and plan view is made possible by making one set into a multilayer wiring structure in this embodiment.
Therefore, by having such a multilayer wiring structure, the connectingintermediate chip 30 of this embodiment enables complicated rearrangement wiring.

次に、このような接続用中間チップ１、３０を用いた本発明の半導体装置について説明する。
図３は、図１に示した接続用中間チップ１を備えた半導体装置の一例を示す図であって、図３中符号４０は半導体装置である。この半導体装置４０は、第１の半導体チップ４１と、接続用中間チップ１と、第２の半導体チップ４２と、接続用中間チップ６と、第３の半導体チップ４３とをこの順に積層した構造となっている。
第１の半導体チップ４１、第２の半導体チップ４２、第３の半導体チップ４３は、いずれも、素子部や回路部（図示せず）とは別に、三次元実装用の接続部材として、貫通電極４４とポスト電極４５とを接続用電極として形成したものである。すなわち、これら半導体チップ４１、４２、４３は、素子部や回路部を形成した基板の能動面側にポスト電極４５を形成し、このポスト電極４５に導通する貫通電極４４を、能動面と反対の側の面（裏面）に突出させてなるものである。なお、本例の半導体装置４０では、第１の半導体チップ４１と第２の半導体チップ４２とはその基板形状が同じに形成されており、第３の半導体チップ４３はこれらより基板形状が小さく形成されている。Next, a semiconductor device of the present invention using such connectingintermediate chips 1 and 30 will be described.
FIG. 3 is a diagram showing an example of a semiconductor device provided with the connectingintermediate chip 1 shown in FIG. 1, andreference numeral 40 in FIG. 3 denotes the semiconductor device. Thesemiconductor device 40 has a structure in which afirst semiconductor chip 41, a connectingintermediate chip 1, asecond semiconductor chip 42, a connectingintermediate chip 6, and athird semiconductor chip 43 are stacked in this order. It has become.
Each of thefirst semiconductor chip 41, thesecond semiconductor chip 42, and thethird semiconductor chip 43 is a through electrode as a connection member for three-dimensional mounting, separately from the element portion and the circuit portion (not shown). 44 and thepost electrode 45 are formed as connection electrodes. That is, in thesesemiconductor chips 41, 42, and 43, thepost electrode 45 is formed on the active surface side of the substrate on which the element portion and the circuit portion are formed, and the throughelectrode 44 electrically connected to thepost electrode 45 is opposite to the active surface. It protrudes on the side surface (back surface). In thesemiconductor device 40 of this example, thefirst semiconductor chip 41 and thesecond semiconductor chip 42 have the same substrate shape, and thethird semiconductor chip 43 has a smaller substrate shape. Has been.

一方、接続用中間チップ１は図１に示した構造のものであり、接続用中間チップ６は、接続用中間チップ１に対して貫通電極３、ポスト電極４、配線部５の位置を変更しただけのものである。
そして、これらこれら半導体チップ４１、４２、４３と接続用中間チップ１、６とは、半導体チップ側のポスト電極４５と接続用中間チップ１、６側の貫通電極３とが例えば鉛フリーのはんだ（図示せず）によって接続し、また、半導体チップ側の貫通電極４４と接続用中間チップ１、６側のポスト電極４とが例えば鉛フリーのはんだ（図示せず）によって接続することにより、積層されたものとなっている。On the other hand, the connectingintermediate chip 1 has the structure shown in FIG. 1, and the connectingintermediate chip 6 has changed the positions of the throughelectrode 3, the post electrode 4, and thewiring part 5 with respect to the connectingintermediate chip 1. It's just a thing.
These semiconductor chips 41, 42, 43 and connectingintermediate chips 1, 6 are, for example, a semiconductor chip-side post electrode 45 and connectingintermediate chip 1, 6 -side throughelectrode 3, for example, lead-free solder ( The through-electrode 44 on the semiconductor chip side and the post electrode 4 on the connectingintermediate chip 1 and 6 side are connected by, for example, lead-free solder (not shown). It has become.

このような構成のもとに、接続用中間チップ１、６を介して各半導体チップ４１、４２、４３を順次積層したことにより、平面視した状態で異なる位置に形成された各貫通電極３およびポスト電極４の位置を、再配置配線することができる。そして、本例では、特に異なる大きさの異種チップである第２の半導体チップ４２と第３の半導体チップ４３とを接続用中間チップ６によって積層させているため、三次元実装された半導体装置４０の構造上の自由度を高めることができ、したがって、例えば半導体装置４０の多機能化などの特性向上を図ることができる。  Under such a configuration, the semiconductor chips 41, 42, 43 are sequentially stacked via the connectingintermediate chips 1, 6, so that the throughelectrodes 3 formed at different positions in plan view and The position of the post electrode 4 can be rearranged. In this example, thesecond semiconductor chip 42 and thethird semiconductor chip 43, which are different types of chips of different sizes, are stacked by the connectingintermediate chip 6, so that the three-dimensionally mountedsemiconductor device 40 is provided. Therefore, it is possible to improve characteristics such as multi-functionalization of thesemiconductor device 40, for example.

なお、本例においては、各半導体チップ４１、４２、４３を形成する基板と、接続用中間チップ１、６を形成する基板とをいずれもシリコン基板としている。このような構成により、接続用中間チップ１、６の熱膨張率が半導体チップ４１、４２、４３の熱膨張率と同じとなり、したがって、接続用中間チップ１、６と半導体チップ４１、４２、４３との間での、熱膨張率差に起因する電極間の接続部（はんだ）の剥離などを防止することができる。
また、特に第１の半導体チップ４１および第２の半導体チップ４２を形成する基板と、接続用中間チップ１、６を形成する基板とをいずれも同じ厚さでかつ同じ形状の基板としている。これにより、基板の共通化を可能にして製造コストの低減化を図ることができる。また、チップの厚さをほぼ標準化できることから、これらが積層されてなる半導体装置４０の高さが、積層されたチップの数によってほぼ決まるようになる。したがって、この半導体装置４０を搭載する機器の収納空間の設計を、例えばチップの厚さの倍数に標準化することができる。In this example, the substrate on which the semiconductor chips 41, 42, 43 are formed and the substrate on which the connectingintermediate chips 1, 6 are formed are all silicon substrates. With such a configuration, the thermal expansion coefficient of the connectingintermediate chips 1 and 6 is the same as the thermal expansion coefficient of the semiconductor chips 41, 42 and 43. The peeling of the connection part (solder) between the electrodes due to the difference in thermal expansion coefficient between the electrodes and the like can be prevented.
In particular, the substrate on which thefirst semiconductor chip 41 and thesecond semiconductor chip 42 are formed and the substrate on which the connectingintermediate chips 1 and 6 are formed have the same thickness and the same shape. As a result, the substrate can be shared and the manufacturing cost can be reduced. Further, since the thickness of the chip can be substantially standardized, the height of thesemiconductor device 40 in which these are stacked is substantially determined by the number of stacked chips. Therefore, the design of the storage space of the device on which thesemiconductor device 40 is mounted can be standardized to, for example, a multiple of the chip thickness.

図４は、図１に示した接続用中間チップ１を備えた半導体装置の他の例を示す図であって、図４中符号５０は半導体装置である。この半導体装置５０は、第４の半導体チップ５１と、接続用中間チップ７と、第５の半導体チップ５２と、接続用中間チップ８および接続用中間チップ６と、第６の半導体チップ５３とをこの順に積層した構造となっている。
本例の半導体装置５０では、特に第５の半導体チップ５２と第６の半導体チップ５３との間において、第５の半導体チップ５２における一つのポスト電極５４ａの位置と、第６の半導体チップ５３における一つの貫通電極５５ａの位置とが平面視した状態でほぼ同じ箇所にあり、かつ、これらを互いに接続しない場合に適用される構造となっている。FIG. 4 is a view showing another example of the semiconductor device provided with the connectingintermediate chip 1 shown in FIG. 1, andreference numeral 50 in FIG. 4 denotes the semiconductor device. Thesemiconductor device 50 includes afourth semiconductor chip 51, a connectingintermediate chip 7, afifth semiconductor chip 52, a connecting intermediate chip 8, a connectingintermediate chip 6, and asixth semiconductor chip 53. The structure is laminated in this order.
In thesemiconductor device 50 of this example, particularly between thefifth semiconductor chip 52 and thesixth semiconductor chip 53, the position of onepost electrode 54 a in thefifth semiconductor chip 52 and thesixth semiconductor chip 53. The structure is applied when the position of one throughelectrode 55a is substantially the same in a plan view and these are not connected to each other.

すなわち、一つの接続中間チップを用いて第５の半導体チップ５２と第６の半導体チップ５３とを積層しようとした場合に、この接続中間チップでは、第５の半導体チップ５２のポスト電極５４ａに接続させるための貫通電極と第６の半導体チップ５３の貫通電極５５ａに接続させるためのポスト電極とが同じ位置に設けられることになり、したがってこれらの間が短絡してしまう。そこで、接続中間チップとして接続用中間チップ８と接続用中間チップ６とを積層して用いることにより、このような短絡を防止して各電極間の再配置配線を可能にしているのである。
このように複数（二つ）の接続用中間チップ８、６を組み合わせることにより、一つの接続用中間チップでは対応できないような複雑な再配置配線も可能になり、したがって再配置の自由度を格段に高めることができる。That is, when thefifth semiconductor chip 52 and thesixth semiconductor chip 53 are to be stacked using one connection intermediate chip, the connection intermediate chip is connected to thepost electrode 54a of thefifth semiconductor chip 52. Therefore, the through electrode for making the connection and the post electrode for connecting to the throughelectrode 55a of thesixth semiconductor chip 53 are provided at the same position, and therefore, a short circuit between them is caused. Therefore, the connection intermediate chip 8 and the connectionintermediate chip 6 are stacked and used as the connection intermediate chip, thereby preventing such a short circuit and enabling rearrangement wiring between the electrodes.
By combining a plurality of (two) connectingintermediate chips 8 and 6 in this way, complicated relocation wiring that cannot be handled by a single connecting intermediate chip is possible, and therefore the degree of freedom of relocation is greatly improved. Can be increased.

図５は、図２に示した接続用中間チップ３０を備えた半導体装置の一例を示す図であって、図５中符号６０は半導体装置である。この半導体装置６０は、第７の半導体チップ６１と、前記接続用中間チップ３０と、第８の半導体チップ６２および第９の半導体チップ６３とをこの順に積層した構造となっている。
本例の半導体装置５０では、第７の半導体チップ６１に対して第８の半導体チップ６２および第９の半導体チップ６３を異種チップとし、第８、第９の半導体チップ６２、６３については共に接続用中間チップ３０上に積層するようにしている。そして、第７の半導体チップ６１における一つのポスト電極６５ａを、第８、第９の半導体チップ６２、６３における各貫通電極６４ａ、６４ａに導通させるようにしている。FIG. 5 is a view showing an example of a semiconductor device provided with the connectingintermediate chip 30 shown in FIG. 2, andreference numeral 60 in FIG. 5 denotes the semiconductor device. Thesemiconductor device 60 has a structure in which aseventh semiconductor chip 61, the connectingintermediate chip 30, aneighth semiconductor chip 62, and aninth semiconductor chip 63 are stacked in this order.
In thesemiconductor device 50 of this example, theeighth semiconductor chip 62 and theninth semiconductor chip 63 are different types of chips from theseventh semiconductor chip 61, and the eighth andninth semiconductor chips 62 and 63 are connected together. It is made to laminate on theintermediate chip 30 for use. Onepost electrode 65a in theseventh semiconductor chip 61 is electrically connected to the throughelectrodes 64a and 64a in the eighth andninth semiconductor chips 62 and 63.

すなわち、本例の半導体装置６０では、前記接続用中間チップ３０を用いることにより、平面視した状態で交差してしまうような再配置配線を可能にしている。したがって、図３、図４に示した接続用中間チップ１、６、７、８のような単層構造のものでは困難となる複雑な再配置配線を、複数積層することなく一つの接続用中間チップ３０で再配置配線することができ、これにより再配置の自由度を格段に高めることができる。
なお、半導体装置とは、これまでに示してきた積層した半導体チップを、ひとつのパッケージとしてモジュール化したものも当然含むものである。In other words, in thesemiconductor device 60 of this example, the use of the connectingintermediate chip 30 enables rearrangement wiring that intersects in a plan view. Therefore, a complicated intermediate redistribution wiring that is difficult to achieve with a single-layer structure such as the connectionintermediate chips 1, 6, 7, and 8 shown in FIGS. Rearrangement wiring can be performed by thechip 30, and thereby the degree of freedom of rearrangement can be greatly increased.
Note that the semiconductor device naturally includes one obtained by modularizing the stacked semiconductor chips described so far as one package.

次に、このような構成からなる半導体装置４０、５０、６０における、各半導体チップの貫通電極およびポスト電極の構造を、その製造方法に基づいて説明する。
まず、貫通電極およびポスト電極を形成する前の、半導体チップの構成について説明する。図６（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたシリコン基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ_２）で形成されている。Next, the structure of the through electrode and the post electrode of each semiconductor chip in thesemiconductor devices 40, 50, 60 having such a configuration will be described based on the manufacturing method thereof.
First, the configuration of the semiconductor chip before the through electrode and the post electrode are formed will be described. In FIG. 6A, an insulatingfilm 12 is formed on the surface of asilicon substrate 10 on which an integrated circuit made up of transistors, memory elements, and other electronic elements (not shown) is formed. The insulatingfilm 12 is formed of, for example, an oxide film (SiO₂ ) of Si (silicon) that is a material of thesubstrate 10.

絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されており、層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極としての電極パッド１６が形成されている。この電極パッド１６は、例えばＴｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄが順に積層されて形成されている。  On the insulatingfilm 12, aninterlayer insulating film 14 made of borophosphosilicate glass (hereinafter referred to as BPSG) is formed. On theinterlayer insulating film 14, an integrated circuit formed on thesubstrate 10 at a location (not shown) and Anelectrode pad 16 is formed as an electrically connected electrode. Theelectrode pad 16 includes, for example, afirst layer 16a made of Ti (titanium), asecond layer 16b made of TiN (titanium nitride), athird layer 16c made of AlCu (aluminum / copper), and a fourth layer made of TiN. (Cap layer) 16d is formed by being sequentially laminated.

電極パッド１６は、例えばスパッタリングによって第１層１６ａ〜第４層１６ｄからなる積層構造が層間絶縁膜１４上の全面に形成され、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングされることにより、形成されたものである。なお、本例では、電極パッド１６が前記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていてもよい。ただし、電気抵抗の低い銅を用いて形成するのが好ましいのはもちろんである。また、電極パッド１６は、前記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更してもよい。なお、電極パッド１６の下方には電子回路が形成されない構造となっている。  Theelectrode pad 16 is formed, for example, by sputtering to form a laminated structure including thefirst layer 16a to thefourth layer 16d on the entire surface of theinterlayer insulating film 14, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. Is formed. In this example, the case where theelectrode pad 16 is formed by the above-described laminated structure will be described as an example. However, theelectrode pad 16 may be formed of only Al. However, it is of course preferable to use copper having a low electrical resistance. Further, theelectrode pad 16 is not limited to the above-described configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics. Note that an electronic circuit is not formed below theelectrode pad 16.

また、層間絶縁膜１４上には電極パッド１６を覆うように、絶縁層としてのパッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。  Apassivation film 18 as an insulating layer is formed on theinterlayer insulating film 14 so as to cover theelectrode pads 16. Thepassivation film 18 can be formed of SiO2 (silicon oxide), SiN (silicon nitride), polyimide resin, or the like.

パッシベーション膜１８については、ＳｉＯ_２若しくはＳｉＮで形成される。また、パッシベーション膜１８の膜厚としては、０．５μｍ程度以上とするのが好ましい。Thepassivation film 18 is made of SiO₂ or SiN. The thickness of thepassivation film 18 is preferably about 0.5 μm or more.

次に、以上の構成の半導体チップに対して、貫通電極およびポスト電極を形成するための各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。なお、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。  Next, each process for forming a penetration electrode and a post electrode with respect to the semiconductor chip having the above configuration will be sequentially described. First, a resist (not shown) is applied on the entire surface of thepassivation film 18 by a method such as spin coating, dipping, or spray coating. This resist is used for opening thepassivation film 18 covering theelectrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and is a positive type or a negative type. Any of these may be used.

パッシベーション膜１８上にレジストを塗布したら、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了したら、ポストベークを行った後、図６（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図６（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。  When a resist is applied on thepassivation film 18, this is pre-baked and then subjected to exposure processing and development processing using a mask on which a predetermined pattern is formed to pattern the resist into a predetermined shape. The shape of the resist is set according to the opening shape of theelectrode pad 16 and the cross-sectional shape of the hole formed in thesubstrate 10. When the resist patterning is completed, post-baking is performed, and then, as shown in FIG. 6B, a part of thepassivation film 18 covering theelectrode pad 16 is etched to form an opening H1. FIG. 6B is a cross-sectional view showing a state in which thepassivation film 18 is opened to form the opening H1.

なお、エッチングにはドライエッチングが好適に用いられ、具体的には、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が好適に用いられる。ただし、エッチングとしてウェットエッチングを用いることもできる。その開口サイズは、次工程で電極パッド１６に形成される開口の径及び基板１０に形成される孔の径より大きく、パッドサイズより小さいサイズ、例えば９０μｍ程度に設定される。その後、レジストを、剥離液あるいはアッシング等により除去する。なお、ここまでの工程は、従来の半導体チップの加工と何ら異なるところはない。  Note that dry etching is preferably used for etching, and specifically, reactive ion etching (RIE) is preferably used. However, wet etching can also be used as etching. The opening size is set to be larger than the diameter of the opening formed in theelectrode pad 16 and the diameter of the hole formed in thesubstrate 10 in the next process and smaller than the pad size, for example, about 90 μm. Thereafter, the resist is removed by a stripping solution or ashing. Note that the steps up to here are no different from conventional semiconductor chip processing.

以上の工程が終了したら、電極パッド１６と、その下の層間絶縁膜１４および絶縁膜１２に開口部Ｈ２を形成する。これにより基板１０の一部を露出させる。この開口はレジストを用い、前述と同様のフォトリソプロセスで所望のサイズに開口する。図６（ｃ）は電極パッドおよび層間絶縁膜１４、絶縁膜１２を開口して、基板１０の一部を露出させた状態を示す断面図である。なおＨ２の開口径は、Ｈ１より小さく、次工程で開口するプラグ  When the above steps are completed, an opening H2 is formed in theelectrode pad 16, theinterlayer insulating film 14 and the insulatingfilm 12 therebelow. Thereby, a part of thesubstrate 10 is exposed. This opening is formed to a desired size by using a resist and the same photolithography process as described above. FIG. 6C is a cross-sectional view showing a state where a part of thesubstrate 10 is exposed by opening the electrode pads, theinterlayer insulating film 14 and the insulatingfilm 12. Note that the opening diameter of H2 is smaller than that of H1, and the plug opens in the next process.

次に、基板全面にドライエッチング時のマスクとなるエッチングマスク１９を形成する。この材料としては、ＳｉＯ_２もしくはＳｉＮで形成する。あるいはこれらの積層膜でも良い。この膜厚としては、基板に穿孔する穴の深さを実現できるに足る選択比から算出するが、２μｍ以上とするのが望ましい。２μｍ以上とするのは、前述の選択比を確保する上で必要であるからである。このエッチングマスクの開口はレジストを用い、前述と同様のフォトリソプロセスでパターン形成を行う。図７（ａ）はエッチングマスクを所定の大きさに開口した状態を示す断面図である。その径は、プラグ径と同程度、例えば３０μｍ程度に設定される。Next, anetching mask 19 serving as a mask for dry etching is formed on the entire surface of the substrate. This material is made of SiO₂ or SiN. Or these laminated films may be sufficient. The film thickness is calculated from a selection ratio sufficient to realize the depth of the hole drilled in the substrate, but is preferably 2 μm or more. The reason why the thickness is 2 μm or more is necessary to secure the above-described selection ratio. A resist is used for the opening of the etching mask, and pattern formation is performed by the same photolithography process as described above. FIG. 7A is a cross-sectional view showing a state where the etching mask is opened to a predetermined size. The diameter is set to be about the same as the plug diameter, for example, about 30 μm.

このエッチングマスク１９をマスクとして、ドライエッチングにより図７（ｂ）に示すように、基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図７（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、孔部Ｈ３の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。Using thisetching mask 19 as a mask, thesubstrate 10 is perforated by dry etching as shown in FIG. Here, in addition to RIE, ICP (Inductively Coupled Plasma) can also be used as dry etching. FIG. 7B is a cross-sectional view showing a state where thehole 10 is formed by drilling thesubstrate 10. Note that the depth of the hole H3 is appropriately set according to the thickness of the semiconductor chip to be finally formed. For example, the depth is about 70 μm.

また、図７（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりエッチングマスク１９は、穿孔時に緩やかにエッチングされ、孔部Ｈ３の形成終了時には、残膜がほとんどなくなっている。図７（ｂ）以降は、パッシベーション１８にエッチングマスクの残膜１９を含め、エッチングマスクの残膜１９を省略して図示している。  Further, as shown in FIG. 7B, when the hole H3 is formed in thesubstrate 10, theetching mask 19 is gently etched by dry etching at the time of drilling, and almost no residual film is formed at the end of the formation of the hole H3. It is gone. In FIG. 7B and subsequent figures, the remainingfilm 19 of the etching mask is included in thepassivation 18 and the remainingfilm 19 of the etching mask is omitted.

以上の工程が終了したら、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に、絶縁膜２０を形成する。図７（ｃ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜２０の厚みとしては、例えば２μｍとされる。なお、絶縁膜２０としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ_３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。After the above steps are completed, an insulatingfilm 20 is then formed on thepassivation film 18 and on the inner wall and bottom surface of the hole H3. FIG. 7C is a cross-sectional view showing a state in which the insulatingfilm 20 is formed above theelectrode pad 16 and on the inner wall and bottom surface of the hole H3.
The insulatingfilm 20 is provided to prevent the occurrence of current leakage, the erosion of thesubstrate 10 due to oxygen, moisture, and the like, and tetraethoxysilane (hereinafter referred to as TEOS) formed using PECVD (Plasma Enhanced Chemical Vapor Deposition). ), That is, formed by PE-TEOS. The insulatingfilm 20 has a thickness of 2 μm, for example. As the insulatingfilm 20, TEOS (O₃ -TEOS) formed using ozone CVD or silicon oxide formed using CVD can be used instead of PE-TEOS.

続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１８上の全面に塗布する。あるいは、ドライフィルムレジストを用いても良い。なお、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。  Subsequently, a resist (not shown) is applied on the entire surface of thepassivation film 18 by a method such as spin coating, dipping, or spray coating. Alternatively, a dry film resist may be used. This resist is used to open an upper part of theelectrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, either a positive type or a negative type. There may be.

パッシベーション膜１８上にレジストを塗布したら、これのプリベークを行った後、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の表面の一部のみが露出されるようにレジストが残された形状、例えば孔部Ｈ２を中心とした円環形状にレジストをパターニングする。
レジストのパターニングが終了したら、ポストベークを行った後、エッチングで電極パッド１６の一部を覆う絶縁膜２０を除去し、電極パッド１６の一部を開口する。なお、エッチングにはドライエッチングを用いるのが好ましく、特に反応性イオンエッチングを用いるのが好ましい。また、エッチングとしてウェットエッチングを用いることもできる。なお、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。When a resist is applied on thepassivation film 18, this is pre-baked and then exposed and developed using a mask on which a predetermined pattern is formed, and only a part of the surface of theelectrode pad 16 is exposed. Thus, the resist is patterned into a shape in which the resist is left, for example, an annular shape with the hole H2 as the center.
After the resist patterning is completed, post-baking is performed, and then the insulatingfilm 20 covering a part of theelectrode pad 16 is removed by etching, and a part of theelectrode pad 16 is opened. Note that dry etching is preferably used for etching, and reactive ion etching is particularly preferable. Further, wet etching can be used as the etching. At this time, thefourth layer 16d constituting theelectrode pad 16 is also removed.

図８（ａ）は、電極パッド１６を覆う絶縁膜２０の一部を除去した状態を示す断面図である。図８（ａ）に示すように、電極パッド１６の上方は、外径が８０μｍ程度、内径が７０μｍ程度の円環状の開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）と電極パッド１６とを接続することができる。したがって、開口部Ｈ４は電極パッド１６上であれば、孔部Ｈ３が形成された部位以外の箇所に形成されていればよく、隣接していてもよい。  FIG. 8A is a cross-sectional view showing a state where a part of the insulatingfilm 20 covering theelectrode pad 16 is removed. As shown in FIG. 8A, the upper part of theelectrode pad 16 is an annular opening H4 having an outer diameter of about 80 μm and an inner diameter of about 70 μm, and a part of theelectrode pad 16 is exposed. By this opening H4, a connection terminal (electrode part) formed in a later step and theelectrode pad 16 can be connected. Therefore, as long as opening H4 is onelectrode pad 16, it should just be formed in places other than the part in which hole H3 was formed, and may be adjacent.

本例では、電極パッド１６のほぼ中央に孔部Ｈ３を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくするのが、電極パッド１６と後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくてもよく、複数の孔が形成されていてもよい。なお、電極パッド１６を覆う絶縁膜２０の一部を除去して電極パッド１６の一部を露出させたら、除去する際に用いたレジストを剥離液によって除去する。  In this example, the case where the hole H3 is formed in the approximate center of theelectrode pad 16 is taken as an example. Therefore, in order to reduce the connection resistance between theelectrode pad 16 and the connection terminal formed later, it is preferable that the opening H4 surround the hole H3, that is, the exposed area of theelectrode pad 16 is increased. Further, the hole H3 may not be formed at the substantially center of the electrode pad, and a plurality of holes may be formed. Note that when a part of the insulatingfilm 20 covering theelectrode pad 16 is removed and a part of theelectrode pad 16 is exposed, the resist used for the removal is removed with a stripping solution.

以上の工程が終了したら、電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部に下地膜２２を形成する。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は例えばＴｉおよびＴｉＮによって形成され、シード層はＣｕによって形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。なお、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。  When the above steps are completed, thebase film 22 is formed on the exposed portion of theelectrode pad 16 and the inner wall and bottom of the hole H3. Here, thebase film 22 includes a barrier layer and a seed layer, and is formed by first forming a barrier layer and then forming a seed layer on the barrier layer. Here, the barrier layer is formed of, for example, Ti and TiN, and the seed layer is formed of Cu. These are formed by, for example, an IMP (ion metal plasma) method or a PVD (Phisical Vapor Deposition) method such as vacuum deposition, sputtering, or ion plating. Note that the barrier layer and the seed layer are formed on the entire surface of the wafer at this stage, and finally unnecessary portions are removed by etching.

図８（ｂ）は、下地膜２２を形成した状態を示す断面図である。下地膜２２を構成するバリア層の膜厚は、例えば０．１μｍ程度とされ、シード層の膜厚は、例えば０．３μｍ程度とされる。なお、ここでいう不要部とは、例えば電極パッドを除くパッシベーション膜１８上に形成されているバリア層及びシード層を指す。  FIG. 8B is a cross-sectional view showing a state in which thebase film 22 is formed. The thickness of the barrier layer constituting thebase film 22 is, for example, about 0.1 μm, and the thickness of the seed layer is, for example, about 0.3 μm. In addition, the unnecessary part here refers to the barrier layer and seed layer which are formed on thepassivation film 18 excluding the electrode pad, for example.

下地膜２２の形成を終了したら、次に、接続端子を形成する領域を内径１２０μｍで露出させ、それ以外にレジストが形成されるようにパターニングを行う。レジストによるパターニング工程は従前のプロセスと全く同じである。ここで用いるレジストは、次に行うメッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。次に、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ３の内部及び電極パッド１６上にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の、金属層としてのポスト電極２４を高さ１０μｍ程度となるように形成する。このようにして、電極パッド１６の上方に電極パッド１６と電気的に接続され、かつ基板１０の表面側の外部電極となる、前述の半導体チップにおけるポスト電極２４が形成される。なお、このポスト電極２４上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。  After the formation of thebase film 22 is completed, patterning is performed so that a region for forming a connection terminal is exposed with an inner diameter of 120 μm, and a resist is formed in addition to that. The resist patterning process is exactly the same as the previous process. As the resist used here, a resist having high resistance to plating to be performed next is used, and the film thickness is formed to be greater than the height of the post electrode. Next, using an electrochemical plating (ECP) method, the inside of the hole H3 and theelectrode pad 16 are plated so that the inside of the hole H3 is filled with copper and the shape protruding on theelectrode pad 16 Thepost electrode 24 as a metal layer is formed to have a height of about 10 μm. In this manner, thepost electrode 24 in the semiconductor chip described above is formed above theelectrode pad 16 and is electrically connected to theelectrode pad 16 and serves as an external electrode on the surface side of thesubstrate 10. Note that a lead-free solder, for example, SnAg (not shown) is formed on thepost electrode 24 as a solder.

次いで、レジストを剥離し、バリア層及びシード層の不要部（図示省略）をエッチングによって除去することにより、図９（ａ）に示すような状態が形成される。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極２４がエッチングされるのを防ぐため、ポスト電極２４を囲むようにレジストを形成した後、エッチングを行ってもよい。  Next, the resist is removed, and unnecessary portions (not shown) of the barrier layer and the seed layer are removed by etching, thereby forming a state as shown in FIG. The seed layer is generally etched by a wet method using an etchant. The barrier layer may be a wet method, but may be dry etching such as RIE. At this time, in order to prevent thepost electrode 24 from being etched, etching may be performed after forming a resist so as to surround thepost electrode 24.

その後、例えば孔部Ｈ３に埋め込んだ銅（貫通電極）が基板の裏面に露出するまで基板１０の裏面を例えば基板１０の厚さが５０μｍ程度となるまで薄膜化し、これによってポスト電極２４に連続した貫通電極部分を基板１０の裏面から突出させる。この薄膜化には、機械的研磨または化学的なエッチング、ウェットあるいはドライエッチングが単独で採用され、あるいは併用される。さらに、基板１０の裏面から突出した金属部分の端面の、絶縁層２０と下地層２２とを機械的研磨、ウェットあるいはドライエッチング等によって除去し、これによって図９（ｂ）に示すようにポスト電極２４と電気的に接続された貫通電極２６を形成する。
そして、ダイシングによって個片化することにより、ポスト電極２４と貫通電極２６とを有した各半導体チップを得る。Thereafter, for example, the back surface of thesubstrate 10 is thinned until, for example, the thickness of thesubstrate 10 is about 50 μm until the copper (through electrode) embedded in the hole H3 is exposed on the back surface of the substrate. The through electrode portion is protruded from the back surface of thesubstrate 10. For this thinning, mechanical polishing, chemical etching, wet or dry etching is employed alone or in combination. Further, the insulatinglayer 20 and thebase layer 22 on the end face of the metal portion protruding from the back surface of thesubstrate 10 are removed by mechanical polishing, wet or dry etching, etc., thereby forming a post electrode as shown in FIG. A through electrode 26 electrically connected to 24 is formed.
Then, each semiconductor chip having thepost electrode 24 and the through electrode 26 is obtained by dicing into individual pieces.

次に、前記半導体装置４０、５０、６０における、接続用中間チップの貫通電極およびポスト電極の構造を、その製造方法に基づいて説明する。なお、本例では、特に図１に示したような単層構造の接続用中間チップについて説明する。
まず、図１０（ａ）に示すようにシリコンからなる基板７０を用意する。ここで、この基板７０は、前述のシリコン基板１０とは異なり、各種素子からなる集積回路を形成していないものである。したがって、この接続用中間チップの製造は、前記半導体チップとは全く別に形成されることから、この接続用中間チップの歩留まりが半導体チップの歩留まりに影響を及ぼすことはない。Next, the structure of the through electrode and the post electrode of the connecting intermediate chip in thesemiconductor devices 40, 50, 60 will be described based on the manufacturing method thereof. In this example, a connection intermediate chip having a single layer structure as shown in FIG. 1 will be described.
First, as shown in FIG. 10A, asubstrate 70 made of silicon is prepared. Here, unlike thesilicon substrate 10 described above, thesubstrate 70 does not form an integrated circuit composed of various elements. Therefore, since the manufacturing of the connecting intermediate chip is formed completely separately from the semiconductor chip, the yield of the connecting intermediate chip does not affect the yield of the semiconductor chip.

このような基板７０を用意したら、これの表面側に表面あるいは両面、側面に熱酸化膜、またはプラズマＴＥＯＳなどによるＳｉＯ_２からなる酸化膜７１を、厚さ１μｍ程度に形成する。続いて、この酸化膜７１上の所定位置に、再配置配線となる導電パターン７２を形成する。この導電パターン７２としては、例えばＴｉ（チタン）からなる第１層と、ＴｉＮ（窒化チタン）からなる第２層と、Ａｌからなる第３層とを順に積層することで導電層を形成し、さらにこの導電層を所望形状にパターニングすることで形成する。Once you have such asubstrate 70, a surface or both surfaces to the surface side, the thermal oxide film on the side surface or theoxide film 71 made of SiO₂ by plasma TEOS,, formed in a thickness of about 1 [mu] m. Subsequently, aconductive pattern 72 to be rearranged wiring is formed at a predetermined position on theoxide film 71. As theconductive pattern 72, for example, a conductive layer is formed by sequentially stacking a first layer made of Ti (titanium), a second layer made of TiN (titanium nitride), and a third layer made of Al, Further, this conductive layer is formed by patterning into a desired shape.

次いで、この導電パターン７２を覆ってＳｉＯ_２またはＳｉＮからなるパッシベーション膜７３を形成し、さらにこれをパターニングしてポストおよび貫通電極を形成する領域のパッシベーション膜開口する。
図１０（ａ）は、パッシベーション膜を２ヶ所開口した状態を示す断面図である。なお、パッシベーション膜は、必ずしも必要ではなく、そのまま次工程に進んでも良い。Next, apassivation film 73 made of SiO₂ or SiN is formed so as to cover theconductive pattern 72, and this is further patterned to open a passivation film in a region where a post and a through electrode are formed.
FIG. 10A is a cross-sectional view showing a state in which two passivation films are opened. Note that the passivation film is not necessarily required, and may proceed to the next process as it is.

次に、パッシベーション上にレジスト（図示せず）を形成し、パッシベーションの開口部より小さい径、例えば６０μｍに導電パターン７２を、さらにはその下の絶縁膜７１をドライエッチングにより開口する。これにより開口部Ｈ６が形成できる。
続いて、剥離液によりレジストを剥離後、プラズマＴＥＯＳ法等により、エッチングマスク用のＳｉＯ_２からなる酸化膜７４を堆積する。
このエッチングマスク上に再びレジスト（図示せず）を形成し、フォト、エッチングプロセスにより、開口部Ｈ６より内側に貫通電極と同等の径の開口部Ｈ７を形成する。この後、剥離液によりレジストを剥離する。
図１０（ｂ）は、導電パターン７２および絶縁膜７１を開口し、そののちエッチングマスク用のＳｉＯ２からなる酸化膜７４を堆積、開口部Ｈ７を形成した状態の断面図を図示したものである。Next, a resist (not shown) is formed on the passivation, and theconductive pattern 72 is opened to a diameter smaller than the opening of the passivation, for example, 60 μm, and further the insulatingfilm 71 thereunder is opened by dry etching. Thereby, the opening H6 can be formed.
Subsequently, after removing the resist with a stripping solution, anoxide film 74 made of SiO₂ for an etching mask is deposited by plasma TEOS or the like.
A resist (not shown) is formed again on the etching mask, and an opening H7 having the same diameter as the through electrode is formed inside the opening H6 by a photo and etching process. Thereafter, the resist is stripped with a stripping solution.
FIG. 10B illustrates a cross-sectional view of a state in which theconductive pattern 72 and the insulatingfilm 71 are opened, and then anoxide film 74 made of SiO 2 for an etching mask is deposited to form an opening H7.

そして、このエッチングマスク７４をマスクにしてＲＩＥ等のドライエッチングを行い、基板７０を穿孔して孔部Ｈ８を形成する。
なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることもできる。図１１（ａ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。なお、孔部Ｈ８の深さについては、最終的に形成する半導体チップの厚みに応じて適宜設定されるが、例えば深さ７０μｍ程度とされる。
この時点では、エッチングマスク７４は、穿孔時に緩やかにエッチングされ、孔部Ｈ８の形成終了時には、残膜がほとんどなくなっている。Then, dry etching such as RIE is performed using theetching mask 74 as a mask, and thesubstrate 70 is drilled to form a hole H8.
Here, in addition to RIE, ICP (Inductively Coupled Plasma) can also be used as dry etching. FIG. 11A is a cross-sectional view showing a state in which thehole 10 is formed by drilling thesubstrate 10. Note that the depth of the hole H8 is appropriately set according to the thickness of the semiconductor chip to be finally formed. For example, the depth is about 70 μm.
At this point, theetching mask 74 is gently etched during drilling, and there is almost no remaining film at the end of the formation of the hole H8.

次いで、酸化膜７４上並びに孔部Ｈ８の内壁面及び底面に、図１１（ｂ）に示すようにＳｉＯ２又はＳｉＮあるいはそれらの積層膜からなる絶縁膜７５を形成する。
この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したテトラエトキシシラン（以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳによって形成される。この絶縁膜２０の厚みとしては、例えば２μｍとされる。なお、絶縁膜２０としては、ＰＥ−ＴＥＯＳに代えて、オゾンＣＶＤを用いて形成したＴＥＯＳ（Ｏ３−ＴＥＯＳ）、又はＣＶＤを用いて形成した酸化シリコンを用いることもできる。Next, as shown in FIG. 11B, an insulatingfilm 75 made of SiO 2 or SiN or a laminated film thereof is formed on theoxide film 74 and on the inner wall surface and bottom surface of the hole H8.
The insulatingfilm 20 is provided to prevent the occurrence of current leakage, the erosion of thesubstrate 10 due to oxygen, moisture, and the like, and tetraethoxysilane (hereinafter referred to as TEOS) formed using PECVD (Plasma Enhanced Chemical Vapor Deposition). ), That is, formed by PE-TEOS. The insulatingfilm 20 has a thickness of 2 μm, for example. Note that as the insulatingfilm 20, TEOS (O3-TEOS) formed using ozone CVD or silicon oxide formed using CVD can be used instead of PE-TEOS.

続いて、レジスト層（図示せず）を形成し、さらにマスクを用いてこれを露光・現像することにより、所望パターン形状にする。そして、この所望パターン形状のレジストをマスクとして絶縁膜７５をエッチングすることにより、図１２（ａ）に示すように、孔Ｈ８の周囲に円環状の開口部Ｈ７９を形成するとともに、ポスト電極形成箇所に開口部Ｈ１０を形成する。これら開口部Ｈ９、Ｈ１０については、いずれもドライエッチングによりその底部に導電パターン７２が露出するように形成する。この後、レジストを剥離液によって剥離する。  Subsequently, a resist layer (not shown) is formed, and this is exposed and developed using a mask to obtain a desired pattern shape. Then, by etching the insulatingfilm 75 using the resist having the desired pattern shape as a mask, an annular opening H79 is formed around the hole H8 as shown in FIG. An opening H10 is formed in These openings H9 and H10 are both formed by dry etching so that theconductive pattern 72 is exposed at the bottom. Thereafter, the resist is stripped with a stripping solution.

次いで、図１２（ｂ）に示すように、導電パターン７２の露出部（開口部Ｈ９、Ｈ１０の内壁を含む）並びに孔部Ｈ８、の内壁及び底部に下地膜７６を形成する。ここで、下地膜７６は前記下地膜２２と同様に、バリア層及びシード層からなるものであり、バリア層としては例えばＴｉおよびＴｉＮが、またシード層としてはＣｕが用いられている。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法で形成される。なお、バリア層及びシード層は本段階ではウェハ全面に形成し、最後に不要部をエッチングで除去する。  Next, as shown in FIG. 12B, abase film 76 is formed on the exposed portion (including the inner walls of the openings H9 and H10) of theconductive pattern 72 and the inner wall and bottom of the hole H8. Here, similarly to thebase film 22, thebase film 76 is composed of a barrier layer and a seed layer. For example, Ti and TiN are used as the barrier layer, and Cu is used as the seed layer. These are formed by, for example, an IMP (ion metal plasma) method or a PVD (Phisical Vapor Deposition) method such as vacuum deposition, sputtering, or ion plating. Note that the barrier layer and the seed layer are formed on the entire surface of the wafer at this stage, and finally unnecessary portions are removed by etching.

次いで、開口部Ｈ９に囲まれた部分と開口部Ｈ１０とを露出させるようにしてレジストパターンを形成し、さらに電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ６の内部及び開口部７内にメッキ処理を施す。ここで用いるレジストは、メッキに対する耐性が高いものを使用し、また膜厚も、ポスト電極の高さ以上に形成しておく。これにより、図１３（ａ）に示すように孔部Ｈ８内部を銅で埋め込むとともに、開口部Ｈ９内の導電パターン７２上にも銅を埋め込む。また、これと同時に、開口部Ｈ１０内の導電パターン７２上にも銅を埋め込み、ポスト電極を形成する。ここで、孔部Ｈ８内および開口部Ｈ９内への埋め込みと、開口部Ｈ１０内への埋め込みとは別工程で行ってもよく、その場合、孔部Ｈ８内および開口部Ｈ９内への埋め込みには埋め込み性の良いメッキ材料を用い、開口部Ｈ１０内への埋め込みにはレベリング性の良いメッキ材料を用いるのが好ましい。  Next, a resist pattern is formed so as to expose the portion surrounded by the opening H9 and the opening H10, and further, using the electrochemical plating (ECP) method, the inside of the hole H6 and the inside of theopening 7 Is plated. As the resist used here, a resist having high resistance to plating is used, and the film thickness is formed more than the height of the post electrode. As a result, as shown in FIG. 13A, the inside of the hole H8 is filled with copper, and copper is also buried on theconductive pattern 72 in the opening H9. At the same time, copper is buried also on theconductive pattern 72 in the opening H10 to form a post electrode. Here, the embedding in the hole H8 and the opening H9 and the embedding in the opening H10 may be performed in different steps. In that case, for embedding in the hole H8 and the opening H9. It is preferable to use a plating material with a good embedding property and use a plating material with a good leveling property for embedding in the opening H10.

このようにして孔部Ｈ８内および開口部Ｈ９内に埋め込まれた銅により、貫通電極７７が形成され、また、開口部Ｈ１０内に埋め込まれた銅により、ポスト電極８が形成される。さらに、これら貫通電極７７とポスト電極７８との間を接続する導電パターン７２が、配線部７９となる。なお、ポスト電極７８上には、はんだとして鉛フリーのもの、例えばＳｎＡｇ（図示せず）を形成しておく。  Thus, the through electrode 77 is formed by the copper buried in the hole H8 and the opening H9, and the post electrode 8 is formed by the copper buried in the opening H10. Further, theconductive pattern 72 that connects between the through electrode 77 and thepost electrode 78 becomes awiring portion 79. On thepost electrode 78, a lead-free solder such as SnAg (not shown) is formed as a solder.

次いで、レジストを剥離し、下地層７６（バリア層及びシード層）の不要部（図示省略）をエッチングにより除去する。なお、シード層のエッチングはウェット方式でエッチング液によりエッチングする方法が一般的である。また、バリア層はウェット方式でもよいが、ＲＩＥ等によるドライエッチングでもよい。この際、ポスト電極７８がエッチングされるのを防ぐため、ポスト電極２４を囲むようにレジストを形成した後、エッチングを行ってもよい。
その後、例えば貫通電極７７が基板の裏面に露出するまで基板７０の裏面を薄膜化し、これによってその突出部を形成する。この薄膜化には、機械的研磨または化学的なエッチングが単独で採用され、あるいは併用される。さらに、図１３（ｂ）に示すように基板７０の裏面から突出した金属部分の端面の、絶縁層７５と下地層７６とを機械的研磨、あるいはエッチング等によって除去し、これによってポスト電極７８に電気的に接続された貫通電極７７を得る。
そして、ダイシングによって個片化することにより、貫通電極７７とポスト電極７８とこれらの間を導通させる配線部７９とを有した、接続用中間チップを得る。
このようにして作製した半導体チップならびに中間チップを積層して、貫通電極の先端部と、ポスト電極の表面を接合することにより、図３や図４に示された、中間チップと半導体チップが積層された半導体装置を得ることができる。Next, the resist is peeled off, and unnecessary portions (not shown) of the base layer 76 (barrier layer and seed layer) are removed by etching. The seed layer is generally etched by a wet method using an etchant. The barrier layer may be a wet method, but may be dry etching such as RIE. At this time, in order to prevent thepost electrode 78 from being etched, etching may be performed after forming a resist so as to surround thepost electrode 24.
Thereafter, for example, the back surface of thesubstrate 70 is thinned until the through electrode 77 is exposed on the back surface of the substrate, thereby forming the protruding portion. For this thinning, mechanical polishing or chemical etching is employed alone or in combination. Further, as shown in FIG. 13B, the insulatinglayer 75 and thebase layer 76 on the end surface of the metal portion protruding from the back surface of thesubstrate 70 are removed by mechanical polishing, etching, or the like, whereby thepost electrode 78 is formed. An electrically connected through electrode 77 is obtained.
Then, by dividing into pieces by dicing, an intermediate chip for connection having a through electrode 77, apost electrode 78, and awiring portion 79 that conducts between them is obtained.
By stacking the semiconductor chip and the intermediate chip thus manufactured and joining the tip of the through electrode and the surface of the post electrode, the intermediate chip and the semiconductor chip shown in FIGS. 3 and 4 are stacked. The obtained semiconductor device can be obtained.

次に、前記の半導体装置４０を備えた回路基板及び電子機器の例について説明する。
図１４は本発明の回路基板の一実施形態の概略構成を示す斜視図である。図１４に示すようにこの実施形態の回路基板１０００には、前記の半導体装置４０が搭載されている。
なお、半導体装置４０は、積層後パッケージ化されたものを実装するのが一般的であるが、積層した半導体装置をそのまま実装してもよい。図１４においては、回路基板上に実装された形態がわかりやすいように、パッケージを省略し、前記半導体装置をそのまま示している。
回路基板１０００は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、さらにこれら配線パターンに電極パッド（図示せず）が接続されている。そして、この電気パッドに半導体装置４０における前記第１の半導体チップ４１の貫通電極４４が、パッケージ化する際に一次実装された基板を介して、電気的に接続されることにより、半導体装置４０は回路基板１０００上に実装されたものとなっている。
このような構成の回路基板１０００にあっては、実装密度が高く、しかも再配置配線がなされた半導体装置４０を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。Next, an example of a circuit board and electronic equipment provided with thesemiconductor device 40 will be described.
FIG. 14 is a perspective view showing a schematic configuration of an embodiment of a circuit board of the present invention. As shown in FIG. 14, thesemiconductor device 40 is mounted on thecircuit board 1000 of this embodiment.
Thesemiconductor device 40 is generally mounted after being stacked and packaged, but the stacked semiconductor device may be mounted as it is. In FIG. 14, the package is omitted and the semiconductor device is shown as it is so that the form mounted on the circuit board can be easily understood.
Thecircuit board 1000 is made of an organic substrate such as a glass epoxy board, for example, and a wiring pattern (not shown) made of, for example, copper or the like is formed so as to form a desired circuit, and electrode pads ( (Not shown) is connected. Then, the throughelectrode 44 of thefirst semiconductor chip 41 in thesemiconductor device 40 is electrically connected to this electric pad via a substrate that is primarily mounted when packaging, whereby thesemiconductor device 40 is Thecircuit board 1000 is mounted.
In thecircuit board 1000 having such a configuration, thesemiconductor device 40 having high mounting density and rearranged wiring is provided, so that thecircuit board 1000 is reduced in size and weight, and is connected to the wiring. The reliability is also high.

図１５は本発明の電子機器の一実施形態としての、携帯電話の概略構成を示す斜視図である。図１５に示すようにこの携帯電話３００は、前記の半導体装置４０又は前記回路基板１０００を、その筐体内部に配設したものである。
このような構成の携帯電話３００（電子機器）にあっても、実装密度が高く再配置配線がなされた半導体装置２を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。FIG. 15 is a perspective view showing a schematic configuration of a mobile phone as an embodiment of the electronic apparatus of the present invention. As shown in FIG. 15, thecellular phone 300 is configured such that thesemiconductor device 40 or thecircuit board 1000 is disposed inside the casing.
Even in the mobile phone 300 (electronic device) having such a configuration, the semiconductor device 2 having a high mounting density and a rearranged wiring is provided, so that the size and weight can be reduced. The reliability of wiring connection is also high.

なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。  Note that the electronic device is not limited to the mobile phone described above, and can be applied to various electronic devices. For example, notebook computers, liquid crystal projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, televisions, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desks The present invention can be applied to electronic devices such as a computer, a car navigation device, a POS terminal, and a device having a touch panel.

本発明の接続用中間チップの第１の実施形態を示す図である。It is a figure which shows 1st Embodiment of the intermediate | middle chip | tip for a connection of this invention.（ａ）、（ｂ）は接続用中間チップの第２の実施形態を示す図である。(A), (b) is a figure which shows 2nd Embodiment of the intermediate | middle chip | tip for a connection.本発明の半導体装置の一例を示す図である。It is a figure which shows an example of the semiconductor device of this invention.本発明の半導体装置の他の例を示す図である。It is a figure which shows the other example of the semiconductor device of this invention.本発明の半導体装置の他の例を示す図である。It is a figure which shows the other example of the semiconductor device of this invention.半導体チップの貫通電極及びポスト電極の製造方法説明図である。It is manufacturing method explanatory drawing of the penetration electrode and post electrode of a semiconductor chip.半導体チップの貫通電極及びポスト電極の製造方法説明図である。It is manufacturing method explanatory drawing of the penetration electrode and post electrode of a semiconductor chip.半導体チップの貫通電極及びポスト電極の製造方法説明図である。It is manufacturing method explanatory drawing of the penetration electrode and post electrode of a semiconductor chip.半導体チップの貫通電極及びポスト電極の製造方法説明図である。It is manufacturing method explanatory drawing of the penetration electrode and post electrode of a semiconductor chip.接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。It is explanatory drawing of the manufacturing method of the penetration electrode and post electrode of the intermediate chip for a connection.接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。It is explanatory drawing of the manufacturing method of the penetration electrode and post electrode of the intermediate chip for a connection.接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。It is explanatory drawing of the manufacturing method of the penetration electrode and post electrode of the intermediate chip for a connection.接続用中間チップの貫通電極及びポスト電極の製造方法説明図である。It is explanatory drawing of the manufacturing method of the penetration electrode and post electrode of the intermediate chip for a connection.本発明の回路基板の一実施形態の概略構成図である。It is a schematic structure figure of one embodiment of a circuit board of the present invention.本発明の電子機器の一実施形態の概略構成図である。It is a schematic block diagram of one Embodiment of the electronic device of this invention.

符号の説明Explanation of symbols

１、６、７、８、３０…接続用中間チップ、２、３１…基板、３、３２…貫通電極、
３ａ、３２ａ…突出部、４、３４、３４ａ…ポスト電極、５、３３…配線部、
４０、５０、６０…半導体装置、４１…第１の半導体チップ、
４２…第２の半導体チップ、４３…第３の半導体チップ、４４…貫通電極、
４５…ポスト電極、５１…第４の半導体チップ、５２…第５の半導体チップ、
５３…第６の半導体チップ、５４、５４ａ…貫通電極、５５、５５ａ…ポスト電極、
６１…第７の半導体チップ、６２…第８の半導体チップ、６３…第９の半導体チップ、
６４…貫通電極、６５、６５ａ…ポスト電極
1, 6, 7, 8, 30 ... intermediate chip for connection, 2, 31 ... substrate, 3, 32 ... through electrode,
3a, 32a ... projecting part, 4, 34, 34a ... post electrode, 5, 33 ... wiring part,
40, 50, 60 ... semiconductor device, 41 ... first semiconductor chip,
42 ... 2nd semiconductor chip, 43 ... 3rd semiconductor chip, 44 ... Through-hole electrode,
45 ... Post electrode, 51 ... Fourth semiconductor chip, 52 ... Fifth semiconductor chip,
53 ... Sixth semiconductor chip, 54, 54a ... Through electrode, 55, 55a ... Post electrode,
61 ... seventh semiconductor chip, 62 ... eighth semiconductor chip, 63 ... ninth semiconductor chip,
64 ... through electrode, 65, 65a ... post electrode

Claims (11)

Translated fromJapanese

基板を貫通する接続用電極を有する第１の半導体チップと、基板を貫通する接続用電極を有する第２の半導体チップと、これら半導体チップ間の電気的接続をなすための接続用中間チップとを備えた半導体装置であって、A first semiconductor chip having a connection electrode penetrating the substrate, a second semiconductor chip having a connection electrode penetrating the substrate, and an intermediate chip for connection for making an electrical connection between these semiconductor chips A semiconductor device comprising:
前記接続用中間チップは、基板と、該基板の表裏面のうちの少なくとも一方の面側に突出する貫通電極と、基板の他方の面側において、平面視した状態で前記貫通電極とは異なる位置に配置されたポスト電極と、基板中または基板面に配置されて前記貫通電極とポスト電極とを導通させる配線部と、を備えてなり、The connecting intermediate chip has a position different from that of the through-electrode in a plan view on a substrate, a through-electrode protruding to at least one of the front and back surfaces of the substrate, and the other surface of the substrate. A post electrode disposed in the substrate, and a wiring portion disposed in the substrate or on the substrate surface and electrically connecting the through electrode and the post electrode,
前記接続用中間チップの一方の面側に、前記第１の半導体チップがその接続用電極を接続用中間チップの貫通電極に導通した状態で接続され、The first semiconductor chip is connected to one surface side of the connection intermediate chip in a state where the connection electrode is electrically connected to the through electrode of the connection intermediate chip,
前記接続用中間チップの他方の面側に、前記第２の半導体チップがその接続用電極を接続用中間チップのポスト電極に導通した状態で接続され、The second semiconductor chip is connected to the other surface side of the connecting intermediate chip in a state where the connecting electrode is electrically connected to the post electrode of the connecting intermediate chip,
第１の半導体チップと第２の半導体チップとは互いに異なる大きさの異種のチップであることを特徴とする半導体装置。A semiconductor device, wherein the first semiconductor chip and the second semiconductor chip are different types of chips having different sizes.前記接続用中間チップの基板がシリコンからなることを特徴とする請求項１記載の半導体装置。2. Thesemiconductor device according to claim 1,wherein the substrate of theconnecting intermediate chip is made of silicon.前記接続用中間チップは、貫通電極とポスト電極とこれらを導通させる配線部とからなる組が複数形成されてなることを特徴とする請求項１又は２記載の半導体装置。3. Thesemiconductor device according to claim 1,wherein the connecting intermediate chip is formed with a plurality of sets each includinga through electrode, a post electrode, and a wiring portion that conductsthe through electrode and the post electrode.前記接続用中間チップは、異なる組の配線部が平面視した状態で交差してなることを特徴とする請求項３記載の半導体装置。4. Thesemiconductor device according to claim 3,wherein the connecting intermediate chip is formed by intersecting different sets of wiring portions in a plan view.前記接続用中間チップは、一つの配線部に複数の貫通電極が導通していることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。5. Thesemiconductor device according to claim 1,wherein the connecting intermediate chip includes a plurality of through electrodes that are electrically connected to one wiring portion. 6.前記接続用中間チップは、一つの配線部に複数のポスト電極が導通していることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。Thesemiconductor device according to claim 1, wherein a plurality of post electrodes are electrically connected to one wiring portion of theconnecting intermediate chip.前記接続用中間チップの前記貫通電極、ポスト電極、配線部は、少なくとも一つが銅からなることを特徴とする請求項１〜６記載のいずれか一項に記載の半導体装置。Thesemiconductor device according to claim 1, wherein at least one of the through electrode, the post electrode, and the wiring portion of theintermediate chip for connection is made of copper.前記接続用中間チップが複数積層されており、それぞれのチップの所定の電極どうしが導通せしめられていることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。The semiconductor device accordingto claim 1, wherein a plurality of the connecting intermediate chips are stacked, and predetermined electrodes of each chip are electrically connected to each other .前記接続用中間チップの基板が、第１の半導体チップの基板または第２の半導体チップの基板と略同一の厚さであることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。The substrate of the connection intermediate chip has substantially the same thickness as the substrate of the first semiconductor chip or the substrate of the second semiconductor chip. Semiconductor device.請求項１〜９のいずれか一項に記載の半導体装置を実装することを特徴とする回路基板。A circuit board on which the semiconductor device according to claim 1 is mounted.請求項１〜９のいずれか一項に記載の半導体装置を有することを特徴とする電子機器。An electronic apparatus comprising the semiconductor device according to claim 1.

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