JP4231055B2

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Publication number: JP4231055B2
Application number: JP2006028053A
Authority: JP
Inventors: 久和松森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-02-06
Filing date: 2006-02-06
Publication date: 2009-02-25
Anticipated expiration: 2026-02-06
Also published as: US20070200237A1; JP2007208170A; US7553757B2

Description

本発明は半導体装置及びその製造方法に関するものであり、とくに配線材料として銅（Ｃｕ）を用いた半導体装置及びその製造方法に関するものである。

銅（Ｃｕ）配線はアルミニウム配線より寄生抵抗、寄生容量を小さくすることができるため、半導体装置における配線材料及びビア材料として重要性を増してきている。しかし、Ｃｕはアルミニウム（Ａｌ）等と異なりエッチングによる加工が困難であるため、配線及びビア形成のためにいわゆるダマシン技術が適用される（例えば、特許文献１参照）。すなわち、層間絶縁膜にフォトリソグラフィとエッチングによりＣｕ配線を埋め込むための溝を形成し、この溝の内部も含めた層間絶縁膜の全面に窒化シリコン膜（ＳｉＮ）からなるバリアメタル膜をＣＶＤ法により形成した後、スパッタリング又はメッキ法等により、Ｃｕを溝の内部を含めた層間絶縁膜全面に形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、溝の外側のＣｕを除去することにより、Ｃｕ配線が形成される。上述のバリアメタル膜は、銅が層間絶縁膜中に拡散し、層間絶縁膜の絶縁性が低下することを防止するために形成されるものである。

しかし、上記の半導体装置及びその製造方法においては、ＣＭＰを実行して溝の外部のＣｕ膜を除去する場合、ＣＭＰスラリによりもたらされる化学反応により、バリアメタル膜とＣｕ膜との間にいわゆる電池効果が生じ、バリアメタル膜やＣｕ膜が溶解され凹みが発生するという問題があった。この凹みは配線抵抗やビアホール抵抗を増大させ、Ｃｕ配線の特長である低抵抗性を減却させてしまう。また、配線の信頼性劣化の問題も引き起こす。将来半導体装置の微細化が益々進展すると、この溶解による抵抗の増大は、益々深刻になるものと予想される。
特開平８−２２２５６９号公報

本発明は、Ｃｕ配線をダマシン法で形成する半導体装置及びその製造方法において、いわゆる電池効果による影響を無くし、低抵抗で信頼性の高いＣｕ配線を提供することを目的とする。

本発明の一の態様に係る半導体装置は、層間絶縁膜に形成された配線溝に銅を埋め込んだ後平坦化して形成されたＣｕ配線を具備する半導体装置において、前記層間絶縁膜が、第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され銅の拡散を防止する性質を有する第２の層間絶縁膜とから構成され、前記配線溝の内壁の第２の層間絶縁膜の中間付近より上方の部分を除く部分に形成されたバリアメタル膜を備え、前記Ｃｕ配線は、前記配線溝の内壁に沿って前記バリアメタル膜上に形成され、前記配線溝上端部で前記バリアメタル膜の上端を覆い前記第２の層間絶縁膜と接するとともに、前記配線溝の内部に凹部を残して形成された第１のＣｕ配線と、前記凹部を含む前記配線溝を埋め込むように形成された第２のＣｕ配線とから構成されることを特徴とする。

本発明の一の態様に係る半導体装置の製造方法は、層間絶縁膜に配線溝を形成し、メタルを埋め込み平坦化して形成されたＣｕ配線を有する半導体装置の製造方法において、第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に銅の拡散を防止する性質を有する第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を貫通して前記第１の層間絶縁膜に達するように配線溝を形成する工程と、前記配線溝の内壁にバリアメタル膜を形成する工程と、前記配線溝内にレジストを埋め込んだ後、このレジストをマスクとして前記バリアメタル膜を前記第１及び第２の層間絶縁膜の界面が露出しない程度までエッチバックする工程と、前記レジストを剥離した後、前記配線溝内に銅を埋め込む工程とを備えたことを特徴とする。

本発明の別の一の態様に係る半導体装置の製造方法は、層間絶縁膜に配線溝を形成し、メタルを埋め込み平坦化して形成されたＣｕ配線を有する半導体装置の製造方法において、第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に配線溝を形成する工程と、前記配線溝の内壁にバリアメタル膜を形成する工程と、前記バリアメタル膜上にレジストを埋め込んだ後、このレジストをマスクとして前記バリアメタル膜をエッチバックする工程と、前記レジストを剥離した後前記Ｃｕ配線を前記配線溝に埋め込み形成する工程と、前記第１の層間絶縁膜を前記バリアメタル膜が露出する程度までエッチバックする工程と、前記第１の層間絶縁膜及び前記Ｃｕ配線を覆うように銅の拡散を防止する性質を有する第２の層間絶縁膜を形成する工程とを備えたことを特徴とする。

本発明によれば、Ｃｕ配線をダマシン法で形成する半導体装置及びその製造方法において、いわゆる電池効果による影響を無くし、低抵抗で信頼性の高いＣｕ配線を提供することが可能になる。

以下、本発明の実施の形態に係る半導体装置及びその製造方法を、図面を参照して詳細に説明する。

［第１の実施の形態］図１は、本発明の第１の実施の形態に係る半導体装置の配線部の断面構造を示している。この半導体装置では、半導体基板２００上に層間絶縁膜（２０１、２０２）が形成され、この層間絶縁膜に配線溝Ｔ１を形成し、この配線溝Ｔ１内に、バリアメタル膜２０３を介して、ダマシン法によりＣｕ配線（２０５、２０６）が形成されている。なお、図示は省略するが、Ｃｕ配線の上面はＳｉＮ等からなるキャップ層が形成され、上層の層間絶縁膜と隔離される。この実施の形態の層間絶縁膜は、第１の層間絶縁膜２０１と、第２の層間絶縁膜２０２との少なくとも２層構造を有している。

第１の層間絶縁膜２０１は、Ｓｉ、Ｏ、Ｎ、Ｆ、Ｃ、Ｈ、Ｂ、Ｐの一部又はすべての元素を含んだ絶縁膜であり、例えばＳｉＯＣ系等の無機化合物膜又は有機化合物膜から形成される。この第１の層間絶縁膜２０１は、単層で形成してもよいし、別膜を組み合わせた積層膜としてもよい。

また、第２の層間絶縁膜２０２は、第１の層間絶縁膜２０１に比べ銅の拡散を防止する性質が高い膜、例えばＳｉＮ、ＳｉＣ、ＳｉＣＮ等を主成分として構成される。第２の層間絶縁膜２０２は、例えばプラズマＣＶＤ法により第１の層間絶縁膜２０１上に形成される。

この実施の形態では、Ｃｕ配線を埋め込むための配線溝Ｔ１が、この２つの層間絶縁膜２０１、２０２を貫通するように形成される。そして、Ｃｕ配線を形成する銅が層間絶縁膜２０１へ拡散することを防止するバリアメタル膜２０３が、この配線溝Ｔ１の内壁に形成される。ただし、この実施の形態では、バリアメタル膜２０３は、配線溝Ｔ１の内壁の上端部を除く部分、具体的には第２の層間絶縁膜２０２の中間付近より上方の部分を除く部分に形成される。バリアメタル膜２０３を構成する材料は、例えばＴａ、ＴａＮ、ＴａＳｉＮ、Ｔｉ、ＴｉＮ、Ｍｎ、ＭｎＯ、Ｎｂ、ＮｂＮ、ＷＮ、又はＷＳｉＮ等の中から選択される。

Ｃｕ配線は、この配線溝Ｔ１内に、バリアメタル膜２０３を介してダマシン法により埋め込まれる。この実施の形態では、Ｃｕ配線は、配線溝Ｔ１の内壁に沿って形成される第１のＣｕ配線層２０５と、その第１のＣｕ配線層２０５の内部に形成される第２のＣｕ配線層２０６とからなっている。

第１のＣｕ配線層２０５は、ＥＣＰ法（Electrochemical plating）で第２のＣｕ配線層２０６を形成する場合の下地層として機能するものである。第２のＣｕ配線層２０６をＣＶＤ法、ＰＶＤ法、無電解メッキ法等で形成する場合には、この第１のＣｕ配線層２０５は省略することも可能である。

第２のＣｕ配線層２０６は、第１のＣｕ配線層２０５の内側の凹部を含めた半導体基板上の全体に、ＰＶＤ法、ＣＶＤ法、無電解メッキ法、電解メッキ法その他の手法により堆積され、第１のＣｕ配線層２０５の内側の凹部に埋め込まれる。

上述のように、本実施の形態のバリアメタル膜２０３は配線溝Ｔ１の内壁の上端部を除く部分に形成されるため、配線溝Ｔ１に形成されるＣｕ配線（２０５、２０６）は、配線溝Ｔ１の上端部において、第２の層間絶縁膜２０２とのみ接している。即ち、Ｃｕ配線（２０５、２０６）は、配線溝Ｔ１の内壁の上端部を除く部分においてバリアメタル膜２０３により覆われており、第１の層間絶縁膜２０１とは、バリアメタル膜２０３により隔離されている。

次に、この図１に示す配線構造の製造工程を、図２〜図９を参照して説明する。はじめに、図２に示すように、半導体基板２００上に第１の層間絶縁膜２０１をプラズマＣＶＤ法又は塗布法により形成し、続いてこの第１の層間絶縁膜２０１上にＣｕの拡散を防止する性質を有する第２の層間絶縁膜２０２（ＳｉＮ、ＳＩＣ、ＳｉＣＮ）を同様にプラズマＣＶＤ法又より形成する。

次に、第２の層間絶縁膜２０２上にフォトレジストを成膜してフォトリソグラフィ法によりパターンを形成する。その後、このパターニングされたフォトレジストをマスクとしてＲＩＥ法（Reactive Ion Etching ）により、図３に示すような配線溝Ｔ１を形成する。その後、図４に示すように、この配線溝Ｔ１の内壁全体に、Ｃｕ配線中のＣｕを第１の層間絶縁膜２０１中に拡散させることを防止するためのバリアメタル膜２０３を形成する。

続いて、図５に示すように、半導体基板２００上の全体に、配線溝Ｔ１の内部も含めてフォトレジスト２０４を堆積させた後、ＣＭＰ法（Chemical Mechanical Polishing ）を実行し、配線溝Ｔ１外のフォトレジスト２０４を除去し、配線溝Ｔ１の内部をフォトレジスト２０４で埋め込む。この状態において、バリアメタル２０３は、配線溝Ｔ１の上端部のみにおいて表面に露出している。

次に、このフォトレジスト２０４をマスクとしてＲＩＥ法を実行し、バリアメタル膜２０３の上端部を、第２の層間絶縁膜２０２の中間付近で、第１の層間絶縁膜２０１との界面まで達しない程度にまでエッチングする（図６参照）。

その後、図７に示すようにフォトレジスト２０４をプラズマエッチングを実行して剥離した後、図８に示すように、ＥＣＰ法を用いて第１のＣｕ配線層２０５を、配線溝Ｔ１の内壁に沿って、配線溝Ｔ１の内部に凹部を残した状態に成膜する。そして、この凹部も含めた半導体基板２００の表面全体に、第２のＣｕ配線層２０６を、ＰＶＤ法、ＣＶＤ法、無電解メッキ法、電解メッキ法その他の手法により堆積し、第１のＣｕ配線層２０５の内側の凹部に埋め込む。なお、このとき堆積されている第１のＣｕ配線層２０５と第２のＣｕ配線層２０６との合計の膜厚は、最終的に配線形状として残る膜の膜厚以上とする。その後、ＣＭＰ法にて第１のＣｕ配線層２０５及び第２のＣｕ配線層２０６を平坦化し、図９に示すようなＣｕ配線又はビアホールが完成する。

本実施の形態では、図６で説明したように、バリアメタル膜２０３の上端部を第２の層間絶縁膜２０２の中間付近までエッチバックすることにより、いわゆる電池効果による影響を無くし、低抵抗で信頼性の高いＣｕ配線を提供することを可能にしている。このことを、図１０、図１１に示す参考形態との比較において説明する。図１０では、層間絶縁膜２０１に形成された配線溝に、バリアメタル膜２０３を成膜した後、Ｃｕ配線層２０５、２０６を形成する点で本実施の形態と同様であるが、図６で説明したバリアメタル膜２０３の上端部をエッチバックする工程を実行していない。このため、バリアメタル膜２０３は、図１０に示すように、配線溝の上端部や外部にも残存している。この状態において、Ｃｕ配線の平坦化のためにＣＭＰ法を実行すると、バリアメタル膜２０３とＣｕ配線層２０５，２０６との間に電池効果が発生する。電池効果は、ＣＭＰスラリとの化学反応により、バリアメタルとＣｕ配線層の接合部を中心として膜の溶解が生じる現象である。このため、図１１に示すように、Ｃｕ配線層２０５、バリアメタル膜２０３の上端部が溶解し、凹みが生じる。この凹みは、配線抵抗及びビアホール抵抗を増大させる原因となり得る。また、配線の信頼性劣化の問題も生じる。この点、本実施の形態では、バリアメタル膜２０３が上記のように上端部においてエッチバックされており、配線層２０５，２０６と共にＣＭＰ除去されないため、電池効果は生じない。従って、配線抵抗やビアホール抵抗の増大を防ぎ、配線の信頼性を高く維持することができる。

［第２の実施の形態］次に、本発明の第２の実施の形態の半導体装置の製造方法を、図１２〜図２１を参照して説明する。この実施の形態では、層間絶縁膜２０１のみに配線溝Ｔ１を形成してＣｕ配線を形成し、第２の層間絶縁膜２０２はその後形成する点で第１の実施の形態の製造工程と異なっている。以下、図面を参照して説明する。

まず図１２に示すように、半導体基板２００上に第１の層間絶縁膜２０１をプラズマＣＶＤ法又は塗布法により形成する。次に、第１の層間絶縁膜２０１上にフォトレジストを成膜してフォトリソグラフィ法によりパターンを形成する。その後、このパターニングされたフォトレジストをマスクとしてＲＩＥ法（Reactive Ion Etching ）により、図１３に示すような配線溝Ｔ１を形成する。
その後、図１４に示すように、この配線溝Ｔ１の内壁全体に、Ｃｕ配線中のＣｕを第１の層間絶縁膜２０１中に拡散させることを防止するためのバリアメタル膜２０３を形成する。続いて、図１５に示すように、半導体基板２００上の全体に、配線溝Ｔ１の内部も含めてフォトレジスト２０４を堆積させた後、ＣＭＰ法（Chemical Mechanical Polishing ）を実行して、配線溝Ｔ１外のフォトレジスト２０４を除去し、配線溝Ｔ１の内部をフォトレジスト２０４で埋め込む。この状態において、バリアメタル２０３は、配線溝Ｔ１の上端部のみにおいて表面に露出している。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変形、置換、追加等が可能である。

符号の説明

２００・・・半導体基板、２０１・・・第１の層間絶縁膜、２０２、２１０・・・第２の層間絶縁膜、２０３・・・バリアメタル膜、２０４・・・フォトレジスト、２０５・・・第１のＣｕ配線層、２０６・・・第２のＣｕ配線層。