JP4083379B2 - Liquid crystal display device and manufacturing method thereof - Google Patents

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明は、チャネルエッチ型の薄膜トランジスタを備えた液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、デスクトップ型パソコン向けの１５〜２３インチ（ＸＧＡ〜ＵＸＧＡクラス）の液晶表示装置の普及に伴い、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子として備えたアクティブマトリクス型液晶表示装置の需要が一層増加している。需要拡大に応じた供給量を確保するために、様々な簡略化プロセス、増産プロセス等が検討されている。
【０００３】
同様に、超高精細表示の液晶表示装置の需要も増加している。超高精細表示を実現するにはＴＦＴの小型化と特性の安定性の向上が必要であり、そのためチャネルエッチ型ＴＦＴの採用が検討されている。チャネルエッチ型ＴＦＴは、ソース／ドレイン電極を形成する際のエッチング時に動作半導体層のチャネル領域を保護するためのチャネル保護膜を有していない。したがって、エッチングレートの変動を考慮すると、チャネル領域上のｎ型不純物半導体層を残渣なくエッチング除去するには、チャネル領域上面までエッチングする必要がある。
【０００４】
アクティブマトリクス型液晶表示装置は、非選択時にオフ状態となって信号を遮断するスイッチング素子を各画素毎に設けることによってクロストークを防止しており、単純マトリクス方式の液晶表示装置と比較して優れた表示特性を有している。特にＴＦＴを用いた液晶表示装置の表示特性は、その駆動能力の高さからＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）にも匹敵する。
【０００５】
一般的なＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型液晶表示装置は、透明絶縁性基板であるアレイ基板と対向基板の間に液晶を封入した構造を有している。両基板の相互に対向する面（対向面）のうち、対向基板側にはコモン（共通）電極、カラーフィルタ及び配向膜等が形成され、アレイ基板側にはＴＦＴ、画素電極及び配向膜等が形成されている。両基板の対向面と反対側の面には、各々偏光板が貼り付けられている。この２枚の偏光板の偏光軸を互いに直交するように配置した液晶表示装置は、電圧無印加状態で光を透過し、電圧印加状態で遮光するノーマリホワイトモードとなる。逆に、２枚の偏光板の偏光軸を互いに平行に配置した液晶表示装置はノーマリブラックモードとなる。
【０００６】
近年、液晶表示装置のより一層の高性能化、特に高視野角特性、表示品質の向上及び高精細化等が強く要求されている。高視野角特性と表示品質の向上を実現する表示装置として、垂直配向（ＶＡ：Ｖｅｒｔｉｃａ１ Ａｌｉｇｎｍｅｎｔ）型液晶表示装置、特にＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖａｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型液晶表示装置が普及しつつある。
【０００７】
ＭＶＡ型液晶表示装置は、アレイ基板と対向基板、及び両基板間に封入された誘電率異方性が負の垂直配向型液晶で構成されている。両基板の対向面のうち、対向基板側にはコモン電極、カラーフィルタ及び垂直配向膜等が形成され、アレイ基板側にはＴＦＴ、画素電極及び垂直配向膜等が形成されている。両基板の対向面と反対側の面には、それぞれ偏光板が互いに偏光軸を直交させて配置されている。このＭＶＡ型液晶表示装置は垂直配向膜を有しており、電圧無印加状態で液晶が配向膜に対して垂直に配向するのでノーマリブラックモードとなる。アレイ基板側のインジウム酸化スズ（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる画素電極には、ドメイン規制用のスリットが形成されており、対向基板側にはレジストからなる土手（突起部）が形成されている。アレイ基板側の画素電極と対向基板側のコモン電極との間に充分な電圧を印加すると、垂直配向型の液晶分子はその電界の方向と垂直に配列する。このとき、各スリットを挟んだ両側、あるいは各突起部を挟んだ両側では、液晶分子の配列方向が異なる、いわゆる配向分割（マルチドメイン）が達成される。この状態でアレイ基板側の偏光板に入射した光の一部は、対向基板側の偏光板を通過するため、液晶表示装置は明状態を表示する。各画素毎に印加する電圧を制御することで画素毎の階調表示が得られ、液晶表示装置に所望の画像を表示することが可能となる。また上述の配向分割により斜め方向の光漏れが抑制され、視野角特性が改善される。
【０００８】
従来のチャネルエッチ型ＴＦＴを有する液晶表示装置のアレイ基板及びその製造方法を図３２乃至図４２を用いて説明する。まず、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるアレイ基板の構成について図３２を用いて説明する。図３２は、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるＴＦＴ及び蓄積容量の構成を示す概略断面図である。ＴＦＴ１０２は、絶縁性を有する透明ガラス基板１０６上に形成されたゲート電極１０８を有している。ゲート電極１０８上にはゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０上には動作半導体層１１２が形成されている。動作半導体層１１２上には、オーミックコンタクト層として機能するｎ型不純物半導体層１１６が形成されている。
【０００９】
ｎ型不純物半導体層１１６上には、ソース電極１１４及びドレイン電極１１８が形成されている。ソース電極１１４及びその下層のｎ型不純物半導体層１１６と、ドレイン電極１１８及びその下層のｎ型不純物半導体層１１６とは、動作半導体層１１２のチャネル領域上に設けられた間隙で分離されて、電気的に絶縁されている。また、全面には保護膜１２０が形成されている。保護膜１２０上の各画素領域内に広がって画素電極１２２が形成されている。画素電極１２２は、ソース電極１１４上の保護膜１２０を開口したコンタクトホール１２４を介してソース電極１１４に接続されている。
【００１０】
蓄積容量１０４は、透明ガラス基板１０６上にゲート電極１０８と同一の形成材料で形成された蓄積容量バスライン１２６を有している。蓄積容量バスライン１２６上にはゲート絶縁膜１１０と同一の形成材料で絶縁膜１２８が形成されている。絶縁膜１２８上には、ソース電極１１４及びドレイン電極１１８と同一の形成材料で蓄積容量対向電極１３０が形成されている。蓄積容量対向電極１３０上には、保護膜１２０が形成されている。保護膜１２０上には画素電極１２２が形成されている。画素電極１２２は、蓄積容量対向電極１３０上の保護膜１２０を開口したコンタクトホール１３２を介して蓄積容量対向電極１３０に接続されている。
【００１１】
次に、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるアレイ基板の製造方法を図３３乃至図４２を用いて説明する。図３３乃至図３７は、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるＴＦＴ及び蓄積容量の製造工程を示す工程断面図である。図３８乃至図４２は、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるアレイ基板の製造工程を示す平面図である。まず、図３３及び図３８に示すように、絶縁性を有する透明ガラス基板１０６上全面に導電膜を成膜し、パターニングしてゲート電極１０８、ゲートバスライン１３４、ゲート端子１３６、蓄積容量バスライン１２６、蓄積容量端子１４０をそれぞれ形成する。なお、図３８に示したゲートバスライン１３４は、破線に挟まれた領域が図３３に示したゲート電極１０８として機能する。
【００１２】
次に、全面にゲート絶縁膜１１０及びゲート絶縁膜１１０と同一の形成材料で同時に形成される絶縁膜１２８と、ａ−Ｓｉ層とｎ⁺ａ−Ｓｉ層とを連続して成膜する。次いで、ｎ⁺ａ−Ｓｉ層とａ−Ｓｉ層をパターニングして、図３４及び図３９に示すように、動作半導体層１１２とｎ型不純物半導体層１１６を形成する。図３９に示すように、動作半導体層１１２とｎ型不純物半導体層１１６は、ゲートバスライン１３４のゲート電極１０８上方に形成される。
【００１３】
次に、全面に金属層を成膜してパターニングし、図３５に示すように、ソース電極１１４とドレイン電極１１８と蓄積容量対向電極（中間電極）１３０とをそれぞれ形成する。同時に、図４０に示すように、ドレインバスライン１４２とドレイン端子１４４を形成する。上記金属層からソース電極１１４とドレイン電極１１８を分離形成すると共に動作半導体層１１２にチャネル領域を形成するエッチング工程で、金属層及びｎ型不純物半導体層１１６は、ゲート電極１０８直上の動作半導体層１１２上面で所定の間隙ができるようにエッチングされて分離され、電気的に絶縁される。このエッチング工程では、間隙下の動作半導体層１１２表面もエッチングされる。これ以降、少なくともｎ型不純物半導体層１１６から動作半導体層１１２表面までのエッチングをチャネルエッチングと言う。
【００１４】
次に、全面に透明絶縁膜からなる保護膜１２０を成膜してパターニングし、図３６に示すように、ソース電極１１４上のコンタクトホール１２４と、蓄積容量対向電極１３０上のコンタクトホール１３２とを形成する。同時に、図４１に示すように、ゲート端子１３６上のコンタクトホール１４６と、蓄積容量端子１４０上のコンタクトホール１４８と、ドレイン端子１４４上のコンタクトホール１５０とを形成する。
【００１５】
最後に、図３７及び図４２に示すように、全面にＩＴＯからなる透明導電膜を形成してパターニングし、各画素領域内に画素電極１２２を形成する。また、当該パターニングにより、ゲート端子１３６上、蓄積容量端子１４０上、及びドレイン端子１４４上に保護導電膜１５２をそれぞれ形成する。以上の工程でアレイ基板が完成する。また、本例に示したＭＶＡ型液晶表示装置では、画素電極１２２を形成する際に、図４２に示すようなドメイン規制用のスリット１５０が形成される。
【００１６】
【発明が解決しようとする課題】
従来のチャネルエッチ型ＴＦＴの製造方法において、図３４に示した工程では、ＳＦ₆、Ｈｅ、ＨＣｌの混合ガスを用いた反応性イオンエッチング（ＲＩＥ）法によるドライエッチングが行われている。エッチングの停止時期は、エッチング中におけるＳｉＦ₂のプラズマ発光（発光波長：３９０．２ｎｍ）の発光強度の低下に基づくａ−Ｓｉ層（図３４の動作半導体層１１２の形成層）の終点検出（ＥＰＤ検出：Ｅｎｄ Ｐｏｉｎｔ Ｄｅｔｅｃｔｉｎｇ）により決定される。プラズマ発光強度は、上記発光波長の光強度を検出する受光素子を有し、光強度に応じて信号を出力する光強度センサにより検出される。
【００１７】
一方、図３５に示したチャネルエッチング工程は、上述と同様にＳＦ₆、Ｈｅ、ＨＣｌの混合ガスによるＲＩＥ法を用いている。ところが、ａ−Ｓｉ層（図３５では動作半導体層１１２）とその上層に形成されたｎ⁺ａ−Ｓｉ層（図３５ではｎ型不純物半導体層１１６）のＳｉＦ₂のプラズマ発光強度の差はほとんどなく、しかもチャネルエッチング領域の面積が狭いため発光強度は極めて低い。このため、ｎ⁺ａ−Ｓｉ層だけのエッチング終点をＥＰＤ検出で得ることは困難である。したがって、チャネルエッチング工程では、エッチング時間を制御してｎ⁺ａ−Ｓｉ層のエッチングを停止するようにしている。この時間制御によるエッチングでは、チャネル領域上層のｎ⁺ａ−Ｓｉ層を確実に除去するために、チャネル領域の動作半導体層１１２の掘り込みマージンを十分確保しておく必要がある。このため、動作半導体層１１２となるａ−Ｓｉ層の膜厚は１２０〜２００ｎｍ以上に厚く形成する必要がある。ところが、このような厚い膜厚にしてしまうとチャネル領域で安定した特性が得られず、また成膜時間とエッチング時間が余分に必要となってしまうという問題が生ずる。
【００１８】
また、上記のようなエッチング時間の制御によるチャネルエッチングでは、チャネル領域の動作半導体層１１２の膜厚をリアルタイムで測定するのは困難であり、エッチング終了後に残膜厚用ＴＥＧ（例えば、ナノメトリクス社製の膜厚測定装置）等で測定するしかない。また、超高精細表示を実現する小型化されたＴＦＴ１０２では、さらにチャネルエッチング領域の面積が狭くなるためエッチングレートに変動が生じ、時間制御によるエッチングではチャネル領域の動作半導体層１１２の掘り込み量の変動も大きくなる。したがって、チャネル領域の動作半導体層１１２の膜厚の均一性が悪化するだけでなく、部分的に極めて薄くなることもあり、ＴＦＴ１０２で安定した特性が得られないという問題がある。
【００１９】
さらに、ＴＦＴ１０２及び蓄積容量１０４の形成領域以外の領域に形成される、窒化シリコン（ＳｉＮ）膜等からなる絶縁膜１２８もチャネルエッチングにおいてプラズマに長時間さらされるためにダメージを受けてしまうという問題もある。
【００２０】
本発明の目的は、チャネルエッチングの終点を確実に検出することにより、特性の安定したチャネルエッチ型ＴＦＴを有する液晶表示装置及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的は、絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成し、前記ダミー半導体層がエッチング除去されたら前記エッチングを停止することを特徴とする液晶表示装置の製造方法によって達成される。
【００２２】
【発明の実施の形態】
本発明の第１の実施の形態による液晶表示装置及びその製造方法について、図１乃至図１６を用いて説明する。まず、本実施の形態による液晶表示装置の概略の構成を図１及び図２を用いて説明する。図１は本実施の形態による液晶表示装置の全体構成を示している。アレイ基板８１上には、ＴＦＴ２と、蓄積容量４と、例えばＩＴＯ等の透明導電膜からなる画素電極を有する画素領域８４とがマトリクス状に多数配置された表示領域８６が画定されている。なお、図１では画素領域８４内に１画素分の液晶表示装置の等価回路を示している。表示領域の周囲の図中左方にはゲートバスライン駆動回路８８が配置され、図中上方にはドレインバスライン駆動回路９０が配置されている。
【００２３】
また、システム側からのドットクロックや、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びＲＧＢデータが入力する入力端子９２が図中パネル上方に設けられている。アレイ基板８１は図示しないシール剤を介して対向基板９４と対向して貼り合わされている。アレイ基板８１と対向基板９４との間のセルギャップに液晶ｌｃが封入されている。アレイ基板８１上の表示電極と対向基板９４上のコモン電極、及びそれらに挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。一方、アレイ基板側で表示電極と蓄積容量バスラインが形成されて蓄積容量５４が形成されている。
【００２４】
表示領域８６内には図中上下方向に延びるドレインバスライン４２が図中左右方向に平行に複数形成されている。複数のドレインバスライン４２のそれぞれは、ドレインバスライン駆動回路９０に接続されており、ドレインバスライン４２毎に所定の階調電圧が印加されるようになっている。
【００２５】
また、ドレインバスライン４２とほぼ直交する方向に延びるゲートバスライン３４が図中上下方向に平行に複数形成されている。複数のゲートバスライン３４のそれぞれは、ゲートバスライン駆動回路８８に接続されている。ゲートバスライン駆動回路８８は、内蔵したシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン３４に対して順にゲートパルスを出力するようになっている。
【００２６】
ゲートバスライン駆動回路８８により複数のゲートバスライン３４のいずれか１つにゲートパルスが出力されると、当該ゲートバスライン３４に接続されている複数のＴＦＴ２がオン状態になる。これにより、ドレインバスライン駆動回路９０から複数のドレインバスライン４２のそれぞれに印加されている階調電圧が各画素電極に印加される。
【００２７】
図２は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の構成を示す概略断面図である。ＴＦＴ２は、絶縁性を有する透明ガラス基板６上に、例えば膜厚１００ｎｍのアルミニウム（Ａｌ）層と膜厚５０ｎｍの窒化モリブデン（ＭｏＮ）層とをこの順に積層した金属層により形成されたゲート電極８を有している。ゲート電極８の形成材料は、Ａｌ層とチタン（Ｔｉ）層とをこの順に積層した金属層や、クロム（Ｃｒ）層、Ａｌ合金層等であってもよい。ゲート電極８上には、例えば膜厚１００〜６００ｎｍのＳｉＮ膜又は酸化シリコン（ＳｉＯ）膜によりゲート絶縁膜１０が形成されている。ゲート絶縁膜１０上には、膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）のａ−Ｓｉ層により動作半導体層１２が形成されている。動作半導体層１２上には、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ⁺ａ−Ｓｉ層により、オーミックコンタクト層として機能するｎ型不純物半導体層１６が形成されている。
【００２８】
ｎ型不純物半導体層１６上には、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのモリブデン（Ｍｏ）層とをこの順に積層した金属層によりソース電極１４及びドレイン電極１８が形成されている。ソース電極１４及びドレイン電極１８の形成材料は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。
【００２９】
ソース電極１４及びその下層のｎ型不純物半導体層１６と、ドレイン電極１８及びその下層のｎ型不純物半導体層１６とは、ゲート電極８上方の動作半導体層１２上部でエッチングされて分離され、互いに絶縁されている。このエッチングの際の両電極の分離絶縁を確実にするため、動作半導体層１２のチャネル領域上表面もエッチングされている。基板全面には、例えば膜厚３３０ｎｍのＳｉＮ膜からなる保護膜２０が形成されている。保護膜２０上には、例えば膜厚７０ｎｍのＩＴＯからなる画素電極２２が形成されている。画素電極２２は、ソース電極１４上の保護膜２０を開口して形成されたコンタクトホール２４を介してソース電極１４に接続されている。
【００３０】
蓄積容量４は、透明ガラス基板６上にゲート電極８と同一の形成材料で形成された蓄積容量バスライン２６を有している。蓄積容量バスライン２６上には、ゲート絶縁膜１０と同一の形成材料で絶縁膜２８が形成されている。絶縁膜２８上には、動作半導体層１２と同一の形成材料で動作半導体層１２より薄い残存層５８が形成されている。残存層５８上には、ソース電極１４及びドレイン電極１８と同一の形成材料で蓄積容量対向電極３０が形成されている。蓄積容量対向電極３０上には、保護膜２０が形成されている。保護膜２０上にはＴＦＴ２のソース電極１４に接続されている画素電極２２が形成されている。画素電極２２は、蓄積容量対向電極３０上の保護膜２０を開口して形成されたコンタクトホール３２を介して蓄積容量対向電極３０に接続されている。
【００３１】
次に、本実施の形態による液晶表示装置の製造方法を図３乃至図１６を用いて説明する。図３乃至図９は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の製造工程を示す工程断面図であり、図中左側にＴＦＴ２を示し、図中右側に蓄積容量４を示している。図１０及び図１１は、本実施の形態による液晶表示装置におけるゲート端子及びドレイン端子の製造工程を示す工程断面図である。図１０及び図１１において、（ａ）はゲート端子３６を示しており、（ｂ）はドレイン端子４４を示している。図１２乃至図１６は、本実施の形態による液晶表示装置におけるアレイ基板の製造工程を示す平面図である。
【００３２】
まず、透明ガラス基板６全面に、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｔｉｏｎ）法により、例えば膜厚１００ｎｍのＡｌ層と膜厚５０ｎｍのＭｏＮ層とをこの順に成膜して金属層（図示せず）を形成する。金属層の形成材料は、この他Ａｌ層とＴｉ層との積層による金属層や、Ｃｒ層、Ａｌ合金層等であってもよい。次に、全面にレジストを塗布してから第１の露光用マスク（図示せず）を用いて露光した後現像して、金属層上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、例えばＡｌエッチャントを用いたウェットエッチングにより金属層をエッチングする。当該エッチングにより、図３に示すゲート電極８と蓄積容量バスライン２６を形成する。同時に、図１２に示すゲートバスライン３４とゲート端子３６と蓄積容量端子４０を形成する。なお、図１２に示したゲートバスライン３４は、破線で挟まれた領域で図３に示したゲート電極８として機能する。上記エッチングにおいて、金属層がＡｌ層とＴｉ層とを積層した金属層であれば例えば塩素（Ｃｌ）系ガスによりドライエッチングし、Ｃｒ層であれば例えばＣｒエッチャントによりウェットエッチングする。
【００３３】
次に、図４に示すように、例えばプラズマＣＶＤ法により、透明で絶縁性を有するＳｉＮ膜又はＳｉＯ膜を膜厚１００〜６００ｎｍ（例えば３５０ｎｍ）に成膜して、ゲート絶縁膜１０及び絶縁膜２８を全面に形成する。次に、膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）の動作半導体層１２を形成するためのａ−Ｓｉからなる半導体層５４を全面に形成する。次に、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ⁺ａ−Ｓｉ層５６を全面に形成する。動作半導体層１２を形成するための半導体層５４は、ｎ⁺ａ−Ｓｉ層５６の膜厚に５ｎｍを加算した膜厚以上になるように形成する。
【００３４】
次に、全面にレジストを塗布してから、第２の露光用マスク（図示せず）を用いて露光した後現像して、ｎ⁺ａ−Ｓｉ層５６上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして用い、ｎ⁺ａ−Ｓｉ層５６と、動作半導体層１２を形成するための半導体層５４の上層とをＲＩＥ法によりドライエッチングする。これにより図５及び図１３に示すように、ｎ型不純物半導体層１６及び動作半導体層１２を形成すると共に、動作半導体層１２の形成領域以外の領域にダミー半導体層となる残存層５８を形成する。ドライエッチングに用いるエッチングガスは、例えばＳＦ₆、Ｈｅ、ＨＣｌの混合ガスである。このとき、残存層５８の膜厚が、ｎ⁺ａ−Ｓｉ層５６（図５ではｎ型不純物半導体層１６）の膜厚以上になるようにエッチング時間を制御する。ｎ⁺ａ−Ｓｉ層５６の膜厚が例えば３０ｎｍであれば、残存層５８は膜厚が３０〜４０ｎｍ（例えば３３ｎｍ）になるように形成する。なお、形成された残存層５８の膜厚は、例えば１ロット（例えば基板２０枚）のうち１枚乃至数枚の基板に対して、膜厚測定装置等を用いて残存層５８の膜厚を測定することにより容易に管理される。
【００３５】
次に、例えばＰＶＤ法により、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのＭｏ層とをこの順に成膜し、図６に示すように金属層６０を全面に形成する。金属層６０は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。次に、全面にレジストを塗布してから、第３の露光用マスク（図示せず）を用いて露光した後現像して、金属層６０上に所定のパターンのレジスト膜（図示せず）を形成する。このレジスト膜をエッチングマスクとして、ＭｏＮ層とＡｌ層とＭｏＮ層とＭｏ層とを積層した金属層６０を、例えばＡｌエッチャントを用いてウェットエッチングする。なお、金属層６０がＴｉ層とＡｌ層とＴｉ層とを積層した金属層であれば、例えばＣｌ系ガスによりドライエッチングする。
【００３６】
続いてチャネルエッチング工程に移り、動作半導体層１２のうちゲート電極８上部に形成されるチャネル領域上のｎ型不純物半導体層１６と、残存層５８とをＲＩＥ法によるドライエッチングで一括エッチングする。当該一括エッチングにより、図７に示すように、ソース電極１４、ドレイン電極１８、ｎ型不純物半導体層１６及び動作半導体層１２が形成される。同時に、図１４に示すように、ドレインバスライン４２、ドレイン端子４４及び蓄積容量対向電極３０が形成される。ドライエッチングに用いるエッチングガスは、例えばＳＦ₆、Ｈｅ、ＨＣｌの混合ガスである。このチャネルエッチングの際、全面に形成されている残存層５８をダミー半導体層として、ａ−Ｓｉで形成されている残存層５８のエッチング時に生ずるＳｉＦ₂のプラズマ発光（発光波長：３９０．２ｎｍ）の発光強度を検出する。プラズマ発光強度は、上記発光波長の光強度を検出する受光素子を有し、光強度に応じて信号を出力する光強度センサにより検出される。
【００３７】
残存層５８が全てエッチング除去されるとＳｉＦ₂のプラズマ発光強度は急激に低下するので、上記光強度センサを用いてプラズマ発光強度の低下をモニタすることで残存層５８のエッチングの終点を検出できる。また、残存層５８の形成材料であるａ−Ｓｉのエッチングレートとｎ型不純物半導体層１６の形成材料であるｎ⁺ａ−Ｓｉのエッチングレートはほぼ等しい。そこで、残存層５８からのプラズマ発光強度の低下により残存層５８のエッチングの終点を検出したら、チャネルエッチングを停止させるようにする。ｎ型不純物半導体層１６は残存層５８の膜厚以下の膜厚に形成されているので、このチャネルエッチングによりチャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。例えば膜厚３３ｎｍの残存層５８のエッチングの終点がプラズマ発光強度の低下により検出されたら、チャネル領域上の膜厚３０ｎｍのｎ型不純物半導体層１６は確実にエッチング除去されており、さらにその下層の動作半導体層１２のチャネル領域の上部３ｎｍがエッチング除去されて掘り込まれている。なお図７に示すように、蓄積容量２は絶縁膜２８と蓄積容量対向電極３０との間に残存層５８が挟まれた構造となっている。
【００３８】
次に、例えばプラズマＣＶＤ法により、透明で絶縁性を有する例えば膜厚３３０ｎｍのＳｉＮ膜を成膜し、保護膜２０を全面に形成する。次に、全面にレジストを塗布してから、第４の露光用マスク（図示せず）を用いて露光した後現像して、保護膜２０上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、ソース電極１４上、蓄積容量電極３０上及びドレイン端子４４上の保護膜２０をエッチングする。当該エッチングにより、図８に示すソース電極１４上のコンタクトホール２４、蓄積容量対向電極３０上のコンタクトホール３２、及び図１０（ｂ）に示すドレイン端子４４上のコンタクトホール５０を形成する。同時に、ゲート端子３６上及び蓄積容量端子４０上の保護膜２０及びゲート絶縁膜１０を一括エッチングする。当該一括エッチングにより、図１０（ａ）に示すゲート端子３６上のコンタクトホール４６、及び蓄積容量端子４０上のコンタクトホール４８が形成される（図１５参照）。エッチング条件は、例えば８．０Ｐａ、ＳＦ₆／Ｏ₂＝２００／２００［ｓｃｃｍ］、６００ＷのＲＩＥ法によるドライエッチングである。
【００３９】
次に、例えばＰＶＤ法により、例えば膜厚７０ｎｍのＩＴＯを成膜し、透明導電膜（図示せず）を全面に形成する。次に、全面にレジストを塗布してから、第５の露光用マスク（図示せず）を用いて露光した後現像して、透明導電膜上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、透明導電膜を例えばシュウ酸等を用いてウェットエッチングする。当該ウェットエッチングにより、図９に示す画素電極２２と、図１１（ａ）に示すゲート端子３６上の保護導電膜５２と、蓄積容量端子４０上の保護導電膜５２と、図１１（ｂ）に示すドレイン端子４４上の保護導電膜５２とをそれぞれ形成する（図１６参照）。図１６に示した画素電極２２には、ＭＶＡ型液晶表示装置に特有のドメイン規制用のスリット５０が形成されている。スリット５０により複数の領域に分割された画素電極２２は、スリット５０上の数ヶ所で導通をとって接続されている。以上説明した工程を経て、本実施の形態による液晶表示装置におけるアレイ基板が完成する。この後、対向基板と貼り合わせ、液晶を封止して本実施の形態による液晶表示装置が完成する。
【００４０】
本実施の形態によれば、ダミー半導体層となる残存層５８が、ＴＦＴ２を形成する領域以外の広い領域に形成される。そのため、チャネルエッチングの際、同時にエッチングされる残存層５８から生ずるプラズマ発光強度がチャネル領域から生ずるプラズマ発光強度と比較して格段に大きくなるので、その検出は容易に行える。プラズマ発光強度の低下をモニタして残存層５８のエッチングの終点を検出し、それに基づいてチャネルエッチングを停止すれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるようになる。したがって、動作半導体層１２となるａ−Ｓｉ層の膜厚を１２０〜２００ｎｍ以上に厚く形成してチャネル領域の掘り込みマージンを確保しておく必要がないため、チャネル領域で安定した特性を得ることができるとともに、成膜時間とエッチング時間を短縮できるようになる。
【００４１】
また、本実施の形態によれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるので、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、時間制御によるエッチングと異なり、チャネル領域の動作半導体層１２の膜厚を測定する工程は不必要となる。
【００４２】
また、本実施の形態によれば、時間制御によるエッチングと異なり、チャネル領域上のｎ型不純物半導体層１６のエッチング除去が完了した時期を正確に検出できるため、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、超高精細表示を実現する小型化されたＴＦＴ２であっても、チャネル領域の動作半導体層１２の膜厚を正確に得ることができ、ＴＦＴ２は均一で安定した特性を得ることができる。
【００４３】
さらに、本実施の形態によれば、残存層５８の膜厚管理を行っているので、チャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。さらに、ＣＶＤ法等による成膜の突発的な成膜異常や、ＲＩＥ法によるエッチングの突発的なエッチング異常等があっても早期に発見することができるので、製造歩留まりの向上に寄与することができる。また、残存層５８の膜厚管理を行うことで、動作半導体層１２のチャネル領域の掘り込み量をほぼ特定できるため、チャネル領域の掘り込み量とＴＦＴ２の特性との相関関係を効率良く管理することが可能となる。さらに、残存層５８は基板全面に形成されるため、膜厚測定において測定位置や測定数を任意に決定することができる。
【００４４】
また、本実施の形態によれば、ＴＦＴ２及び蓄積容量４の形成領域以外の領域に形成される絶縁膜２８上に残存層５８が形成されるため、チャネルエッチングにおいて絶縁膜２８がプラズマに長時間さらされることを防いでダメージを受けないようにすることができる。
【００４５】
次に、本発明の第２の実施の形態による液晶表示装置及びその製造方法について、図１７乃至図３１を用いて説明する。まず、本実施の形態による液晶表示装置の概略の構成を図１７を用いて説明する。本実施の形態による液晶表示装置の全体構成は、図１に示した第１の実施の形態と同様の構成を有するので、その説明は省略する。
【００４６】
図１７は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の構成を示す概略断面図である。ＴＦＴ２は、絶縁性を有する透明ガラス基板６上に、例えば膜厚１００ｎｍのＡｌ層と膜厚５０ｎｍのＭｏＮ層とをこの順に積層した金属層により形成されたゲート電極８を有している。ゲート電極８の形成材料は、Ａｌ層とＴｉ層とをこの順に積層した金属層や、Ｃｒ層、Ａｌ合金層等であってもよい。ゲート電極８上には、例えば膜厚１００〜６００ｎｍのＳｉＮ膜又はＳｉＯ膜によりゲート絶縁膜１０が形成されている。ゲート絶縁膜１０上には、膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）のａ−Ｓｉ層により動作半導体層１２が形成されている。動作半導体層１２上には、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ⁺ａ−Ｓｉ層により、オーミックコンタクト層として機能するｎ型不純物半導体層１６が形成されている。
【００４７】
ｎ型不純物半導体層１６上には、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのＭｏ層とをこの順に積層した金属層によりソース電極１４及びドレイン電極１８が形成されている。ソース電極１４及びドレイン電極１８の形成材料は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。
【００４８】
ソース電極１４及びその下層のｎ型不純物半導体層１６と、ドレイン電極１８及びその下層のｎ型不純物半導体層１６とは、ゲート電極８上方の動作半導体層１２上部でエッチングされて分離され、互いに絶縁されている。このエッチングの際の両電極の分離絶縁を確実にするため、動作半導体層１２のチャネル領域上表面もエッチングされている。基板全面には、例えば膜厚３３０ｎｍのＳｉＮ膜からなる保護膜２０が形成されている。保護膜２０上には、例えば膜厚７０ｎｍのＩＴＯからなる画素電極２２が形成されている。画素電極２２は、ソース電極１４上の保護膜２０を開口して形成されたコンタクトホール２４を介してソース電極１４に接続されている。
【００４９】
蓄積容量４は、透明ガラス基板６上にゲート電極８と同一の形成材料で形成された蓄積容量バスライン２６を有している。蓄積容量バスライン２６上には、ゲート絶縁膜１０と同一の形成材料で絶縁膜２８が形成されている。絶縁膜２８上には、動作半導体層１２と同一の形成材料で動作半導体層１２より薄い残存層５８が形成されている。残存層５８上には、ＴＦＴ２のｎ型不純物半導体層１６を形成するｎ⁺ａ−Ｓｉ層５６が形成されている。ｎ⁺ａ−Ｓｉ層５６上には、ソース電極１４及びドレイン電極１８と同一の形成材料で蓄積容量対向電極３０が形成されている。蓄積容量対向電極３０上には、保護膜２０が形成されている。保護膜２０上にはＴＦＴ２のソース電極１４に接続されている画素電極２２が形成されている。画素電極２２は、蓄積容量対向電極３０上の保護膜２０を開口して形成されたコンタクトホール３２を介して蓄積容量対向電極３０に接続されている。
【００５０】
次に、本実施の形態による液晶表示装置の製造方法を図１８乃至図３１を用いて説明する。図１８乃至図２４は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の製造工程を示す工程断面図であり、図中左側にＴＦＴ２を示し、図中右側に蓄積容量４を示している。図２５及び図２６は、本実施の形態による液晶表示装置におけるゲート端子及びドレイン端子の製造工程を示す工程断面図である。図２５及び図２６において、（ａ）はゲート端子３６を示しており、（ｂ）はドレイン端子４４を示している。図２７乃至図３１は、本実施の形態による液晶表示装置におけるアレイ基板の製造工程を示す平面図である。
【００５１】
まず、透明ガラス基板６全面に、例えばＰＶＤ法により、例えば膜厚１００ｎｍのＡｌ層と膜厚５０ｎｍのＭｏＮ層とをこの順に成膜して金属層（図示せず）を形成する。金属層の形成材料は、この他Ａｌ層とＴｉ層との積層による金属層や、Ｃｒ層、Ａｌ合金層等であってもよい。次に、全面にレジストを塗布してから第１の露光用マスク（図示せず）を用いて露光した後現像して、金属層上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、例えばＡｌエッチャントを用いたウェットエッチングにより金属層をエッチングする。当該エッチングにより、図１８に示すゲート電極８と蓄積容量バスライン２６を形成する。同時に、図２７に示すゲートバスライン３４とゲート端子３６と蓄積容量端子４０を形成する。なお、図２７に示したゲートバスライン３４は、破線で挟まれた領域で図１８に示したゲート電極８として機能する。上記エッチングにおいて、金属層がＡｌ層とＴｉ層とを積層した金属層であれば例えばＣｌ系ガスによりドライエッチングし、Ｃｒ層であれば例えばＣｒエッチャントによりウェットエッチングする。
【００５２】
次に、図１９に示すように、例えばプラズマＣＶＤ法により、透明で絶縁性を有するＳｉＮ膜又はＳｉＯ膜を膜厚１００〜６００ｎｍ（例えば３５０ｎｍ）に成膜して、ゲート絶縁膜１０（絶縁膜２８）を全面に形成する。次に、ａ−Ｓｉで膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）の動作半導体層１２を形成するための半導体層５４を全面に形成する。
【００５３】
次に、全面にレジストを塗布してから、第２の露光用マスク（図示せず）を用いて露光した後現像して、動作半導体層１２を形成するための半導体層５４上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして用い、動作半導体層１２を形成するための半導体層５４の上層をＲＩＥ法によりドライエッチングする。これにより図２０及び図２８に示すように、動作半導体層１２を形成すると共に、動作半導体層１２の形成領域以外の領域にダミー半導体層の一部を構成する残存層５８を形成する。ドライエッチングに用いるエッチングガスは、例えばＳＦ₆、Ｈｅ、ＨＣｌの混合ガスである。このとき、残存層５８の膜厚が例えば３０ｎｍになるようにエッチング時間を制御する。なお、形成された残存層５８の膜厚は、例えば１ロット（例えば基板２０枚）のうち１枚乃至数枚の基板に対して、膜厚測定装置等を用いて残存層５８の膜厚を測定することにより容易に管理される。
【００５４】
次に、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ⁺ａ−Ｓｉ層５６を全面に形成する。ｎ⁺ａ−Ｓｉ層５６の一部は、その下層の残存層５８と共にダミー半導体層として機能する。次いでｎ⁺ａ−Ｓｉ層５６上に、例えばＰＶＤ法により、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのＭｏ層とをこの順に成膜し、図２１に示すように金属層６０を全面に形成する。金属層６０は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。次に、全面にレジストを塗布してから、第３の露光用マスク（図示せず）を用いて露光した後現像して、金属層６０上に所定のパターンのレジスト膜（図示せず）を形成する。このレジスト膜をエッチングマスクとして、ＭｏＮ層とＡｌ層とＭｏＮ層とＭｏ層とを積層した金属層６０を、例えばＡｌエッチャントを用いてウェットエッチングする。なお、金属層６０がＴｉ層とＡｌ層とＴｉ層とを積層した金属層であれば、例えばＣｌ系ガスによりドライエッチングする。
【００５５】
続いてチャネルエッチング工程に移り、動作半導体層１２のうちゲート電極８上部に形成されるチャネル領域上のｎ型不純物半導体層１６と、残存層５８とをＲＩＥ法によるドライエッチングで一括エッチングする。当該一括エッチングにより、図２２に示すように、ソース電極１４、ドレイン電極１８、ｎ型不純物半導体層１６及び動作半導体層１２が形成される。同時に、図２９に示すように、ドレインバスライン４２、ドレイン端子４４及び蓄積容量対向電極３０が形成される。ドライエッチングに用いるエッチングガスは、例えばＳＦ₆、Ｈｅ、ＨＣｌの混合ガスである。このチャネルエッチングの際、全面に形成されている残存層５８及びその上層のｎ⁺ａ−Ｓｉ層５６をダミー半導体層として、ｎ⁺ａ−Ｓｉ層５６と、ａ−Ｓｉで形成されている残存層５８とのエッチング時に生ずるＳｉＦ₂のプラズマ発光（発光波長：３９０．２ｎｍ）の発光強度を検出する。プラズマ発光強度は、上記発光波長の光強度を検出する受光素子を有し、光強度に応じて信号を出力する光強度センサにより検出される。
【００５６】
ｎ⁺ａ−Ｓｉ層５６及びその下層の残存層５８が全てエッチング除去されるとＳｉＦ₂のプラズマ発光強度は急激に低下するので、上記光強度センサを用いてプラズマ発光強度の低下をモニタすることで残存層５８のエッチングの終点を検出できる。そこで、ｎ⁺ａ−Ｓｉ層５６及び残存層５８からのプラズマ発光強度の低下により残存層５８のエッチングの終点を検出したらチャネルエッチングを終了させるようにする。このチャネルエッチングによりチャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。例えば膜厚３０ｎｍのｎ⁺ａ−Ｓｉ層５６と膜厚３０ｎｍの残存層５８のエッチングの終点が検出されたら、チャネル領域上の膜厚３０ｎｍのｎ型不純物半導体層１６は確実にエッチング除去されており、さらにその下層の膜厚６０ｎｍの動作半導体層１２のチャネル領域の上部３０ｎｍがエッチング除去されて掘り込まれている。このように、残存層５８の膜厚と、チャネル領域の動作半導体層１２の掘り込まれる深さはほぼ同じである。なお図２２に示すように、蓄積容量２は、絶縁膜２８と蓄積容量対向電極３０との間に、残存層５８とｎ⁺ａ−Ｓｉ層５６とが挟まれた構造となる。
【００５７】
次に、例えばプラズマＣＶＤ法により、透明で絶縁性を有する例えば膜厚３３０ｎｍのＳｉＮ膜を成膜し、保護膜２０を全面に形成する。次に、全面にレジストを塗布してから、第４の露光用マスク（図示せず）を用いて露光した後現像して、保護膜２０上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、ソース電極１４上、蓄積容量電極３０上及びドレイン端子４４上の保護膜２０をエッチングする。当該エッチングにより、図２３に示すソース電極１４上のコンタクトホール２４、蓄積容量対向電極３０上のコンタクトホール３２、及び図２５（ｂ）に示すドレイン端子４４上のコンタクトホール５０を形成する。同時に、ゲート端子３６上及び蓄積容量端子４０上の保護膜２０及びゲート絶縁膜１０を一括エッチングする。当該一括エッチングにより、図２５（ａ）に示すゲート端子３６上のコンタクトホール４６、及び蓄積容量端子４０上のコンタクトホール４８が形成される（図３０参照）。エッチング条件は、８．０Ｐａ、ＳＦ₆／Ｏ₂＝２００／２００［ｓｃｃｍ］、６００Ｗの例えばＲＩＥ法によるドライエッチングである。
【００５８】
次に、例えばＰＶＤ法により、例えば膜厚７０ｎｍのＩＴＯを成膜し、透明導電膜（図示せず）を全面に形成する。次に、全面にレジストを塗布してから、第５の露光用マスク（図示せず）を用いて露光した後現像して、透明導電膜上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、透明導電膜を例えばシュウ酸等を用いてウェットエッチングする。当該ウェットエッチングにより、図２４に示す画素電極２２と、図２６（ａ）に示すゲート端子３６上の保護導電膜５２と、蓄積容量端子４０上の保護導電膜５２と、図２６（ｂ）に示すドレイン端子４４上の保護導電膜５２とをそれぞれ形成する（図３１参照）。図３１に示した画素電極２２には、ＭＶＡ型液晶表示装置に特有のドメイン規制用のスリット５０が形成されている。スリット５０により複数の領域に分割された画素電極２２は、スリット５０上の数ヶ所で導通をとって接続されている。以上説明した工程を経て、本実施の形態による液晶表示装置におけるアレイ基板が完成する。この後、対向基板と貼り合わせ、液晶を封止して本実施の形態による液晶表示装置が完成する。
【００５９】
本実施の形態によれば、ダミー半導体層となる残存層５８及びその上層のｎ⁺ａ−Ｓｉ層５６が、ＴＦＴ２を形成する領域以外の広い領域に形成される。そのため、チャネルエッチングの際、同時にエッチングされる残存層５８から生ずるプラズマ発光強度がチャネル領域から生ずるプラズマ発光強度と比較して格段に大きくなるので、その検出は容易に行える。プラズマ発光強度の低下をモニタして残存層５８のエッチングの終点を検出し、それに基づいてチャネルエッチングを停止すれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるようになる。したがって、動作半導体層１２となるａ−Ｓｉ層の膜厚を１２０〜２００ｎｍ以上に厚く形成してチャネル領域の掘り込みマージンを確保しておく必要がないため、チャネル領域で安定した特性を得ることができるとともに、成膜時間とエッチング時間を短縮できるようになる。
【００６０】
また、本実施の形態によれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるので、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、時間制御によるエッチングと異なり、チャネル領域の動作半導体層１２の膜厚を測定する工程は不必要となる。
【００６１】
また、本実施の形態によれば、時間制御によるエッチングと異なり、チャネル領域上のｎ型不純物半導体層１６のエッチング除去が完了した時期を正確に検出できるため、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、超高精細表示を実現する小型化されたＴＦＴ２であっても、チャネル領域の動作半導体層１２の膜厚を正確に得ることができ、ＴＦＴ２は均一で安定した特性を得ることができる。
【００６２】
さらに、本実施の形態によれば、残存層５８の膜厚管理を行っているので、チャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。さらに、ＣＶＤ法等による成膜の突発的な成膜異常や、ＲＩＥ法によるエッチングの突発的なエッチング異常等があっても早期に発見することができるので、製造歩留まりの向上に寄与することができる。また、残存層５８の膜厚管理を行うことで、動作半導体層１２のチャネル領域の掘り込み量をほぼ特定できるため、チャネル領域の掘り込み量とＴＦＴ２の特性との相関関係を効率良く管理することが可能となる。さらに、残存層５８は基板全面に形成されるため、膜厚測定において測定位置や測定数を任意に決定することができる。
【００６３】
また、本実施の形態によれば、ＴＦＴ２及び蓄積容量４の形成領域以外の領域に形成される絶縁膜２８上に残存層５８が形成されるため、チャネルエッチングにおいて絶縁膜２８がプラズマに長時間さらされることを防いでダメージを受けないようにすることができる。
【００６４】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態においては、ＭＶＡ型液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、ＴＦＴを備えたＴＮ型液晶表示装置やＩＰＳ（Ｉｎ−ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）型液晶表示装置等にも適用可能である。
【００６５】
また、上記実施の形態においては、ＴＦＴを備えた液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、ＴＦＴを備えたＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等にも適用可能である。
【００６６】
さらに、上記実施の形態においては、ダミー半導体層から生ずるＳｉＦ₂のプラズマ発光強度の低下をモニタしてチャネルエッチングの終点を検出しているが、本発明はこれに限らず、プラズマ発光強度の種々の変動をモニタしてチャネルエッチングを制御するようにしてもよい。
【００６７】
また、上記実施の形態においては、動作半導体層１２がａ−Ｓｉにより形成されているＴＦＴを有する液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、動作半導体層１２がｐ−Ｓｉ（ポリシリコン）により形成されているＴＦＴを有する液晶表示装置にも適用できる。
【００６８】
さらに、上記第２の実施の形態においては、ダミー半導体層が残存層５８とｎ⁺ａ−Ｓｉ層５６とで構成されているが、本発明はこれに限らず、ダミー半導体層はｎ⁺ａ−Ｓｉ層５６のみで構成されていてもよい。ダミー半導体層のｎ⁺ａ−Ｓｉ層５６と、チャネル領域上のｎ型不純物半導体層１６は、同一層であるのでほぼ同じ膜厚を有しており、チャネルエッチングの際にエッチング除去される時期はほぼ同時である。したがって、ダミー半導体層のｎ⁺ａ−Ｓｉ層５６の下層に残存層５８を形成しなくてもチャネルエッチングの終点を検出することは可能である。残存層５８を形成しない場合の蓄積容量２は、絶縁膜２８と蓄積容量対向電極３０との間に、ｎ型不純物半導体層１６の形成材料で形成されたｎ⁺ａ−Ｓｉ層５６が挟まれた構造となっている。
【００６９】
なお、上記実施の形態による液晶表示装置は、一方の電極となる蓄積容量バスラインと、誘電体となる絶縁膜と、他方の電極となる蓄積容量対向電極とを備えた蓄積容量が、絶縁膜と蓄積容量対向電極との間に半導体層を有していることを特徴としている。半導体層は、動作半導体層の形成材料、ｎ型不純物半導体層の形成材料、又は動作半導体層の形成材料とｎ型不純物半導体層の形成材料との積層により形成されている。蓄積容量対向電極の三積層構造については、本出願人による先願に係る特開平０６−２０２１５３号公報に開示されている。また、ｎ型不純物半導体層とソース／ドレイン電極を形成する金属層とを連続して成膜して、その後一括でソース／ドレイン電極とチャネル領域を形成することは、本出願人による先願に係る特開昭５８−１１２３６６号公報に開示されており、本発明はそれらの代替、応用、あるいは発展技術と言うこともできる。
【００７０】
以上説明した実施の形態に基づき、本発明は以下のようにまとめられる。
（付記１）
絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、
前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成すること
を特徴とする液晶表示装置の製造方法。
【００７１】
（付記２）
付記１記載の液晶表示装置の製造方法において、
前記エッチングは、前記ダミー半導体層から生ずるプラズマ発光の発光強度の変化を検出して停止させること
を特徴とする液晶表示装置の製造方法。
【００７２】
（付記３）
付記１又は２に記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層で形成されること
を特徴とする液晶表示装置の製造方法。
【００７３】
（付記４）
付記３記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記ｎ型不純物半導体層の膜厚以上で前記動作半導体層の膜厚以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７４】
（付記５）
付記３又は４に記載の液晶表示装置の製造方法において、
前記ｎ型不純物半導体層は、５ｎｍ以上で５０ｎｍ以下の膜厚に形成され、
前記動作半導体層は、前記ｎ型不純物半導体層の膜厚に５ｎｍを加算した膜厚以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７５】
（付記６）
付記１又は２に記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層と、前記残存層上の前記ｎ型不純物半導体層とで形成されること
を特徴とする液晶表示装置の製造方法。
【００７６】
（付記７）
付記６記載の液晶表示装置の製造方法において、
前記残存層は、前記動作半導体層の膜厚より薄い膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７７】
（付記８）
付記６又は７記載の液晶表示装置の製造方法において、
前記動作半導体層は、１０ｎｍ以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７８】
（付記９）
絶縁性を有する基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極上方の表面の一部がエッチングされた動作半導体層と、所定の間隙で対向して前記動作半導体層上に形成されたｎ型不純物半導体層と、前記ｎ型不純物半導体層上に形成されたドレイン電極及びソース電極とを備えた薄膜トランジスタと、
前記基板上に形成された蓄積容量バスラインと、前記蓄積容量バスライン上に前記ゲート絶縁膜の形成材料で形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層上に前記ドレイン電極及びソース電極の形成材料で形成された蓄積容量対向電極とを備えた蓄積容量と、
前記ソース電極と前記蓄積容量対向電極とに電気的に接続された画素電極と
を有することを特徴とする液晶表示装置。
【００７９】
（付記１０）
付記９記載の液晶表示装置において、
前記半導体層は、前記動作半導体層の形成材料で形成されていること
を特徴とする液晶表示装置。
【００８０】
（付記１１）
付記９記載の液晶表示装置において、
前記半導体層は、前記ｎ型不純物半導体層の形成材料で形成されていること
を特徴とする液晶表示装置。
【００８１】
（付記１２）
付記９記載の液晶表示装置において、
前記半導体層は、前記動作半導体層の形成材料で形成された第１層と、前記ｎ型不純物半導体層の形成材料で形成された第２層とが、この順に積層されて形成されていること
を特徴とする液晶表示装置。
【００８２】
【発明の効果】
以上の通り、本発明によれば、チャネルエッチングの終点を確実に検出することにより、特性の安定したチャネルエッチ型ＴＦＴを有する液晶表示装置を製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の全体構成を示す図である。
【図２】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の構成を示す概略断面図である。
【図３】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図４】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図５】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図６】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図７】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図８】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図９】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１０】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１１】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１２】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１３】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１４】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１５】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１６】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１７】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の構成を示す概略断面図である。
【図１８】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１９】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２０】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２１】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２２】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２３】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２４】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２５】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２６】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２７】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図２８】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図２９】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３０】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３１】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３２】従来の液晶表示装置におけるアレイ基板の構成を示す概略断面図である。
【図３３】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３４】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３５】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３６】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３７】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３８】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３９】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図４０】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図４１】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図４２】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【符号の説明】
２ ＴＦＴ
４ 蓄積容量
６ 透明ガラス基板
８ ゲート電極
１０ ゲート絶縁膜
１２ 動作半導体層
１４ ソース電極
１６ ｎ型不純物半導体層
１８ ドレイン電極
２０ 保護膜
２２ 画素電極
２４、３２、４６、４８、５０ コンタクトホール
２６ 蓄積容量バスライン
２８ 絶縁膜
３０ 蓄積容量対向電極
３４ ゲートバスライン
３６ ゲート端子
４２ ドレインバスライン
４４ ドレイン端子
５０ スリット
５２ 保護導電膜
５４ 半導体層
５６ ｎ⁺ａ−Ｓｉ層
５８ 残存層
６０ 金属層
８１ アレイ基板
８４ 画素領域
８６ 表示領域
８８ ゲートバスライン駆動回路
９０ ドレインバスライン駆動回路
９２ 入力端子
９４ 対向基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device including a channel etch type thin film transistor and a manufacturing method thereof.
[0002]
[Prior art]
In recent years, with the spread of 15 to 23 inch (XGA to UXGA class) liquid crystal display devices for desktop personal computers, there is an increasing demand for active matrix liquid crystal display devices having thin film transistors (TFTs) as switching elements. It has increased. Various simplified processes, production increase processes, and the like are being studied in order to secure supply in response to increasing demand.
[0003]
Similarly, the demand for ultra-high-definition liquid crystal display devices is also increasing. In order to realize an ultra-high definition display, it is necessary to reduce the size of the TFT and improve the stability of the characteristics. Therefore, the adoption of a channel etch type TFT is being studied. The channel etch type TFT does not have a channel protective film for protecting the channel region of the operating semiconductor layer during etching when forming the source / drain electrodes. Therefore, in consideration of the variation in the etching rate, in order to etch and remove the n-type impurity semiconductor layer on the channel region without residue, it is necessary to perform etching up to the upper surface of the channel region.
[0004]
The active matrix liquid crystal display device prevents crosstalk by providing each pixel with a switching element that is turned off when not selected, and is superior to a simple matrix liquid crystal display device. Display characteristics. In particular, the display characteristics of a liquid crystal display device using TFTs are comparable to CRT (Cathode Ray Tube) because of its high driving capability.
[0005]
A general TN (Twisted Nematic) type liquid crystal display device has a structure in which liquid crystal is sealed between an array substrate which is a transparent insulating substrate and a counter substrate. Of the surfaces facing each other (opposite surfaces), a common electrode, a color filter, an alignment film, and the like are formed on the counter substrate side, and a TFT, a pixel electrode, an alignment film, and the like are formed on the array substrate side. Is formed. Polarizing plates are attached to the opposite surfaces of the two substrates. The liquid crystal display device in which the polarization axes of the two polarizing plates are arranged so as to be orthogonal to each other is in a normally white mode in which light is transmitted when no voltage is applied and light is blocked when a voltage is applied. Conversely, a liquid crystal display device in which the polarization axes of two polarizing plates are arranged in parallel to each other is in a normally black mode.
[0006]
In recent years, there has been a strong demand for higher performance of liquid crystal display devices, particularly high viewing angle characteristics, improved display quality, and higher definition. As a display device that realizes high viewing angle characteristics and improved display quality, a vertical alignment (VA) type liquid crystal display device, in particular, an MVA (Multi-domain Vertical Alignment) type liquid crystal display device is becoming widespread.
[0007]
The MVA liquid crystal display device includes an array substrate, a counter substrate, and a vertically aligned liquid crystal with negative dielectric anisotropy sealed between the two substrates. Of the opposing surfaces of both substrates, a common electrode, a color filter, a vertical alignment film, and the like are formed on the counter substrate side, and a TFT, a pixel electrode, a vertical alignment film, and the like are formed on the array substrate side. Polarizing plates are disposed on the surfaces opposite to the opposing surfaces of the two substrates with their polarization axes orthogonal to each other. This MVA type liquid crystal display device has a vertical alignment film, and the liquid crystal is aligned perpendicularly to the alignment film in a state where no voltage is applied, so that a normally black mode is set. The pixel electrode made of indium tin oxide (ITO) on the array substrate side is formed with a slit for domain regulation, and the bank (projection) made of resist is formed on the counter substrate side. . When a sufficient voltage is applied between the pixel electrode on the array substrate side and the common electrode on the counter substrate side, the vertically aligned liquid crystal molecules are aligned perpendicular to the direction of the electric field. At this time, so-called alignment division (multi-domain) in which the alignment directions of the liquid crystal molecules are different is achieved on both sides of each slit or both sides of each protrusion. In this state, part of the light incident on the polarizing plate on the array substrate side passes through the polarizing plate on the counter substrate side, so that the liquid crystal display device displays a bright state. By controlling the voltage applied to each pixel, gradation display for each pixel can be obtained, and a desired image can be displayed on the liquid crystal display device. In addition, the above-described orientation division suppresses light leakage in an oblique direction and improves viewing angle characteristics.
[0008]
An array substrate of a liquid crystal display device having a conventional channel etch type TFT and a manufacturing method thereof will be described with reference to FIGS. First, the structure of an array substrate in a liquid crystal display device having a conventional channel etch TFT will be described with reference to FIG. FIG. 32 is a schematic cross-sectional view showing a configuration of a TFT and a storage capacitor in a liquid crystal display device having a conventional channel etch type TFT. The TFT 102 has agate electrode 108 formed on atransparent glass substrate 106 having insulating properties. Agate insulating film 110 is formed on thegate electrode 108. Anoperating semiconductor layer 112 is formed on thegate insulating film 110. An n-typeimpurity semiconductor layer 116 that functions as an ohmic contact layer is formed on theoperating semiconductor layer 112.
[0009]
Asource electrode 114 and adrain electrode 118 are formed on the n-typeimpurity semiconductor layer 116. Thesource electrode 114 and the underlying n-typeimpurity semiconductor layer 116 are separated from thedrain electrode 118 and the underlying n-typeimpurity semiconductor layer 116 by a gap provided on the channel region of theoperating semiconductor layer 112, thereby Is electrically insulated. Aprotective film 120 is formed on the entire surface. Apixel electrode 122 is formed extending in each pixel region on theprotective film 120. Thepixel electrode 122 is connected to thesource electrode 114 through acontact hole 124 in which theprotective film 120 on thesource electrode 114 is opened.
[0010]
Thestorage capacitor 104 has a storagecapacitor bus line 126 formed of the same material as that of thegate electrode 108 on thetransparent glass substrate 106. Aninsulating film 128 is formed on the storagecapacitor bus line 126 with the same material as that of thegate insulating film 110. On theinsulating film 128, a storagecapacitor counter electrode 130 is formed using the same material as thesource electrode 114 and thedrain electrode 118. Aprotective film 120 is formed on the storagecapacitor counter electrode 130. Apixel electrode 122 is formed on theprotective film 120. Thepixel electrode 122 is connected to the storagecapacitor counter electrode 130 via acontact hole 132 in which theprotective film 120 on the storagecapacitor counter electrode 130 is opened.
[0011]
Next, a method of manufacturing an array substrate in a liquid crystal display device having a conventional channel etch TFT will be described with reference to FIGS. FIG. 33 to FIG. 37 are process cross-sectional views showing manufacturing processes of a TFT and a storage capacitor in a liquid crystal display device having a conventional channel etch type TFT. 38 to 42 are plan views showing manufacturing steps of the array substrate in the liquid crystal display device having the conventional channel etch type TFT. First, as shown in FIGS. 33 and 38, a conductive film is formed on the entire surface of an insulatingtransparent glass substrate 106 and patterned to form agate electrode 108, agate bus line 134, agate terminal 136, and a storage capacitor bus line. 126 andstorage capacitor terminal 140 are formed. Note that in thegate bus line 134 shown in FIG. 38, a region sandwiched between broken lines functions as thegate electrode 108 shown in FIG.
[0012]
Next, thegate insulating film 110 and the insulatingfilm 128 formed simultaneously with the same material as thegate insulating film 110 on the entire surface, the a-Si layer, and the n⁺ An a-Si layer is continuously formed. Then n⁺ The a-Si layer and the a-Si layer are patterned to form anoperating semiconductor layer 112 and an n-typeimpurity semiconductor layer 116 as shown in FIGS. As shown in FIG. 39, the operatingsemiconductor layer 112 and the n-typeimpurity semiconductor layer 116 are formed above thegate electrode 108 of thegate bus line 134.
[0013]
Next, a metal layer is formed on the entire surface and patterned to form asource electrode 114, adrain electrode 118, and a storage capacitor counter electrode (intermediate electrode) 130 as shown in FIG. At the same time, as shown in FIG. 40, adrain bus line 142 and adrain terminal 144 are formed. In the etching process in which thesource electrode 114 and thedrain electrode 118 are separated from the metal layer and the channel region is formed in theoperating semiconductor layer 112, the metal layer and the n-typeimpurity semiconductor layer 116 are formed in theoperating semiconductor layer 112 directly above thegate electrode 108. It is etched and separated so that a predetermined gap is formed on the upper surface, and is electrically insulated. In this etching step, the surface of theactive semiconductor layer 112 under the gap is also etched. Hereinafter, at least etching from the n-typeimpurity semiconductor layer 116 to the surface of theactive semiconductor layer 112 is referred to as channel etching.
[0014]
Next, aprotective film 120 made of a transparent insulating film is formed and patterned on the entire surface. As shown in FIG. 36, acontact hole 124 on thesource electrode 114 and acontact hole 132 on the storagecapacitor counter electrode 130 are formed. Form. At the same time, as shown in FIG. 41, acontact hole 146 on thegate terminal 136, acontact hole 148 on thestorage capacitor terminal 140, and acontact hole 150 on thedrain terminal 144 are formed.
[0015]
Finally, as shown in FIGS. 37 and 42, a transparent conductive film made of ITO is formed on the entire surface and patterned to form apixel electrode 122 in each pixel region. Further, the protectiveconductive film 152 is formed on thegate terminal 136, thestorage capacitor terminal 140, and thedrain terminal 144 by the patterning. The array substrate is completed through the above steps. Further, in the MVA type liquid crystal display device shown in this example, when thepixel electrode 122 is formed, a domain regulating slit 150 as shown in FIG. 42 is formed.
[0016]
[Problems to be solved by the invention]
In the conventional channel etch type TFT manufacturing method, SF shown in FIG.₆ , Dry etching by reactive ion etching (RIE) using a mixed gas of He, HCl and HCl is performed. The etching stop time is the SiF during etching.₂ This is determined by end point detection (EPD detection: End Point Detection) of the a-Si layer (the formation layer of theactive semiconductor layer 112 in FIG. 34) based on a decrease in emission intensity of plasma emission (emission wavelength: 390.2 nm). The plasma emission intensity is detected by a light intensity sensor having a light receiving element that detects the light intensity of the emission wavelength and outputting a signal according to the light intensity.
[0017]
On the other hand, the channel etching process shown in FIG.₆ RIE method using a mixed gas of He, HCl and HCl. However, the a-Si layer (theactive semiconductor layer 112 in FIG. 35) and the n layer formed thereon are formed.⁺ SiF of a-Si layer (n-typeimpurity semiconductor layer 116 in FIG. 35)₂ There is almost no difference in the plasma emission intensity, and since the area of the channel etching region is narrow, the emission intensity is extremely low. For this reason, n⁺ It is difficult to obtain the etching end point of only the a-Si layer by EPD detection. Therefore, in the channel etching process, n is controlled by controlling the etching time.⁺ Etching of the a-Si layer is stopped. In this time-controlled etching, n on the channel layer upper layer is formed.⁺ In order to reliably remove the a-Si layer, it is necessary to secure a sufficient digging margin for theactive semiconductor layer 112 in the channel region. For this reason, it is necessary to form the a-Si layer serving as theactive semiconductor layer 112 to be thicker than 120 to 200 nm. However, when such a thick film thickness is used, there is a problem that stable characteristics cannot be obtained in the channel region, and extra film formation time and etching time are required.
[0018]
Further, in the channel etching by controlling the etching time as described above, it is difficult to measure the film thickness of theactive semiconductor layer 112 in the channel region in real time, and the remaining film thickness TEG (for example, Nanometrics, Inc.) It can only be measured with a film thickness measuring device). Further, in the miniaturizedTFT 102 that realizes ultra-high-definition display, the area of the channel etching region is further reduced, so that the etching rate fluctuates, and the time-controlled etching reduces the amount of digging of theactive semiconductor layer 112 in the channel region. Fluctuations also increase. Accordingly, not only the uniformity of the film thickness of the operatingsemiconductor layer 112 in the channel region is deteriorated, but also partly becomes extremely thin, and there is a problem that stable characteristics cannot be obtained in theTFT 102.
[0019]
Furthermore, the insulatingfilm 128 made of a silicon nitride (SiN) film or the like formed in a region other than the region where theTFT 102 and thestorage capacitor 104 are formed is also damaged because it is exposed to plasma for a long time in channel etching. is there.
[0020]
An object of the present invention is to provide a liquid crystal display device having a channel etch type TFT having stable characteristics by reliably detecting the end point of channel etching and a method for manufacturing the same.
[0021]
[Means for Solving the Problems]
The object is to form a gate electrode on an insulating substrate, form a gate insulating film on the gate electrode, form an operating semiconductor layer on the gate insulating film, and form an n-type on the operating semiconductor layer. An impurity semiconductor layer is formed, a conductor layer is formed on the n-type impurity semiconductor layer, the conductor layer and the n-type impurity semiconductor layer are etched, and an upper layer of the operating semiconductor layer on the gate electrode is formed. In the method of manufacturing a liquid crystal display device, a thin film transistor is formed by forming a source electrode and a drain electrode that are exposed to face each other at a predetermined gap, and a pixel electrode connected to the source electrode is formed through a protective film. Forming a dummy semiconductor layer on the substrate to be etched simultaneously with the etching of the n-type impurity semiconductor layer and the n-type impurity semiconductor layer; Is achieved by the method for producing a liquid crystal display device, characterized in that the stop.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
A liquid crystal display device and a manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS. First, a schematic configuration of the liquid crystal display device according to the present embodiment will be described with reference to FIGS. FIG. 1 shows the overall configuration of a liquid crystal display device according to this embodiment. On thearray substrate 81, adisplay region 86 is defined in which a large number ofpixel regions 84 each having aTFT 2, a storage capacitor 4, and pixel electrodes made of a transparent conductive film such as ITO are arranged in a matrix. Note that FIG. 1 shows an equivalent circuit of a liquid crystal display device for one pixel in thepixel region 84. A gate busline driving circuit 88 is arranged on the left side of the drawing around the display area, and a drain busline driving circuit 90 is arranged on the upper side of the drawing.
[0023]
Further, aninput terminal 92 for inputting a dot clock, a horizontal synchronization signal (Hsync), a vertical synchronization signal (Vsync), and RGB data from the system side is provided above the panel in the figure. Thearray substrate 81 is bonded to thecounter substrate 94 through a sealant (not shown). Liquid crystal lc is sealed in the cell gap between thearray substrate 81 and thecounter substrate 94. A liquid crystal capacitor Clc is formed by the display electrode on thearray substrate 81, the common electrode on thecounter substrate 94, and the liquid crystal lc sandwiched between them. On the other hand, a display electrode and a storage capacitor bus line are formed on the array substrate side to form astorage capacitor 54.
[0024]
In thedisplay area 86, a plurality ofdrain bus lines 42 extending in the vertical direction in the drawing are formed in parallel in the horizontal direction in the drawing. Each of the plurality ofdrain bus lines 42 is connected to the drain busline driving circuit 90, and a predetermined gradation voltage is applied to eachdrain bus line 42.
[0025]
A plurality ofgate bus lines 34 extending in a direction substantially orthogonal to thedrain bus lines 42 are formed in parallel in the vertical direction in the figure. Each of the plurality ofgate bus lines 34 is connected to a gate busline driving circuit 88. The gate busline driving circuit 88 outputs gate pulses to the plurality ofgate bus lines 34 in order in synchronization with the bit output output from the built-in shift register.
[0026]
When a gate pulse is output to any one of the plurality ofgate bus lines 34 by the gate busline driving circuit 88, the plurality ofTFTs 2 connected to thegate bus line 34 are turned on. As a result, the gradation voltage applied from the drain busline driving circuit 90 to each of the plurality ofdrain bus lines 42 is applied to each pixel electrode.
[0027]
FIG. 2 is a schematic cross-sectional view showing the configuration of the TFT and the storage capacitor in the liquid crystal display device according to the present embodiment. TheTFT 2 is agate electrode 8 formed of a metal layer in which, for example, an aluminum (Al) layer having a thickness of 100 nm and a molybdenum nitride (MoN) layer having a thickness of 50 nm are stacked in this order on atransparent glass substrate 6 having insulating properties. have. The material for forming thegate electrode 8 may be a metal layer in which an Al layer and a titanium (Ti) layer are laminated in this order, a chromium (Cr) layer, an Al alloy layer, or the like. On thegate electrode 8, agate insulating film 10 is formed of, for example, a SiN film or a silicon oxide (SiO) film having a thickness of 100 to 600 nm. On thegate insulating film 10, an operatingsemiconductor layer 12 is formed of an a-Si layer having a thickness of 10 to 270 nm (for example, 60 nm). On theoperating semiconductor layer 12, n having a film thickness of 5 to 50 nm (for example, 30 nm)⁺ An n-typeimpurity semiconductor layer 16 that functions as an ohmic contact layer is formed by the a-Si layer.
[0028]
On the n-typeimpurity semiconductor layer 16, for example, a MoN layer with a thickness of 50 nm, an Al layer with a thickness of 150 nm, a MoN layer with a thickness of 90 nm, and a molybdenum (Mo) layer with a thickness of 10 nm are stacked in this order. Asource electrode 14 and adrain electrode 18 are formed by the metal layer. The material for forming thesource electrode 14 and thedrain electrode 18 is a metal layer in which a Ti layer with a thickness of 20 nm, an Al layer with a thickness of 75 nm and a Ti layer with a thickness of 20 nm are laminated in this order, an Al alloy layer, or other low resistance. The metal layer etc. which laminated | stacked the metal may be sufficient.
[0029]
Thesource electrode 14 and the underlying n-typeimpurity semiconductor layer 16 are separated from thedrain electrode 18 and the underlying n-typeimpurity semiconductor layer 16 by etching over the operatingsemiconductor layer 12 above thegate electrode 8 and insulated from each other. Has been. The upper surface of the channel region of the operatingsemiconductor layer 12 is also etched to ensure the separation and insulation of both electrodes during this etching. Aprotective film 20 made of, for example, a SiN film having a thickness of 330 nm is formed on the entire surface of the substrate. On theprotective film 20, apixel electrode 22 made of, for example, ITO having a film thickness of 70 nm is formed. Thepixel electrode 22 is connected to thesource electrode 14 through acontact hole 24 formed by opening theprotective film 20 on thesource electrode 14.
[0030]
The storage capacitor 4 has a storagecapacitor bus line 26 formed of the same material as that of thegate electrode 8 on thetransparent glass substrate 6. An insulatingfilm 28 is formed on the storagecapacitor bus line 26 with the same material as that of thegate insulating film 10. On the insulatingfilm 28, a remaininglayer 58 thinner than the operatingsemiconductor layer 12 is formed using the same material as that of the operatingsemiconductor layer 12. On the remaininglayer 58, the storagecapacitor counter electrode 30 is formed of the same material as thesource electrode 14 and thedrain electrode 18. Aprotective film 20 is formed on the storagecapacitor counter electrode 30. Apixel electrode 22 connected to thesource electrode 14 of theTFT 2 is formed on theprotective film 20. Thepixel electrode 22 is connected to the storagecapacitor counter electrode 30 via acontact hole 32 formed by opening theprotective film 20 on the storagecapacitor counter electrode 30.
[0031]
Next, a method for manufacturing the liquid crystal display device according to the present embodiment will be described with reference to FIGS. 3 to 9 are process cross-sectional views showing the manufacturing process of the TFT and the storage capacitor in the liquid crystal display device according to the present embodiment. TheTFT 2 is shown on the left side in the figure, and the storage capacitor 4 is shown on the right side in the figure. . 10 and 11 are process cross-sectional views illustrating the manufacturing process of the gate terminal and the drain terminal in the liquid crystal display device according to the present embodiment. 10 and 11, (a) shows thegate terminal 36, and (b) shows thedrain terminal 44. 12 to 16 are plan views showing the manufacturing process of the array substrate in the liquid crystal display device according to the present embodiment.
[0032]
First, for example, a 100 nm-thick Al layer and a 50 nm-thick MoN layer are formed in this order on the entire surface of thetransparent glass substrate 6 by, eg, PVD (Physical Vapor Deposition) to form a metal layer (not shown). To do. The metal layer forming material may be a metal layer formed by stacking an Al layer and a Ti layer, a Cr layer, an Al alloy layer, or the like. Next, a resist is applied to the entire surface, then exposed using a first exposure mask (not shown), and then developed to form a resist film (not shown) having a predetermined pattern on the metal layer. . Next, using this resist film as an etching mask, the metal layer is etched by wet etching using, for example, an Al etchant. By this etching, thegate electrode 8 and the storagecapacitor bus line 26 shown in FIG. 3 are formed. At the same time, thegate bus line 34, thegate terminal 36, and thestorage capacitor terminal 40 shown in FIG. 12 are formed. Note that thegate bus line 34 shown in FIG. 12 functions as thegate electrode 8 shown in FIG. 3 in a region sandwiched by broken lines. In the above etching, if the metal layer is a metal layer in which an Al layer and a Ti layer are laminated, dry etching is performed using, for example, a chlorine (Cl) gas, and if the metal layer is a Cr layer, wet etching is performed using, for example, a Cr etchant.
[0033]
Next, as shown in FIG. 4, a transparent and insulating SiN film or SiO film is formed to a thickness of 100 to 600 nm (for example, 350 nm) by, for example, plasma CVD, and thegate insulating film 10 and the insulatingfilm 28 is formed on the entire surface. Next, asemiconductor layer 54 made of a-Si for forming theactive semiconductor layer 12 having a thickness of 10 to 270 nm (for example, 60 nm) is formed on the entire surface. Next, n having a film thickness of 5 to 50 nm (for example, 30 nm)⁺ Ana-Si layer 56 is formed on the entire surface. Thesemiconductor layer 54 for forming theactive semiconductor layer 12 is n⁺ Thea-Si layer 56 is formed so as to have a thickness equal to or greater than the thickness obtained by adding 5 nm.
[0034]
Next, after applying a resist on the entire surface, the resist is exposed using a second exposure mask (not shown) and then developed.⁺ A resist film (not shown) having a predetermined pattern is formed on thea-Si layer 56. Next, using this resist film as an etching mask, n⁺ Thea-Si layer 56 and the upper layer of thesemiconductor layer 54 for forming theactive semiconductor layer 12 are dry-etched by the RIE method. As a result, as shown in FIGS. 5 and 13, an n-typeimpurity semiconductor layer 16 and anoperating semiconductor layer 12 are formed, and a remaininglayer 58 serving as a dummy semiconductor layer is formed in a region other than the region where the operatingsemiconductor layer 12 is formed. . Etching gas used for dry etching is, for example, SF₆ , He, HCl mixed gas. At this time, the film thickness of the remaininglayer 58 is n⁺ The etching time is controlled so as to be equal to or greater than the thickness of the a-Si layer 56 (n-typeimpurity semiconductor layer 16 in FIG. 5). n⁺ If the film thickness of thea-Si layer 56 is, for example, 30 nm, the remaininglayer 58 is formed to have a film thickness of 30 to 40 nm (for example, 33 nm). The film thickness of the formed remaininglayer 58 is, for example, the film thickness of the remaininglayer 58 with respect to one to several substrates in one lot (for example, 20 substrates) using a film thickness measuring device or the like. It is easily managed by measuring.
[0035]
Next, for example, by a PVD method, for example, a MoN layer having a thickness of 50 nm, an Al layer having a thickness of 150 nm, a MoN layer having a thickness of 90 nm, and a Mo layer having a thickness of 10 nm are formed in this order. As shown, ametal layer 60 is formed on the entire surface. Themetal layer 60 is a metal layer in which a Ti layer with a thickness of 20 nm, an Al layer with a thickness of 75 nm and a Ti layer with a thickness of 20 nm are laminated in this order, an Al alloy layer, a metal layer in which other low-resistance metals are laminated, or the like It may be. Next, a resist is applied to the entire surface, and then exposed using a third exposure mask (not shown) and developed to form a resist film (not shown) having a predetermined pattern on themetal layer 60. Form. Using this resist film as an etching mask, themetal layer 60 in which the MoN layer, the Al layer, the MoN layer, and the Mo layer are stacked is wet-etched using, for example, an Al etchant. If themetal layer 60 is a metal layer in which a Ti layer, an Al layer, and a Ti layer are stacked, dry etching is performed using, for example, a Cl-based gas.
[0036]
Subsequently, the process proceeds to a channel etching process, and the n-typeimpurity semiconductor layer 16 on the channel region formed on thegate electrode 8 in theoperating semiconductor layer 12 and the remaininglayer 58 are collectively etched by dry etching by the RIE method. By the batch etching, as shown in FIG. 7, thesource electrode 14, thedrain electrode 18, the n-typeimpurity semiconductor layer 16, and theoperating semiconductor layer 12 are formed. At the same time, as shown in FIG. 14, thedrain bus line 42, thedrain terminal 44, and the storagecapacitor counter electrode 30 are formed. Etching gas used for dry etching is, for example, SF₆ , He, HCl mixed gas. In this channel etching, the remaininglayer 58 formed on the entire surface is used as a dummy semiconductor layer, and SiF generated when the remaininglayer 58 formed of a-Si is etched.₂ The emission intensity of plasma emission (emission wavelength: 390.2 nm) is detected. The plasma emission intensity is detected by a light intensity sensor having a light receiving element that detects the light intensity of the emission wavelength and outputting a signal according to the light intensity.
[0037]
When all the remaininglayer 58 is removed by etching, SiF₂ Since the plasma emission intensity decreases rapidly, the end point of etching of the remaininglayer 58 can be detected by monitoring the decrease in plasma emission intensity using the light intensity sensor. Further, the etching rate of a-Si, which is a material for forming the remaininglayer 58, and n, which is a material for forming the n-typeimpurity semiconductor layer 16, are used.⁺ The etching rate of a-Si is almost equal. Therefore, when the etching end point of the remaininglayer 58 is detected due to a decrease in the plasma emission intensity from the remaininglayer 58, the channel etching is stopped. Since the n-typeimpurity semiconductor layer 16 is formed with a film thickness equal to or less than the film thickness of the remaininglayer 58, the n-typeimpurity semiconductor layer 16 on the channel region can be surely etched away by this channel etching. For example, when the etching end point of the remaininglayer 58 having a thickness of 33 nm is detected by a decrease in the plasma emission intensity, the n-typeimpurity semiconductor layer 16 having a thickness of 30 nm on the channel region is surely removed by etching. The upper 3 nm of the channel region of theactive semiconductor layer 12 is etched away and dug. As shown in FIG. 7, thestorage capacitor 2 has a structure in which the remaininglayer 58 is sandwiched between the insulatingfilm 28 and the storagecapacitor counter electrode 30.
[0038]
Next, a transparent and insulating SiN film having a thickness of, for example, 330 nm is formed by plasma CVD, for example, and theprotective film 20 is formed on the entire surface. Next, a resist is applied to the entire surface, and then exposed using a fourth exposure mask (not shown) and developed to form a resist film (not shown) having a predetermined pattern on theprotective film 20. Form. Next, using this resist film as an etching mask, theprotective film 20 on thesource electrode 14, thestorage capacitor electrode 30 and thedrain terminal 44 is etched. By this etching, acontact hole 24 on thesource electrode 14 shown in FIG. 8, acontact hole 32 on the storagecapacitor counter electrode 30, and acontact hole 50 on thedrain terminal 44 shown in FIG. 10B are formed. At the same time, theprotective film 20 and thegate insulating film 10 on thegate terminal 36 and thestorage capacitor terminal 40 are collectively etched. By the collective etching, acontact hole 46 on thegate terminal 36 and acontact hole 48 on thestorage capacitor terminal 40 shown in FIG. 10A are formed (see FIG. 15). Etching conditions are, for example, 8.0 Pa, SF₆ / O₂ = 200/200 [sccm], dry etching by 600 W RIE method.
[0039]
Next, an ITO film having a thickness of, for example, 70 nm is formed by PVD, for example, and a transparent conductive film (not shown) is formed on the entire surface. Next, a resist is applied to the entire surface, then exposed using a fifth exposure mask (not shown) and developed to form a resist film (not shown) having a predetermined pattern on the transparent conductive film. Form. Next, using this resist film as an etching mask, the transparent conductive film is wet-etched using, for example, oxalic acid. By the wet etching, thepixel electrode 22 shown in FIG. 9, the protectiveconductive film 52 on thegate terminal 36 shown in FIG. 11A, the protectiveconductive film 52 on thestorage capacitor terminal 40, and FIG. A protectiveconductive film 52 is formed on thedrain terminal 44 shown in FIG. 16 (see FIG. 16). In thepixel electrode 22 shown in FIG. 16, aslit 50 for restricting the domain peculiar to the MVA type liquid crystal display device is formed. Thepixel electrodes 22 divided into a plurality of regions by theslit 50 are connected at several points on theslit 50. Through the steps described above, the array substrate in the liquid crystal display device according to the present embodiment is completed. After that, the liquid crystal display device according to the present embodiment is completed by bonding to the counter substrate and sealing the liquid crystal.
[0040]
According to the present embodiment, the remaininglayer 58 serving as a dummy semiconductor layer is formed in a wide region other than the region where theTFT 2 is formed. For this reason, during channel etching, the plasma emission intensity generated from the remaininglayer 58 etched at the same time is markedly larger than the plasma emission intensity generated from the channel region, so that the detection can be easily performed. If the end point of etching of the remaininglayer 58 is detected by monitoring the decrease in the plasma emission intensity, and the channel etching is stopped based on this, the n-typeimpurity semiconductor layer 16 on the channel region can be easily and accurately removed by etching. Become. Therefore, since it is not necessary to secure a digging margin in the channel region by forming the a-Si layer to be theactive semiconductor layer 12 to have a thickness of 120 to 200 nm or more, it is possible to obtain stable characteristics in the channel region. In addition, the film formation time and etching time can be shortened.
[0041]
Further, according to the present embodiment, the n-typeimpurity semiconductor layer 16 on the channel region can be easily and accurately removed by etching, so that the operatingsemiconductor layer 12 in the channel region is not etched away more than necessary. Therefore, unlike etching by time control, the step of measuring the film thickness of the operatingsemiconductor layer 12 in the channel region is unnecessary.
[0042]
In addition, according to the present embodiment, unlike the time-controlled etching, it is possible to accurately detect the time when the etching removal of the n-typeimpurity semiconductor layer 16 on the channel region is completed. Therefore, the operatingsemiconductor layer 12 in the channel region is necessary. It will not be etched away. Therefore, even with aminiaturized TFT 2 that realizes ultra-high-definition display, the film thickness of the operatingsemiconductor layer 12 in the channel region can be obtained accurately, and theTFT 2 can obtain uniform and stable characteristics.
[0043]
Furthermore, according to the present embodiment, since the film thickness of the remaininglayer 58 is controlled, the n-typeimpurity semiconductor layer 16 on the channel region can be reliably removed by etching. Furthermore, even if there is a sudden film formation abnormality caused by a CVD method, or a sudden etching abnormality caused by an RIE method, it can be detected at an early stage, which contributes to an improvement in manufacturing yield. it can. Further, since the thickness of the remaininglayer 58 is managed, the amount of digging in the channel region of theactive semiconductor layer 12 can be almost specified, so that the correlation between the amount of digging in the channel region and the characteristics of theTFT 2 is efficiently managed. It becomes possible. Further, since the remaininglayer 58 is formed on the entire surface of the substrate, the measurement position and the number of measurements can be arbitrarily determined in the film thickness measurement.
[0044]
Further, according to the present embodiment, since the remaininglayer 58 is formed on the insulatingfilm 28 formed in a region other than the region where theTFT 2 and the storage capacitor 4 are formed, the insulatingfilm 28 is exposed to plasma for a long time in channel etching. It can prevent exposure and prevent damage.
[0045]
Next, a liquid crystal display device and a method for manufacturing the same according to a second embodiment of the present invention will be described with reference to FIGS. First, a schematic configuration of the liquid crystal display device according to the present embodiment will be described with reference to FIG. The overall configuration of the liquid crystal display device according to the present embodiment has the same configuration as that of the first embodiment shown in FIG.
[0046]
FIG. 17 is a schematic cross-sectional view showing the configuration of the TFT and the storage capacitor in the liquid crystal display device according to the present embodiment. TheTFT 2 has agate electrode 8 formed of a metal layer in which, for example, an Al layer having a thickness of 100 nm and a MoN layer having a thickness of 50 nm are stacked in this order on atransparent glass substrate 6 having insulating properties. The material for forming thegate electrode 8 may be a metal layer in which an Al layer and a Ti layer are laminated in this order, a Cr layer, an Al alloy layer, or the like. On thegate electrode 8, agate insulating film 10 is formed of, for example, a SiN film or a SiO film having a thickness of 100 to 600 nm. On thegate insulating film 10, an operatingsemiconductor layer 12 is formed of an a-Si layer having a thickness of 10 to 270 nm (for example, 60 nm). On theoperating semiconductor layer 12, n having a film thickness of 5 to 50 nm (for example, 30 nm)⁺ An n-typeimpurity semiconductor layer 16 that functions as an ohmic contact layer is formed by the a-Si layer.
[0047]
On the n-typeimpurity semiconductor layer 16, for example, a metal layer in which a MoN layer with a thickness of 50 nm, an Al layer with a thickness of 150 nm, a MoN layer with a thickness of 90 nm, and a Mo layer with a thickness of 10 nm are stacked in this order. Asource electrode 14 and adrain electrode 18 are formed. The material for forming thesource electrode 14 and thedrain electrode 18 is a metal layer in which a Ti layer with a thickness of 20 nm, an Al layer with a thickness of 75 nm and a Ti layer with a thickness of 20 nm are laminated in this order, an Al alloy layer, or other low resistance. The metal layer etc. which laminated | stacked the metal may be sufficient.
[0048]
Thesource electrode 14 and the underlying n-typeimpurity semiconductor layer 16 are separated from thedrain electrode 18 and the underlying n-typeimpurity semiconductor layer 16 by etching over the operatingsemiconductor layer 12 above thegate electrode 8 and insulated from each other. Has been. The upper surface of the channel region of the operatingsemiconductor layer 12 is also etched to ensure the separation and insulation of both electrodes during this etching. Aprotective film 20 made of, for example, a SiN film having a thickness of 330 nm is formed on the entire surface of the substrate. On theprotective film 20, apixel electrode 22 made of, for example, ITO having a film thickness of 70 nm is formed. Thepixel electrode 22 is connected to thesource electrode 14 through acontact hole 24 formed by opening theprotective film 20 on thesource electrode 14.
[0049]
The storage capacitor 4 has a storagecapacitor bus line 26 formed of the same material as that of thegate electrode 8 on thetransparent glass substrate 6. An insulatingfilm 28 is formed on the storagecapacitor bus line 26 with the same material as that of thegate insulating film 10. On the insulatingfilm 28, a remaininglayer 58 thinner than the operatingsemiconductor layer 12 is formed using the same material as that of the operatingsemiconductor layer 12. On the remaininglayer 58, the n-typeimpurity semiconductor layer 16 of theTFT 2 is formed.⁺ Ana-Si layer 56 is formed. n⁺ On thea-Si layer 56, the storagecapacitor counter electrode 30 is formed of the same material as that of thesource electrode 14 and thedrain electrode 18. Aprotective film 20 is formed on the storagecapacitor counter electrode 30. Apixel electrode 22 connected to thesource electrode 14 of theTFT 2 is formed on theprotective film 20. Thepixel electrode 22 is connected to the storagecapacitor counter electrode 30 via acontact hole 32 formed by opening theprotective film 20 on the storagecapacitor counter electrode 30.
[0050]
Next, a method for manufacturing the liquid crystal display device according to the present embodiment will be described with reference to FIGS. 18 to 24 are process cross-sectional views showing the manufacturing process of the TFT and the storage capacitor in the liquid crystal display device according to the present embodiment. TheTFT 2 is shown on the left side in the figure, and the storage capacitor 4 is shown on the right side in the figure. . 25 and 26 are process cross-sectional views illustrating the manufacturing process of the gate terminal and the drain terminal in the liquid crystal display device according to the present embodiment. 25 and 26, (a) shows thegate terminal 36, and (b) shows thedrain terminal 44. 27 to 31 are plan views showing the manufacturing process of the array substrate in the liquid crystal display device according to the present embodiment.
[0051]
First, a 100 nm thick Al layer and a 50 nm thick MoN layer are formed in this order on the entire surface of thetransparent glass substrate 6 by, for example, PVD to form a metal layer (not shown). The metal layer forming material may be a metal layer formed by stacking an Al layer and a Ti layer, a Cr layer, an Al alloy layer, or the like. Next, a resist is applied to the entire surface, then exposed using a first exposure mask (not shown), and then developed to form a resist film (not shown) having a predetermined pattern on the metal layer. . Next, using this resist film as an etching mask, the metal layer is etched by wet etching using, for example, an Al etchant. By the etching, thegate electrode 8 and the storagecapacitor bus line 26 shown in FIG. 18 are formed. At the same time, thegate bus line 34, thegate terminal 36, and thestorage capacitor terminal 40 shown in FIG. 27 are formed. Note that thegate bus line 34 shown in FIG. 27 functions as thegate electrode 8 shown in FIG. 18 in a region sandwiched by broken lines. In the above etching, if the metal layer is a metal layer in which an Al layer and a Ti layer are laminated, for example, dry etching is performed using a Cl-based gas, and if the metal layer is a Cr layer, wet etching is performed using, for example, a Cr etchant.
[0052]
Next, as shown in FIG. 19, a transparent and insulating SiN film or SiO film is formed to a thickness of 100 to 600 nm (for example, 350 nm) by, for example, plasma CVD, and the gate insulating film 10 (insulating film) 28) is formed on the entire surface. Next, asemiconductor layer 54 for forming the operatingsemiconductor layer 12 with a film thickness of 10 to 270 nm (for example, 60 nm) is formed on the entire surface by a-Si.
[0053]
Next, a resist is applied to the entire surface, then exposed using a second exposure mask (not shown), and then developed to develop a predetermined pattern on thesemiconductor layer 54 for forming theactive semiconductor layer 12. A resist film (not shown) is formed. Next, using this resist film as an etching mask, the upper layer of thesemiconductor layer 54 for forming theactive semiconductor layer 12 is dry etched by the RIE method. As a result, as shown in FIGS. 20 and 28, the operatingsemiconductor layer 12 is formed, and the remaininglayer 58 constituting a part of the dummy semiconductor layer is formed in a region other than the region where the operatingsemiconductor layer 12 is formed. Etching gas used for dry etching is, for example, SF₆ , He, HCl mixed gas. At this time, the etching time is controlled so that the film thickness of the remaininglayer 58 becomes, for example, 30 nm. The film thickness of the formed remaininglayer 58 is, for example, the film thickness of the remaininglayer 58 with respect to one to several substrates in one lot (for example, 20 substrates) using a film thickness measuring device or the like. It is easily managed by measuring.
[0054]
Next, n having a film thickness of 5 to 50 nm (for example, 30 nm)⁺ Ana-Si layer 56 is formed on the entire surface. n⁺ A part of thea-Si layer 56 functions as a dummy semiconductor layer together with the remaininglayer 58 below thea-Si layer 56. Then n⁺ On thea-Si layer 56, for example, by a PVD method, for example, a MoN layer with a thickness of 50 nm, an Al layer with a thickness of 150 nm, a MoN layer with a thickness of 90 nm, and a Mo layer with a thickness of 10 nm are formed in this order. Then, ametal layer 60 is formed on the entire surface as shown in FIG. Themetal layer 60 is a metal layer in which a Ti layer with a thickness of 20 nm, an Al layer with a thickness of 75 nm and a Ti layer with a thickness of 20 nm are laminated in this order, an Al alloy layer, a metal layer in which other low-resistance metals are laminated, or the like It may be. Next, a resist is applied to the entire surface, and then exposed using a third exposure mask (not shown) and developed to form a resist film (not shown) having a predetermined pattern on themetal layer 60. Form. Using this resist film as an etching mask, themetal layer 60 in which the MoN layer, the Al layer, the MoN layer, and the Mo layer are stacked is wet-etched using, for example, an Al etchant. If themetal layer 60 is a metal layer in which a Ti layer, an Al layer, and a Ti layer are stacked, dry etching is performed using, for example, a Cl-based gas.
[0055]
Subsequently, the process proceeds to a channel etching process, and the n-typeimpurity semiconductor layer 16 on the channel region formed on thegate electrode 8 in theoperating semiconductor layer 12 and the remaininglayer 58 are collectively etched by dry etching by the RIE method. By the batch etching, as shown in FIG. 22, thesource electrode 14, thedrain electrode 18, the n-typeimpurity semiconductor layer 16, and theoperating semiconductor layer 12 are formed. At the same time, as shown in FIG. 29, thedrain bus line 42, thedrain terminal 44, and the storagecapacitor counter electrode 30 are formed. Etching gas used for dry etching is, for example, SF₆ , He, HCl mixed gas. At the time of this channel etching, the remaininglayer 58 formed on the entire surface and the upper layer n⁺ Using thea-Si layer 56 as a dummy semiconductor layer, n⁺ SiF generated during etching of thea-Si layer 56 and the remaininglayer 58 formed of a-Si.₂ The emission intensity of plasma emission (emission wavelength: 390.2 nm) is detected. The plasma emission intensity is detected by a light intensity sensor having a light receiving element that detects the light intensity of the emission wavelength and outputting a signal according to the light intensity.
[0056]
n⁺ When thea-Si layer 56 and the remaininglayer 58 below it are all removed by etching, SiF₂ Since the plasma emission intensity decreases rapidly, the end point of etching of the remaininglayer 58 can be detected by monitoring the decrease in plasma emission intensity using the light intensity sensor. So n⁺ When the etching end point of the remaininglayer 58 is detected due to the decrease in the plasma emission intensity from thea-Si layer 56 and the remaininglayer 58, the channel etching is terminated. By this channel etching, the n-typeimpurity semiconductor layer 16 on the channel region can be reliably removed by etching. For example, n with a film thickness of 30 nm⁺ When the etching end point of thea-Si layer 56 and the remaininglayer 58 having a thickness of 30 nm is detected, the n-typeimpurity semiconductor layer 16 having a thickness of 30 nm on the channel region is surely removed by etching, and further, the underlying film The upper 30 nm of the channel region of the operatingsemiconductor layer 12 having a thickness of 60 nm is etched away and dug. As described above, the film thickness of the remaininglayer 58 is substantially the same as the depth at which theactive semiconductor layer 12 is dug in the channel region. As shown in FIG. 22, thestorage capacitor 2 includes the remaininglayer 58 and n between the insulatingfilm 28 and the storagecapacitor counter electrode 30.⁺ Thea-Si layer 56 is sandwiched.
[0057]
Next, a transparent and insulating SiN film having a thickness of, for example, 330 nm is formed by plasma CVD, for example, and theprotective film 20 is formed on the entire surface. Next, a resist is applied to the entire surface, and then exposed using a fourth exposure mask (not shown) and developed to form a resist film (not shown) having a predetermined pattern on theprotective film 20. Form. Next, using this resist film as an etching mask, theprotective film 20 on thesource electrode 14, thestorage capacitor electrode 30 and thedrain terminal 44 is etched. By this etching, acontact hole 24 on thesource electrode 14 shown in FIG. 23, acontact hole 32 on the storagecapacitor counter electrode 30, and acontact hole 50 on thedrain terminal 44 shown in FIG. 25B are formed. At the same time, theprotective film 20 and thegate insulating film 10 on thegate terminal 36 and thestorage capacitor terminal 40 are collectively etched. By the batch etching, thecontact hole 46 on thegate terminal 36 and thecontact hole 48 on thestorage capacitor terminal 40 shown in FIG. 25A are formed (see FIG. 30). Etching conditions are 8.0 Pa, SF₆ / O₂ = 200/200 [sccm], 600 W, for example, dry etching by the RIE method.
[0058]
Next, an ITO film having a thickness of, for example, 70 nm is formed by, for example, a PVD method, and a transparent conductive film (not shown) is formed on the entire surface. Next, a resist is applied to the entire surface, then exposed using a fifth exposure mask (not shown) and developed to form a resist film (not shown) having a predetermined pattern on the transparent conductive film. Form. Next, using this resist film as an etching mask, the transparent conductive film is wet-etched using, for example, oxalic acid. By the wet etching, thepixel electrode 22 shown in FIG. 24, the protectiveconductive film 52 on thegate terminal 36 shown in FIG. 26A, the protectiveconductive film 52 on thestorage capacitor terminal 40, and FIG. A protectiveconductive film 52 is formed on thedrain terminal 44 shown in FIG. 31 (see FIG. 31). In thepixel electrode 22 shown in FIG. 31, aslit 50 for domain regulation unique to the MVA liquid crystal display device is formed. Thepixel electrodes 22 divided into a plurality of regions by theslit 50 are connected at several points on theslit 50. Through the steps described above, the array substrate in the liquid crystal display device according to the present embodiment is completed. After that, the liquid crystal display device according to the present embodiment is completed by bonding to the counter substrate and sealing the liquid crystal.
[0059]
According to the present embodiment, the remaininglayer 58 serving as a dummy semiconductor layer and the n layers above it are formed.⁺ Thea-Si layer 56 is formed in a wide area other than the area where theTFT 2 is formed. For this reason, during channel etching, the plasma emission intensity generated from the remaininglayer 58 etched at the same time is markedly larger than the plasma emission intensity generated from the channel region, so that the detection can be easily performed. If the end point of etching of the remaininglayer 58 is detected by monitoring the decrease in the plasma emission intensity, and the channel etching is stopped based on this, the n-typeimpurity semiconductor layer 16 on the channel region can be easily and accurately removed by etching. Become. Therefore, since it is not necessary to secure a digging margin in the channel region by forming the a-Si layer to be theactive semiconductor layer 12 to have a thickness of 120 to 200 nm or more, it is possible to obtain stable characteristics in the channel region. In addition, the film formation time and etching time can be shortened.
[0060]
Further, according to the present embodiment, the n-typeimpurity semiconductor layer 16 on the channel region can be easily and accurately removed by etching, so that the operatingsemiconductor layer 12 in the channel region is not etched away more than necessary. Therefore, unlike etching by time control, the step of measuring the film thickness of the operatingsemiconductor layer 12 in the channel region is unnecessary.
[0061]
In addition, according to the present embodiment, unlike the time-controlled etching, it is possible to accurately detect the time when the etching removal of the n-typeimpurity semiconductor layer 16 on the channel region is completed. Therefore, the operatingsemiconductor layer 12 in the channel region is necessary. It will not be etched away. Therefore, even with aminiaturized TFT 2 that realizes ultra-high-definition display, the film thickness of the operatingsemiconductor layer 12 in the channel region can be obtained accurately, and theTFT 2 can obtain uniform and stable characteristics.
[0062]
Furthermore, according to the present embodiment, since the film thickness of the remaininglayer 58 is controlled, the n-typeimpurity semiconductor layer 16 on the channel region can be reliably removed by etching. Furthermore, even if there is a sudden film formation abnormality caused by CVD or the like, or a sudden etching abnormality caused by etching by the RIE method, it can be detected at an early stage, which contributes to an improvement in manufacturing yield. it can. Further, since the thickness of the remaininglayer 58 is managed, the amount of digging in the channel region of theactive semiconductor layer 12 can be almost specified, so that the correlation between the amount of digging in the channel region and the characteristics of theTFT 2 is efficiently managed. It becomes possible. Further, since the remaininglayer 58 is formed on the entire surface of the substrate, the measurement position and the number of measurements can be arbitrarily determined in the film thickness measurement.
[0063]
Further, according to the present embodiment, since the remaininglayer 58 is formed on the insulatingfilm 28 formed in a region other than the region where theTFT 2 and the storage capacitor 4 are formed, the insulatingfilm 28 is exposed to plasma for a long time in channel etching. It can prevent exposure and prevent damage.
[0064]
The present invention is not limited to the above embodiment, and various modifications can be made.
For example, in the above embodiment, the MVA type liquid crystal display device has been described as an example. However, the present invention is not limited to this, and a TN type liquid crystal display device including a TFT or an IPS (In-plane Switching) type liquid crystal is used. It can also be applied to a display device or the like.
[0065]
In the above-described embodiment, the liquid crystal display device including the TFT has been described as an example. However, the present invention is not limited thereto, and can be applied to an EL (Electroluminescence) display device including the TFT. .
[0066]
Further, in the above embodiment, SiF generated from the dummy semiconductor layer.₂ However, the present invention is not limited to this, and the channel etching may be controlled by monitoring various fluctuations in the plasma emission intensity. .
[0067]
In the above embodiment, the liquid crystal display device having the TFT in which theoperating semiconductor layer 12 is formed of a-Si has been described as an example. However, the present invention is not limited to this, and theoperating semiconductor layer 12 includes The present invention can also be applied to a liquid crystal display device having a TFT formed of p-Si (polysilicon).
[0068]
Further, in the second embodiment, the dummy semiconductor layer is formed of the remaininglayer 58 and n.⁺ However, the present invention is not limited to this, and the dummy semiconductor layer is n⁺ You may be comprised only by thea-Si layer 56. FIG. N of the dummy semiconductor layer⁺ Since thea-Si layer 56 and the n-typeimpurity semiconductor layer 16 on the channel region are the same layer, they have almost the same film thickness, and the time of etching removal at the time of channel etching is almost the same. Therefore, n of the dummy semiconductor layer⁺ The end point of channel etching can be detected without forming the remaininglayer 58 below thea-Si layer 56. Thestorage capacitor 2 when the remaininglayer 58 is not formed is an n-typeimpurity semiconductor layer 16 formed between the insulatingfilm 28 and the storagecapacitor counter electrode 30.⁺ Thea-Si layer 56 is sandwiched.
[0069]
Note that the liquid crystal display device according to the above embodiment has a storage capacitor provided with a storage capacitor bus line serving as one electrode, an insulating film serving as a dielectric, and a storage capacitor counter electrode serving as the other electrode. And a storage capacitor counter electrode. The semiconductor layer is formed by a material for forming an operating semiconductor layer, a material for forming an n-type impurity semiconductor layer, or a stack of a material for forming an operating semiconductor layer and a material for forming an n-type impurity semiconductor layer. A three-layer structure of storage capacitor counter electrodes is disclosed in Japanese Patent Application Laid-Open No. 06-202153 according to the prior application by the present applicant. In addition, it is a prior application by the present applicant that an n-type impurity semiconductor layer and a metal layer for forming a source / drain electrode are continuously formed, and then a source / drain electrode and a channel region are collectively formed. Japanese Patent Application Laid-Open No. 58-112366 discloses that the present invention can be said to be an alternative, application, or development technique thereof.
[0070]
Based on the embodiment described above, the present invention is summarized as follows.
(Appendix 1)
A gate electrode is formed on an insulating substrate, a gate insulating film is formed on the gate electrode, an operating semiconductor layer is formed on the gate insulating film, and an n-type impurity semiconductor layer is formed on the operating semiconductor layer. Forming a conductor layer on the n-type impurity semiconductor layer, etching the conductor layer and the n-type impurity semiconductor layer to expose an upper layer of the operating semiconductor layer on the gate electrode; In a method for manufacturing a liquid crystal display device, a thin film transistor is formed by forming a source electrode and a drain electrode that are opposed to each other with a gap therebetween, and a pixel electrode that is connected to the source electrode through a protective film is formed.
Forming a dummy semiconductor layer on the substrate, which is etched simultaneously with the etching of the conductor layer and the n-type impurity semiconductor layer;
A method for manufacturing a liquid crystal display device.
[0071]
(Appendix 2)
In the method for manufacturing a liquid crystal display device according toattachment 1,
The etching is stopped by detecting a change in emission intensity of plasma emission generated from the dummy semiconductor layer.
A method for manufacturing a liquid crystal display device.
[0072]
(Appendix 3)
In the method for manufacturing a liquid crystal display device according toappendix 1 or 2,
The dummy semiconductor layer is formed of a remaining layer in which a semiconductor layer for forming the operating semiconductor layer is formed on the entire surface, and an upper layer of the semiconductor layer in a region other than the forming region of the operating semiconductor layer is removed by etching.
A method for manufacturing a liquid crystal display device.
[0073]
(Appendix 4)
In the method for manufacturing a liquid crystal display device according to attachment 3,
The dummy semiconductor layer is formed to a thickness that is greater than or equal to the thickness of the n-type impurity semiconductor layer and less than or equal to the thickness of the operating semiconductor layer.
A method for manufacturing a liquid crystal display device.
[0074]
(Appendix 5)
In the method for manufacturing a liquid crystal display device according to appendix 3 or 4,
The n-type impurity semiconductor layer is formed to a thickness of 5 nm or more and 50 nm or less,
The operating semiconductor layer is formed to a thickness not less than 270 nm and not less than 5 nm added to the thickness of the n-type impurity semiconductor layer.
A method for manufacturing a liquid crystal display device.
[0075]
(Appendix 6)
In the method for manufacturing a liquid crystal display device according toappendix 1 or 2,
The dummy semiconductor layer has a semiconductor layer for forming the operating semiconductor layer formed on the entire surface, and a remaining layer obtained by etching away the upper layer of the semiconductor layer in a region other than the forming region of the operating semiconductor layer, and the remaining layer Formed with the n-type impurity semiconductor layer above
A method for manufacturing a liquid crystal display device.
[0076]
(Appendix 7)
In the method for manufacturing a liquid crystal display device according toappendix 6,
The remaining layer is formed with a film thickness smaller than the film thickness of the operating semiconductor layer.
A method for manufacturing a liquid crystal display device.
[0077]
(Appendix 8)
In the method for manufacturing a liquid crystal display device according toappendix 6 or 7,
The operating semiconductor layer is formed to a thickness of 10 nm or more and 270 nm or less.
A method for manufacturing a liquid crystal display device.
[0078]
(Appendix 9)
An insulating substrate; a gate electrode formed on the substrate; a gate insulating film formed on the gate electrode; and a portion of a surface above the gate electrode formed on the gate insulating film. An etched operating semiconductor layer, an n-type impurity semiconductor layer formed on the operating semiconductor layer so as to face each other with a predetermined gap, and a drain electrode and a source electrode formed on the n-type impurity semiconductor layer. Thin film transistor,
A storage capacitor bus line formed on the substrate, an insulating film formed of a material for forming the gate insulating film on the storage capacitor bus line, a semiconductor layer formed on the insulating film, and the semiconductor layer A storage capacitor comprising a storage capacitor counter electrode formed on the drain electrode and the source electrode forming material;
A pixel electrode electrically connected to the source electrode and the storage capacitor counter electrode;
A liquid crystal display device comprising:
[0079]
(Appendix 10)
In the liquid crystal display device according to appendix 9,
The semiconductor layer is formed of a material for forming the operating semiconductor layer.
A liquid crystal display device.
[0080]
(Appendix 11)
In the liquid crystal display device according to appendix 9,
The semiconductor layer is formed of a material for forming the n-type impurity semiconductor layer.
A liquid crystal display device.
[0081]
(Appendix 12)
In the liquid crystal display device according to appendix 9,
The semiconductor layer is formed by laminating a first layer formed of a material for forming the operating semiconductor layer and a second layer formed of a material for forming the n-type impurity semiconductor layer in this order.
A liquid crystal display device.
[0082]
【The invention's effect】
As described above, according to the present invention, a liquid crystal display device having a channel etch type TFT having stable characteristics can be manufactured by reliably detecting the end point of channel etching.
[Brief description of the drawings]
FIG. 1 is a diagram showing an overall configuration of a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view showing a configuration of an array substrate in the liquid crystal display device according to the first embodiment of the present invention.
FIG. 3 is a process cross-sectional view illustrating a schematic manufacturing process of an array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 4 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 5 is a process cross-sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the present invention;
FIG. 6 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 7 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 8 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 9 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 10 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 11 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 12 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 13 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 14 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 15 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the invention.
FIG. 16 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the first embodiment of the present invention;
FIG. 17 is a schematic cross-sectional view showing a configuration of an array substrate in a liquid crystal display device according to a second embodiment of the present invention.
FIG. 18 is a process cross-sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 19 is a process cross-sectional view illustrating a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 20 is a process cross-sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 21 is a process cross-sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 22 is a process cross-sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 23 is a process cross-sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 24 is a process sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the invention;
FIG. 25 is a process sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the invention;
FIG. 26 is a process cross-sectional view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 27 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 28 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 29 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
30 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention; FIG.
FIG. 31 is a plan view showing a schematic manufacturing process of the array substrate in the liquid crystal display device according to the second embodiment of the present invention;
FIG. 32 is a schematic cross-sectional view showing a configuration of an array substrate in a conventional liquid crystal display device.
FIG. 33 is a process sectional view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 34 is a process sectional view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 35 is a process cross-sectional view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 36 is a process sectional view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 37 is a process sectional view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 38 is a plan view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 39 is a plan view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 40 is a plan view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 41 is a plan view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
FIG. 42 is a plan view showing a schematic manufacturing process of an array substrate in a conventional liquid crystal display device.
[Explanation of symbols]
2 TFT
4 storage capacity
6 Transparent glass substrate
8 Gate electrode
10 Gate insulation film
12 Operating semiconductor layer
14 Source electrode
16 n-type impurity semiconductor layer
18 Drain electrode
20 Protective film
22 Pixel electrode
24, 32, 46, 48, 50 Contact hole
26 Storage capacity bus line
28 Insulating film
30 Storage capacitor counter electrode
34 Gate bus line
36 Gate terminal
42 Drain bus line
44 Drain terminal
50 slits
52 Protective conductive film
54 Semiconductor layer
56 n⁺ a-Si layer
58 Remaining layer
60 metal layers
81 Array substrate
84 pixel area
86 display area
88 Gate bus line drive circuit
90 Drain bus line drive circuit
92 Input terminal
94 Counter substrate

Claims (6)

Translated fromJapanese

絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、
前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成し、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層で前記ｎ型不純物半導体層の膜厚以上の膜厚に形成され、
前記ｎ型不純物半導体層の前記エッチングは、前記ダミー半導体層から生ずるプラズマ発光の発光強度の変化を検出して停止させること
を特徴とする液晶表示装置の製造方法。A gate electrode is formed on an insulating substrate, a gate insulating film is formed on the gate electrode, an operating semiconductor layer is formed on the gate insulating film, and an n-type impurity semiconductor layer is formed on the operating semiconductor layer. Forming a conductor layer on the n-type impurity semiconductor layer, etching the conductor layer and the n-type impurity semiconductor layer to expose an upper layer of the operating semiconductor layer on the gate electrode; In a method for manufacturing a liquid crystal display device, a thin film transistor is formed by forming a source electrode and a drain electrode that are opposed to each other with a gap therebetween, and a pixel electrode that is connected to the source electrode through a protective film is formed.
Forming a dummy semiconductor layer on the substrate to be etched simultaneously with the etching of the conductor layer and the n-type impurity semiconductor layer;
The dummy semiconductor layer is a remaining layer in which a semiconductor layer for forming the operating semiconductor layer is formed on the entire surface, and an upper layer of the semiconductor layer in a region other than the forming region of the operating semiconductor layer is removed by etching. Formed to a thickness equal to or greater than the thickness of the semiconductor layer,
The method for manufacturing a liquid crystal display device, wherein the etching of the n-type impurity semiconductor layer is stopped by detecting a change in emission intensity of plasma emission generated from the dummy semiconductor layer. 請求項１記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記動作半導体層の膜厚以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。In the manufacturing method of the liquid crystal display device of Claim 1,
The method for manufacturing a liquid crystal display device, wherein the dummy semiconductor layer is formed to have a film thickness equal to or less than the film thickness of the operating semiconductor layer. 請求項１又は２に記載の液晶表示装置の製造方法において、
前記ｎ型不純物半導体層は、５ｎｍ以上で５０ｎｍ以下の膜厚に形成され、
前記動作半導体層は、前記ｎ型不純物半導体層の膜厚に５ｎｍを加算した膜厚以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。In the manufacturing method of the liquid crystal display device of Claim 1 or 2,
The n-type impurity semiconductor layer is formed to a thickness of 5 nm or more and 50 nm or less,
The manufacturing method of a liquid crystal display device, wherein the operating semiconductor layer is formed to a thickness of not less than the sum of the thickness of the n-type impurity semiconductor layer plus 5 nm and not more than 270 nm. 絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、
前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成し、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層と、前記残存層上の前記ｎ型不純物半導体層とで形成され、
前記ｎ型不純物半導体層の前記エッチングは、前記ダミー半導体層から生ずるプラズマ発光の発光強度の変化を検出して停止させること
を特徴とする液晶表示装置の製造方法。A gate electrode is formed on an insulating substrate, a gate insulating film is formed on the gate electrode, an operating semiconductor layer is formed on the gate insulating film, and an n-type impurity semiconductor layer is formed on the operating semiconductor layer. Forming a conductor layer on the n-type impurity semiconductor layer, etching the conductor layer and the n-type impurity semiconductor layer, exposing the upper layer of the operating semiconductor layer on the gate electrode, and In a method for manufacturing a liquid crystal display device, a thin film transistor is formed by forming a source electrode and a drain electrode that are opposed to each other with a gap therebetween, and a pixel electrode that is connected to the source electrode through a protective film is formed.
Forming a dummy semiconductor layer on the substrate to be etched simultaneously with the etching of the conductor layer and the n-type impurity semiconductor layer;
The dummy semiconductor layer has a semiconductor layer for forming the operating semiconductor layer formed on the entire surface, and a remaining layer obtained by etching away the upper layer of the semiconductor layer in a region other than the forming region of the operating semiconductor layer, and the remaining layer Formed with the n-type impurity semiconductor layer above,
The method for manufacturing a liquid crystal display device, wherein the etching of the n-type impurity semiconductor layer is stopped by detecting a change in emission intensity of plasma emission generated from the dummy semiconductor layer. 請求項４記載の液晶表示装置の製造方法において、
前記残存層は、前記動作半導体層の膜厚より薄い膜厚に形成されること
を特徴とする液晶表示装置の製造方法。In the manufacturing method of the liquid crystal display device of Claim 4,
The method for manufacturing a liquid crystal display device, wherein the remaining layer is formed to have a thickness smaller than that of the operating semiconductor layer. 請求項４又は５に記載の液晶表示装置の製造方法において、
前記動作半導体層は、１０ｎｍ以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。In the manufacturing method of the liquid crystal display device according to claim 4 or 5,
The method for manufacturing a liquid crystal display device, wherein the operating semiconductor layer is formed to a thickness of 10 nm to 270 nm.

Images