JP4069963B2

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Publication number: JP4069963B2
Application number: JP30325396A
Authority: JP
Inventors: 美寿齋藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-11-14
Filing date: 1996-11-14
Publication date: 2008-04-02
Anticipated expiration: 2016-11-14
Also published as: JPH10149678A

Description

【０００１】
本発明は、ＭＯＳトランジスタ敷居値補償回路及びこれを備えたフリップフロップ型センスアンプに関する。
【０００２】
【従来の技術】
図１１は、ＤＲＡＭに用いられている従来のフリップフロップ型センスアンプを示す。
図中、２１及び２２はｎＭＯＳトランジスタであり、２３及び２４はｐＭＯＳトランジスタである。ｎＭＯＳトランジスタ２１とｐＭＯＳトランジスタ２３とからなるＣＭＯＳインバータの入力端にはビット線＊ＢＬが接続され、ｎＭＯＳトランジスタ２２とｐＭＯＳトランジスタ２４とからなるＣＭＯＳインバータの入力端にはビット線ＢＬが接続されている。一方のＣＭＯＳインバータの入力端及び出力端はそれぞれ、他方のＣＭＯＳインバータの出力端及び入力端に接続されている。ビット線ＢＬ及び＊ＢＬには、不図示のメモリセルが接続されている。
【０００３】
このメモリセルからデータを読み出す場合、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖcc／２にプリチャージされ、次に、ワード線が活性化されてメモリセルが選択され、その記憶内容がビット線ＢＬに読み出されて両ビット線間に電位差が生じ、これがセンスアンプ２０で増幅される。
ビット線ＢＬ及び＊ＢＬの浮遊容量がメモリセルの容量の数十倍と大きいため、増幅前のビット線間の電位差は例えば７０ｍＶと僅かである。このため、ｎＭＯＳトランジスタ２１とｎＭＯＳトランジスタ２２の敷居値に差があると、ビット線間の電位差が逆方向に増幅されて誤読み出しが生ずる原因となる。また、メモリセル容量の微小化を制限して増幅前のビット線間の電位差を所定値以上にすることにより誤読み出しを防止しようとすると、回路素子の微細化が制限されてＤＲＡＭの記憶容量が犠牲になる。
【０００４】
ＭＯＳトランジスタの敷居値は、製造プロセスのばらつきによりゲート長が短くなると減少し、ゲート幅が小さくなると増加する。半導体回路素子の微細化に伴い、ショートチャンネル効果やナロウチャンネル効果等が現れて、ゲート長やゲート幅の僅かなばらつきがＭＯＳトランジスタの敷居値を大きく変化させ、隣合うＭＯＳトランジスタの敷居値に差が生ずる。
【０００５】
このばらつきを補償するため、ウエルの電位を変化させる方法があるが、この方法は、ブロック単位で敷居値のばらつきを補償する場合にのみ有効である。
隣接したトランジスタの敷居値を補償する従来の回路は、センス動作毎に敷居値を補償する動作が必要であるため、動作の高速化が妨げられる。また、敷居値補償動作とセンス動作とでトランジスタのソースとドレインとが逆になる方式の場合には、トランジスタの敷居値に方向性があるとき、補償が不正確になる。
【０００６】
【発明が解決しようとする課題】
そこで、本発明者は、トランジスタのゲートにコンデンサを接続し、コンデンサのゲート側電極とこれに接続されたゲートとを疑似フローティングゲートにし、敷居値に応じスイッチ素子を介してこの疑似フローティングゲートに電荷を蓄えさせることにより、コンデンサの一対の電極のうちゲートに非接続の電極（疑似制御電極）から見たトランジスタの敷居値を所定値にする構成を案出し出願した。
【０００７】
この構成によれば、上記のような問題点を解決することができる。
しかし、敷居値補償動作時に、補償されるトランジスタに貫通電流が流れるので、若干ではあるが消費電流が増加する。
本発明の目的は、このような問題点に鑑み、敷居値補償動作時の消費電流を低減することが可能なＭＯＳトランジスタ敷居値補償回路及びこれを備えたフリップフロップ型センスアンプを提供することにある。
【０００８】
本発明の第１態様では、通常動作時にソースが一定電位にされるＭＯＳトランジスタの敷居値を補償する回路において、
該ＭＯＳトランジスタのドレインとゲートとの間に接続された第１スイッチ素子と、
信号供給線と該ゲートとの間に接続された第１コンデンサと、
電源供給線と該ドレインとの間に直列接続された第２コンデンサ及び第２スイッチ素子と、
敷居値補償時において、該ソースが該一定電位にされ該信号供給線が参照電位にされた状態で、該第１スイッチ素子及び該第２スイッチ素子をオンにすることにより該ＭＯＳトランジスタをオンにさせ次いで該第２スイッチ素子をオフにした後該第１スイッチ素子をオフにする制御回路と、
を有する。
【０００９】
上記ＭＯＳトランジスタがｎＭＯＳトランジスタである場合、敷居値補償時において、第１スイッチ素子及び第２スイッチ素子がオンになると、ゲートに正電荷が蓄積されてゲート電位が上昇しｎＭＯＳトランジスタがオンになり、次いで第２スイッチ素子がオフになると、この蓄積された電荷の一部が、オン状態のｎＭＯＳトランジスタのドレイン・ソース間を通って放電され、ゲート・ソース間がほぼ敷居値又は敷居値になるとｎＭＯＳトランジスタがほぼオフ又はオフになる。次いで第１スイッチ素子がオフになると、ｎＭＯＳトランジスタのゲートとこれに接続された第１コンデンサの一方の電極と両者間の配線とが疑似フローティングゲートになり、これに蓄えられた電荷により、第１コンデンサの他方の電極（疑似制御電極）から見たｎＭＯＳトランジスタの敷居値が所望の値になる。
上記ＭＯＳトランジスタがｐＭＯＳトランジスタである場合、敷居値補償時において、第１スイッチ素子及び第２スイッチ素子がオンになると、ゲートに負電荷が蓄積されてゲート電位が下降しｐＭＯＳトランジスタがオンになり、次いで第２スイッチ素子がオフになると、この蓄積された電荷の一部が、オン状態のｎＭＯＳトランジスタのドレイン・ソース間を通って放電され、ゲート・ソース間がほぼ敷居値又は敷居値になるとｐＭＯＳトランジスタがほぼオフ又はオフになる。次いで第１スイッチ素子がオフになると、ｎＭＯＳトランジスタのゲートとこれに接続された第１コンデンサの一方の電極と両者間の配線とが疑似フローティングゲートになり、これに蓄えられた電荷により、第１コンデンサの他方の電極（疑似制御電極）から見たｐＭＯＳトランジスタの敷居値が所望の値になる。
電源供給線とＭＯＳトランジスタのドレインとの間に第２コンデンサ及び第２スイッチ素子が直列接続されているので、第２スイッチ素子をオンにした状態でＭＯＳトランジスタに流れる電流が、第２コンデンサの部分を短絡した場合よりも少なくなり、消費電流を低減することができるという効果を奏する。
【００１６】
本発明の第２態様では、上記第２コンデンサはその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２スイッチ素子とを備え、
該第２コンデンサの他端が該複数の該第２スイッチ素子の各々の一端に共通に接続されている。
【００１７】
この構成によれば、第２コンデンサの他端が複数の第２スイッチ素子の各々の一端に共通に接続されているので、複数のＭＯＳトランジスタに対するＭＯＳトランジスタ敷居値補償回路の構成が全体として簡単になるという効果を奏する。
本発明の第３態様では、上記第２スイッチ素子はその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２コンデンサとを備え、
該第２スイッチ素子の他端が該複数の該第２コンデンサの各々の一端に共通に接続されている。
【００１８】
この構成によれば、第２スイッチ素子の他端が複数の第２コンデンサの各々の一端に共通に接続されているので、複数のＭＯＳトランジスタに対するＭＯＳトランジスタ敷居値補償回路の構成が全体として簡単になるという効果を奏する。
本発明の第４態様では、例えば図７に示す如く、第１のＣＭＯＳインバータ（２１、２３）と第２のＣＭＯＳインバータ（２２、２４）とがクロス接続されたフリップフロップ型センスアンプ回路において、
上記いずれか１つのＭＯＳトランジスタ敷居値補償回路が、該第１のＣＭＯＳインバータを構成する一方のＭＯＳトランジスタ（２１）に接続され、
上記第１コンデンサ（Ｃ１）の１対の電極のうち該ＭＯＳトランジスタのゲートと非接続の電極が、該第２のＣＭＯＳインバータの出力端に接続され、
該ＭＯＳトランジスタのドレインと該第１のＣＭＯＳインバータを構成する他方のＭＯＳトランジスタ（２３）のドレインとの間に第３スイッチ素子（ＳＷ０）が接続され、
上記制御回路は、上記敷居値補償時に該第３スイッチ素子をオフにする。
【００１９】
この構成によれば、製造ブロセスのばらつきによりＭＯＳトランジスタ自体の敷居値Ｖthにばらつきがあっても、第１コンデンサの一方側から見たＭＯＳトランジスタの敷居値ＶTHを設定値にすることができるので、微小電位差を正確に増幅することが可能となり、誤読み出しが防止され、これにより回路素子のより微細化が可能になるという効果を奏する。
【００２１】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態のｎＭＯＳトランジスタ敷居値補償回路を示す。
【００２２】
ｎＭＯＳトランジスタ２１は、通常動作時の回路の一部であり、そのドレインＤには、スイッチ素子ＳＷ０〜ＳＷ２の各々の一端が接続されている。このドレインＤは、スイッチ素子ＳＷ０を介して通常動作時の回路の他の部分（不図示）に接続されており、スイッチ素子ＳＷ０は、敷居値補償動作時にドレインＤをこの他の部分から切り離すためのものである。
【００２３】
スイッチ素子ＳＷ１の他端は、ｎＭＯＳトランジスタ２１のゲートＧ及びコンデンサＣ１の一方の電極Ｎ１に接続され、コンデンサＣ１の他方の電極Ｐ１に入力信号Ｖinが供給される。スイッチ素子ＳＷ１がオフのときには、ゲートＧと電極Ｎ１とこの間の接続線とが、ｎＭＯＳトランジスタ２１の疑似フローティングゲートになり、電極Ｐ１がｎＭＯＳトランジスタ２１の疑似制御電極になっている。
【００２４】
疑似フローティングゲートに蓄えられる電荷をΔｑ、電極Ｐ１上及びＮ１上の電荷をそれぞれ＋ｑ、−ｑとすると、ゲートＧの電荷はｑ＋Δｑとなる。ゲートＧと電極Ｐ１との電位差をΔＶ、ゲートＧの電位をＶfとすると、Ｖf＝Ｖin＋ΔＶとなる。ｎＭＯＳトランジスタ２１自体の敷居値をＶthとすると、疑似制御電極Ｐ１から見たｎＭＯＳトランジスタ２１の敷居値ＶTHはＶth−ΔＶになるので、この敷居値ＶTHは、疑似フローティングゲートに蓄えられる電荷Δｑを調整することにより変更することができる。
【００２５】
スイッチ素子ＳＷ２の他端はコンデンサＣ２の一方の電極Ｎ２に接続され、コンデンサＣ２の他方の電極Ｐ２は電源供給線Ｖccに接続されている。
ｎＭＯＳトランジスタ２１のソースＳには、電位Ｖgが印加される。
敷居値補償動作時には、電位Ｖgは一定にされ、入力信号Ｖinの値は、電位Ｖgに所望の敷居値ＶTHを加算した値の電位Ｖrefにされる。電源供給線の電位Ｖcc、電位Ｖg及びＶrefはそれぞれ、例えば１．０Ｖ、０．３Ｖ及び０．５Ｖである。上述のようにｎＭＯＳトランジスタ２１が通常動作時の回路の一部であるので、敷居値補償動作時において電位Ｖgは、ｎＭＯＳトランジスタ２１が通常動作時のソース電位にされる。
【００２６】
敷居値補償動作は、制御回路１０がスイッチ素子ＳＷ０〜ＳＷＳ２をオン／オフ制御することにより行われる。
次に、上記の如く構成された本第１実施形態の動作を説明する。
図２は、図１の制御回路１０によるスイッチ素子ＳＷ０〜ＳＷ２の制御及びゲート電位Ｖfの変化を示す。図２中の期間Ｂ〜Ｄはそれぞれ、図３（Ｂ）〜（Ｄ）の状態に対応している。
【００２７】
図３（Ａ）は、ｎＭＯＳトランジスタ２１の通常使用状態を示しており、スイッチ素子ＳＷ０がオン、スイッチ素子ＳＷ１及びＳＷ２がオフになっている。
この状態からスイッチ素子ＳＷ０がオフにされて、通常使用状態でドレインＤ接続されていた回路が切り離され、また、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオンにされて、図３（Ｂ）に示す状態になる。これにより、ｎＭＯＳトランジスタ２１がオンになり、コンデンサＣ２の電極Ｎ２に、電位Ｖgの配線及びｎＭＯＳトランジスタ２１のゲートＧから負電荷が移動し、コンデンサＣ２の電極Ｐ２に正電荷が移動する。したがって、ゲート電位Ｖfが上昇する。
【００２８】
次に、スイッチ素子ＳＷ２がオフにされ、図３（Ｃ）に示すように負電荷が電位Ｖgの配線からｎＭＯＳトランジスタ２１のソース・ドレイン間及びスイッチ素子ＳＷ１を通ってｎＭＯＳトランジスタ２１のゲートＧへ移動し、ゲート電位Ｖfが低下する。この移動は、ゲート電位Ｖfが低下してｎＭＯＳトランジスタ２１がオフになるまで、すなわちゲート電位Ｖfと電位Ｖgとの差がｎＭＯＳトランジスタ２１自体の敷居値Ｖthに等しくなるまで続く。コンデンサＣ１の電圧ΔＶの符号は、この負電荷移動量が少ないと正になり多いと負になる。
【００２９】
スイッチ素子ＳＷ２がオフになってから、ゲート電位Ｖfがほぼ一定値に収束すると想定される設定時間の経過後に、スイッチ素子ＳＷ１がオフにされ、図３（Ｄ）に示す状態なる。これにより、コンデンサＣ１の電極Ｎ１とｎＭＯＳトランジスタ２１のゲートＧとその間の接続線が疑似フローティングゲートになり、これに電荷Δｑが保持される。
【００３０】
次に、スイッチ素子ＳＷ０がオンにされ、図３（Ａ）に示す状態、すなわちｎＭＯＳトランジスタ２１の通常使用状態になる。
この状態で入力信号Ｖinが例えば低レベルから高レベルに変化する途中で、入力信号Ｖinが電位Ｖrefに達したとき、図３（Ｄ）での関係Ｖf＝Ｖg＋Ｖthが成立し、ｎＭＯＳトランジスタ２１がオフからオンに切り換わる。
【００３１】
したがって、製造プロセスのばらつきによるｎＭＯＳトランジスタ２１自体の敷居値Ｖthのばらつきによらず、コンデンサＣ１の疑似制御電極Ｐ１から見たｎＭＯＳトランジスタ２１の敷居値ＶTHが電位Ｖrefになる。
また、電位Ｖrefを低めにすれば、入力信号Ｖinの立ち上がりによるｎＭＯＳトランジスタ２１のオン動作を高速化することができる。
【００３２】
さらに、スイッチ素子ＳＷ２と電源供給線Ｖccとの間にコンデンサＣ２が接続されているので、図３（Ｂ）の状態でｎＭＯＳトランジスタ２１に流れる電流が、コンデンサＣ２の部分を短絡してその間電流を流し続ける場合よりも少なくなる。
疑似フローティングゲート及びコンデンサＣ２に保持された電荷は、リーク電流により減少するので、以上の敷居値補償動作を定期的に行う必要がある。例えば、ゲート電位Ｖfが２０ｍＶ減衰する時間は、１２５°Ｃのワーストケースで３４０μｓｅｃ程度であり、これ以下の周期で敷居値補償動作を行う必要がある。
【００３３】
しかし、ＭＯＳトランジスタ敷居値補償回路を例えばＤＲＡＭのフリップフロップ型センスアンプに適用した場合には、メモリセルのリフレッシュ周期は例えば１６μｓｅｃであるので、リフレッシュ動作と並列的に敷居値補償動作を行えば充分であり、敷居値補償動作による通常動作時間のロスは生じない。また、１チップ中に複数のセルアレイブロックを備えている場合には、アクセス中に、アクセスしていないセルアレイで敷居値補償動作を行うことも可能である。
【００３４】
敷居値補償動作の周期を長くするには、電位ＶrefをＶg＋Ｖthの平均値に近付ければよい。なぜならば、電圧ΔＶの平均値が０Ｖに近付くので、疑似フローティングゲートに蓄えられる電荷が少なくなり、同一極性の電荷間の反発力に依存するリーク電流も少なくなるからである。
［第２実施形態］
図４は、本発明の第２実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【００３５】
この回路では、スイッチ素子ＳＷ２とコンデンサＣ２との直列接続の順序を、図１の場合と逆にしている。他の点は図１と同一である。スイッチ素子ＳＷ０〜ＳＷ２は図２のように制御され、図４（Ｂ）〜（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応している。
図４（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図３（Ｂ）〜（Ｄ）でのそれと同一であり、本第２実施形態によれば、第１実施形態と同じ効果が得られる。
【００３６】
［第３実施形態］
図５は、本発明の第３実施形態のｐＭＯＳトランジスタ敷居値補償回路の動作説明図である。
この回路は、ｐＭＯＳトランジスタ２３に対する敷居値補償であるので、図３においてＶccとＶgとを互いに入れ替えた接続と同じになっている。但し、図５ではＶc及びＶgの替わりにそれぞれＶc及びＶggと記載している。Ｖc＞Ｖggであり、かつ、ｐＭＯＳトランジスタ２３のソースＳ、ドレインＤ及びゲートＧへの接続はそれぞれ図１のソースＳ、ドレインＤ及びゲートＧへの接続と同一である。電位Ｖc、Ｖgg及びＶrefはそれぞれ、例えば１．０Ｖ、０．３Ｖ及び０．７Ｖである。スイッチ素子ＳＷ０〜ＳＷ２は図２のように制御され、図５（Ｂ）〜（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応している。
【００３７】
図５（Ｂ）〜（Ｄ）での電荷移動はそれぞれ、電荷の符号が逆であることを除き、図３（Ｂ）〜（Ｄ）でのそれと同一であり、本第３実施形態によれば、第１実施形態と同じ効果が得られる。
［第４実施形態］
図６は、本発明の第４実施形態のｐＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【００３８】
この回路では、スイッチ素子ＳＷ２とコンデンサＣ２との直列接続の順序を、図５の場合と逆にしている。他の点は図５と同一である。スイッチ素子ＳＷ０〜ＳＷ２は図２のように制御され、図６（Ｂ）〜（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応している。
図６（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図５（Ｂ）〜（Ｄ）でのそれと同一であり、本第４実施形態によれば、第３実施形態と同じ効果が得られる。
【００３９】
［第５実施形態］
図７は、本発明の第５実施形態のフリップフロップ型センスアンプの回路を示す。図１０と同一構成要素には、同一符号を付してその説明を省略する。
センスアンプ２０Ａ及び補償用電源回路３０は、図１１のセンスアンプ２０のｎＭＯＳトランジスタ２１及び２２にそれぞれ図１と同一のＭＯＳトランジスタ敷居値補償回路を付加したものである。図７では、スイッチ素子ＳＷ０及びＳＷ１をｎＭＯＳトランジスタで構成し、スイッチ素子ＳＷ２をｐＭＯＳトランジスタで構成している。
【００４０】
センスアンプ２０Ａに対する補償用電源回路３０は、図１のＭＯＳトランジスタ敷居値補償回路の一部であるが、センスアンプ２０Ａの通常使用時には使用されず敷居値補償動作時のみ使用されるので、センスアンプ２０Ａと別の回路として記載している。センスアンプ２０Ａと補償用電源回路３０との間は、配線Ｌ１及びＬ２で接続されている。
【００４１】
ｎＭＯＳトランジスタ２１に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ａ中のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、補償用電源回路３０中のスイッチ素子ＳＷ２及びコンデンサＣ２とで構成されている。また、ｎＭＯＳトランジスタ２２に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ａ中のスイッチ素子ＳＷ３、ＳＷ４及びコンデンサＣ４と、補償用電源回路３０中のスイッチ素子ＳＷ５及びコンデンサＣ５とで構成されている。
【００４２】
図７の回路の動作を、図８に示す。
敷居値補償動作時は図２の場合と同一（但し、電位Ｖgの値は図２の場合と異なる）であり、電位Ｖgはセンスアンプ２０Ａの通常動作時の電位０Ｖ（ＭＯＳトランジスタ敷居値補償回路で敷居値が補償されるｎＭＯＳトランジスタ２１及び２２の通常動作時のソース電位）にされる。但し、オン抵抗を小さくするためスイッチ素子ＳＷ０及びＳＷ３をオンにするときは信号ＤＩＯを例えば１．７５Ｖまでブーストする。図８中、Ｖf１及びＶf２はそれぞれｎＭＯＳトランジスタ２１及び２２のゲート電位である。この例では、ｎＭＯＳトランジスタ２１及び２２の電圧ΔＶ１及びΔＶ２がそれぞれ正及び負である場合を示している。
【００４３】
センスアンプ２０Ａの非動作時には、電位Ｖc及びＶgがいずれも電位Ｖcc／２にされる。
データ読み出し時には、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖcc／２にプリチャージされ、次にワード線が活性化されてメモリセルの記憶内容がビット線ＢＬ及び＊ＢＬに読み出され、ビット線間の電位差が変化する。
【００４４】
ｎＭＯＳトランジスタ２１及び２２の敷居値Ｖthが補償されているので、最初、電位Ｖcを電位Ｖcc／２にしたまま電位Ｖgを０Ｖに低下させてｎＭＯＳトランジスタ２１及び２２のみで増幅動作が行われる。
製造ブロセスのばらつきによりｎＭＯＳトランジスタ２１自体とｎＭＯＳトランジスタ２２自体との敷居値Ｖthに差があっても、コンデンサＣ１の一方側から見たｎＭＯＳトランジスタ２１とコンデンサＣ４の一方側から見たｎＭＯＳトランジスタ２２との敷居値ＶTHには差がないので、ビット線ＢＬとビット線＊ＢＬとの微小電位差を正確に増幅することができる。
【００４５】
製造ブロセスのばらつきによるｐＭＯＳトランジスタ２３とｐＭＯＳトランジスタ２４との敷居値Ｖthの差が問題にならない程度まで増幅が行われた後に、電位Ｖcが電源供給線の電位Ｖccまで上昇されてｐＭＯＳトランジスタ２３及び２４が有効になる。この時の増幅動作は、正のフィードバック動作により高速に行われる。
【００４６】
このようにして、センスアンプ２０Ａ内の互いに接近したＭＯＳトランジスタの敷居値Ｖthのばらつきによる誤読み出しが防止される。また、回路素子のより微細化が可能になり、記憶容量増大に寄与する。
シミュレーションにおいて、ｎＭＯＳトランジスタ２１とｎＭＯＳトランジスタ２２との敷居値Ｖthの差が２００ｍＶのセンスアンプに対し予め敷居値補償動作を行い、ビット線間の電位差７０ｍＶをセンスアンプで増幅した結果、誤り無く増幅することができた。
【００４７】
図９（Ａ）〜（Ｃ）は図７の補償用電源回路３０の変形例を示す。
図９（Ａ）の補償用電源回路３０Ａは、図７の補償用電源回路３０のコンデンサＣ２とコンデンサＣ５とを１つのコンデンサＣ０にまとめた例であり、これにより補償用電源回路３０よりも構成が簡単になる。コンデンサＣ０をこのように共通化できる理由は、図３（Ｃ）でコンデンサＣ０が切り離されるので、ＭＯＳトランジスタの敷居値Ｖthに応じた図３（Ｃ）の動作が他のＭＯＳトランジスタのそれに影響しないからである。
【００４８】
図９（Ｂ）は、図４の構成に対応している。この例では、複数の補償用電源回路３０Ｂに対しスイッチ素子ＳＷＸを共通に用いており、図７の補償用電源回路３０を用いた場合よりも全体として構成が簡単化される。
図９（Ｃ）は、図９（Ａ）のコンデンサＣ０を省略した補償用電源回路３０Ｃの複数個に対し、コンデンサＣＸを共通に用いており、補償用電源回路３０Ａを用いた場合よりも全体として構成が簡単化される。
【００４９】
［第６実施形態］
図１０は、本発明の第６実施形態のフリップフロップ型センスアンプの回路を示す。
センスアンプ２０Ｂ及び補償用電源回路３０Ａは、図１１のセンスアンプ２０のｐＭＯＳトランジスタ２３及び２４にそれぞれ図５と同一のＭＯＳトランジスタ敷居値補償回路を付加したものである。図１０では、スイッチ素子ＳＷ０〜ＳＷ２をｎＭＯＳトランジスタで構成している。
【００５０】
ｐＭＯＳトランジスタ２３に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ｂ中のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、補償用電源回路３０Ａ中のスイッチ素子ＳＷ２及びコンデンサＣ２である。また、ｐＭＯＳトランジスタ２４に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ｂ中のスイッチ素子ＳＷ３、ＳＷ４及びコンデンサＣ４と、補償用電源回路３０Ａ中のスイッチ素子ＳＷ５及びコンデンサＣ５である。
【００５１】
図１０の回路の動作は、以上の説明から容易に理解できるので、その説明を省略する。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記第５及び第６実施形態ではＭＯＳトランジスタ敷居値補償回路をフリップフロップ型センスアンプに適用した場合を説明したが、本発明の補償回路は敷居値のばらつきが問題になる各種回路に適用可能であり、例えば、差動増幅回路、特に敷居値のばらつきが比較的大きい薄膜トランジスタで構成した差動増幅回路（液晶表示パネルのデータ電極に接続される差動増幅回路等）に適用しても有効である。
【００５２】
また、ＭＯＳトランジスタ敷居値補償回路に用いられるスイッチ素子としては、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続した転送ゲート等であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のｎＭＯＳトランジスタ敷居値補償回路を示す図である。
【図２】図１の回路の動作を示す波形図である。
【図３】図１の回路の動作説明図である。
【図４】本発明の第２実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【図５】本発明の第３実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【図６】本発明の第４実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【図７】本発明の第５実施形態のフリップフロップ型センスアンプを示す回路図である。
【図８】図７の回路の動作を示す波形図である。
【図９】図７の補償用電源回路の変形例を示す図である。
【図１０】本発明の第６実施形態のフリップフロップ型センスアンプを示す回路図である。
【図１１】従来のフリップフロップ型センスアンプを示す回路図である。
【符号の説明】
１０制御回路
２０、２０Ａ、２０Ｂセンスアンプ
２１、２２ｎＭＯＳトランジスタ
２３、２４ｐＭＯＳトランジスタ
３０、３０Ａ補償用電源回路
ＳＷ０〜ＳＷ５、ＳＷＸスイッチ素子
Ｃ０〜Ｃ２、Ｃ４、Ｃ５、ＣＸコンデンサ[0001]
The present invention relatesto a MOS transistor threshold value compensation circuitand a flip-flop type Sensuanflophaving the same.
[0002]
[Prior art]
FIG. 11 shows a conventional flip-flop type sense amplifier used in a DRAM.
In the figure, 21 and 22 are nMOS transistors, and 23 and 24 are pMOS transistors. The bit line * BL is connected to the input terminal of the CMOS inverter composed of thenMOS transistor 21 and thepMOS transistor 23, and the bit line BL is connected to the input terminal of the CMOS inverter composed of thenMOS transistor 22 and thepMOS transistor 24. . The input end and output end of one CMOS inverter are connected to the output end and input end of the other CMOS inverter, respectively. A memory cell (not shown) is connected to the bit lines BL and * BL.
[0003]
When reading data from this memory cell, first, the bit lines BL and * BL are precharged to the potential Vcc / 2, then the word line is activated to select the memory cell, and the stored contents are stored in the bit line BL. And a potential difference is generated between both bit lines, and this is amplified by thesense amplifier 20.
Since the floating capacitance of the bit lines BL and * BL is as large as several tens of times the capacitance of the memory cell, the potential difference between the bit lines before amplification is as small as 70 mV, for example. For this reason, if there is a difference between the threshold values of thenMOS transistor 21 and thenMOS transistor 22, the potential difference between the bit lines is amplified in the reverse direction, causing erroneous reading. In addition, if minimization of the memory cell capacity is limited and the potential difference between the bit lines before amplification is set to a predetermined value or more to prevent erroneous reading, miniaturization of circuit elements is limited, and the storage capacity of the DRAM is reduced. It will be sacrificed.
[0004]
The threshold value of the MOS transistor decreases as the gate length decreases due to manufacturing process variations, and increases as the gate width decreases. With the miniaturization of semiconductor circuit elements, a short channel effect, a narrow channel effect, etc. appear, and slight variations in the gate length and gate width greatly change the threshold value of the MOS transistor, resulting in a difference between the threshold values of adjacent MOS transistors. Will occur.
[0005]
In order to compensate for this variation, there is a method of changing the potential of the well, but this method is effective only when the variation of the threshold value is compensated in units of blocks.
The conventional circuit that compensates for the threshold value of the adjacent transistor requires an operation for compensating the threshold value for each sensing operation, and thus speeding up the operation is hindered. Further, in the case where the source and drain of the transistor are reversed between the threshold value compensation operation and the sense operation, the compensation becomes inaccurate when the threshold value of the transistor is directional.
[0006]
[Problems to be solved by the invention]
Therefore, the present inventor connects a capacitor to the gate of the transistor, makes the gate side electrode of the capacitor and the gate connected to the capacitor a pseudo floating gate, and charges the pseudo floating gate through the switch element according to the threshold value. The invention has been devised and applied for a configuration in which the threshold value of the transistor viewed from the electrode (pseudo control electrode) not connected to the gate of the pair of electrodes of the capacitor is made to be a predetermined value.
[0007]
According to this configuration, the above problems can be solved.
However, since the through current flows through the compensated transistor during the threshold value compensation operation, the current consumption increases slightly.
An object of the present invention is to provide sucha consideration of the problems, MOS transistor threshold compensation circuit capable of reducing current consumption in the threshold compensation operationand the flip-flop type Sensuanflophaving the same is there.
[0008]
In a first aspect of the presentinvention, the circuit for compensating the threshold value of the MOS transistorhaving a source during normal operation is at a constant potential,
A first switch element connected between the drain and gate of the MOS transistor;
A first capacitor connectedbetween thesignal supply line and the gate;
A second capacitor and a second switch element connected in series between the power supply line and the drain;
At the time of threshold value compensation, theMOS transistor is turned on by turning on the first switch element and the second switch element while thesource is at the constant potential and the signal supply line is at the reference potential . and a control circuit which turns off the first switching elementafter switching off said second switching elementwas then,
Have
[0009]
When the MOS transistor is an nMOS transistor, when the first switch element and the second switch element are turned on during threshold value compensation, positive charges are accumulated in the gate, the gate potential is increased, and the nMOS transistor is turned on. Next, when the second switch element is turned off, a part of the accumulated electric charge is discharged through the drain and source of the on-state nMOS transistor, and when the gate and source become approximately the threshold value or threshold value, the nMOS The transistor is almost off or off. Next, when the first switch element is turned off, the gate of the nMOS transistor, one electrode of the first capacitor connected to the nMOS transistor, and the wiring between them become a pseudo floating gate, and the first charge is stored in the first switch element. The threshold value of the nMOS transistor viewed from the other electrode (pseudo control electrode) of the capacitor becomes a desired value.
When the MOS transistor is a pMOS transistor, when the first switch element and the second switch element are turned on during threshold value compensation, negative charges are accumulated in the gate, the gate potential is lowered, and the pMOS transistor is turned on. Next, when the second switch element is turned off, a part of the accumulated electric charge is discharged through the drain-source of the nMOS transistor in the on state, and when the gate-source becomes almost the threshold value or the threshold value, the pMOS The transistor is almost off or off. Next, when the first switch element is turned off, the gate of the nMOS transistor, one electrode of the first capacitor connected to the nMOS transistor, and the wiring between them become a pseudo floating gate, and the first charge is stored in the first switch element. The threshold value of the pMOS transistor viewed from the other electrode (pseudo control electrode) of the capacitor becomes a desired value.
Since the second capacitor and a second switching element between the drain of thepower supply line and the MOS transistor are connected in series, the current flowing through the MOS transistor while turning on the second switching element, a second capacitor This is less than when the parts are short-circuited, and the current consumption can be reduced.
[0016]
In thesecond aspect of the present invention, one end of the second capacitor is connected to the power supply line,
Each of the plurality of MOS transistors includes the first switch element, the first capacitor, and the second switch element.
The other end of the second capacitor is commonly connected to one end of each of the plurality of second switch elements.
[0017]
According to thisconfiguration , since the other end of the second capacitor is commonly connected to one end of each of the plurality of second switch elements, the configuration of the MOS transistor threshold value compensation circuit for the plurality of MOS transistors can be simplified as a whole. The effect of becoming.
In thethird aspect of the present invention, one end of the second switch element is connected to the power supply line,
Each of the plurality of MOS transistors includes the first switch element, the first capacitor, and the second capacitor;
The other end of the second switch element is commonly connected to one end of each of the plurality of second capacitors.
[0018]
According to thisconfiguration , the other end of the second switch element is commonly connected to one end of each of the plurality of second capacitors, so that the configuration of the MOS transistor threshold value compensation circuit for the plurality of MOS transistors can be simplified as a whole. The effect of becoming.
In thefourth aspect of the present invention, for example, as shown in FIG. 7, in a flip-flop type sense amplifier circuit in which a first CMOS inverter (21, 23) and a second CMOS inverter (22, 24) are cross-connected,
Any one of the MOS transistor threshold value compensation circuits is connected to one MOS transistor (21) constituting the first CMOS inverter,
Of the pair of electrodes of the first capacitor (C1), the electrode not connected to the gate of the MOS transistor is connected to the output terminal of the second CMOS inverter,
A third switch element (SW0) is connected between the drain of the MOS transistor and the drain of the other MOS transistor (23) constituting the first CMOS inverter,
The control circuit turns off the third switch element during the threshold value compensation.
[0019]
According to thisconfiguration , even if the threshold value Vth of the MOS transistor itself varies due to variations in the manufacturing process, the threshold value VTH of the MOS transistor viewed from one side of the first capacitor can be set to the set value. It is possible to accurately amplify a minute potential difference and prevent erroneous reading, thereby achieving an effect that circuit elements can be further miniaturized.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 shows an nMOS transistor threshold value compensation circuit according to a first embodiment of the present invention.
[0022]
ThenMOS transistor 21 is a part of a circuit during normal operation, and one end of each of the switch elements SW0 to SW2 is connected to the drain D thereof. The drain D is connected to another part (not shown) of the circuit during normal operation via the switch element SW0, and the switch element SW0 is for disconnecting the drain D from this other part during threshold value compensation operation. belongs to.
[0023]
The other end of the switch element SW1 is connected to the gate G of thenMOS transistor 21 and one electrode N1 of the capacitor C1, and the input signal Vin is supplied to the other electrode P1 of the capacitor C1. When the switch element SW1 is off, the gate G, the electrode N1, and the connection line between them are the pseudo floating gate of thenMOS transistor 21, and the electrode P1 is the pseudo control electrode of thenMOS transistor 21.
[0024]
If the charge stored in the pseudo floating gate is Δq, and the charges on the electrode P1 and N1 are + q and −q, respectively, the charge on the gate G is q + Δq. When the potential difference between the gate G and the electrode P1 is ΔV and the potential of the gate G is Vf, Vf = Vin + ΔV. Assuming that the threshold value of thenMOS transistor 21 itself is Vth, the threshold value VTH of thenMOS transistor 21 viewed from the pseudo control electrode P1 is Vth−ΔV. It can be changed by doing.
[0025]
The other end of the switch element SW2 is connected to one electrode N2 of the capacitor C2, and the other electrode P2 of the capacitor C2 is connected to the power supply line Vcc.
A potential Vg is applied to the source S of thenMOS transistor 21.
During the threshold value compensation operation, the potential Vg is kept constant, and the value of the input signal Vin is set to the potential Vref which is a value obtained by adding the desired threshold value VTH to the potential Vg. The potential Vcc, potential Vg and Vref of the power supply line are, for example, 1.0 V, 0.3 V and 0.5 V, respectively.As described above, since thenMOS transistor 21 is part of a circuit during normal operation, the potential Vgis set to the source potential during normal operation of thenMOS transistor 21during threshold value compensation operation.
[0026]
The threshold value compensation operation is performed by thecontrol circuit 10 performing on / off control of the switch elements SW0 to SWS2.
Next, the operation of the first embodiment configured as described above will be described.
FIG. 2 shows control of the switch elements SW0 to SW2 by thecontrol circuit 10 of FIG. 1 and changes in the gate potential Vf. Periods BD in FIG. 2 correspond to the states in FIGS. 3B to 3D, respectively.
[0027]
FIG. 3A shows a normal use state of thenMOS transistor 21, in which the switch element SW0 is on and the switch elements SW1 and SW2 are off.
From this state, the switch element SW0 is turned off, the circuit connected to the drain D in the normal use state is disconnected, the switch element SW1 is turned on, and the switch element SW2 is turned on, as shown in FIG. It will be in the state shown. As a result, thenMOS transistor 21 is turned on, negative charges move from the wiring of the potential Vg and the gate G of thenMOS transistor 21 to the electrode N2 of the capacitor C2, and positive charges move to the electrode P2 of the capacitor C2. Therefore, the gate potential Vf increases.
[0028]
Next, the switch element SW2 is turned off, and as shown in FIG. 3C, the negative charge passes from the wiring having the potential Vg to the gate G of thenMOS transistor 21 between the source and drain of thenMOS transistor 21 and through the switch element SW1. The gate potential Vf decreases. This movement continues until the gate potential Vf decreases and thenMOS transistor 21 is turned off, that is, until the difference between the gate potential Vf and the potential Vg becomes equal to the threshold value Vth of thenMOS transistor 21 itself. The sign of the voltage ΔV of the capacitor C1 is positive when the amount of negative charge transfer is small and negative when it is large.
[0029]
After a set time when the gate potential Vf is assumed to converge to a substantially constant value after the switch element SW2 is turned off, the switch element SW1 is turned off and the state shown in FIG. As a result, the electrode N1 of the capacitor C1, the gate G of thenMOS transistor 21, and the connecting line therebetween become a pseudo floating gate, and the electric charge Δq is held therein.
[0030]
Next, the switch element SW0 is turned on, and the state shown in FIG. 3A, that is, the normal use state of thenMOS transistor 21 is set.
In this state, for example, when the input signal Vin reaches the potential Vref while the input signal Vin changes from a low level to a high level, the relationship Vf = Vg + Vth in FIG. 3D is established, and thenMOS transistor 21 is turned off. Switch from to on.
[0031]
Therefore, the threshold value VTH of thenMOS transistor 21 viewed from the pseudo control electrode P1 of the capacitor C1 becomes the potential Vref regardless of the variation of the threshold value Vth of thenMOS transistor 21 itself due to the variation of the manufacturing process.
If the potential Vref is lowered, the ON operation of thenMOS transistor 21 due to the rising of the input signal Vin can be speeded up.
[0032]
Further, since the capacitor C2 is connected between the switch element SW2 and the power supply line Vcc, the current flowing through thenMOS transistor 21 in the state of FIG. Less than if you keep flowing.
Since the charges held in the pseudo floating gate and the capacitor C2 are reduced by the leakage current, it is necessary to periodically perform the above threshold value compensation operation. For example, the time for the gate potential Vf to decay by 20 mV is about 340 μsec in the worst case of 125 ° C., and it is necessary to perform the threshold value compensation operation with a period shorter than this.
[0033]
However, when the MOS transistor threshold value compensation circuit is applied to, for example, a DRAM flip-flop type sense amplifier, the refresh cycle of the memory cell is, for example, 16 μsec. Thus, there is no loss of normal operation time due to the threshold value compensation operation. Further, when a plurality of cell array blocks are provided in one chip, it is possible to perform threshold value compensation operation on a cell array that is not accessed during access.
[0034]
In order to lengthen the period of the threshold value compensation operation, the potential Vref may be brought close to the average value of Vg + Vth. This is because the average value of the voltage ΔV approaches 0 V, so that the charge stored in the pseudo floating gate is reduced, and the leakage current depending on the repulsive force between charges of the same polarity is also reduced.
[Second Embodiment]
FIG. 4 is an operation explanatory diagram of the nMOS transistor threshold value compensation circuit according to the second embodiment of the present invention.
[0035]
In this circuit, the order of series connection of the switch element SW2 and the capacitor C2 is reversed from that in FIG. The other points are the same as in FIG. The switch elements SW0 to SW2 are controlled as shown in FIG. 2, and the states of FIGS. 4B to 4D correspond to the periods B to D in FIG.
Charge transfer in FIGS. 4B to 4D is the same as that in FIGS. 3B to 3D, respectively. According to the second embodiment, the same effect as in the first embodiment can be obtained. .
[0036]
[Third Embodiment]
FIG. 5 is an operation explanatory diagram of the pMOS transistor threshold value compensation circuit according to the third embodiment of the present invention.
This circuit, since it is the threshold value compensation forpMOS transistor 23is the same as the connection interchanged andVccand Vg3. However, in FIG. 5, Vcand Vggare describedinstead ofVcand Vg, respectively. Vc> Vgg Deris, and the source S of thepMOS transistor 23, connected to the drain D and the gate G is the source S, respectively, of FIG 1, is identical to the connection to the drain D and the gate G. The potentials Vc, Vgg, and Vref are, for example, 1.0 V, 0.3 V, and 0.7 V, respectively. The switch elements SW0 to SW2 are controlled as shown in FIG. 2, and the states of FIGS. 5B to 5D correspond to the periods B to D in FIG.
[0037]
The charge transfer in FIGS. 5B to 5D is the same as that in FIGS. 3B to 3D except that the sign of the charge is opposite, and according to the third embodiment. In this case, the same effect as in the first embodiment can be obtained.
[Fourth Embodiment]
FIG. 6 is an operation explanatory diagram of the pMOS transistor threshold value compensation circuit according to the fourth embodiment of the present invention.
[0038]
In this circuit, the order of series connection of the switch element SW2 and the capacitor C2 is reversed from that in FIG. The other points are the same as in FIG. The switch elements SW0 to SW2 are controlled as shown in FIG. 2, and the states of FIGS. 6B to 6D correspond to the periods B to D in FIG.
The charge transfer in FIGS. 6B to 6D is the same as that in FIGS. 5B to 5D, respectively. According to the fourth embodiment, the same effect as in the third embodiment can be obtained. .
[0039]
[Fifth Embodiment]
FIG. 7 shows a circuit of a flip-flop type sense amplifier according to the fifth embodiment of the present invention. The same components as those in FIG. 10 are denoted by the same reference numerals, and the description thereof is omitted.
The sense amplifier 20A and the compensatingpower supply circuit 30 are obtained by adding the same MOS transistor threshold value compensation circuit as in FIG. 1 to thenMOS transistors 21 and 22 of thesense amplifier 20 in FIG. In FIG. 7, the switch elements SW0 and SW1 are constituted by nMOS transistors, and the switch element SW2 is constituted by a pMOS transistor.
[0040]
The compensationpower supply circuit 30 for the sense amplifier 20A is a part of the MOS transistor threshold value compensation circuit of FIG. 1, but is not used during normal use of the sense amplifier 20A and is used only during threshold value compensation operation. It is described as a circuit different from 20A. The sense amplifier 20A and the compensationpower supply circuit 30 are connected by wirings L1 and L2.
[0041]
The MOS transistor threshold value compensation circuit for thenMOS transistor 21 includes switch elements SW0 and SW1 and a capacitor C1 in the sense amplifier 20A, and a switch element SW2 and a capacitor C2 in the compensationpower supply circuit 30. The MOS transistor threshold value compensation circuit for thenMOS transistor 22 includes switch elements SW3 and SW4 and a capacitor C4 in the sense amplifier 20A, and a switch element SW5 and a capacitor C5 in the compensationpower supply circuit 30.
[0042]
The operation of the circuit of FIG. 7 is shown in FIG.
Threshold value compensation operation is the same as in FIG. 2(however,the value ofthe potential Vgis different from that of FIG. 2) deris,normal operation of the potential 0V (MOS transistors thresholdpotentialVgis the sense amplifier 20A value compensation circuit threshold values Ruis the source potential) during normal operation of thenMOS transistor 21 and 22 is compensated by the. However, when the switch elements SW0 and SW3 are turned on to reduce the on-resistance, the signal DIO is boosted to, for example, 1.75V. In FIG. 8, Vf1 and Vf2 are the gate potentials of thenMOS transistors 21 and 22, respectively. This example shows a case where the voltages ΔV1 and ΔV2 of thenMOS transistors 21 and 22 are positive and negative, respectively.
[0043]
When the sense amplifier 20A is not operating, the potentials Vc and Vg are both set to the potential Vcc / 2.
At the time of data reading, first, the bit lines BL and * BL are precharged to the potential Vcc / 2, then the word line is activated, and the stored contents of the memory cells are read to the bit lines BL and * BL. The potential difference between them changes.
[0044]
Since the threshold value Vth of thenMOS transistors 21 and 22 is compensated, first, the potential Vg is lowered to 0 V while the potential Vc is kept at the potential Vcc / 2, and only thenMOS transistors 21 and 22 perform the amplification operation.
Even if there is a difference in threshold value Vth between thenMOS transistor 21 itself and thenMOS transistor 22 itself due to variations in the manufacturing process, thenMOS transistor 21 viewed from one side of the capacitor C1 and thenMOS transistor 22 viewed from one side of the capacitor C4 Since there is no difference in the threshold value VTH, the minute potential difference between the bit line BL and the bit line * BL can be accurately amplified.
[0045]
After amplification is performed to such an extent that the difference in threshold value Vth between thepMOS transistor 23 and thepMOS transistor 24 due to variations in the manufacturing process does not become a problem, the potential Vc is raised to the potential Vcc of the power supply line and thepMOS transistors 23 and 24 Becomes effective. The amplification operation at this time is performed at high speed by a positive feedback operation.
[0046]
In this way, erroneous reading due to variations in the threshold value Vth of the MOS transistors close to each other in the sense amplifier 20A is prevented. In addition, circuit elements can be further miniaturized, which contributes to an increase in storage capacity.
In the simulation, a threshold value compensation operation is performed in advance for a sense amplifier having a threshold value Vth of 200 mV between thenMOS transistor 21 and thenMOS transistor 22 and the potential difference 70 mV between the bit lines is amplified by the sense amplifier. I was able to.
[0047]
9A to 9C show modifications of the compensationpower supply circuit 30 shown in FIG.
Thecompensation power circuit 30A in FIG. 9A is an example in which the capacitor C2 and the capacitor C5 of thecompensation power circuit 30 in FIG. 7 are combined into one capacitor C0. Becomes easier. The reason why the capacitor C0 can be shared in this way is that the capacitor C0 is disconnected in FIG. 3C, so that the operation of FIG. 3C according to the threshold value Vth of the MOS transistor does not affect that of the other MOS transistors. Because.
[0048]
FIG. 9B corresponds to the configuration of FIG. In this example, the switch element SWX is commonly used for the plurality of compensation power supply circuits 30B, and the configuration is simplified as a whole as compared with the case where the compensationpower supply circuit 30 of FIG. 7 is used.
In FIG. 9C, the capacitor CX is used in common for a plurality of compensation power supply circuits 30C in which the capacitor C0 of FIG. 9A is omitted, and the whole is more than the case where the compensationpower supply circuit 30A is used. As a result, the configuration is simplified.
[0049]
[Sixth Embodiment]
FIG. 10 shows a circuit of a flip-flop type sense amplifier according to the sixth embodiment of the present invention.
Thesense amplifier 20B and the compensatingpower supply circuit 30A are obtained by adding the same MOS transistor threshold value compensation circuit as in FIG. 5 to thepMOS transistors 23 and 24 of thesense amplifier 20 in FIG. In FIG. 10, the switch elements SW0 to SW2 are configured by nMOS transistors.
[0050]
The MOS transistor threshold value compensation circuit for thepMOS transistor 23 is the switch elements SW0 and SW1 and the capacitor C1 in thesense amplifier 20B, and the switch element SW2 and the capacitor C2 in the compensationpower supply circuit 30A. The MOS transistor threshold value compensation circuit for thepMOS transistor 24 is the switch elements SW3 and SW4 and the capacitor C4 in thesense amplifier 20B, and the switch element SW5 and the capacitor C5 in the compensationpower supply circuit 30A.
[0051]
Since the operation of the circuit of FIG. 10 can be easily understood from the above description, the description thereof is omitted.
Note that the present invention includes various other modifications.
For example, in the fifth and sixth embodiments, the case where the MOS transistor threshold value compensation circuit is applied to a flip-flop type sense amplifier has been described. However, the compensation circuit of the present invention is applied to various circuits in which variation in threshold value is a problem. For example, the present invention can be applied to a differential amplifier circuit, particularly a differential amplifier circuit (such as a differential amplifier circuit connected to a data electrode of a liquid crystal display panel) configured by a thin film transistor having a relatively large threshold value variation. It is valid.
[0052]
The switch element used in the MOS transistor threshold value compensation circuit may be a transfer gate in which a pMOS transistor and an nMOS transistor are connected in parallel.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an nMOS transistor threshold value compensation circuit according to a first embodiment of the present invention.
FIG. 2 is a waveform diagram showing an operation of the circuit of FIG.
FIG. 3 is an operation explanatory diagram of the circuit of FIG. 1;
FIG. 4 is an operation explanatory diagram of an nMOS transistor threshold value compensation circuit according to a second embodiment of the present invention.
FIG. 5 is an operation explanatory diagram of an nMOS transistor threshold value compensation circuit according to a third embodiment of the present invention.
FIG. 6 is an operation explanatory diagram of an nMOS transistor threshold value compensation circuit according to a fourth embodiment of the present invention.
FIG. 7 is a circuit diagram showing a flip-flop type sense amplifier according to a fifth embodiment of the present invention.
FIG. 8 is a waveform diagram showing the operation of the circuit of FIG.
9 is a diagram showing a modification of the compensation power supply circuit of FIG.
FIG. 10 is a circuit diagram showing a flip-flop type sense amplifier according to a sixth embodiment of the present invention.
FIG. 11 is a circuit diagram showing a conventional flip-flop type sense amplifier.
[Explanation of symbols]
DESCRIPTION OFSYMBOLS 10Control circuit 20, 20A,20B Sense amplifier 21, 22nMOS transistor 23, 24pMOS transistor 30, 30A Compensation power supply circuit SW0-SW5, SWX Switch element C0-C2, C4, C5, CX Capacitor

Claims

Translated fromJapanese

通常動作時にソースが一定電位にされるＭＯＳトランジスタの敷居値を補償する回路において、
該ＭＯＳトランジスタのドレインとゲートとの間に接続された第１スイッチ素子と、
信号供給線と該ゲートとの間に接続された第１コンデンサと、
電源供給線と該ドレインとの間に直列接続された第２コンデンサ及び第２スイッチ素子と、
敷居値補償時において、該ソースが該一定電位にされ該信号供給線が参照電位にされた状態で、該第１スイッチ素子及び該第２スイッチ素子をオンにすることにより該ＭＯＳトランジスタをオンにさせ次いで該第２スイッチ素子をオフにした後該第１スイッチ素子をオフにする制御回路と、
を有することを特徴とするＭＯＳトランジスタ敷居値補償回路。In a circuit that compensates for the threshold value ofa MOS transistor whosesource is set to a constant potential during normal operation ,
A first switch element connected between the drain and gate of the MOS transistor;
A first capacitor connectedbetween thesignal supply line and the gate;
A second capacitor and a second switch element connected in series between the power supply line and the drain;
At the time of threshold value compensation, theMOS transistor is turned on by turning on the first switch element and the second switch element while thesource is at the constant potential and the signal supply line is at the reference potential . and a control circuit which turns off the first switching elementafter switching off said second switching elementwas then,
A MOS transistor threshold value compensation circuit comprising:

上記第２コンデンサはその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２スイッチ素子とを備え、
該第２コンデンサの他端が該複数の該第２スイッチ素子の各々の一端に共通に接続されている、
ことを特徴とする請求項１に記載のＭＯＳトランジスタ敷居値補償回路。One end of the second capacitor is connected to the power supply line,
Each of the plurality of MOS transistors includes the first switch element, the first capacitor, and the second switch element.
The other end of the second capacitor is commonly connected to one end of each of the plurality of second switch elements.
The MOS transistor threshold value compensation circuit according to claim1, wherein:

上記第２スイッチ素子はその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２コンデンサとを備え、
該第２スイッチ素子の他端が該複数の該第２コンデンサの各々の一端に共通に接続されている、
ことを特徴とする請求項１又は２に記載のＭＯＳトランジスタ敷居値補償回路。One end of the second switch element is connected to the power supply line,
Each of the plurality of MOS transistors includes the first switch element, the first capacitor, and the second capacitor;
The other end of the second switch element is commonly connected to one end of each of the plurality of second capacitors;
MOS transistor threshold compensation circuit according to claim 1or 2, characterized in that.

第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとがクロス接続されたフリップフロップ型センスアンプ回路において、
請求項１乃至３のいずれか１つに記載のＭＯＳトランジスタ敷居値補償回路が、該第１のＣＭＯＳインバータを構成する一方のＭＯＳトランジスタに接続され、
上記第１コンデンサの１対の電極のうち該ＭＯＳトランジスタのゲートと非接続の電極が、該第２のＣＭＯＳインバータの出力端に接続され、
該ＭＯＳトランジスタのドレインと該第１のＣＭＯＳインバータを構成する他方のＭＯＳトランジスタのドレインとの間に第３スイッチ素子が接続され、
上記制御回路は、上記敷居値補償時に該第３スイッチ素子をオフにする、
ことを特徴とするフリップフロップ型センスアンプ。In the flip-flop type sense amplifier circuit in which the first CMOS inverter and the second CMOS inverter are cross-connected,
The MOS transistor threshold value compensation circuit according to any one of claims 1 to3 is connected to one MOS transistor that constitutes the first CMOS inverter,
Of the pair of electrodes of the first capacitor, an electrode not connected to the gate of the MOS transistor is connected to the output terminal of the second CMOS inverter,
A third switch element is connected between the drain of the MOS transistor and the drain of the other MOS transistor constituting the first CMOS inverter;
The control circuit turns off the third switch element during the threshold value compensation.
Flip-flop type sense amplifieryou, characterized in that.