JP4040819B2 - Wafer dividing method and semiconductor device manufacturing method - Google Patents

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
この発明はウェーハの分割方法及び半導体装置の製造方法に関し、更に詳しくは、ウェーハ上に形成された半導体素子を個々のチップに切断分離し、外囲器に封止する工程に関し、外囲器の小型薄厚化やウェーハの大口径化時に好適なものである。
【０００２】
【従来の技術】
半導体装置の製造工程は、ウェーハ（半導体基板）上に種々の半導体素子のパターンを形成する工程と、ウェーハ上に形成された半導体素子を個々のチップに切断分離し、外囲器に封止する工程とに大別できる。近年、製造コストの低減を図るためにウェーハの大口径化が推進されるとともに、実装密度を高めるために外囲器の小型薄厚化が望まれている。従来は、薄厚化した外囲器に封止するために、ウェーハを個々のチップに切断分離するのに先立って、ウェーハのパターン形成面（主表面）の反対側の面（ウェーハの裏面）を砥石による研削及び遊離砥粒による研磨等により除去して薄くし、その後ダイシングして切断分離している。研削時には、ウェーハのパターン形成面に粘着性のシートを貼り付けたり、レジスト等を塗布することによって保護している。この後、上記ウェーハの主表面に形成された切断分離（ダイシング）ライン領域に溝を形成する。この溝を形成する際には、ダイヤモンドスクライバー、ダイヤモンドブレード、あるいはレーザースクライバー等を用いている。上記ダイシング工程には、ウェーハ単体でこのウェーハの厚さの１／２までダイシングまたはウェーハが３０μｍ程度残る状態までダイシングを行うハーフカット法、ウェーハの裏面に粘着性のシートを貼り付けて同様にダイシングするハーフカット法、粘着性のシートを２０〜３０μｍ程度まで切り込み、ウェーハ厚全てを切断するフルカット法等が用いられる。上記ハーフカット法は、分割作業が必要とされ、ウェーハ単体の場合にはウェーハを柔軟性のあるフィルム等に挟み、ローラー等で外力を加えて割って分割する。シートに貼り付けた場合には、テープ越しにローラーその他で外力を加え分割する。分割されたチップは、ダイボンディング装置に設けられているピックアップニードルによってシート裏面を突き上げ、このシートを貫通してチップ裏面にニードル（針）を直接接触させ、更に持ち上げてチップをシートから引き離す。引き離されたチップは、コレットと呼ばれるツールでチップ表面を吸着し、リードフレームのアイランドにマウントした後、ワイヤボンディングを行ってチップの各パッドとリードフレームのインナーリード部とを電気的に接続し、外囲器に封止している。上記チップのアイランドへのマウント方法としては、アイランドへ導電性ペーストを予め塗布しておく方法、金−シリコンの共晶を利用してマウントする方法、及びウェーハの裏面に金属の薄膜を蒸着し、半田を用いてマウントする方法等がある。
【０００３】
図２２乃至図２８はそれぞれ、上述したような従来のウェーハの分割方法及び半導体装置の製造方法の詳細な例について説明するためのもので、図２２はウェーハに表面保護テープを貼り付ける工程、図２３はウェーハの裏面の研削及び研磨工程、図２４は表面保護テープを剥がす工程、図２５（ａ），（ｂ）はウェーハを固定用シートに固着する工程、図２６はウェーハのダイシング工程、図２７は分離したチップをピックアップする工程、及び図２８はダイボンディング工程をそれぞれ示している。
【０００４】
まず、図２２に示すように、ウェーハ１の裏面をチャックテーブル２上に固定し、貼り付けローラー４を回転させながら図示矢印方向に移動させて、保護テープ３をウェーハ１のパターン形成面（ウェーハ１の主表面）１’に貼り付ける。このウェーハ１中には、パターン形成面１’側に各種の半導体素子が形成されている。次に、図２３に示すように、上記保護テープ３を貼り付けたパターン形成面１’を下にしてチャックテーブル５に固定し、ウェーハ１の裏面を研削用砥石６で所定の厚さ（完成時の最終的なチップ厚）まで研削及び研磨する。その後、図２４に示すように、保護テープ３に保護テープを剥がすためのテープ７を貼り付け、パターン形成面１’から保護テープ３を剥離する。次に、図２５（ａ）に示すようなフラットリング８をウェーハの固定用シート９に固着してシート９の弛みや皺などの発生を防止した状態で、図２５（ｂ）に示す如くフラットリング８の開口内のシート９上にウェーハ１を固着する。そして、上記ウェーハ１を固着したシート９とフラットリング８をダイシング用のチャックテーブル１０に固定し、ダイシング用ブレード１１でダイシング（フルカット）し、個々のチップ１２に切断分離する（図２６参照）。次に、図２７に示すように、シート９の下方からピックアップニードル１３をシート９を貫通させて、チップ１２の裏面に当てて上方に押圧することにより個々のチップ１２をシート９から剥離し、図２８に示すようにリードフレームのアイランド１４に導電性ペースト等のダイボンディング用接着剤を用いてマウントする。その後、図示しないがリードフレームのインナーリード部とチップ１２の各パッドとをワイヤボンディングし、樹脂製やセラミック製の外囲器に封止して半導体装置を完成する。
【０００５】
しかしながら、上記のようなウェーハの分割方法及び半導体装置の製造方法では、下記（ａ）〜（ｃ）に示すような問題がある。
【０００６】
（ａ）薄厚研削時にウェーハが割れ易い。保護テープを貼り付けて研削を行っても、研削時の歪みによりウェーハが反ってしまい、このために研削装置内での搬送時に引っ掛かったりして破損する。また、ウェーハが薄くなったり大口径化されるに従いウェーハの強度が低下するため、現状のようにウェーハを薄くした後、ウェーハ単体を搬送して種々の処理を施す方法では破損する確率が高くなる。例えば、ウェーハが４００μｍの厚さでは１．６Ｋｇｆ／ｍｍ^２程度まで耐えられるが、厚さが２００μｍになると０．４Ｋｇｆ／ｍｍ^２と１／４にまで低下する。
【０００７】
（ｂ）パターン形成面の保護とダイシング時のウェーハ保持用として二枚のシートを使用するため、これらの貼り付け、剥離、貼り付けと工程がそれぞれ必要となり、材料費が高くなり製造工程も増加する。
【０００８】
（ｃ）ダイシングを行った場合、ウェーハの裏面側のチッピングが大きくなり、チップの抗折強度の低下を招く。しかも、従来は種々の特性モニター用のトランジスタ、抵抗及びコンデンサー等（これらをＴＥＧ：Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐと称する）をチップ内に配置していたが、近年は高集積化を図るためにダイシングライン上に配置するようになった。周知の通り、これらの素子は酸化膜、アルミニウム等で構成されており、ダイヤモンドブレードを用いてダイシングを行う際に、砥石の目詰まりを起こし易く、切れ味を阻害する材料である。このため、ダイシングライン上にＴＥＧが配置されている場合には、ウェーハの裏面側のチッピングが更に大きくなる。一般に半導体基板として使用されている材料はシリコンやＧａＡｓ等の脆性材であるために、チッピングやクラック等が存在すると抗折強度の低下を招きやすい。
【０００９】
【発明が解決しようとする課題】
上記のように従来のウェーハの分割方法及び半導体装置の製造方法は、薄厚研削時や搬送時にウェーハが割れやすいという問題があった。また、パターン形成面の保護とウェーハの保持のために二枚のシートを必要とするため、材料費が高くなり製造工程も増加するという問題があった。更に、ダイシングを行った場合、ウェーハの裏面側のチッピングが大きくなり、チップの抗折応力の低下を招くという問題があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、薄厚研削時や搬送時のウェーハの割れを抑制できるウェーハの分割方法及び半導体装置の製造方法を提供することにある。
【００１１】
また、この発明の他の目的は、製造工程とコストの削減が図れるウェーハの分割方法及び半導体装置の製造方法を提供することにある。
【００１２】
この発明の更に他の目的は、ウェーハの裏面側のチッピングを小さくでき、チップの抗折応力の低下を抑制できるウェーハの分割方法及び半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
この発明のウェーハの分割方法は、半導体素子が形成されたウェーハのダイシングラインに沿って、先端部に曲面を有するダイシング用ブレードを用いて、前記半導体素子の形成面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、前記ウェーハにおける前記半導体素子の形成面上に保持部材を貼り付ける工程と、前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程とを具備し、前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴としている。
【００１５】
更に、この発明のウェーハの分割方法は、半導体素子が形成されたウェーハのチップ分割ラインに沿ってエッチングすることにより、前記半導体素子の形成面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、前記ウェーハにおける前記半導体素子の形成面上に保持部材を貼り付ける工程と、前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程とを具備し、前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴としている。
【００１６】
そして、下記（Ａ）〜（Ｅ）のような特徴を備えている。
【００１７】
（Ａ）前記溝の深さは、前記完成時のチップの厚さよりも少なくとも５μｍ深い。
【００１８】
（Ｂ）前記溝の深さは、前記完成時のチップの厚さよりも５μｍ乃至６０μｍ深い。
【００１９】
（Ｃ）前記保持部材は、粘着材付きテープ、ワックス、吸着パッド、熱圧着シート、粘着材を塗布した基板、及び前記半導体素子上に塗布したレジストの中から選択された少なくともいずれか１つの材料である。
【００２０】
（Ｄ）前記ウェーハの裏面を研削及び研磨して、前記完成時のチップの厚さにする工程は、第１の砥粒径の研削砥石により前記ウェーハの裏面を前記完成時のチップより厚く研削及び研磨する第１の工程と、前記第１の工程で研削及び研磨した前記ウェーハの裏面を、前記第１の砥粒径よりも小さな第２の砥粒径の切削砥石を用いて前記完成時のチップの厚さまで研削及び研磨する第２の工程とを含む。
【００２１】
（Ｅ）主要な前記第１の砥粒径は４０〜６０μｍであり、主要な前記第２の砥粒径は４〜６μｍである。
【００２２】
上記のようなウェーハの分割方法によれば、ウェーハの素子形成面側から完成時のチップの厚さよりも深い溝をダイシングブレードを用いて、あるいはエッチングにより形成し、このウェーハの裏面を上記完成時のチップの厚さまで研削及び研磨することによってウェーハを個々のチップに分離するので、ダイシングの際のチッピングを抑制できる。また、溝の底部に曲面を形成すれば、ウェーハの裏面を研削及び研磨して行く際、溝底部のアーチ形状によってウェーハの大幅な強度向上が図れ、ウェーハが個々のチップに分離される直前におけるシリコン欠片の発生を抑制でき、チップ端面のダメージを抑えてチップ品質を向上できる。しかも、ウェーハの研削及び研磨面が溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、溝の底部における曲面を有する領域の深さとの比を０．３以上にすることで、研削及び研磨時に発生するチッピングの平均径をより小さくしてチップ品質を更に向上できる。
【００２３】
また、溝の深さを完成時のチップの厚さよりも少なくとも５μｍ深く、好ましくは５μｍ乃至６０μｍ深く形成すれば、未分離などの品質劣化を防止し、且つ研削量を最適化して生産性を落とすことなく研削異常を低減できる。しかも、ウェーハの裏面を研削及び研磨して個々のチップに分離する際に、ダイシングやエッチングによって形成された切断面と研削及び研磨によって形成された研磨面とが交わる部分にチッピングが発生しても、この領域を研削及び研磨によって除去できる。
【００２４】
上記保持部材としては、粘着材付きテープ、ワックス、吸着パッド、熱圧着シート、粘着材を塗布した基板、及び半導体素子上に塗布したレジスト等の材料を用いることができる。
【００２５】
ウェーハを個々のチップに分離する工程において、まず砥粒径の大きい研削砥石により研削及び研磨した後、砥粒径の小さい研削砥石により研削及び研磨すれば、時間の短縮が図れ、且つチッピングの発生も低減できる。
【００２６】
この発明の半導体装置の製造方法は、ウェーハの主表面に半導体素子を形成する工程と、前記ウェーハのダイシングラインに沿って、先端部に曲面を有するダイシング用ブレードを用いて、前記ウェーハの主表面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、前記ウェーハの主表面上に粘着性のシートを貼り付ける工程と、前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程と、前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程とを具備し、前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴としている。
【００２８】
更に、この発明の半導体装置の製造方法は、ウェーハの主表面に半導体素子を形成する工程と、前記ウェーハのチップ分割ラインに沿ってエッチングすることにより、前記ウェーハの主表面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、前記ウェーハの主表面上に粘着性のシートを貼り付ける工程と、前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程と、前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程とを具備し、前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴としている。
【００２９】
そして、下記（Ｆ）〜（Ｋ）のような特徴を備えている。
【００３０】
（Ｆ）前記溝の深さは、前記完成時のチップの厚さよりも少なくとも５μｍ深い。
【００３１】
（Ｇ）前記溝の深さは、前記完成時のチップの厚さよりも５μｍ乃至６０μｍ深い。
【００３２】
（Ｈ）前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程は、前記粘着性のシートから剥離したチップをリードフレームのアイランドにマウントする工程と、前記リードフレームのインナーリード部と前記チップの各パッドとをワイヤボンディングする工程と、前記チップ、前記アイランド及び前記インナーリード部を外囲器に封止する工程とを備える。
【００３３】
（Ｉ）前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程は、前記粘着性のシートから剥離したチップの主表面上にリードの一端を接着する工程と、前記リードと前記チップの各パッドとをワイヤボンディングする工程と、前記チップ、前記リードの一端を外囲器に封止する工程とを備える。
【００３４】
（Ｊ）前記ウェーハの裏面を研削及び研磨して、前記完成時のチップの厚さにする工程は、第１の砥粒径の研削砥石により前記ウェーハの裏面を前記完成時のチップより厚く研削及び研磨する第１の工程と、前記第１の工程で研削及び研磨した前記ウェーハの裏面を、前記第１の砥粒径よりも小さな第２の砥粒径の切削砥石を用いて前記完成時のチップの厚さまで研削及び研磨する第２の工程とを含む。
【００３５】
（Ｋ）主要な前記第１の砥粒径は４０〜６０μｍであり、主要な前記第２の砥粒径は４〜６μｍである。
【００３６】
上記のような半導体装置の製造方法によれば、ウェーハ上に形成された半導体素子を個々のチップ毎に切断分離して外囲器に封止する工程は、ダイシング（ハーフカット）、ウェーハの裏面研削及び研磨、ダイボンディングの順である。すなわち、ウェーハを個々のチップに分離するのは、研削及び研磨によって行う。よって、ウェーハの裏面を研削及び研磨して薄厚化した状態での搬送や処理工程がないので、ウェーハの破損を防止できる。
【００３７】
シートは一枚で済むので材料費の低減と製造工程の削減が図れ、低コスト化できる。外力を加えてウェーハを分割する必要がないのでチッピングを抑制できる。
【００３８】
ウェーハの裏面側を、切削及び研磨によって除去して個々のチップに分離するので、ウェーハの裏面側に発生するチッピングを抑制でき、抗折応力の低下を抑制できる。また、溝の底部に曲面を形成すれば、ウェーハの裏面を研削及び研磨して行く際、溝底部のアーチ形状によってウェーハの大幅な強度向上が図れ、ウェーハが個々のチップに分離される直前におけるシリコン欠片の発生を抑制でき、チップ端面のダメージを抑えてチップ品質を向上できる。しかも、ウェーハの研削及び研磨面が溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、溝の底部における曲面を有する領域の深さとの比を０．３以上にするので、研削及び研磨時に発生するチッピングの平均径をより小さくしてチップ品質を更に向上できる。
【００３９】
更に、溝の深さを完成時のチップの厚さよりも少なくとも５μｍ深く、好ましくは５μｍ乃至６０μｍ深く形成すれば、未分離などの品質劣化を防止し、且つ研削量を最適化して生産性を落とすことなく研削異常を低減できる。また、ウェーハの裏面を研削及び研磨して個々のチップに分離する際、ダイシングやエッチングによって形成された切断面と研削及び研磨によって形成された研磨面とが交わる部分にチッピングが発生しても、この領域を研削及び研磨によって除去できる。
【００４０】
外囲器に封止する際には、通常の樹脂パッケージやセラミックパッケージに封止しても良く、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）パッケージに封止しても良い。
【００４１】
更に、ウェーハを個々のチップに分離する工程において、まず砥粒径の大きい研削砥石により研削及び研磨した後、砥粒径の小さい研削砥石により研削及び研磨すれば、時間の短縮が図れ、且つチッピングの発生も低減できる。
【００４２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１乃至図８はそれぞれ、この発明の第１の実施の形態に係るウェーハの分割方法及び半導体装置の製造方法について説明するためのもので、図１はダイシングラインに沿ってウェーハに溝を形成する工程、図２は溝の拡大断面図、図３（ａ），（ｂ）はウェーハに表面保護テープを貼り付ける工程、図４はウェーハ裏面の研削及び研磨工程（分割工程）、図５はウェーハの研削及び研磨面が溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、溝の底部における曲面を有する領域の深さとの比を変化させたときに、ウェーハの研削及び研磨面に発生するチッピングの平均径を測定した結果を示す図、図６は分離したチップをピックアップする工程、図７はダイボンディング工程及び図８は外囲器に封止する工程をそれぞれ示している。
【００４３】
先ず、図１に示す如く、各種の半導体素子が形成されたウェーハ２１をパターン形成面（ウェーハ２１の主表面）２１’側を上にして、ダイシング装置のチャックテーブル２３にバキュームその他の方法で吸着して固定する。そして、先端部に曲面を有するダイシング用ブレード２４を任意の回転数で回転させ、切削水を掛けながら所定の深さまでダイシングラインに沿って溝２２を切り込む。この溝２２の深さは、完成時のチップの厚さ（仕上げチップ厚）よりも少なくとも５μｍ、好ましくは５μｍ乃至６０μｍ深くする。
【００４４】
これによって、図２に示すように、幅（ダイシング用ブレード２４の幅に対応する）がＤで、底部に曲面を有する溝２２が形成される。この溝２２の曲面を有する領域の深さ（ダイシング用ブレード２４における先端部の曲面を有する領域の突出量に対応する）はＢである。
【００４５】
なお、上記溝２２は、上記ダイシング用ブレード２４を用いて機械的に形成するだけでなく、エッチング等の化学的な方法で形成しても構わない。例えば、異方性エッチングと等方性エッチングを組み合わせることにより、図２に示したような断面形状の溝２２を形成できる。すなわち、ウェーハ２１の主表面２１’上にフォトレジストを塗布し、ＰＥＰ法等によりチップ分割ライン（ダイシングラインに対応する）上を露出させた後、ＫＯＨ溶液に浸漬させることによりウェーハ２１を深さ方向（ウェーハ２１の主表面と直交する方向）に選択的にエッチングする。あるいは、ＫＯＨ溶液を用いたウェットエッチングに代えて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のドライエッチング技術の適用も考えられる。例えば、真空度６０ｍｔｏｒｒでエッチングガスとしてＳＦ６ガスやＳＦ６／ＣＦ系混合ガスによりシリコンのみを選択的にエッチングすることが可能である。特に、ＳＦ６／ＣＦ系混合ガスでは良好な異方性エッチングが可能であり、ウェーハ２１の主表面２１’に対してほぼ垂直な溝加工が可能になる。その後、溝の底部を等方性エッチングすることにより、図２に示したように底部に曲面を持った溝２２を形成する。
【００４６】
上記エッチングを用いた溝２２の形成方法は、ダイヤモンドブレード等のダイシング用ブレード２４を用いる場合に比して、溝２２の側壁（切断面）が機械的な応力の影響を受けないので、切断面に発生する結晶欠陥を低減できる。よって、必ずしも溝２２の底部に曲面を形成しなくても良い。
【００４７】
もちろん、上述した機械的あるいは化学的な形成方法だけでなく、レーザースクライバー等のような光学的な方法を用いて溝２２を形成することもできる。この図１に示した工程で重要なのは、どのような方法で溝２２を形成するかではなく、溝２２の深さを、完成時のチップの厚さよりも少なくとも５μｍ、好ましくは５μｍ乃至６０μｍ深く（但し、ウェーハ２１が個々のチップに分離されないように）することである。
【００４８】
その後、上記のようにして溝２２を形成したウェーハ２１の洗浄と乾燥処理を行う。
【００４９】
次に、図３（ａ）に示すようなフラットリング２５をパターン形成面の表面保護テープ（粘着性のシート）２６に貼り付けて、このテープ２６の弛みや皺を除去した状態で、図３（ｂ）に示すように前工程で溝２２を形成したウェーハ２１のパターン形成面２１’をテープ２６の接着剤側に貼り付けて固定する。
【００５０】
その後、図４に示すように、上記フラットリング２５と表面保護テープ２６とで保持されたウェーハ２１を、研削装置のチャックテーブル２７にバキューム等の方法で吸着固定する。そして、チャックテーブル２７と研削用砥石２８を回転させ、砥石２８を降下させながらウェーハ２１の裏面を削る。一般にこの研削方法はインフィード研削と呼ばれるものであるが、別の方法としてスルーフィード研削またはクリープフィード研削を用いても良い。上記ウェーハ２１の裏面を、溝２２に達するまで削ると、ウェーハ２１は個々のチップ２９に分割される。この発明では、ウェーハ２１が個々のチップ２９に分割された後も研削及び研磨を続け、完成時のチップの厚さ（仕上げチップ厚）にする。この際、上記研削及び研磨面が溝２２の底部に達してから、完成時のチップの厚さになるまでの研削及び研磨量Ａ（図２参照）と、上記溝２２の底部の曲面を有する領域の深さＢとの比（Ａ／Ｂ）を０．３以上にする。
【００５１】
図５は、裏面研削時に研削面が溝２２の底部に達してから仕上げチップ厚になるまでの研削量Ａと、溝２２の底部の曲面を有する領域の深さＢとの比（Ａ／Ｂ）を変えたときに、ウェーハ２１の裏面に発生するチッピングの平均径を測定した結果を示している。図示するように、溝２２の底部が平らな場合には１４μｍ程度のチッピングが平均的に発生する。これに対し、Ａ／Ｂが０．３以下では大きなチッピングが発生しているものの、０．３以上になると１４μｍより小さくなり、Ａ／Ｂが１前後でのチッピングの平均径は５μｍとなる。
【００５２】
上記のように、ダイシングによって形成された切断面と研削及び研磨によって形成された研磨面とが交わる部分にチッピングが発生しても、この領域を研削及び研磨することによって除去できる。また、溝２２の底部が曲面を有するので、ウェーハ２１の裏面を研削及び研磨して行く際、溝２２の底部のアーチ形状によってウェーハ２１の大幅な強度向上が図れ、ウェーハ２１が個々のチップに分離される直前におけるシリコン欠片の発生を抑制でき、チップ端面のダメージを抑えてチップ品質を向上できる。しかも、ウェーハ２１の研削及び研磨面が溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、溝の底部における曲面を有する領域の深さとの比を０．３以上にするので、研削及び研磨時に発生するチッピングの平均径をより小さくしてチップ品質を更に向上できる。また、溝の深さを完成時のチップの厚さよりも５μｍ乃至６０μｍ深く形成しているので、未分離などの品質劣化を防止し、且つ研削量を最適化して生産性を落とすことなく研削異常を低減できる。これによって、本発明を用いれば、チップ２９の完成時の厚さは、例えば３０〜５０μｍまで薄厚化が可能となる。
【００５３】
なお、上記ウェーハ２１の裏面を、溝２２に達するまで削って個々のチップ２９に分割する際、１種類の砥粒径の研削砥石を用いても良いが、研削時間の短縮とチッピングの発生の防止との両方を考慮すると、次のように少なくとも２種類の砥粒径の研削砥石を用いて２段階、あるいはそれ以上で行うことが好ましい。すなわち、まず＃３６０（主要な砥粒径が４０〜６０μｍ）程度の砥粒径の大きい研削砥石により研削及び研磨した後、＃２０００（主要な砥粒径が４〜６μｍ）程度の砥粒径の小さい研削砥石により研削及び研磨して個々のチップ２９に分離すれば、ウェーハ２１を個々のチップ２９に分離するまでの時間短縮が図れ、且つ最終的に分離する際には砥粒径の小さい研削砥石を用いるのでチッピングの発生も低減できる。
【００５４】
次に、図６に示すように、ウェーハ２１の切断分離を終えて分割された個々のチップ２９が接着固定されているフラットリング２５をダイボンディング装置に設置し、このダイボンディング装置のピックアップニードル３０を用いて表面保護テープ２６越しにパターン形成面２２に下方に圧力を加える。これによって、ピックアップニードル３０は、テープ２６を貫通することなくチップ２９のパターン形成面を押圧し、チップ２９がテープ２６から剥離される。上記ピックアップニードル３０は、先端曲率半径が０．３５ｍｍ以上であれば１８Ｎの力が掛かっても（１５ｍｍ×１５ｍｍチップの場合）、チップ２９中に形成されたアルミ配線等にダメージが発生しないことを本発明者等は実験により確認している。よって、チップ２９の主表面側から表面保護テープ２６を介してピックアップニードル３０（金属製のピン）で押し剥がしても、先端曲率半径を最適化することによりピックアップニードル３０がテープ２６を破ることはなく、特に問題は発生しない。なお、本実施の形態では、チップ２９をテープ２６から剥離する際に、チップ２９を押し下げるようにしたが、押し上げて剥離するようにしても良く、一般には後者の方法が多用されている。
【００５５】
テープ２６から剥離されたチップ２９は、ダイボンディング装置のコレットと呼ばれるツールで吸着保持し、図７に示すようにリードフレームのアイランド３１にマウントする。この際、リードフレームのアイランド３１に予め接着固定用の導電性ペースト３２を塗布しておき、その上にチップ２９をダイボンディングする。金−シリコンの共晶を利用してマウントしたり、ウェーハの裏面に金属の薄膜を蒸着し、半田を用いてマウントすることもできる。
【００５６】
その後、ワイヤボンディングを行ってチップ２９の各パッドとリードフレーム３４のインナーリード部とをボンディングワイヤ３５で電気的に接続する。そして、チップ２９、アイランド３１及びリードフレーム３４のインナーリード部を樹脂（またはセラミック）パッケージ３３に封止し、リードフォーミングを行って図８に示すような半導体装置を完成する。
【００５７】
図９（ａ），（ｂ）はそれぞれ、ウェーハを個々のチップに分離した時の研削面の拡大図である。図９（ａ）は、従来の分割方法及び製造方法を用いた場合を示し、フルカットによってダイシングした時の研削面側の拡大図である。図示する如く、ダイシング部に多数のチッピングが発生している。図９（ｂ）は、この発明の分割方法及び製造方法を用いた場合を示すもので、図９（ａ）に比べてシャープな切断面であり、チッピングは大幅に減少している。
【００５８】
溝２２の深さに関しては、裏面研削装置における研削部の精度、及び保護テープ部材の厚さの精度について検証したところ、下表１に示すように、最終的なチップ厚と一致（０）か５μｍ以下の範囲では、最悪の場合、未分離が発生してしまい、次のピックアップ工程においてクラックを発生させながらチップをピックアップすることになり、チップ裏面に著しいダメージを与える。
【００５９】
これに対し、６０μｍ以上の研削を行おうとすると、研削時間が長くなって生産性が低下する。特に、分割時間の短縮とチップの品質向上のために、粗研削と仕上げ研削を行う場合には、仕上げ研削の加工速度は粗研削の１／５〜１／１０程度にする必要があり、且つ仕上げ研削砥石の特性上、研削量を大きく取ると研削面異常（砥石材料がウェーハ研削面に付着）が発生することからも溝２２の深さをあまり深くできない。しかも、研削量を多くする場合には、２軸分離が前提となるが、２軸による低速での研削量が増えるために生産能力が大幅に低下するのみならず、２軸研削量が増えることで研削時の砥石への負担が増えて研削異常が発生し易くなる。従って、溝２２の深さを６０μｍ以上に深くするのは好ましくない。下表１に示すように、８０μｍでは研削異常が発生している。
【００６０】
【表１】

【００６１】
これらのことから、好ましい溝の深さは「仕上げチップ厚＋５μｍ」乃至「仕上げチップ厚＋６０μｍ」である。
【００６２】
なお、上述した第１の実施の形態では、図１に示した工程においてウェーハ２１に溝２２を形成した後、図３（ａ），（ｂ）に示したようにパターン形成面の表面保護テープ２６にフラットリング２５を貼り付け、このフラットリング２５と表面保護テープ２６とで保持されたウェーハ２１を、研削装置のチャックテーブル２７に吸着固定してウェーハ２１の裏面を削った。しかしながら、フラットリング２５はウェーハ２１の裏面を削る工程では必ずしも必要ではなく、図１０及び図１１に示すようにフラットリングを用いなくても良い。すなわち、図１に示したような工程を経てウェーハ２１に溝２２を形成した後、ローラー５１を図示矢印方向に移動させながらウェーハ２１のパターン形成面（主表面）２１’上に表面保護テープ（粘着性のシート）５２を貼り付ける。その後、図１１に示すように、表面保護テープ５２で主表面が保護されたウェーハ２１を、研削装置のチャックテーブル２７にバキューム等の方法で吸着固定する。この際、フラットリングを使用していないので、ウェーハ２１全体をフラットな状態で吸着する必要がある。引き続き、チャックテーブル２７と研削用砥石２８を回転させ、砥石２８を降下させながらウェーハ２１の裏面を削る。上記ウェーハ２１の裏面を、溝２２に達するまで削ると、ウェーハ２１は個々のチップに分割される。ウェーハ２１が個々のチップ２９に分割された後も研削及び研磨を続け、少なくとも５μｍ以上、好ましくは５μｍ乃至６０μｍ研削及び研磨する。次に、図１２（ａ）に示すように、フラットリング２５の粘着性のシート２６上に前の工程で個々のチップ２９に分割され表面保護テープ５２で保持されているウェーハ２１の裏面を貼り付ける。その後、図１２（ｂ）に示すように、表面保護テープ５２を剥がす。以降の工程は、図６乃至図８に示した工程と同様である。
【００６３】
なお、図６に示した工程でピックアップした個々のチップ２９をダイボンディング、ワイヤボンディング及びパッケージへの封止工程等を経て半導体装置を完成するのではなく、トレイに詰めても良い。
【００６４】
［第２の実施の形態］
図１３は、この発明の第２の実施の形態に係る半導体装置の製造方法について説明するためのもので、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）パッケージに適用したものである。ＬＯＣパッケージの場合には、図６に示したピックアップ工程の後、次のような工程で封止する。まず、チップ２９上に接着テープ３６を介在させてリード３７の一端を接着する。その後、ワイヤボンディングを行ってチップ２９の各パッドとリード３７とをボンディングワイヤ３５で接続する。そして、樹脂パッケージ３３またはセラミックパッケージに封止することにより、図１３に示したような半導体装置が完成する。
【００６５】
本実施の形態によれば、リード３７の接着やワイヤボンディング時の荷重により、シリコン屑がチップ２９表面の保護膜を破り、アルミ配線の段線やショート等の不良を起こす危険を抑制できる。
【００６６】
上記のようなウェーハの分割方法及び半導体装置の製造方法によれば、下記（１）〜（６）に示すような効果が得られる。
【００６７】
（１）ウェーハの薄厚化時のウェーハ破損による不良率の低減化が図れる。
【００６８】
下表２は、６インチ型のウェーハを個々のチップに分割した場合のチップ厚（溝の深さと実質的に等しいか、あるいは少し薄い）と破損率（ｐｐｍ：ｐａｒｔｓ ｐａｒ ｍｉｌｌｉｏｎ）との関係を示している。
【００６９】
【表２】

【００７０】
表２に示す如く、従来はチップ厚が薄くなると破損率が高くなったが、この発明では最終的なチップ厚が薄くなるほど破損率が低くなる。これは、チップ厚を薄くする場合には溝を浅くすることができるので、溝の下に残存するウェーハ厚が厚くなることに依るものである。６インチ型のウェーハの場合には、ウェーハの厚さは通常６００〜６５０μｍである。従来の分割方法及び製造方法では、例えば５０μｍの厚さのチップを形成しようとすると、ウェーハを予め５０μｍの厚さに研削及び研磨し、図２２乃至図２４に示した処理を行う。これに対し、この発明の方法では、５０μｍの溝を形成した後（溝の下には５５０〜６００μｍのウェーハが残存されている）、研削及び研磨して個々のチップに分割するので破損率が低くなる。
【００７１】
（２）搬送時のトラブルがウェーハの口径に左右されない。研削と同時にチップに分割するため、チップ厚が薄くなっても、あるいは同じ口径でも切削歪みによるウェーハの反りの影響を受けることなく装置内搬送が可能である。また、チップ厚が薄くなると溝の下に残存されるウェーハが厚くなるので、この点からも搬送時のウェーハ破損等を低減できる。これにより下表３のような効果が得られる。但し、ウェーハが８インチ型で、チップの厚さを５０μｍに仕上げる場合のものである。
【００７２】
【表３】

【００７３】
この表３のデータから明らかなように、この発明はウェーハの大口径化に有効であり、今後展開されるウェーハの１２インチ型化、または１６インチ型化への対応が容易になる。
【００７４】
（３）表面保護テープを一枚しか使用しないため、従来の方法に比して材料費と加工費を６０％程度削減でき、製造コストの低減が図れる。
【００７５】
（４）フルカット方式の場合、シートまで切り込むため、ブレードの切れ味の低下及びダイシング中のチップの飛散が生ずるため、一般的に８０〜１２０ｍｍ／ｓｅｃであるが、この発明の方法では２００ｍｍ／ｓｅｃまで可能である。これによって、ダイシングスピードの向上が図れ、１０％程度の加工費の低減が図れる。
【００７６】
（５）ウェーハを分割するために、ダイシングシートまで切り込む必要がなく、且つ裏面研削用の砥石で研削して分割するため、裏面チッピングの大きさが従来の１５μｍ程度から４μｍ程度へと小さくなり、抗折強度が従来の方法では５２０ＭＰａであったものが、６００ＭＰａまで向上する。
【００７７】
なお、裏面研磨でチップ分割を行う際には、研削砥石のダイヤ砥粒径により裏面チッピング量が大きくなり、下表４のようにダイヤ砥粒径が小さい方が裏面チッピングが小さくなり、従って、チップの抗折強度がより向上する効果が得られる。よって、チップ分割時に使用する砥石のダイヤ砥粒径はできるだけ小さい方が好ましい。また、上述したように、砥粒径の大きい研削砥石と小さい研削砥石を組み合わせて用いることにより、チッピングを低減しつつ研削時間の短縮も図れる。
【００７８】
【表４】

【００７９】
図１４は、従来の方法とこの発明の方法による抗折強度分布を比較して示しており、各抗折強度（２００ＭＰａ〜１０００ＭＰａ）におけるチッピングの発生確率（％）を示している。この図１４から明らかなように、この発明の分割方法では従来の分割方法に比して同一の抗折強度であればチッピングの発生確率が下がっており、高い抗折強度側にシフトしている。従来の方法による抗折強度の平均値は約５２０ＭＰａであり、この発明の方法による抗折強度の平均値は約６００ＭＰａである。
【００８０】
（６）ウェーハを分割するために、ダイシングシートまで切り込む必要がないため、ダイシングブレードの摩耗を低減でき、ダイシングブレードの寿命を向上できる。例えば、ダイシングシートまで切り込む方式を採用した場合には、通常１００００〜２００００ライン（６インチ型ウェーハの場合）の寿命であるが、この発明の方法では８００００ライン以上にまで寿命を延ばすことが期待できる。
【００８１】
［第３の実施の形態］
図１５（ａ）〜（ｅ）はそれぞれ、この発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、分割されたチップをリードフレームにマウントする工程を順次示している。まず、第１の実施の形態と同様に、図１乃至図４に示した工程に従ってウェーハ２１を個々のチップ２９に分割する。次に、分割された個々のチップ２９が接着固定されているフラットリング２５を研削装置のチャックテーブル２７から取り外し、図１５（ａ）に示すようにチップ２９のピックアップを行う。この際、チップ２９を下方から表面保護テープ２６を介してピックアップニードルで突き上げて表面保護テープ２６から剥離し、コレット３８で裏面を吸着する。このコレット３８はチップ反転機構を有しており、図１５（ｂ）に示す如く、下向きの吸着部が上向きになるように１８０°回転する。この状態で、チップ空中受け渡し機構を用いて、図１５（ｃ）に示すように別のコレット３９に持ち替える。これによって、チップ２９の表裏が反転して主表面（パターン形成面）が上向きとなる。その後、図１５（ｄ）に示すようにディスペンサ４０を用いてリードフレーム３４のアイランド３１に導電性ペースト４１を塗布し、図１５（ｅ）に示すように上記コレット３９で保持しているチップ２９を上記リードフレーム３４のアイランド３１上に移動させてダイボンディングする。
【００８２】
［第４の実施の形態］
図１６（ａ）〜（ｃ）はそれぞれ、この発明の第４の実施の形態に係る半導体装置の製造方法について説明するためのもので、分割されたチップをリードフレームにマウントする工程を順次示している。まず、第１の実施の形態と同様に、図１乃至図４に示した工程に従ってウェーハ２１を個々のチップ２９に分割する。次に、分割された個々のチップ２９が接着固定されているフラットリング２５を研削装置のチャックテーブル２７から取り外し、各チップ２９を図１６（ａ）に示すように表面保護テープ４２にフラットリング４３を張り付けたテープ表面に張り替える。これによって、チップ２９の表裏が反転して主表面が上向きとなる。次に、図１６（ｂ）に示すようにディスペンサ４０を用いてリードフレーム３４のアイランド３１に導電性ペースト４１を塗布する。その後、図１６（ｃ）に示すようにピックアップニードルを用いた従来と同様なピックアップ、すなわち、表面保護テープ４２越しに下方からパターン形成面に圧力を加えることによって、チップ２９のパターン形成面を押圧し、チップ２９を表面保護テープ４２から剥離する。そして、コレット４４でピックアップしたチップ２９を上記導電性ペースト４１を塗布したリードフレーム３４のアイランド３１上に移動させてダイボンディングする。
【００８３】
［第５の実施の形態］
図１７（ａ）〜（ｃ）はそれぞれ、この発明の第５の実施の形態に係る半導体装置の製造方法について説明するためのもので、分割されたチップをリードフレームにマウントする工程を順次示している。まず、第１の実施の形態と同様に、図１乃至図４に示した工程に従ってウェーハ２１を個々のチップ２９に分割する。次に、分割された個々のチップ２９が接着固定されているフラットリング２５を研削装置のチャックテーブル２７から取り外し、各チップ２９をポーラスチャックテーブル４５に移し替える。これによって、チップ２９の表裏が反転して主表面が上向きとなる。次に、図１７（ｂ）に示すようにディスペンサ４０を用いてリードフレーム３４のアイランド３１に導電性ペースト４１を塗布する。その後、図１７（ｃ）に示すようにチップ２９をポーラスチャックテーブル４５からピックアップする。そして、上記ピックアップしたチップ２９を上記リードフレーム３４のアイランド３１上に移動させてダイボンディングする。
【００８４】
よって、上記第５の実施の形態では、突き上げピンを用いることなくチップ２９のピックアップが可能となる。
【００８５】
［第６の実施の形態］
図１８（ａ）〜（ｅ）はそれぞれ、この発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、分割されたチップをリードフレームにマウントする工程を順次示している。まず、第１の実施の形態と同様に、図１乃至図４に示した工程に従ってウェーハ２１を個々のチップ２９に分割する。次に、分割された個々のチップ２９が接着固定されているフラットリング２５を研削装置のチャックテーブル２７から取り外し、図１８（ａ）に示すようにコレット３８を用いて各チップ２９のピックアップを行う。ピックアップは、チップ２９を表面保護テープ２６を介して下方からピックアップニードルで突き上げて表面保護テープ２６から剥離し、コレット３８で吸着して行う。このコレット３８はチップ反転機構を有しており、図１８（ｂ）に示す如く、下向きの吸着部が上向きとなるように１８０°回転する。この状態で、チップ空中受け渡し機構を用いて別のコレット３９に持ち替える。次に、コレット３９を移動させ、図１８（ｃ）に示すように各チップ２９を表面保護テープ４６にフラットリング４７を張り付けたテープ表面に張り替える。これによって、各チップ２９の表裏が反転して主表面（パターン形成面）が上向きとなる。次に、図１８（ｄ）に示すように、ディスペンサ４０を用いてリードフレーム３４のアイランド３１に導電性ペースト４１を塗布する。その後、図１８（ｅ）に示すようにピックアップニードルを用いた従来と同様なピックアップ、すなわち、表面保護テープ越しにチップ裏面に圧力を加えることによって、チップ裏面を押圧し、チップ２９を表面保護テープから剥離する。そして、上記コレット３９で保持しているチップ２９を上記リードフレーム３４のアイランド３１上に移動させてダイボンディングする。
【００８６】
上記マウント方法は、各チップ２９をフラットリング４７の表面保護テープ４６に張り付けた状態で離れた位置にある製造装置、別の部屋や別の工場等に容易に輸送でき、種々の製造装置や製造方法に柔軟に対応できる。
【００８７】
［第７の実施の形態］
図１９（ａ）〜（ｅ）はそれぞれ、この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、分割されたチップをリードフレームにマウントする工程を順次示している。まず、第１の実施の形態と同様に、図１乃至図４に示した工程に従ってウェーハ２１を個々のチップ２９に分割する。次に、分割された個々のチップ２９が接着固定されているフラットリング２５を研削装置のチャックテーブル２７から取り外し、図１９（ａ）に示すようにチップ２９のピックアップを行う。この際、チップ２９を下方から表面保護テープ２６を介してピックアップニードルで突き上げて表面保護テープ２６から剥離し、コレット３８で吸着する。このコレット３８はチップ反転機構を有しており、図１９（ｂ）に示すように吸着部が下向きから上向きに１８０°回転する。この状態で、チップ空中受け渡し機構を用いて別のコレット３９に持ち替える。次に、図１９（ｃ）に示すように、各チップ２９をチップトレイ４８に収容する。チップトレイ４８にはチップ２９の主表面（パターン形成面）が上向きに収容される。次に、図１９（ｄ）に示すようにディスペンサ４０を用いてリードフレーム３４のアイランド３１に導電性ペースト４１を塗布する。その後、図１９（ｅ）に示すようにコレット３９でチップトレイ４８から各チップ２９を吸着し、上記コレット３９で保持しているチップ２９をリードフレーム３４のアイランド３１上に移動させてダイボンディングする。
【００８８】
上記マウント方法では、上記第６の実施の形態と同様に、各チップ２９をチップトレイ４８に収容した状態で離れた位置にある製造装置、別の部屋や別の工場等に容易に輸送でき、種々の製造装置や製造方法に柔軟に対応できる。
【００８９】
［第８の実施の形態］
図２０（ａ）〜（ｄ）はそれぞれ、この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、分割されたチップをリードフレームにマウントする工程を順次示している。まず、第１の実施の形態と同様に、図１乃至図４に示した工程に従ってウェーハ２１を個々のチップ２９に分割する。次に、分割された個々のチップ２９が接着固定されているフラットリング２５を研削装置のチャックテーブル２７から取り外し、図２０（ａ）に示すようにチップ２９のピックアップを行う。ピックアップは、チップ２９を下方から表面保護テープ２６を介してピックアップニードルで突き上げて表面保護テープ２６から剥離し、コレット３８で吸着して行う。この状態で、図２０（ｂ）に示すようにチップ２９を加工ステージ４９上に搬送して載置する。次に、図２０（ｃ）に示すように、ディスペンサ４０を用いてリードフレーム３４のアイランド３１に導電性ペースト４１を塗布する。この際、リードフレーム３４のチップ搭載面を下方に向け、下方からディスペンサ４０で導電性ペースト４１をリードフレーム３４の下面側に塗布する。そして、図２０（ｄ）に示すように上記加工ステージ４９上に載置されているチップ２９を上記リードフレーム３４にダイボンディングする。
【００９０】
このようなマウント方法では、チップ２９の表裏を反転する必要がないので、コレット３８にはチップ反転機構は不要であり、構造を簡単化できる。また、ピックアップしたチップを別の表面保護テープに張り替えたり、チップトレイに移し替えたりする必要もない。
【００９１】
［第９の実施の形態］
図２１（ａ），（ｂ）はそれぞれ、この発明の第９の実施の形態に係る半導体装置の製造方法について説明するためのもので、分割されたチップをリードフレームにマウントする工程を順次示している。まず、第１の実施の形態と同様に、図１乃至図４に示した工程に従ってウェーハ２１を個々のチップ２９に分割する。次に、分割された個々のチップ２９が接着固定されているフラットリング２５を研削装置のチャックテーブル２７から取り外し、図２１（ａ）に示すように各チップ２９の裏面に導電性ペースト４１を塗布する。そして、図２１（ｂ）に示すように上記フラットリング２５上にリードフレーム３４を配置し、チップ２９を下方から表面保護テープ２６を介してピックアップニードルで突き上げて表面保護テープ２６から剥離し、リードフレーム３４のアイランド３１にダイボンディングする。
【００９２】
［変形例］
なお、この発明は上述した第１ないし第９の実施の形態に限定されるものではなく、要旨を逸脱しない範囲で種々変形して実施可能である。例えば、第１の実施の形態では、溝の形成時にウェーハ２１をダイシング用チャックテーブル２３に固着したが、従来の方法と同様にフラットリングを粘着性のシートに貼り付けた状態で、ウェーハをダイシング用チャックテーブルに固定するようにしても良い。あるいは、平板にウェーハを固定したり、平板に粘着性のシートを用いてウェーハを固着した状態で溝を形成しても良い。
【００９３】
また、図４及び図１１に示した研削及び研磨工程において、保持部材として表面保護テープ（粘着性のシート）２６，５２を用いたが、他の保持部材、例えばワックス、吸着パッド、熱圧着シート、粘着材を塗布した基板、及び半導体素子上に塗布したレジスト等、あるいはこれらを組み合わせた材料を用いることができる。
【００９４】
更に、ウェーハ２１のパターン形成面２１’を粘着性のシート（表面保護テープ２６）に貼り付けるようにしたが、ウェーハ２１のパターン形成面２１’と粘着性のシートとの間に極薄のフィルムを介在させても良い。極薄のフィルムを介在させるには、例えば、ウェーハのパターン形成面にシリテクト−IIと呼ばれる液体をスプレーで吹き付けて被膜を形成した後、粘着性のシートを貼り付ければ良い。平板上に両面あるいは片面の粘着テープを貼り付け、その上にウェーハを固着するようにしても良い。
【００９５】
更に、チップを表面保護テープから剥離するためにピックアップニードルを用いたが、ピックアップニードルの代わりにチップ裏面をバキュームで吸着し、表面保護テープから剥離するようにしても良い。
【００９６】
【発明の効果】
以上説明したように、この発明によれば、薄厚研削時や搬送時のウェーハの割れを抑制できるウェーハの分割方法及び半導体装置の製造方法が得られる。また、製造工程とコストの削減が図れるウェーハの分割方法及び半導体装置の製造方法が得られる。更に、ウェーハの裏面側のチッピングを小さくでき、チップの抗折応力の低下を抑制できるウェーハの分割方法及び半導体装置の製造方法が得られる。更に、ダイシングブレードの摩耗量の低減やダイシングブレードの寿命の向上等の効果も得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、ダイシングラインに沿ってウェーハに溝を形成する工程を示す側断面図。
【図２】図１に示した溝の拡大断面図。
【図３】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図はフラットリングの斜視図、（ｂ）図はウェーハに表面保護テープを貼り付ける工程を示す断面図。
【図４】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、ウェーハ裏面の研削及び研磨工程（分割工程）を示す側断面図。
【図５】裏面研削時に研削面が溝の底部に達してから仕上げチップ厚になるまでの研削量と、溝の底部の曲面を有する領域の深さとの比を変えたときに、ウェーハの裏面に発生するチッピングの平均径を測定した結果を示す図。
【図６】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、分離したチップをピックアップする工程を示す側断面図。
【図７】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、ダイボンディング工程を示す斜視図。
【図８】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、外囲器に封止する工程を示す断面図。
【図９】従来とこの発明の方法でウェーハを個々のチップに分離した時の研削面の拡大図であり、（ａ）図は従来の方法による研削面、（ｂ）図はこの発明の方法による研削面。
【図１０】この発明の第１の実施の形態に係る半導体装置の製造方法の変形例について説明するためのもので、ウェーハに表面保護テープを貼り付ける工程を示す斜視図。
【図１１】この発明の第１の実施の形態に係る半導体装置の製造方法の変形例について説明するためのもので、ウェーハ裏面の研削及び研磨工程（分割工程）を示す側断面図。
【図１２】この発明の第１の実施の形態に係る半導体装置の製造方法の変形例について説明するためのもので、分離されたチップの転写工程（テープの張り替え工程）を示す斜視図であり、（ａ）図はフラットリングの粘着性のシート上にウェーハの裏面を貼り付ける工程、（ｂ）図は表面保護テープを剥がす工程。
【図１３】この発明の第２の実施の形態に係る半導体装置の製造方法について説明するためのもので、この発明をＬＯＣパッケージに適用した時の半導体装置の断面図。
【図１４】従来の方法とこの発明の方法による抗折強度分布を比較して示すダイヤグラム。
【図１５】この発明の第３の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図乃至（ｅ）図はそれぞれ、分割されたチップをリードフレームにマウントする工程を順次示す斜視図。
【図１６】この発明の第４の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図乃至（ｃ）図はそれぞれ、分割されたチップをリードフレームにマウントする工程を順次示す斜視図。
【図１７】この発明の第５の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図乃至（ｃ）図はそれぞれ、分割されたチップをリードフレームにマウントする工程を順次示す斜視図。
【図１８】この発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図乃至（ｅ）図はそれぞれ、分割されたチップをリードフレームにマウントする工程を順次示す斜視図。
【図１９】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図乃至（ｅ）図はそれぞれ、分割されたチップをリードフレームにマウントする工程を順次示す斜視図。
【図２０】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図乃至（ｄ）図はそれぞれ、分割されたチップをリードフレームにマウントする工程を順次示す斜視図。
【図２１】この発明の第９の実施の形態に係る半導体装置の製造方法について説明するためのもので、（ａ）図及び（ｂ）図はそれぞれ、分割されたチップをリードフレームにマウントする工程を順次示す斜視図である。
【図２２】従来の半導体装置の製造方法について説明するためのもので、ウェーハに表面保護テープを貼り付ける工程を示す側断面図。
【図２３】従来の半導体装置の製造方法について説明するためのもので、ウェーハの裏面の研削及び研磨工程を示す側断面図。
【図２４】従来の半導体装置の製造方法について説明するためのもので、表面保護テープを剥がす工程を示す側断面図。
【図２５】従来の半導体装置の製造方法について説明するためのもので、（ａ）図はフラットリングの斜視図、（ｂ）図はウェーハを固定用シートに固着した状態を示す断面図。
【図２６】従来の半導体装置の製造方法について説明するためのもので、ウェーハのダイシング工程を示す側断面図。
【図２７】従来の半導体装置の製造方法について説明するためのもので、分離したチップをピックアップする工程を示す側断面図。
【図２８】従来の半導体装置の製造方法について説明するためのもので、ダイボンディング工程を示す斜視図。
【符号の説明】
２１…ウェーハ
２１’…パターン形成面
２２…溝
２４…ダイシング用ブレード
２５，４７…フラットリング
２６，４２，４６…表面保護テープ
２７…裏面研削用チャックテーブル
２８…研削用砥石
２９…チップ
３０…ピックアップニードル
３１…リードフレームのアイランド
３２，４１…導電性ペースト
３３…パッケージ
３４…リードフレーム
３５…ボンディングワイヤ
３６…接着テープ
３７…リード
３８，３９，４４…コレット
４０…ディスペンサ
４５…ポーラスチャックテーブル
Ａ…研削量
Ｂ…底部の領域の深さ
Ｄ…溝の幅[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wafer dividing method and a semiconductor device manufacturing method, and more particularly, to a process of cutting and separating semiconductor elements formed on a wafer into individual chips and sealing them in an envelope. It is suitable for downsizing and thinning and increasing the diameter of a wafer.
[0002]
[Prior art]
In the manufacturing process of a semiconductor device, a pattern of various semiconductor elements is formed on a wafer (semiconductor substrate), and the semiconductor elements formed on the wafer are cut and separated into individual chips and sealed in an envelope. It can be roughly divided into processes. In recent years, an increase in wafer diameter has been promoted in order to reduce manufacturing costs, and in order to increase the mounting density, it has been desired to reduce the thickness and thickness of the envelope. Conventionally, in order to seal in a thin envelope, prior to cutting and separating the wafer into individual chips, the surface opposite to the pattern formation surface (main surface) of the wafer (back surface of the wafer) is used. It is removed and thinned by grinding with a grindstone, polishing with loose abrasive grains, etc., and then diced and cut and separated. At the time of grinding, the wafer is protected by sticking an adhesive sheet on the pattern forming surface of the wafer or applying a resist or the like. Thereafter, grooves are formed in a cutting separation (dicing) line region formed on the main surface of the wafer. In forming this groove, a diamond scriber, a diamond blade, a laser scriber, or the like is used. In the dicing process, the wafer is diced to half the thickness of the wafer or the half-cut method in which dicing is performed until the wafer remains about 30 μm. A half-cut method, a full-cut method in which an adhesive sheet is cut to about 20 to 30 μm and the entire wafer thickness is cut is used. The half-cut method requires a dividing operation. In the case of a single wafer, the wafer is sandwiched between a flexible film or the like, and is divided by applying an external force with a roller or the like. When pasted on a sheet, it is divided by applying an external force with a roller or the like through a tape. The divided chip pushes up the back surface of the sheet with a pickup needle provided in the die bonding apparatus, passes through the sheet, directly contacts the needle (needle) with the back surface of the chip, and further lifts the chip away from the sheet. The separated chip absorbs the chip surface with a tool called a collet, mounts it on the island of the lead frame, performs wire bonding, and electrically connects each pad of the chip and the inner lead part of the lead frame, The envelope is sealed. As a method of mounting the chip on the island, a method of applying a conductive paste to the island in advance, a method of mounting using a gold-silicon eutectic, and a metal thin film on the back surface of the wafer are deposited. There is a method of mounting using solder.
[0003]
FIG. 22 to FIG. 28 are for explaining detailed examples of the conventional wafer dividing method and semiconductor device manufacturing method as described above. FIG. 22 shows a process of attaching a surface protection tape to the wafer. 23 is a process for grinding and polishing the back surface of the wafer, FIG. 24 is a process for removing the surface protection tape, FIGS. 25A and 25B are processes for fixing the wafer to the fixing sheet, FIG. 26 is a process for dicing the wafer, and FIG. 27 shows a process of picking up separated chips, and FIG. 28 shows a die bonding process.
[0004]
First, as shown in FIG. 22, the back surface of thewafer 1 is fixed on the chuck table 2, the attachingroller 4 is rotated in the direction indicated by the arrow, and theprotective tape 3 is moved to the pattern forming surface (wafer 1) of thewafer 1. 1 main surface) 1 'is pasted. In thewafer 1, various semiconductor elements are formed on thepattern forming surface 1 ′ side. Next, as shown in FIG. 23, thepattern forming surface 1 ′ to which theprotective tape 3 is applied is faced down and fixed to the chuck table 5, and the back surface of thewafer 1 is fixed to a predetermined thickness (finished) with a grinding wheel 6. Grind and polish until the final chip thickness). Thereafter, as shown in FIG. 24, a tape 7 for peeling the protective tape is attached to theprotective tape 3, and theprotective tape 3 is peeled off from thepattern forming surface 1 ′. Next, theflat ring 8 as shown in FIG. 25 (a) is fixed to the wafer fixing sheet 9 to prevent the sheet 9 from being loosened or wrinkled, as shown in FIG. 25 (b). Thewafer 1 is fixed on the sheet 9 in the opening of thering 8. Then, the sheet 9 to which thewafer 1 is fixed and theflat ring 8 are fixed to a dicing chuck table 10, diced by a dicing blade 11 (full cut), and cut and separated into individual chips 12 (see FIG. 26). . Next, as shown in FIG. 27, thepickup needle 13 penetrates the sheet 9 from below the sheet 9, and is pressed against the back surface of thechip 12 to release theindividual chips 12 from the sheet 9. As shown in FIG. 28, thelead frame island 14 is mounted using a die bonding adhesive such as a conductive paste. Thereafter, although not shown, the inner lead portion of the lead frame and each pad of thechip 12 are wire-bonded and sealed in a resin or ceramic envelope to complete the semiconductor device.
[0005]
However, the above-described wafer dividing method and semiconductor device manufacturing method have the following problems (a) to (c).
[0006]
(A) The wafer is easily broken during thin grinding. Even if grinding is performed with a protective tape applied, the wafer is warped due to distortion during grinding, and therefore, the wafer is caught during transportation in the grinding apparatus and damaged. In addition, since the strength of the wafer decreases as the wafer becomes thinner or the diameter of the wafer increases, the method of carrying out various processes by transporting the wafer alone after thinning the wafer as in the present situation increases the probability of breakage. . For example, if the wafer is 400 μm thick, 1.6 kgf / mm² Although it can withstand to the extent of 0.4 kgf / mm when the thickness is 200 μm² And drop to 1/4.
[0007]
(B) Since two sheets are used to protect the pattern formation surface and hold the wafer during dicing, these need to be attached, peeled off, attached, and the process is increased, resulting in higher material costs and increased manufacturing processes. To do.
[0008]
(C) When dicing is performed, chipping on the back side of the wafer increases, leading to a reduction in the bending strength of the chip. Moreover, in the past, various characteristics monitoring transistors, resistors, capacitors, etc. (these are called TEG: Test Element Group) have been arranged in the chip. It came to arrange. As is well known, these elements are made of an oxide film, aluminum, or the like, and are materials that easily cause clogging of the grindstone and impair sharpness when dicing using a diamond blade. For this reason, when TEG is arrange | positioned on a dicing line, the chipping on the back surface side of a wafer becomes still larger. In general, since a material used as a semiconductor substrate is a brittle material such as silicon or GaAs, the presence of chipping or cracks tends to cause a decrease in bending strength.
[0009]
[Problems to be solved by the invention]
As described above, the conventional method for dividing a wafer and the method for manufacturing a semiconductor device have a problem that the wafer is easily broken during thin grinding or conveyance. Further, since two sheets are required for protecting the pattern formation surface and holding the wafer, there is a problem that the material cost increases and the manufacturing process increases. Further, when dicing is performed, chipping on the back surface side of the wafer becomes large, which causes a problem that the bending stress of the chip is lowered.
[0010]
The present invention has been made in view of the circumstances as described above, and an object thereof is to provide a wafer dividing method and a semiconductor device manufacturing method capable of suppressing cracking of the wafer during thin grinding or conveyance. It is in.
[0011]
Another object of the present invention is to provide a method for dividing a wafer and a method for manufacturing a semiconductor device, which can reduce the manufacturing process and cost.
[0012]
Still another object of the present invention is to provide a method for dividing a wafer and a method for manufacturing a semiconductor device that can reduce chipping on the back side of the wafer and suppress a reduction in chip bending stress.
[0013]
[Means for Solving the Problems]
The wafer dividing method according to the present invention uses a dicing blade having a curved surface at a tip portion along a dicing line of a wafer on which semiconductor elements are formed, and the thickness of the chip at the time of completion from the semiconductor element forming surface side. Each of the wafers by grinding and polishing the back surface of the wafer, and a step of forming a groove deeper than the depth and having a curved surface at the bottom, a step of attaching a holding member on the formation surface of the semiconductor element in the wafer, The wafer is divided into individual chips by grinding and polishing, and the grinding and polishing is continued even after the wafer is divided into individual chips, and the wafer is ground and polished to the thickness of the finished chip. The ratio of the amount of grinding and polishing until the chip thickness at the time of completion after reaching the bottom of the groove to the depth of the region having the curved surface at the bottom of the groove is 0. It is characterized in that at least.
[0015]
Further, in the wafer dividing method of the present invention, etching is performed along the chip dividing line of the wafer on which the semiconductor element is formed, so that the depth from the semiconductor element forming surface side is deeper than the chip thickness at the time of completion, and the bottom part. Forming a groove having a curved surface, a step of attaching a holding member on the surface of the semiconductor element on the wafer, grinding and polishing the back surface of the wafer, and separating the wafer into individual chips, And after the wafer has been divided into individual chips by grinding and polishing, the grinding and polishing is continued to the thickness of the chip at the completion, and the grinding and polishing surface of the wafer is at the bottom of the groove The ratio between the amount of grinding and polishing until reaching the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is 0.3 or more. It is set to.
[0016]
And it has the following features (A) to (E).
[0017]
(A) The depth of the groove is at least 5 μm deeper than the thickness of the completed chip.
[0018]
(B) The depth of the groove is 5 to 60 μm deeper than the thickness of the completed chip.
[0019]
(C) The holding member is at least one material selected from a tape with an adhesive, a wax, a suction pad, a thermocompression sheet, a substrate coated with an adhesive, and a resist coated on the semiconductor element. It is.
[0020]
(D) The step of grinding and polishing the back surface of the wafer to obtain a chip thickness at the time of completion comprises grinding the back surface of the wafer thicker than the chip at the time of completion with a grinding wheel having a first abrasive grain size. And a first step of polishing, and a back surface of the wafer ground and polished in the first step using a cutting grindstone having a second abrasive grain size smaller than the first abrasive grain size at the time of completion. And a second step of grinding and polishing to the thickness of the chip.
[0021]
(E) The main first abrasive particle size is 40 to 60 μm, and the main second abrasive particle size is 4 to 6 μm.
[0022]
According to the wafer dividing method as described above, a groove deeper than the chip thickness at the time of completion is formed from the element forming surface side of the wafer by using a dicing blade or by etching, and the back surface of the wafer is formed at the time of completion of the wafer. Since the wafer is separated into individual chips by grinding and polishing to the thickness of the chip, chipping during dicing can be suppressed. In addition, if a curved surface is formed at the bottom of the groove, when the back surface of the wafer is ground and polished, the arch shape at the bottom of the groove can greatly improve the strength of the wafer and immediately before the wafer is separated into individual chips. The generation of silicon fragments can be suppressed, and the chip quality can be improved by suppressing damage to the chip end face. Moreover, the ratio of the grinding and polishing amount from the time when the wafer grinding and polishing surface reaches the bottom of the groove to the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is 0.3 or more. By doing so, the average diameter of chipping generated during grinding and polishing can be further reduced to further improve the chip quality.
[0023]
Further, if the groove depth is at least 5 μm deeper than the finished chip thickness, preferably 5 μm to 60 μm deeper, quality degradation such as unseparation can be prevented, and the grinding amount can be optimized to reduce productivity. Grinding abnormality can be reduced without any problems. In addition, when the back surface of the wafer is ground and polished to be separated into individual chips, chipping may occur at the intersection of the cut surface formed by dicing or etching and the polished surface formed by grinding and polishing. This region can be removed by grinding and polishing.
[0024]
As the holding member, materials such as a tape with an adhesive material, a wax, an adsorption pad, a thermocompression bonding sheet, a substrate coated with an adhesive material, and a resist coated on a semiconductor element can be used.
[0025]
In the process of separating the wafer into individual chips, grinding and polishing with a grinding wheel with a large abrasive grain size and then grinding and polishing with a grinding wheel with a small abrasive grain size can reduce time and generate chipping. Can also be reduced.
[0026]
The method of manufacturing a semiconductor device according to the present invention includes a step of forming a semiconductor element on a main surface of a wafer, and a dicing blade having a curved surface at a tip portion along a dicing line of the wafer. Forming a groove deeper than the finished chip thickness from the side and having a curved surface at the bottom; attaching an adhesive sheet on the main surface of the wafer; and grinding and polishing the back surface of the wafer Then, the wafer is separated into individual chips, and after the wafer is divided into individual chips by grinding and polishing, the grinding and polishing are continued to obtain the thickness of the chip at the completion, and each of the separated And a step of peeling the chip from the adhesive sheet and sealing it in an envelope. After the grinding and polishing surface of the wafer reaches the bottom of the groove, the chip at the time of completion is provided. And grinding and polishing amount of up to a thickness, the ratio between the depth of the region having a curved surface at the bottom of the groove is characterized in that at least 0.3.
[0028]
Furthermore, the method for manufacturing a semiconductor device according to the present invention includes a step of forming a semiconductor element on a main surface of a wafer and etching along a chip dividing line of the wafer, thereby completing a chip at the time of completion from the main surface side of the wafer. Each of the wafers by grinding and polishing the back surface of the wafer, forming a groove deeper than the thickness of the groove and having a curved surface at the bottom, attaching an adhesive sheet on the main surface of the wafer, After the wafer is divided into individual chips by grinding and polishing, grinding and polishing are continued to obtain the thickness of the completed chip, and the separated chips are bonded to the adhesive. A process of peeling from the sheet and sealing in an envelope, and grinding from the wafer grinding and polishing surface to the bottom of the groove until the chip thickness is completed And fine polishing amount, the ratio between the depth of the region having a curved surface at the bottom of the groove is characterized in that at least 0.3.
[0029]
And it has the following features (F) to (K).
[0030]
(F) The depth of the groove is at least 5 μm deeper than the thickness of the completed chip.
[0031]
(G) The depth of the groove is 5 to 60 μm deeper than the thickness of the completed chip.
[0032]
(H) The step of separating the separated chips from the adhesive sheet and sealing them in an envelope includes the step of mounting the chip separated from the adhesive sheet on an island of a lead frame, and the lead Wire bonding the inner lead portion of the frame and each pad of the chip, and sealing the chip, the island, and the inner lead portion in an envelope.
[0033]
(I) The step of separating the separated chips from the adhesive sheet and sealing them in an envelope includes the step of adhering one end of a lead onto the main surface of the chip separated from the adhesive sheet. And a step of wire bonding the lead and each pad of the chip, and a step of sealing one end of the chip and the lead in an envelope.
[0034]
(J) The step of grinding and polishing the back surface of the wafer to obtain a chip thickness at the time of completion comprises grinding the back surface of the wafer to be thicker than the chip at the time of completion with a grinding wheel having a first abrasive grain size. And a first step of polishing, and a back surface of the wafer ground and polished in the first step using a cutting grindstone having a second abrasive grain size smaller than the first abrasive grain size at the time of completion. And a second step of grinding and polishing to the thickness of the chip.
[0035]
(K) The main first abrasive particle size is 40 to 60 μm, and the main second abrasive particle size is 4 to 6 μm.
[0036]
According to the semiconductor device manufacturing method as described above, the steps of cutting and separating the semiconductor elements formed on the wafer into individual chips and sealing them in the envelope are dicing (half cut), the back surface of the wafer The order is grinding and polishing, and die bonding. That is, the wafer is separated into individual chips by grinding and polishing. Therefore, since there is no conveyance or processing step in a state where the back surface of the wafer is thinned by grinding and polishing, damage to the wafer can be prevented.
[0037]
Since only one sheet is required, material costs and manufacturing processes can be reduced, and costs can be reduced. Since it is not necessary to divide the wafer by applying an external force, chipping can be suppressed.
[0038]
Since the back surface side of the wafer is removed by cutting and polishing and separated into individual chips, chipping generated on the back surface side of the wafer can be suppressed, and a decrease in bending stress can be suppressed. In addition, if a curved surface is formed at the bottom of the groove, when the back surface of the wafer is ground and polished, the arch shape at the bottom of the groove can greatly improve the strength of the wafer and immediately before the wafer is separated into individual chips. The generation of silicon fragments can be suppressed, and the chip quality can be improved by suppressing damage to the chip end face. Moreover, the ratio of the grinding and polishing amount from the time when the wafer grinding and polishing surface reaches the bottom of the groove to the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is 0.3 or more. Therefore, the chip quality can be further improved by reducing the average diameter of chipping generated during grinding and polishing.
[0039]
Furthermore, if the groove depth is at least 5 μm deeper than the chip thickness at the time of completion, preferably 5 μm to 60 μm deeper, quality degradation such as unseparation is prevented, and the amount of grinding is optimized to reduce productivity. Grinding abnormality can be reduced without any problems. In addition, when the back surface of the wafer is ground and polished to be separated into individual chips, even if chipping occurs at a portion where a cut surface formed by dicing or etching and a polished surface formed by grinding and polishing intersect, This region can be removed by grinding and polishing.
[0040]
When sealed in an envelope, it may be sealed in a normal resin package or ceramic package, or may be sealed in a LOC (Lead On Chip) package.
[0041]
Further, in the process of separating the wafer into individual chips, first, grinding and polishing with a grinding wheel having a large abrasive grain size, followed by grinding and polishing with a grinding wheel having a small abrasive grain size can reduce time and chipping. Can also be reduced.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment]
1 to 8 are for explaining a wafer dividing method and a semiconductor device manufacturing method according to the first embodiment of the present invention, respectively, and FIG. 1 forms grooves in the wafer along dicing lines. 2 is an enlarged cross-sectional view of the groove, FIGS. 3A and 3B are steps of attaching a surface protection tape to the wafer, FIG. 4 is a grinding and polishing step (dividing step) of the wafer back surface, and FIG. When the grinding and polishing surface of the wafer reaches the bottom of the groove and the ratio of the grinding and polishing amount until the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is changed, The figure which shows the result of having measured the average diameter of the chipping which generate | occur | produces on the grinding and polishing surface of a wafer, FIG. 6 is the process of picking up the separated chip, FIG. 7 is the die bonding process, and FIG. 8 is the process of sealing in the envelope It It is shows.
[0043]
First, as shown in FIG. 1, awafer 21 on which various semiconductor elements are formed is attracted to a chuck table 23 of a dicing apparatus by a vacuum or other method with a pattern forming surface (main surface of the wafer 21) 21 'side up. And fix. Then, thedicing blade 24 having a curved surface at the tip is rotated at an arbitrary rotation number, and thegroove 22 is cut along the dicing line to a predetermined depth while applying cutting water. The depth of thegroove 22 is at least 5 μm, preferably 5 μm to 60 μm deeper than the chip thickness (finished chip thickness) at the time of completion.
[0044]
As a result, as shown in FIG. 2, agroove 22 having a width D (corresponding to the width of the dicing blade 24) and a curved surface at the bottom is formed. The depth of the region having the curved surface of the groove 22 (corresponding to the protruding amount of the region having the curved surface at the tip of the dicing blade 24) is B.
[0045]
Thegroove 22 may be formed not only mechanically using thedicing blade 24 but also by a chemical method such as etching. For example, thegroove 22 having a cross-sectional shape as shown in FIG. 2 can be formed by combining anisotropic etching and isotropic etching. That is, a photoresist is applied on the main surface 21 'of thewafer 21, the chip dividing line (corresponding to the dicing line) is exposed by the PEP method or the like, and then immersed in a KOH solution to make thewafer 21 deep. Etching is selectively performed in a direction (a direction orthogonal to the main surface of the wafer 21). Alternatively, instead of wet etching using a KOH solution, application of dry etching technology such as RIE (Reactive Ion Etching) is also conceivable. For example, it is possible to selectively etch only silicon with SF6 gas or SF6 / CF mixed gas as an etching gas at a degree of vacuum of 60 mtorr. In particular, the SF6 / CF mixed gas can be satisfactorily anisotropic etched, and a groove process substantially perpendicular to themain surface 21 ′ of thewafer 21 can be performed. Thereafter, the bottom of the groove is isotropically etched to form agroove 22 having a curved surface at the bottom as shown in FIG.
[0046]
The method of forming thegroove 22 using the etching described above is because the side wall (cut surface) of thegroove 22 is not affected by mechanical stress as compared with the case where adicing blade 24 such as a diamond blade is used. Can reduce crystal defects. Therefore, it is not always necessary to form a curved surface at the bottom of thegroove 22.
[0047]
Of course, thegroove 22 can be formed not only by the mechanical or chemical formation method described above but also by an optical method such as a laser scriber. What is important in the process shown in FIG. 1 is not how thegroove 22 is formed, but the depth of thegroove 22 is at least 5 μm, preferably 5 μm to 60 μm deeper than the thickness of the completed chip ( However, thewafer 21 is not separated into individual chips).
[0048]
Thereafter, thewafer 21 in which thegrooves 22 are formed as described above is cleaned and dried.
[0049]
Next, aflat ring 25 as shown in FIG. 3A is attached to a surface protective tape (adhesive sheet) 26 on the pattern forming surface, and the slack and wrinkles of thetape 26 are removed, and FIG. As shown in (b), thepattern forming surface 21 ′ of thewafer 21 in which thegrooves 22 were formed in the previous process is attached to the adhesive side of thetape 26 and fixed.
[0050]
Thereafter, as shown in FIG. 4, thewafer 21 held by theflat ring 25 and thesurface protection tape 26 is adsorbed and fixed to the chuck table 27 of the grinding apparatus by a method such as vacuum. Then, the back surface of thewafer 21 is shaved while the chuck table 27 and thegrinding wheel 28 are rotated and thegrinding wheel 28 is lowered. This grinding method is generally called in-feed grinding, but through-feed grinding or creep feed grinding may be used as another method. When the back surface of thewafer 21 is cut until reaching thegroove 22, thewafer 21 is divided intoindividual chips 29. In the present invention, grinding and polishing are continued even after thewafer 21 is divided intoindividual chips 29 to obtain a chip thickness (finished chip thickness) at the time of completion. At this time, the grinding and polishing amount A (see FIG. 2) from the time when the ground and polished surface reaches the bottom of thegroove 22 to the thickness of the chip at the time of completion, and the curved surface of the bottom of thegroove 22 are provided. The ratio (A / B) with the depth B of the region is set to 0.3 or more.
[0051]
FIG. 5 shows a ratio (A / B) between the grinding amount A from the time when the ground surface reaches the bottom of thegroove 22 to the finished chip thickness during back surface grinding and the depth B of the region having the curved surface at the bottom of thegroove 22. The result of measuring the average diameter of the chipping generated on the back surface of thewafer 21 when) is changed is shown. As shown in the figure, when the bottom of thegroove 22 is flat, chipping of about 14 μm occurs on average. On the other hand, when A / B is 0.3 or less, large chipping occurs, but when 0.3 or more, the chipping is smaller than 14 μm, and the average chipping diameter when A / B is around 1 is 5 μm.
[0052]
As described above, even if chipping occurs at a portion where a cut surface formed by dicing and a polished surface formed by grinding and polishing intersect, this region can be removed by grinding and polishing. Further, since the bottom of thegroove 22 has a curved surface, when the back surface of thewafer 21 is ground and polished, the arch shape of the bottom of thegroove 22 can greatly improve the strength of thewafer 21, and thewafer 21 can be divided into individual chips. Generation of silicon fragments immediately before separation can be suppressed, and chip quality can be improved by suppressing damage to the chip end face. In addition, the ratio of the amount of grinding and polishing until the chip thickness at the time of completion after the grinding and polishing surface of thewafer 21 reaches the bottom of the groove and the depth of the region having a curved surface at the bottom of the groove is 0.3. As described above, the chipping quality can be further improved by reducing the average diameter of chipping generated during grinding and polishing. In addition, since the depth of the groove is 5 μm to 60 μm deeper than the chip thickness at the time of completion, quality deterioration such as unseparation is prevented, and the grinding amount is optimized to reduce grinding without reducing productivity. Can be reduced. Thus, if the present invention is used, the thickness of thechip 29 upon completion can be reduced to, for example, 30 to 50 μm.
[0053]
In addition, when the back surface of thewafer 21 is shaved until it reaches thegroove 22 and divided intoindividual chips 29, a grinding wheel with one kind of abrasive grain size may be used. However, shortening of the grinding time and occurrence of chipping may be used. Considering both prevention, it is preferable to carry out in two steps or more using a grinding wheel having at least two types of abrasive grain sizes as follows. That is, first, after grinding and polishing with a grinding wheel having a large abrasive particle size of about # 360 (main abrasive particle size is 40 to 60 μm), an abrasive particle size of about # 2000 (main abrasive particle size is 4 to 6 μm). When thewafer 21 is separated intoindividual chips 29 by grinding and polishing with a small grinding wheel, the time until thewafer 21 is separated intoindividual chips 29 can be shortened. Since a grinding wheel is used, the occurrence of chipping can be reduced.
[0054]
Next, as shown in FIG. 6, theflat ring 25 to which theindividual chips 29 divided and separated after thewafer 21 is cut and separated is installed in the die bonding apparatus, and the pick-upneedle 30 of this die bonding apparatus is installed. Is used to apply pressure downward to thepattern forming surface 22 through thesurface protection tape 26. As a result, thepickup needle 30 presses the pattern forming surface of thechip 29 without penetrating thetape 26, and thechip 29 is peeled off from thetape 26. The pick-upneedle 30 has a tip radius of curvature of 0.35 mm or more. Even when a force of 18 N is applied (in the case of a 15 mm × 15 mm chip), the aluminum wiring formed in thechip 29 is not damaged. The present inventors have confirmed through experiments. Therefore, even if the pick-up needle 30 (metal pin) is pushed away from the main surface side of thechip 29 via thesurface protection tape 26, the pick-upneedle 30 does not break thetape 26 by optimizing the tip curvature radius. There is no particular problem. In this embodiment, when thechip 29 is peeled from thetape 26, thechip 29 is pushed down. However, thechip 29 may be pushed up and peeled, and the latter method is generally used frequently.
[0055]
Thechip 29 peeled from thetape 26 is sucked and held by a tool called a collet of a die bonding apparatus and mounted on anisland 31 of a lead frame as shown in FIG. At this time, aconductive paste 32 for bonding and fixing is applied in advance to theisland 31 of the lead frame, and thechip 29 is die-bonded thereon. Mounting can be performed using a gold-silicon eutectic, or a metal thin film can be deposited on the back surface of the wafer and mounted using solder.
[0056]
Thereafter, wire bonding is performed to electrically connect each pad of thechip 29 and the inner lead portion of thelead frame 34 with abonding wire 35. Then, the inner lead portions of thechip 29, theisland 31, and thelead frame 34 are sealed in a resin (or ceramic)package 33, and lead forming is performed to complete the semiconductor device as shown in FIG.
[0057]
FIGS. 9A and 9B are enlarged views of the grinding surface when the wafer is separated into individual chips. Fig.9 (a) shows the case where the conventional division | segmentation method and manufacturing method are used, and is an enlarged view by the side of the grinding surface when dicing by a full cut. As shown in the figure, many chippings are generated in the dicing part. FIG. 9B shows a case where the dividing method and the manufacturing method of the present invention are used, and it has a sharp cut surface as compared with FIG. 9A, and chipping is greatly reduced.
[0058]
As for the depth of thegroove 22, the accuracy of the grinding part in the back grinding apparatus and the accuracy of the thickness of the protective tape member were verified. In the range of 5 μm or less, in the worst case, non-separation occurs, and the chip is picked up while generating cracks in the next pick-up process, which causes significant damage to the back surface of the chip.
[0059]
On the other hand, if grinding of 60 μm or more is attempted, the grinding time becomes longer and the productivity is lowered. In particular, when rough grinding and finish grinding are performed in order to shorten the division time and improve chip quality, the processing speed of finish grinding needs to be about 1/5 to 1/10 that of rough grinding, and Due to the characteristics of the finish grinding wheel, if the grinding amount is large, the grinding surface abnormalities (the grinding stone material adheres to the wafer grinding surface) may occur, so that the depth of thegroove 22 cannot be so deep. In addition, when the grinding amount is increased, biaxial separation is premised, but since the grinding amount at low speed by two axes increases, not only the production capacity is greatly reduced, but also the biaxial grinding amount increases. As a result, the burden on the grinding wheel during grinding increases and grinding abnormalities are likely to occur. Therefore, it is not preferable to increase the depth of thegroove 22 to 60 μm or more. As shown in Table 1 below, grinding abnormality occurs at 80 μm.
[0060]
[Table 1]

[0061]
Therefore, the preferable depth of the groove is “finish chip thickness + 5 μm” to “finish chip thickness + 60 μm”.
[0062]
In the first embodiment described above, after forming thegroove 22 in thewafer 21 in the step shown in FIG. 1, the surface protective tape on the pattern forming surface as shown in FIGS. 3 (a) and 3 (b). Aflat ring 25 was affixed to 26, and thewafer 21 held by theflat ring 25 and thesurface protection tape 26 was attracted and fixed to a chuck table 27 of a grinding apparatus to scrape the back surface of thewafer 21. However, theflat ring 25 is not necessarily required in the process of cutting the back surface of thewafer 21, and the flat ring may not be used as shown in FIGS. That is, after forming thegroove 22 in thewafer 21 through the process shown in FIG. 1, the surface protection tape (on the pattern forming surface (main surface) 21 ′ of thewafer 21 is moved while moving theroller 51 in the direction of the arrow shown in the figure. Adhesive sheet) 52 is affixed. Thereafter, as shown in FIG. 11, thewafer 21 whose main surface is protected by thesurface protection tape 52 is sucked and fixed to the chuck table 27 of the grinding apparatus by a method such as vacuum. At this time, since the flat ring is not used, it is necessary to suck theentire wafer 21 in a flat state. Subsequently, the chuck table 27 and thegrinding wheel 28 are rotated, and the back surface of thewafer 21 is shaved while the grindingwheel 28 is lowered. When the back surface of thewafer 21 is cut until reaching thegroove 22, thewafer 21 is divided into individual chips. After thewafer 21 is divided intoindividual chips 29, grinding and polishing are continued, and at least 5 μm or more, preferably 5 μm to 60 μm are ground and polished. Next, as shown in FIG. 12A, the back surface of thewafer 21 that has been divided intoindividual chips 29 and held by thesurface protection tape 52 in the previous step is pasted on theadhesive sheet 26 of theflat ring 25. wear. Then, as shown in FIG.12 (b), thesurface protection tape 52 is peeled off. The subsequent steps are the same as the steps shown in FIGS.
[0063]
Theindividual chips 29 picked up in the process shown in FIG. 6 may be packed in a tray instead of completing the semiconductor device through die bonding, wire bonding, and a sealing process for a package.
[0064]
[Second Embodiment]
FIG. 13 illustrates a method for manufacturing a semiconductor device according to the second embodiment of the present invention, which is applied to a LOC (Lead On Chip) package. In the case of the LOC package, after the pickup process shown in FIG. First, one end of thelead 37 is bonded to thechip 29 with anadhesive tape 36 interposed. Thereafter, wire bonding is performed to connect each pad of thechip 29 and thelead 37 with thebonding wire 35. Then, by sealing theresin package 33 or the ceramic package, the semiconductor device as shown in FIG. 13 is completed.
[0065]
According to the present embodiment, it is possible to suppress the risk of silicon scraps breaking the protective film on the surface of thechip 29 due to the adhesion of theleads 37 and wire bonding, and causing defects such as aluminum wiring steps and shorts.
[0066]
According to the above wafer dividing method and semiconductor device manufacturing method, the following effects (1) to (6) can be obtained.
[0067]
(1) It is possible to reduce the defect rate due to wafer breakage when the wafer is thinned.
[0068]
Table 2 below shows the relationship between chip thickness (substantially equal to or slightly thinner than the groove depth) and breakage rate (ppm) when a 6-inch wafer is divided into individual chips. Show.
[0069]
[Table 2]

[0070]
As shown in Table 2, conventionally, the breakage rate increased as the chip thickness decreased, but in the present invention, the breakage rate decreased as the final chip thickness decreased. This is because when the chip thickness is reduced, the groove can be made shallower, so that the thickness of the wafer remaining under the groove is increased. In the case of a 6-inch type wafer, the thickness of the wafer is usually 600 to 650 μm. In the conventional dividing method and manufacturing method, for example, in order to form a chip having a thickness of 50 μm, the wafer is ground and polished to a thickness of 50 μm in advance, and the processes shown in FIGS. 22 to 24 are performed. On the other hand, in the method of the present invention, after forming a 50 μm groove (a 550 to 600 μm wafer remains under the groove), grinding and polishing are performed and divided into individual chips, so the damage rate is high. Lower.
[0071]
(2) Troubles during transfer are not affected by the diameter of the wafer. Since it is divided into chips simultaneously with grinding, even if the chip thickness is reduced, or even with the same diameter, it can be transferred within the apparatus without being affected by the warping of the wafer due to cutting distortion. Further, since the wafer remaining under the groove becomes thicker as the chip thickness becomes thinner, the wafer breakage during the transportation can be reduced also from this point. As a result, the effects shown in Table 3 below are obtained. However, this is a case where the wafer is an 8-inch type and the chip thickness is finished to 50 μm.
[0072]
[Table 3]

[0073]
As apparent from the data in Table 3, the present invention is effective for increasing the diameter of the wafer, and it becomes easy to cope with the 12-inch type or 16-inch type of wafers to be developed in the future.
[0074]
(3) Since only one surface protection tape is used, the material cost and the processing cost can be reduced by about 60% as compared with the conventional method, and the manufacturing cost can be reduced.
[0075]
(4) In the case of the full cut method, since cutting to the sheet results in a reduction in blade sharpness and chip scattering during dicing, it is generally 80 to 120 mm / sec. However, in the method of the present invention, 200 mm / sec. Is possible. As a result, the dicing speed can be improved, and the processing cost can be reduced by about 10%.
[0076]
(5) In order to divide the wafer, it is not necessary to cut up to a dicing sheet, and since it is divided by grinding with a grinding wheel for back surface grinding, the size of the back surface chipping is reduced from about 15 μm to about 4 μm, The bending strength of the conventional method, which was 520 MPa, is improved to 600 MPa.
[0077]
In addition, when performing chip division by back surface polishing, the back surface chipping amount increases due to the diamond abrasive particle size of the grinding wheel, and the back surface chipping decreases when the diamond abrasive particle size is small as shown in Table 4 below. An effect of further improving the bending strength of the chip can be obtained. Therefore, it is preferable that the diamond abrasive grain size of the grindstone used at the time of chip division is as small as possible. Further, as described above, by using a combination of a grinding wheel having a large abrasive grain size and a small grinding wheel, the grinding time can be shortened while reducing chipping.
[0078]
[Table 4]

[0079]
FIG. 14 shows a comparison of bending strength distributions according to the conventional method and the method of the present invention, and shows the occurrence probability (%) of chipping at each bending strength (200 MPa to 1000 MPa). As is apparent from FIG. 14, in the dividing method of the present invention, the probability of chipping is lowered when the bending strength is the same as that of the conventional dividing method, and it is shifted to a higher bending strength side. . The average value of the bending strength according to the conventional method is about 520 MPa, and the average value of the bending strength according to the method of the present invention is about 600 MPa.
[0080]
(6) Since it is not necessary to cut the dicing sheet to divide the wafer, wear of the dicing blade can be reduced and the life of the dicing blade can be improved. For example, when a method of cutting up to a dicing sheet is adopted, the life is normally 10,000 to 20000 lines (in the case of a 6-inch wafer), but the method of the present invention can be expected to extend the life to 80000 lines or more. .
[0081]
[Third Embodiment]
FIGS. 15A to 15E are diagrams for explaining a method of manufacturing a semiconductor device according to the third embodiment of the present invention, and sequentially show the steps of mounting the divided chips on the lead frame. ing. First, as in the first embodiment, thewafer 21 is divided intoindividual chips 29 according to the steps shown in FIGS. Next, theflat ring 25 to which the dividedindividual chips 29 are bonded and fixed is removed from the chuck table 27 of the grinding apparatus, and thechips 29 are picked up as shown in FIG. At this time, thechip 29 is pushed up from below by the pickup needle through thesurface protection tape 26 and peeled off from thesurface protection tape 26, and the back surface is adsorbed by thecollet 38. Thecollet 38 has a tip reversing mechanism, and rotates 180 ° so that the downward suction portion faces upward as shown in FIG. In this state, the chip is transferred to anothercollet 39 as shown in FIG. As a result, the front and back of thechip 29 are reversed and the main surface (pattern forming surface) faces upward. Thereafter, aconductive paste 41 is applied to theisland 31 of thelead frame 34 using thedispenser 40 as shown in FIG. 15D, and thechip 29 held by thecollet 39 as shown in FIG. Is moved onto theisland 31 of thelead frame 34 and die-bonded.
[0082]
[Fourth Embodiment]
FIGS. 16A to 16C are respectively for explaining a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention, and sequentially show the steps of mounting the divided chips on the lead frame. ing. First, as in the first embodiment, thewafer 21 is divided intoindividual chips 29 according to the steps shown in FIGS. Next, theflat ring 25 to which the dividedindividual chips 29 are bonded and fixed is removed from the chuck table 27 of the grinding apparatus, and eachchip 29 is attached to thesurface protection tape 42 and theflat ring 43 as shown in FIG. Reattach to the tape surface. As a result, the front and back of thechip 29 are reversed so that the main surface faces upward. Next, as shown in FIG. 16B, theconductive paste 41 is applied to theisland 31 of thelead frame 34 using thedispenser 40. Thereafter, as shown in FIG. 16 (c), a pickup similar to the conventional one using a pickup needle, that is, pressing the pattern forming surface of thechip 29 by applying pressure to the pattern forming surface from below through the surfaceprotective tape 42. Then, thechip 29 is peeled off from thesurface protection tape 42. Then, thechip 29 picked up by thecollet 44 is moved onto theisland 31 of thelead frame 34 coated with theconductive paste 41 and die-bonded.
[0083]
[Fifth Embodiment]
FIGS. 17A to 17C are for explaining a method of manufacturing a semiconductor device according to the fifth embodiment of the present invention, and sequentially show the steps of mounting the divided chips on the lead frame. ing. First, as in the first embodiment, thewafer 21 is divided intoindividual chips 29 according to the steps shown in FIGS. Next, theflat ring 25 to which the dividedindividual chips 29 are bonded and fixed is removed from the chuck table 27 of the grinding apparatus, and eachchip 29 is transferred to the porous chuck table 45. As a result, the front and back of thechip 29 are reversed so that the main surface faces upward. Next, as shown in FIG. 17B, theconductive paste 41 is applied to theisland 31 of thelead frame 34 using thedispenser 40. Thereafter, thechip 29 is picked up from the porous chuck table 45 as shown in FIG. Then, the picked-upchip 29 is moved onto theisland 31 of thelead frame 34 and die-bonded.
[0084]
Therefore, in the fifth embodiment, thechip 29 can be picked up without using a push-up pin.
[0085]
[Sixth Embodiment]
18 (a) to 18 (e) are respectively for explaining a method of manufacturing a semiconductor device according to the sixth embodiment of the present invention, and sequentially show the steps of mounting the divided chips on the lead frame. ing. First, as in the first embodiment, thewafer 21 is divided intoindividual chips 29 according to the steps shown in FIGS. Next, theflat ring 25 to which the dividedindividual chips 29 are bonded and fixed is removed from the chuck table 27 of the grinding apparatus, and eachchip 29 is picked up using acollet 38 as shown in FIG. . Pick-up is performed by pushing thechip 29 up from below with a pick-up needle through the surfaceprotective tape 26, peeling thechip 29 from the surfaceprotective tape 26, and sucking it with acollet 38. Thecollet 38 has a chip reversing mechanism, and as shown in FIG. 18B, is rotated by 180 ° so that the downward suction portion is directed upward. In this state, the chip is transferred to anothercollet 39 by using the chip aerial delivery mechanism. Next, thecollet 39 is moved to replace eachchip 29 with the surface of the tape with theflat ring 47 attached to the surfaceprotective tape 46 as shown in FIG. As a result, the front and back of eachchip 29 are reversed and the main surface (pattern forming surface) faces upward. Next, as shown in FIG. 18D, aconductive paste 41 is applied to theisland 31 of thelead frame 34 using thedispenser 40. Thereafter, as shown in FIG. 18 (e), a pickup similar to the conventional one using a pickup needle, that is, by applying pressure to the back surface of the chip through the front surface protection tape, the back surface of the chip is pressed and thechip 29 is moved to the surface protection tape. Peel from. Then, thechip 29 held by thecollet 39 is moved onto theisland 31 of thelead frame 34 and die bonded.
[0086]
In the mounting method, eachchip 29 can be easily transported to a manufacturing apparatus, a separate room, a different factory, etc. in a state where eachchip 29 is attached to thesurface protection tape 46 of theflat ring 47. It can respond flexibly to the method.
[0087]
[Seventh Embodiment]
FIGS. 19A to 19E are for explaining a method of manufacturing a semiconductor device according to the seventh embodiment of the present invention, and sequentially show the steps of mounting the divided chips on the lead frame. ing. First, as in the first embodiment, thewafer 21 is divided intoindividual chips 29 according to the steps shown in FIGS. Next, theflat ring 25 to which the dividedindividual chips 29 are bonded and fixed is removed from the chuck table 27 of the grinding apparatus, and thechips 29 are picked up as shown in FIG. At this time, thechip 29 is pushed up from below by the pick-up needle through thesurface protection tape 26, peeled off from thesurface protection tape 26, and adsorbed by thecollet 38. Thecollet 38 has a chip reversing mechanism, and as shown in FIG. 19B, the suction portion rotates 180 ° from downward to upward. In this state, the chip is transferred to anothercollet 39 by using the chip aerial delivery mechanism. Next, as shown in FIG. 19C, eachchip 29 is accommodated in thechip tray 48. The main surface (pattern forming surface) of thechip 29 is accommodated upward in thechip tray 48. Next, as shown in FIG. 19D, theconductive paste 41 is applied to theisland 31 of thelead frame 34 using thedispenser 40. After that, as shown in FIG. 19E, eachchip 29 is sucked from thechip tray 48 by thecollet 39, and thechip 29 held by thecollet 39 is moved onto theisland 31 of thelead frame 34 and die bonded. .
[0088]
In the mounting method, as in the sixth embodiment, eachchip 29 can be easily transported to a manufacturing apparatus, a separate room, a separate factory, etc. located in a separated state while being accommodated in thechip tray 48. It is possible to flexibly cope with various manufacturing apparatuses and manufacturing methods.
[0089]
[Eighth Embodiment]
FIGS. 20A to 20D are respectively for explaining a method of manufacturing a semiconductor device according to the eighth embodiment of the present invention, and sequentially show the steps of mounting the divided chips on the lead frame. ing. First, as in the first embodiment, thewafer 21 is divided intoindividual chips 29 according to the steps shown in FIGS. Next, theflat ring 25 to which the dividedindividual chips 29 are bonded and fixed is removed from the chuck table 27 of the grinding apparatus, and thechips 29 are picked up as shown in FIG. The pickup is performed by pushing thechip 29 from below through thesurface protection tape 26 with the pickup needle, peeling off thechip 29 from thesurface protection tape 26, and adsorbing it with thecollet 38. In this state, as shown in FIG. 20B, thechip 29 is transported and placed on theprocessing stage 49. Next, as shown in FIG. 20C, aconductive paste 41 is applied to theisland 31 of thelead frame 34 using thedispenser 40. At this time, the chip mounting surface of thelead frame 34 is directed downward, and theconductive paste 41 is applied to the lower surface side of thelead frame 34 by thedispenser 40 from below. Then, as shown in FIG. 20 (d), thechip 29 placed on theprocessing stage 49 is die-bonded to thelead frame 34.
[0090]
In such a mounting method, since it is not necessary to reverse the front and back of thechip 29, thecollet 38 does not require a chip reversing mechanism, and the structure can be simplified. Further, it is not necessary to replace the picked-up chip with another surface protection tape or transfer it to the chip tray.
[0091]
[Ninth Embodiment]
FIGS. 21A and 21B are views for explaining a method of manufacturing a semiconductor device according to the ninth embodiment of the present invention, and sequentially show the steps of mounting the divided chips on the lead frame. ing. First, as in the first embodiment, thewafer 21 is divided intoindividual chips 29 according to the steps shown in FIGS. Next, theflat ring 25 to which the dividedindividual chips 29 are bonded and fixed is removed from the chuck table 27 of the grinding apparatus, and aconductive paste 41 is applied to the back surface of eachchip 29 as shown in FIG. To do. Then, as shown in FIG. 21B, thelead frame 34 is arranged on theflat ring 25, and thechip 29 is pushed up from below by the pick-up needle through thesurface protection tape 26 and peeled off from thesurface protection tape 26. Die bonding is performed on theisland 31 of theframe 34.
[0092]
[Modification]
The present invention is not limited to the first to ninth embodiments described above, and various modifications can be made without departing from the spirit of the invention. For example, in the first embodiment, thewafer 21 is fixed to the dicing chuck table 23 when the grooves are formed, but the wafer is diced with a flat ring attached to an adhesive sheet as in the conventional method. It may be fixed to the chuck table. Alternatively, the groove may be formed in a state where the wafer is fixed to the flat plate or the wafer is fixed to the flat plate using an adhesive sheet.
[0093]
Further, in the grinding and polishing steps shown in FIGS. 4 and 11, surface protection tapes (adhesive sheets) 26 and 52 are used as holding members, but other holding members such as wax, suction pads, and thermocompression bonding sheets are used. Further, a substrate coated with an adhesive material, a resist coated on a semiconductor element, or a combination of these can be used.
[0094]
Further, thepattern forming surface 21 ′ of thewafer 21 is attached to an adhesive sheet (surface protective tape 26), but an extremely thin film is formed between thepattern forming surface 21 ′ of thewafer 21 and the adhesive sheet. May be interposed. In order to interpose an extremely thin film, for example, a liquid called silicate-II is sprayed on the pattern forming surface of the wafer by spraying to form a coating, and then an adhesive sheet is attached. A double-sided or single-sided adhesive tape may be attached on a flat plate, and the wafer may be fixed thereon.
[0095]
Further, the pick-up needle is used to peel the chip from the surface protective tape. However, instead of the pick-up needle, the back surface of the chip may be adsorbed by vacuum and peeled from the surface protective tape.
[0096]
【The invention's effect】
As described above, according to the present invention, a method for dividing a wafer and a method for manufacturing a semiconductor device that can suppress cracking of the wafer during thin grinding or conveyance can be obtained. Further, a wafer dividing method and a semiconductor device manufacturing method that can reduce the manufacturing process and cost can be obtained. Furthermore, chipping on the back surface side of the wafer can be reduced, and a wafer dividing method and a semiconductor device manufacturing method that can suppress a reduction in chip bending stress can be obtained. Furthermore, effects such as reduction of the amount of wear of the dicing blade and improvement of the life of the dicing blade can be obtained.
[Brief description of the drawings]
FIG. 1 is a side cross-sectional view for explaining a method of manufacturing a semiconductor device according to a first embodiment of the present invention and showing a step of forming a groove in a wafer along a dicing line.
FIG. 2 is an enlarged cross-sectional view of the groove shown in FIG.
3A and 3B are diagrams for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention. FIG. 3A is a perspective view of a flat ring, and FIG. Sectional drawing which shows the process of affixing.
FIG. 4 is a side cross-sectional view for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention, showing a grinding and polishing process (dividing process) on the back surface of the wafer;
FIG. 5 shows the back surface of the wafer when the ratio of the amount of grinding from when the grinding surface reaches the bottom of the groove to the finished chip thickness during back surface grinding and the depth of the region having the curved surface at the bottom of the groove is changed. The figure which shows the result of having measured the average diameter of the chipping which generate | occur | produces.
FIG. 6 is a side sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention and showing a step of picking up separated chips;
FIG. 7 is a perspective view showing a die bonding step for explaining the method of manufacturing the semiconductor device according to the first embodiment of the invention.
FIG. 8 is a cross-sectional view showing a step of sealing the envelope for explaining the method of manufacturing the semiconductor device according to the first embodiment of the invention.
FIG. 9 is an enlarged view of a ground surface when a wafer is separated into individual chips by the conventional method and the method of the present invention, (a) is a ground surface by a conventional method, and (b) is a method of the present invention. By grinding surface.
FIG. 10 is a perspective view for illustrating a modification of the method for manufacturing the semiconductor device according to the first embodiment of the present invention and illustrating a step of attaching a surface protection tape to the wafer.
FIG. 11 is a sectional side view for explaining a modification of the semiconductor device manufacturing method according to the first embodiment of the present invention and showing a grinding and polishing process (dividing process) of the wafer back surface;
FIG. 12 is a perspective view for explaining a modified example of the semiconductor device manufacturing method according to the first embodiment of the present invention and showing a separated chip transfer process (tape replacement process); (A) A figure is the process of sticking the back surface of a wafer on the adhesive sheet of a flat ring, (b) A figure is the process of peeling off a surface protection tape.
FIG. 13 is a cross-sectional view of a semiconductor device when the present invention is applied to a LOC package for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 14 is a diagram showing a comparison of bending strength distributions according to the conventional method and the method of the present invention.
FIGS. 15A to 15E are views for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention. FIGS. 15A to 15E each mount a divided chip on a lead frame. FIGS. The perspective view which shows a process in order.
FIGS. 16A to 16C are views for explaining a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention. FIGS. 16A to 16C each mount a divided chip on a lead frame. The perspective view which shows a process in order.
FIGS. 17A to 17C are views for explaining a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention. FIGS. 17A to 17C each mount a divided chip on a lead frame. The perspective view which shows a process in order.
FIGS. 18A to 18E are views for explaining a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention. FIGS. 18A to 18E each mount a divided chip on a lead frame. FIGS. The perspective view which shows a process in order.
FIGS. 19A to 19E are views for explaining a method of manufacturing a semiconductor device according to a seventh embodiment of the present invention. FIGS. 19A to 19E each mount a divided chip on a lead frame. FIGS. The perspective view which shows a process in order.
FIGS. 20A to 20D are views for explaining a method of manufacturing a semiconductor device according to an eighth embodiment of the present invention, and FIGS. 20A to 20D each mount a divided chip on a lead frame; FIGS. The perspective view which shows a process in order.
FIGS. 21A and 21B are views for explaining a method of manufacturing a semiconductor device according to a ninth embodiment of the present invention. FIGS. 21A and 21B each mount a divided chip on a lead frame; FIGS. It is a perspective view which shows a process in order.
FIG. 22 is a side sectional view for explaining a conventional method of manufacturing a semiconductor device and showing a step of attaching a surface protection tape to a wafer.
FIG. 23 is a side sectional view for explaining a conventional method for manufacturing a semiconductor device, showing a grinding and polishing process of a back surface of a wafer.
FIG. 24 is a side sectional view for explaining a conventional method of manufacturing a semiconductor device and showing a step of peeling off the surface protection tape.
25A and 25B are views for explaining a conventional method of manufacturing a semiconductor device, in which FIG. 25A is a perspective view of a flat ring, and FIG.
FIG. 26 is a side sectional view showing a wafer dicing step for explaining a conventional method of manufacturing a semiconductor device;
FIG. 27 is a side cross-sectional view illustrating a process of picking up a separated chip for explaining a conventional method of manufacturing a semiconductor device.
FIG. 28 is a perspective view showing a die bonding step for explaining a conventional method of manufacturing a semiconductor device.
[Explanation of symbols]
21 ... Wafer
21 '... pattern formation surface
22 ... Groove
24 ... Blade for dicing
25, 47 ... Flat ring
26, 42, 46 ... surface protection tape
27 ... Chuck table for back grinding
28 ... Wheel for grinding
29 ... chip
30 ... Pickup needle
31 ... Lead frame island
32, 41 ... conductive paste
33 ... Package
34 ... Lead frame
35 ... Bonding wire
36 ... Adhesive tape
37 ... Lead
38, 39, 44 ... Collet
40 ... dispenser
45 ... Porous chuck table
A ... grinding amount
B: Depth of bottom area
D: Groove width

Claims (15)

Translated fromJapanese

半導体素子が形成されたウェーハのダイシングラインに沿って、先端部に曲面を有するダイシング用ブレードを用いて、前記半導体素子の形成面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、
前記ウェーハにおける前記半導体素子の形成面上に保持部材を貼り付ける工程と、
前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程とを具備し、
前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴とするウェーハの分割方法。Using a dicing blade having a curved surface at the tip along the dicing line of the wafer on which the semiconductor element is formed, the curved surface is formed deeper than the chip thickness at the time of completion from the semiconductor element formation surface side. Forming a groove having,
A step of attaching a holding member on the formation surface of the semiconductor element in the wafer;
The back surface of the wafer is ground and polished to separate the wafer into individual chips. After the wafer is divided into individual chips by grinding and polishing, the grinding and polishing are continued to obtain the thickness of the finished chip. Comprising the steps of:
The ratio of the amount of grinding and polishing from the time when the grinding and polishing surface of the wafer reaches the bottom of the groove to the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is 0.3. A wafer dividing method as described above. 半導体素子が形成されたウェーハのチップ分割ラインに沿ってエッチングすることにより、前記半導体素子の形成面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、
前記ウェーハにおける前記半導体素子の形成面上に保持部材を貼り付ける工程と、
前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程とを具備し、
前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴とするウェーハの分割方法。Etching along the chip dividing line of the wafer on which the semiconductor element is formed, forming a groove having a curved surface at the bottom and deeper than the completed chip thickness from the semiconductor element forming surface side;
A step of attaching a holding member on a formation surface of the semiconductor element in the wafer;
The back surface of the wafer is ground and polished to separate the wafer into individual chips, and after the wafer is divided into individual chips by grinding and polishing, grinding and polishing are continued to obtain the thickness of the finished chip. Comprising the steps of:
The ratio of the grinding and polishing amount from the time when the grinding and polishing surface of the wafer reaches the bottom of the groove to the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is 0.3. A wafer dividing method as described above. 前記溝の深さは、前記完成時のチップの厚さよりも少なくとも５μｍ深いことを特徴とする請求項１または２に記載のウェーハの分割方法。3. The wafer dividing method according to claim 1, wherein a depth of the groove is at least 5 μm deeper than a thickness of the chip at the time of completion. 4. 前記溝の深さは、前記完成時のチップの厚さよりも５μｍ乃至６０μｍ深いことを特徴とする請求項１または２に記載のウェーハの分割方法。3. The wafer dividing method according to claim 1, wherein a depth of the groove is 5 μm to 60 μm deeper than a thickness of the chip at the time of completion. 4. 前記保持部材は、粘着材付きテープ、ワックス、吸着パッド、熱圧着シート、粘着材を塗布した基板、及び前記半導体素子上に塗布したレジストの中から選択された少なくともいずれか１つの材料であることを特徴とする請求項１乃至４いずれか１つの項に記載のウェーハの分割方法。The holding member is at least one material selected from a tape with an adhesive material, a wax, a suction pad, a thermocompression bonding sheet, a substrate coated with an adhesive material, and a resist coated on the semiconductor element. wafer dividing method according to any one of claims claims 1 to4, characterized in. 前記ウェーハの裏面を研削及び研磨して、前記完成時のチップの厚さにする工程は、第１の砥粒径の研削砥石により前記ウェーハの裏面を前記完成時のチップより厚く研削及び研磨する第１の工程と、前記第１の工程で研削及び研磨した前記ウェーハの裏面を、前記第１の砥粒径よりも小さな第２の砥粒径の切削砥石を用いて前記完成時のチップの厚さまで研削及び研磨する第２の工程とを含むことを特徴とする請求項１乃至５いずれか１つの項に記載のウェーハの分割方法。In the step of grinding and polishing the back surface of the wafer to obtain a chip thickness at the time of completion, the back surface of the wafer is ground and polished to be thicker than the chip at the time of completion with a grinding wheel having a first abrasive grain size. The first step and the back surface of the wafer ground and polished in the first step are formed on the chip at the time of completion using a cutting grindstone having a second abrasive grain size smaller than the first abrasive grain size. the second step and the wafer dividing method according to claim 1 to5 any one of claims, characterized in that it comprises a grinding and polishing to a thickness. 主要な前記第１の砥粒径は４０〜６０μｍであり、主要な前記第２の砥粒径は４〜６μｍであることを特徴とする請求項６に記載のウェーハの分割方法。7. The wafer dividing method according to claim6 , wherein the main first abrasive grain size is 40 to 60 [mu] m and the main second abrasive grain size is 4 to 6 [mu] m. ウェーハの主表面に半導体素子を形成する工程と、
前記ウェーハのダイシングラインに沿って、先端部に曲面を有するダイシング用ブレードを用いて、前記ウェーハの主表面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、
前記ウェーハの主表面上に粘着性のシートを貼り付ける工程と、
前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程と、
前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程とを具備し、
前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴とする半導体装置の製造方法。Forming a semiconductor element on the main surface of the wafer;
A step of forming a groove having a curved surface at the bottom and deeper than the completed chip thickness from the main surface side of the wafer by using a dicing blade having a curved surface at the tip along the dicing line of the wafer. When,
Adhering an adhesive sheet on the main surface of the wafer;
The back surface of the wafer is ground and polished to separate the wafer into individual chips, and after the wafer is divided into individual chips by grinding and polishing, grinding and polishing are continued to obtain the thickness of the finished chip. And a process of
Separating the separated chips from the adhesive sheet and sealing them in an envelope,
The ratio of the grinding and polishing amount from the time when the grinding and polishing surface of the wafer reaches the bottom of the groove to the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is 0.3. This is the method for manufacturing a semiconductor device. ウェーハの主表面に半導体素子を形成する工程と、
前記ウェーハのチップ分割ラインに沿ってエッチングすることにより、前記ウェーハの主表面側から完成時のチップの厚さよりも深く、且つ底部に曲面を有する溝を形成する工程と、
前記ウェーハの主表面上に粘着性のシートを貼り付ける工程と、
前記ウェーハの裏面を研削及び研磨して、ウェーハを個々のチップに分離し、研削及び研磨によってウェーハが個々のチップに分割された後も研削及び研磨を続け、前記完成時のチップの厚さにする工程と、
前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程とを具備し、
前記ウェーハの研削及び研磨面が前記溝の底部に達してから、完成時のチップ厚になるまでの研削及び研磨量と、前記溝の底部における曲面を有する領域の深さとの比が０．３以上であることを特徴とする半導体装置の製造方法。Forming a semiconductor element on the main surface of the wafer;
Etching along the chip splitting line of the wafer to form a groove having a curved surface at the bottom and deeper than the thickness of the completed chip from the main surface side of the wafer;
Adhering an adhesive sheet on the main surface of the wafer;
The back surface of the wafer is ground and polished to separate the wafer into individual chips, and after the wafer is divided into individual chips by grinding and polishing, grinding and polishing are continued to obtain the thickness of the finished chip. And a process of
Separating the separated chips from the adhesive sheet and sealing them in an envelope,
The ratio of the grinding and polishing amount from the time when the grinding and polishing surface of the wafer reaches the bottom of the groove to the chip thickness at the time of completion and the depth of the region having a curved surface at the bottom of the groove is 0.3. This is the method for manufacturing a semiconductor device. 前記溝の深さは、前記完成時のチップの厚さよりも少なくとも５μｍ深いことを特徴とする請求項８または９に記載の半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim8 , wherein the depth of the groove is at least 5 μm deeper than the thickness of the chip at the time of completion. 前記溝の深さは、前記完成時のチップの厚さよりも５μｍ乃至６０μｍ深いことを特徴とする請求項８または９に記載の半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim8 , wherein the depth of the groove is 5 μm to 60 μm deeper than the thickness of the chip at the time of completion. 前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程は、前記粘着性のシートから剥離したチップをリードフレームのアイランドにマウントする工程と、前記リードフレームのインナーリード部と前記チップの各パッドとをワイヤボンディングする工程と、前記チップ、前記アイランド及び前記インナーリード部を外囲器に封止する工程とを備えることを特徴とする請求項８乃至１１いずれか１つの項に記載の半導体装置の製造方法。The step of separating the separated chips from the adhesive sheet and sealing them in an envelope includes the steps of mounting the chip separated from the adhesive sheet on an island of a lead frame, and an inner part of the lead frame. 12. The method according to claim8 , further comprising a step of wire bonding the lead portion and each pad of the chip, and a step of sealing the chip, the island, and the inner lead portion in an envelope. A method for manufacturing a semiconductor device according to one item. 前記分離した各チップを前記粘着性のシートから剥離して外囲器に封止する工程は、前記粘着性のシートから剥離したチップの主表面上にリードの一端を接着する工程と、前記リードと前記チップの各パッドとをワイヤボンディングする工程と、前記チップ、前記リードの一端を外囲器に封止する工程とを備えることを特徴とする請求項８乃至１１いずれか１つの項に記載の半導体装置の製造方法。The step of separating the separated chips from the adhesive sheet and sealing them in an envelope includes the step of adhering one end of a lead onto the main surface of the chip separated from the adhesive sheet, and the lead 12. The method according to claim8 , further comprising a step of wire bonding the pads of the chip and the pads of the chip, and a step of sealing one end of the chip and the lead in an envelope. Semiconductor device manufacturing method. 前記ウェーハの裏面を研削及び研磨して、前記完成時のチップの厚さにする工程は、第１の砥粒径の研削砥石により前記ウェーハの裏面を前記完成時のチップより厚く研削及び研磨する第１の工程と、前記第１の工程で研削及び研磨した前記ウェーハの裏面を、前記第１の砥粒径よりも小さな第２の砥粒径の切削砥石を用いて前記完成時のチップの厚さまで研削及び研磨する第２の工程とを含むことを特徴とする請求項８乃至１３いずれか１つの項に記載の半導体装置の製造方法。In the step of grinding and polishing the back surface of the wafer to obtain a chip thickness at the time of completion, the back surface of the wafer is ground and polished to be thicker than the chip at the time of completion with a grinding wheel having a first abrasive grain size. The back surface of the wafer ground and polished in the first step and the first step is formed on the chip at the time of completion using a cutting grindstone having a second abrasive grain size smaller than the first abrasive grain size. 14. The method for manufacturing a semiconductor device according to claim8 , further comprising a second step of grinding and polishing to a thickness. 主要な前記第１の砥粒径は４０〜６０μｍであり、主要な前記第２の砥粒径は４〜６μｍであることを特徴とする請求項１４に記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim14 , wherein the main first abrasive grain size is 40 to 60 [mu] m, and the main second abrasive grain size is 4 to 6 [mu] m.

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