JP4012393B2

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Publication number: JP4012393B2
Application number: JP2001345266A
Authority: JP
Inventors: 好治加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-11-09
Filing date: 2001-11-09
Publication date: 2007-11-21
Anticipated expiration: 2021-11-09
Also published as: JP2003151273A

Description

【０００１】
【発明の属する技術分野】
本発明は、記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法に関するものである。
【０００２】
近年、データ保持動作が随時必要な半導体メモリ（ダイナミックＲＡＭ:Dynamic RAM）は、顧客（システム側）から要求される記憶容量の増大、アクセス高速化（動作周波数の高周波化）、Ｉ／Ｏバス幅の拡張（１アクセスでデータを扱うビット数幅の増大）などにより、消費電流が増大する傾向にある。これに伴い、メモリデバイスを搭載したシステム機器全体の消費電流も増加する傾向となっており、顧客からメモリデバイスの消費電力削減が求められている。
【０００３】
また、前述の消費電流の増大は、メモリデバイスのチップ温度上昇を招く場合がある。一般に、ＤＲＡＭセルのデータ保持特性（≒ Refresh特性：TREF）は高温で悪化する（保持時間が短くなる）ので、この理由からも消費電流の削減が求められる。
【０００４】
従って、半導体メモリは、記憶容量の増大やアクセスの高速化、Ｉ／Ｏバス幅の拡張などの性能の向上と、消費電力の削減が同時に求められている。
【０００５】
【従来の技術】
メモリデバイスは、複数のメモリセルがアレイ配置されたメモリセルアレイとセンスアンプを有している。各メモリセルはワード線とビット線に接続され、センスアンプはビット線に接続されている。センスアンプはビット線と対であり、１つのセルの情報（リードデータ）の増幅と保持を行う。
【０００６】
メモリセルアレイは行アドレスによりワード線が展開されるＸ展開方向と、列アドレスによりビット線とセンスアンプが展開されるＹ展開方向とにアレイ展開される。１Ｍビットのメモリ容量であれば、一例としてメモリデバイスの論理アドレスは、１０ビット（２¹⁰＝１０２４本のワード線：ＷＬ）のＸアドレス（Row Address ）を、１０ビット（２¹⁰＝１０２４本のビット線：ＢＬ（１０２４個のセンスアンプ））のＹアドレス（Column Address）から構成することができる（注：ビット線定義＝一対の相補ビット線）。このとき、仮にワード線とビット線の配線ピッチが同じであれば、論理的なメモリアレイは正方形にイメージされる。
【０００７】
メモリデバイスの内部動作を、システムクロックＣＬＫに対して同期型であるＳＤＲＡＭ（Synchronous ＤＲＡＭ）を例にして説明する。
ＳＤＲＡＭは、制御コマンドとしてメモリデバイスが活性／非活性するためのシステムクロックＣＬＫに同期したアクティブ／プリチャージコマンド（非同期型のメモリデバイスではチップイネーブル信号／ＣＥ（”／”はバーを示す）の立下りと立上り）と、メモリデバイスにデータを入出力する為のリード／ライトコマンドにより動作する。
【０００８】
システムクロックＣＬＫの立上りエッジに於いてアクティブコマンドを外部印加されると、Ｘアドレスを取り込みＸデコーダでデコードして一本のワード線を選択し、それを活性化させる。選択されたワード線に接続されたそれぞれのメモリセルがそれぞれのビット線にデータを出力し、それぞれのセンスアンプがデータを増幅し保持（データのラッチ）する。
【０００９】
その後、システムクロックＣＬＫの立上りエッジに於いて（アクティブコマンドから数ＣＬＫ遅れで）リードコマンドを外部印加されると、Ｙアドレスを取り込みＹデコーダでデコードして一つのセンスアンプの保持されたデータをメモリデバイス外部に出力する。また、ライトコマンドを外部印加されると、Ｙアドレスを取り込みＹデコーダでデコードして（ライトコマンド印加時に入力された）書込みデータを一つのセンスアンプを介してメモリセルに書き込む。その後、更に必要に応じてリード／ライトコマンドを随時行ない、希望のＹアドレスに応じたメモリセルと外部とのアクセスを行なう。
【００１０】
リード／ライトコマンドが終了した後は、システムクロックＣＬＫの立上りエッジに於いて（リード／ライトコマンドから数ＣＬＫ遅れで）プリチャージコマンドを印加して、活性化されたワード線とセンスアンプとビット線をリセット（イコライズ）してメモリアレイは初期状態（次のアクティブコマンドに備える）に戻る。
【００１１】
リセット動作までは内部時間が掛かり、プリチャージコマンドから次のアクティブコマンドを印加するには数ＣＬＫの猶予（待ち）が必要である。同様に、アクティブコマンドからリード／ライトコマンドまで数ＣＬＫの猶予（待ち）が必要である。
【００１２】
尚、ここでは説明の簡素化の為にメモリアレイの入出力ビット数が１の場合で説明したが、入出力のビット数がｎ（ｎＩ／Ｏと記す（ｅｘ．４Ｉ／Ｏ））の場合には、Ｙアドレスによって同時にｎ個のセンスアンプが選択される。そして、各センスアンプはそれぞれｎ個のＩ／Ｏバスを介してそれぞれｎ個のＩ／Ｏポートに接続される。
【００１３】
Ｙアドレスの深さは、ページ長と呼ばれる。メモリデバイスは、１回のアクティブコマンドに応答し、少なくともＩ／Ｏバス幅×ページ長の数のセンスアンプを動作させる。例えば、Ｙアドレスが８ビット（ＹＡ<0:7> ）に設定されたＳＤＲＡＭの場合、ページ長は２５６である。このＳＤＲＡＭが３２ビットのＩ／Ｏバス幅を持つ場合、アクティブコマンドに応答して少なくとも８，１９２（＝２５６×３２）個のセンスアンプが動作する。
【００１４】
ＳＤＲＡＭは、随時入力されるリードコマンドによりアクティブコマンドで選択したワード線に接続された複数のメモリセルの情報を複数のセンスアンプにそれぞれラッチする。従って、１本のワード線を活性化すれば、ページ長分のメモリセルの情報を適宜外部に読み出すことができる。詳述すると、随時入力されるリード／ライトコマンド毎に該コマンドと同時に入力されるＹアドレスによりＹデコーダで随時センスアンプを選択することで、任意のＹアドレスのメモリセルから情報を読み出す。即ち、Ｘアドレスは固定したままＹアドレスをランダムにアクセスすることができる。このような動作をＹアドレス優先動作と呼ぶ。尚、ライトコマンドに対しても同様に任意のＹアドレスのメモリセルに情報を書き込むことができる。
【００１５】
このＹアドレス優先動作では、ランダムアクセスの優位性に加えて、一回のアクティブコマンドにより動作するセンスアンプ群のそれぞれのセンスアンプにラッチした複数のデータを効率的に利用することができる。つまり、一回のワード線の充放電電流と一回の（複数）センスアンプによる（複数）ビット線充放電電流により、２５６ページに含まれるメモリセルに対してランダムなアクセスが可能となる。
【００１６】
故に、１回のアクセスに要する消費電流は、同じ時に活性化されるページ内へのアクセス回数でワード線の充放電とビット線の充放電による消費電流を割った値となる。従って、同時に活性化されるページ内のアクセス回数が多いほど、ＳＤＲＡＭのアクセス回数あたりの消費電流は少なくなる。
【００１７】
更に、Ｙアドレス優先動作では、アクティブコマンドからリード／ライトコマンドを印加するまでに必要なクロック数と、プリチャージコマンドから次のアクティブコマンドを印加するまでに必要なクロック数は、動作全体に占める割合が少ない。従って、入出力バスをデータが占有する割合（データ占有率）が高く、システムにおいてＩ／Ｏバスの効率がよい。これらは、システムクロックの周波数が高くなる（高周波になる）ほど、レイテンシを大きくとらなければならないＳＤＲＡＭでは入出力バスのデータ占有率が高くできるという効果がある。
【００１８】
【発明が解決しようとする課題】
ところで、ＳＤＲＡＭを使用する顧客のシステムによっては、アクセスするビット長が少ない（例えば連続した４ビット、８ビットなど）ものがある。このようなシステムによるＳＤＲＡＭのアクセスは、１回のアクティブコマンドからプリチャージコマンドの間に、ページ長より少ない数のリード／ライト動作しかせず、次のアクティブコマンドによりＸアドレスが変更される。このような動作を、便宜的にＸアドレス優先動作と呼ぶ。この動作では、１回のアクティブコマンドにより活性化されるセンスアンプが効率的に使用されていない。
【００１９】
例えば、Ｙアドレスを変更（Ｘアドレスは一定）して４つのメモリセルに対してアクセスする。この場合、Ｘアドレスにより選択される１本のワード線の充放電電流と、活性化するセンスアンプの数（８１９２個）（センスアンプによるビット線の充放電電流を含む）に対応する電流を消費する。このときの消費電流をＰ（ｙ）とする。従って１つのメモリセルに対するアクセスの消費電流は、Ｐ（ｙ）／４となる。
【００２０】
一方、Ｘアドレスを変更（Ｙアドレスは任意）して４つのメモリセルをアクセスする場合、Ｘアドレスを変更する毎にアクティブコマンドとプリチャージコマンドを必要とする。従って、このアクセス方法の場合、Ｘアドレスを固定してアクセスするときの４倍（４×Ｐ（ｙ））の消費電流となり、１つのメモリセルに対するアクセスの消費電流はＰ（ｙ）となる。
【００２１】
従って、Ｘアドレス優先動作を多用するシステムやアプリケーションの場合、Ｙアドレスが浅く（ページ数が少なく）Ｘアドレスが深いメモリデバイスが有効である。
【００２２】
しかし、メモリデバイスを使用するシステムのアクセス方法、アプリケーションのステップによりＸアドレス優先動作とＹアドレス優先動作が混在する場合がある。このような場合、Ｙアドレスが浅いメモリデバイスを使用すると、アクセスの順序によってアクセス速度が極めて遅くなる場合があり、速度向上の妨げとなる。一方、Ｘアドレスが浅いメモリデバイスを使用すると、消費電流低減の妨げとなる。
【００２３】
また、このようなＸアドレス、Ｙアドレスの深さが異なるメモリデバイスは標準品とピン配列やパッケージの大きさが異なり、メモリデバイスを単純に置き換えすることができない。このため、メモリデバイスを実装する基板等を作成しなおさなければならずコストの増加や開発期間の長期化を招いていた。
【００２４】
更に、Ｘアドレス優先動作のような消費電流の大きい動作を繰り返すと、メモリデバイスのチップの温度（ジャンクション温度）を上昇させることがある。この場合、温度上昇によってデータ保持特性が悪化し、データ保持動作であるリフレッシュ動作を頻繁に行なわなければならなくなる。すると、メモリデバイスへのアクセスによる温度上昇にメモリデバイスのリフレッシュ動作による自己発熱を加えたチップ温度となり、データ保持特性の悪化と頻繁なリフレッシュ動作による消費電流の更なる増大を招く。また、データ保持動作を顧客システム側の制御に関係なく非同期で行なう場合（セルフリフレッシュ動作）には、これらリフレッシュ動作における外部からのアクセスに応答しないビジー状態が増加することになり、システムのパフォーマンスが低下（Ｉ／Ｏバスのデータ占有率の低下）する。
【００２５】
本発明は上記問題点を解決するためになされたものであって、その目的はパッケージを変更することなく効率的なアクセスと消費電流の低減を図ることのできる記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法を提供することにある。
【００２６】
【課題を解決するための手段】
請求項１に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段を備え、前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込む。
請求項２に記載の発明によれば、前記アドレス制御手段は、アクティブコマンドの発行後に発行される前記第１リードコマンドに伴って、前記増加したｉビットの第１アドレスを取り込む。
請求項３に記載の発明によれば、前記第１アドレスはロウアドレスであり、前記第２アドレスはコラムアドレスである。
請求項４に記載の発明によれば、前記第２レイテンシは、モードレジスタに設定されている。
請求項５に記載の発明によれば、前記増加はページ長変化に伴いなされる。
請求項６に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、前記メモリセルアレイの論理アドレスマップ形状が、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更されたとき、該論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記（Ｎ−ｉ）ビットの第２アドレスの取り込み時に不要となる前記ｉビットの第２アドレスを無効化するアドレス無効化手段と、前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段と、を備え、前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込む。
請求項７に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させること、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、を備えた。
請求項８に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、前記論理アドレスマップ形状の変更に伴い不要となる前記ｉビットの第２アドレスを無効化すること、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、を備えた。
請求項９に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段を備えたシステムにおいて、前記記憶手段にアクセス形態情報を供給する制御手段を備え、前記記憶手段は、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込む。
【００２９】
請求項１０に記載の発明によれば、請求項９に記載の発明の作用に加えて、制御手段は、アクセス形態情報を、アドレスとデコーダと制御信号によるコード情報のうちいずれかで行う。
請求項１１に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、該記憶手段を制御する制御手段とを備えたシステムにおける記憶手段の制御方法であって、前記制御手段が、前記記憶手段にアクセス形態情報を供給すること、前記記憶手段が、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、を備えた。
【００３０】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を説明する。
【００３１】
図１は、メモリデバイス（ＳＤＲＡＭ）１０の概略を説明するためのブロック図である。
メモリデバイス１０は、ＣＰＵ（図示略）に接続され、該ＣＰＵは、アクセス開始前の１回又は随時アクセス形態情報をメモリデバイス１０に与える。メモリデバイス１０は、アクセス形態情報に従って論理アドレスマップ形状を変更する機能を持つ。詳述すると、メモリデバイス１０は、外部（ＣＰＵ）より印加されるアクセス形態情報に応答して論理アドレスマップ形状を変更する。従って、ＣＰＵは、メモリデバイス１０の論理アドレスマップ形状を制御するメモリコントローラとして機能する。
【００３２】
論理アドレスマップ形状は、ＸアドレスとＹアドレスの深さにより決定される。メモリセルアレイの容量は一定である。従って、メモリデバイス１０は、Ｘアドレスの深さとＹアドレスの深さを相補的に変更する。
【００３３】
メモリデバイス１０は、複数の論理アドレスマップ形状により、Ｘアドレスの最大値とＹアドレスの最大値をそれぞれ指定するために必要なビット数のアドレス信号を外部アドレス端子から入力する。そして、このメモリデバイス１０は、実質的に同じメモリ容量を持つ規格化されたメモリデバイスと同じ外形形状を有している。
【００３４】
例えば、６４Ｍビットの容量を持つメモリデバイス（３２Ｉ／Ｏ，４バンク構成）は、一般的（標準規格）に、各バンクに１Ｉ／Ｏについて０．５ＭＢのメモリセルを持つ。各バンクは２ビットのバンクアドレスにより選択される。各バンクのメモリセルは、１１ビットのロウアドレス（Ｘアドレス）により選択される複数（２０４８本）のワード線と、８ビットのコラムアドレス（Ｙアドレス）により選択される複数（２５６本）のビット線によりアレイ配列されている。そして、ＳＤＲＡＭ等のメモリデバイスは、アドレスマルチプレクス方式によりＸアドレスとＹアドレスを取り込むように構成されている。従って、一般的なメモリデバイスは、１３本のアドレスピンを備え、それらから１３ビットのＸアドレス（うち２ビットのバンクアドレス）と、Ｙアドレスを時分割で取り込む。
【００３５】
次に、メモリデバイス１０の機能構成を説明する。
メモリデバイス１０は、クロックバッファ１１、コマンドデコーダ１２、アドレスバッファ１３、入出力バッファ１４、制御信号ラッチ１５、モードレジスタ１６、アドレス発生回路１７、書き込み・読み出し（Ｉ／Ｏ）制御回路１８及びＤＲＡＭコア１９を有する。
【００３６】
クロックバッファ１１は、クロックイネーブル信号ＣＫＥ及び外部クロック信号ＣＬＫを外部装置から入力し、それらに基づいて生成した内部クロック信号ＣＬＫ１を各回路へ出力する。
【００３７】
コマンドデコーダ１２は、クロックバッファ１１からの内部クロック信号ＣＬＫ１、つまりクロック信号ＣＬＫに応答して、外部装置から外部コマンドＣＯＭを入力する。外部コマンドＣＯＭは、本実施形態では、チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びロウアドレスストローブ信号／ＲＡＳから構成されている。そして、コマンドデコーダ１２は、内部クロック信号ＣＬＫ１に応答して、その時に外部コマンドＣＯＭ、即ち、各信号／ＣＡＳ，／ＷＥ，／ＣＳ，／ＲＡＳの状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド、リフレッシュコマンド等の各種のコマンドをデコードする。そして、コマンドデコーダ１２は外部コマンドＣＯＭからこれらデコードした各種コマンドを内部コマンド及びイネーブル信号等としてアドレスバッファ１３、入出力バッファ１４、制御信号ラッチ１５、モードレジスタ１６及びＩ／Ｏ制御回路１８に出力する。
【００３８】
アドレスバッファ１３は、バッファ機能及びラッチ機能を有し、コマンドデコーダ１２からの内部コマンドに基づいて外部装置からアドレス信号Ａ０〜Ａ１０とバンクアドレス信号ＢＡ０，ＢＡ１を入力する。アドレスバッファ１３は、入力したアドレス信号Ａ０〜Ａ１０及びバンクアドレス信号ＢＡ０，ＢＡ１を増幅し、それらに基づくアドレスデータをラッチするとともに制御信号ラッチ１５、モードレジスタ１６及びアドレス発生回路１７に出力する。
【００３９】
入出力バッファ１４は、コマンドデコーダ１２からのイネーブル信号に基づいて活性化され、外部装置からライトデータＤＱ０〜ＤＱ３１、マスク制御信号ＤＱＭを入力する。入出力バッファ１４は、内部クロック信号ＣＬＫ１に応答してライトデータＤＱ０〜ＤＱ３１をＩ／Ｏ制御回路１８に出力する。また、入出力バッファ１４は、内部クロック信号ＣＬＫ１に応答してＩ／Ｏ制御回路１８からのリードデータＤＱ０〜ＤＱ３１を外部装置に出力する。また、入出力バッファ１４は、マスク制御信号ＤＱＭに応答してライトデータＤＱ０〜ＤＱ３１をマスクする。
【００４０】
制御信号ラッチ１５は、コマンドデコーダ１２からの内部コマンド及びアドレスバッファ１３からのアドレスデータを入力する。そして、制御信号ラッチ１５は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア１９に対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作のための制御信号を出力する。
【００４１】
モードレジスタ１６は、コマンドデコーダ１２からの内部コマンド（モードレジスタセットコマンド）及びアドレスバッファ１３からのアドレスデータを入力する。そして、モードレジスタ１６は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア１９に対して行う各種の処理動作のモードを保持する。そして、モードレジスタ１６は、保持したモードの情報に基づく制御信号を出力する。
【００４２】
モードレジスタ１６が保持するモードの情報には、アクセス形態情報が含まれる。アクセス形態情報は、ＤＲＡＭコア１９の論理アドレスマップ形状を示す情報である。モードレジスタ１６は、そのアクセス形態情報に基づいて生成したアドレス構成選択信号をアドレス発生回路１７に出力する。
【００４３】
アドレス発生回路１７は、アドレスバッファ１３からアドレス信号Ａ０〜Ａ１０に基づくアドレスデータを入力する。そして、アドレス発生回路１７は、モードレジスタ１６のモードとアドレス構成選択信号に基づいて、その時々のＤＲＡＭコア１９の論理アドレスマップ形状に対応して生成したロウアドレスデータとコラムアドレスデータをＤＲＡＭコア１９に出力する。アドレス発生回路１７は、モードレジスタ１６に設定されたバースト長に基づいて入力アドレスからインクリメントしたコラムアドレスを自動生成する機能を有する。
【００４４】
Ｉ／Ｏ制御回路１８は、コマンドデコーダ１２からの内部コマンドに基づいて、入力又は出力制御する。Ｉ／Ｏ制御回路１８は、入出力バッファ１４からのライトデータ（３２ビット）をＤＲＡＭコア１９に出力し、ＤＲＡＭコア１９からのリードデータ（３２ビット）を入出力バッファ１４に出力する。
【００４５】
ＤＲＡＭコア１９は、複数（本実施形態では４つ）のバンクから構成され、各バンクには、制御信号ラッチ１５からの制御信号、アドレス発生回路１７からのロウアドレスデータとコラムアドレスデータをそれぞれ入力する。即ち、アドレスバッファ１３にはＤＲＡＭコアのバンクの数に対応するバンクアドレス信号ＢＡ０，ＢＡ１が入力され、制御信号ラッチ１５及びアドレス発生回路１７は、各バンク毎に設けられている。
【００４６】
ＤＲＡＭコア１９は、制御信号及びアドレスデータに基づいて内蔵したメモリセルアレイに対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作を実行する。従って、ＤＲＡＭコア１９は、入出力バッファ１４から入力されたライトデータＤＱ０〜ＤＱ３１を制御信号及びアドレスデータに基づいて所定のアドレスのメモリセルに書き込む。
【００４７】
図２は、ＤＲＡＭコア１９の概略構成図である。尚、説明の簡素化のため、ここではＤＲＡＭコア１９を構成する１つのバンクについて説明する。
ＤＲＡＭコア１９の各バンクはメモリセルアレイ２１を含み、メモリセルアレイ２１は、複数のメモリセルがアレイ配置されて構成されている。各メモリセルは、ワード線ＷＬとビット線（図示略）に接続され、ビット線はセンスアンプＳ／Ａに接続されている。センスアンプＳ／Ａにはコラム選択線ＣＬが接続されている。即ち、メモリセルアレイ２１は、Ｘアドレス（ロウアドレス）によりワード線ＷＬが展開されるＸ展開方向と、Ｙアドレス（コラムアドレス）によりコラム選択線ＣＬとセンスアンプＳ／Ａ（Ｓ／Ａ列）が展開されるＹ展開方向とにアレイ展開されている。
【００４８】
メモリセルアレイ２１は、そのＸ展開方向に区画される複数のロウブロック(Row Block )と、Ｙ展開方向に区画される複数のコラムブロック(Column Block)を有する。ここで、ロウブロックは、メモリセルアレイ２１のＸ展開方向に於いて各センスアンプＳ／Ａ（Ｓ／Ａ列）で区画される領域である。また、コラムブロックは、メモリセルアレイ２１のＹ展開方向に於いてワード線ＷＬに接続されるサブワード線ＳＷＬ単位で区画される領域である。
【００４９】
メモリセルアレイ２１は、モードレジスタ１６が保持するアクセス形態情報に応じて論理アドレスマップ形状を変更する機能を有し、この論理アドレスマップ形状は、モードレジスタ１６から出力されるアドレス構成選択信号（本実施形態では、以下、ページ(Page)長指定信号という）によって変更される。
【００５０】
詳述すると、メモリセルアレイ２１は、ページ長指定信号によりＸアドレスとＹアドレスとを可変して論理アドレスマップ形状を変更する。そして、ページ長指定信号によりページ長（Ｙアドレスの深さ）が変更されると、それに応じて活性化されるセンスアンプＳ／Ａの数が変更される。つまり、連続アクセスできるデータ数が変更される。
【００５１】
このように構成されるＤＲＡＭコア１９は、予め定められた本数の外部アドレス端子から入力されたアドレス信号Ａ０〜Ａ１０、バンクアドレス信号ＢＡ０〜ＢＡ１に基づく所定のＸアドレス、Ｙアドレスのメモリセルに対してデータの書き込み、読み出し等の各種の処理動作を実行する。
【００５２】
尚、外部アドレス端子の本数は、Ｘアドレスの取り込み時に必要とする端子数またはＹアドレスの取り込み時に必要とする端子数のいずれか多い方の端子数に設定されている。詳しくは、ＸアドレスがＭビット、ＹアドレスがＮビットに設定されたメモリデバイス１０において、例えばＭ＞Ｎの場合、外部アドレス端子の本数はＭ本に設定される。即ち、本実施形態のメモリデバイス（ＳＤＲＡＭ）１０では、最大で１３ビットのＸアドレス（ロウアドレス、バンクアドレスを含む）を取り込むための１３本の外部アドレス端子が備えられている。
【００５３】
図３は、メモリデバイス１０の制御方法を説明するブロック図である。
以下の説明では、外部アドレス端子の本数をＭ本とし、ページ長指定信号によりページ長が最大値（以下、フルページ）に設定される場合のＸアドレスをＭビット(XA<0:m>,(ｍ＝Ｍ−１))、ＹアドレスをＮビット(YA<0:n>,(ｎ＝Ｎ−１))とする（ただし、Ｍ＞Ｎ）。尚、同図では、説明の便宜上、アドレスバッファ１３（図１参照）は第１〜第３アドレスバッファ１３ａ〜１３ｃに機能的に分割した状態で示すが、分割しない状態で構成してもよい。
【００５４】
今、モードレジスタ１６からのページ長指定信号に基づいてフルページより短いページ長が設定され、そのページ長指定信号により増加するＸアドレスがｉビットとする。このとき、Ｙアドレスは、ｉビット減少する。これは、メモリセルアレイ２１の実質的な容量（２^M+N）×Ｉ／Ｏ数が変化しないからである。そして、その増加したｉビットのＸアドレスは、Ｙアドレスの取り込み時に不要となる（Ｍ−Ｎ＋ｉ）本の外部アドレス端子のうちのｉ本から取り込まれる。
【００５５】
詳述すると、第１アドレスバッファ１３ａは、コマンドデコーダ１２からの内部コマンド（図中、Row Address 取り込み信号）に基づいてアドレス信号Ａ０〜Ａｍを入力する。第１アドレスバッファ１３ａは、入力したアドレス信号Ａ０〜Ａｍを増幅し、それらに基づくＸアドレスデータをラッチするとともにアドレス発生回路１７に出力する。
【００５６】
第２アドレスバッファ１３ｂは、コマンドデコーダ１２からの内部コマンド（図中、Column Address取り込み信号）に基づいてアドレス信号Ａ０〜Ａ(ｎ−ｉ)を入力する。第２アドレスバッファ１３ｂは、入力したアドレス信号Ａ０〜Ａ(ｎ−ｉ)を増幅し、それらに基づくＹアドレスデータをラッチするとともにアドレス発生回路１７に出力する。
【００５７】
第３アドレスバッファ１３ｃは、コマンドデコーダ１２からの内部コマンド（図中、Column Address取り込み信号）に基づいてアドレス信号Ａ(ｎ−ｉ＋１)〜Ａｎを入力する。第３アドレスバッファ１３ｂは、入力したアドレス信号Ａ(ｎ−ｉ＋１)〜Ａｎを増幅し、それらに基づくＸアドレスデータ又はＹアドレスデータをラッチするとともにアドレス発生回路１７に出力する。
【００５８】
アドレス発生回路１７は、第１〜第３デコーダ（図中、各選択回路）１７ａ〜１７ｃ、クランプ回路１７ｄ、及びスイッチ回路１７ｅを含む。
第１〜第３デコーダ１７ａ〜１７ｃは、第１〜第３アドレスバッファ１３ａ〜１３ｃからのアドレスデータに基づいて、バンク(BANK)、ロウブロック(Row Block )、ワード線ＷＬ、コラムブロック(Column Block)、コラム選択線ＣＬを各デコーダの機能に応じて適宜選択する。クランプ回路１７ｄは、入力した任意のアドレスデータを無効化し、デコードの圧縮率を可変させる。尚、説明の便宜上、本実施形態では、アドレス発生回路１７は第１〜第３デコーダ１７ａ〜１７ｃに機能的に分割した状態で構成したが、分割しない状態で構成してもよい。
【００５９】
以下、詳述すると、第１デコーダ１７ａは、第１アドレスバッファ１３ａから出力されるＸアドレスデータに基づいてバンク、ロウブロック、及びワード線ＷＬを選択し、それらに対応するＸアドレスをＤＲＡＭコア１９に出力する。
【００６０】
第２デコーダ１７ｂは、第２アドレスバッファ１３ｂから出力されるＹアドレスデータに基づいてコラム選択線ＣＬを選択し、それに対応するＹアドレスをＤＲＡＭコア１９に出力する。
【００６１】
ここで、ページ長指定信号によってフルページよりも短いページ長が指定される場合、そのページ長指定信号によりスイッチ回路１７ｅが所定の接続位置に切り替えられ、第３アドレスバッファ１３ｃが第３デコーダ１７ｃと接続される。
【００６２】
これにより、第３デコーダ１７ｃは、第３アドレスバッファ１３ｃから出力されるＸアドレスデータに基づいてコラムブロック（具体的にはワード線ＷＬ）を選択し、それに対応するＸアドレスをＤＲＡＭコア１９に出力する。つまり、ページ長指定信号により増加したｉビットのＸアドレスは、Ｙアドレスの取り込み時に不要となる（Ｍ−Ｎ＋ｉ）本の外部アドレス端子のうちのｉ本から取り込まれる。また、このときスイッチ回路１７ｅによって第２デコーダ１７ｂがクランプ回路１７ｄに接続される。これにより、クランプ回路１７ｄは、Ｙアドレスの取り込み時において、不要となるＹアドレスを無効化する。
【００６３】
尚、ページ長指定信号によってフルページが指定される場合には、第３アドレスバッファ１３ｃが第２デコーダ１７ｂと接続される。これにより、第２デコーダ１７ｂは、第３アドレスバッファ１３ｃから出力されるＹアドレスデータに基づいてコラム選択線ＣＬを選択し、それに対応するＹアドレスをＤＲＡＭコア１９に出力する。また、このとき、クランプ回路１７ｄは、第３デコーダ１７ｃに接続され、Ｙアドレスの取り込み時において、不要となるＸアドレスを無効化する。
【００６４】
尚、比較のため、従来のメモリデバイスの制御方法を説明するブロック図を図３３に示す。従来では、Ｘアドレスを取り込むためのアドレスバッファ５１と、Ｙアドレスを取り込むためのアドレスバッファ５２がそれぞれ設けられる。そして、ページ長を短く使用する際には、そのときに増加したＸアドレス又はＹアドレスのビット数に応じて外部アドレス端子の本数（Ｍ又はＮ）を増加させるようにする。
【００６５】
図７は、本実施形態のメモリデバイス１０の内部動作を示す波形図である。尚、ここでは、例として６４Mbit（メガビット）ＳＤＲＡＭ（３２Ｉ／Ｏ）の動作波形図を示す。
【００６６】
今、初期状態において、メモリデバイス１０は、１３ビットのＸアドレス（ロウアドレスRA<0:10>、バンクアドレスBA<0:1> ）、８ビットのＹアドレス（コラムアドレスCA<0:7> ）よりなる論理アドレスマップ形状を有し、ページ長が２５６（フルページ）に設定されている。
【００６７】
メモリデバイス１０は、モードレジスタセットコマンドＭＲＳに応答して、アドレス信号Ａ０〜Ａ１０をアドレスコードＣｏｄｅ(CodeA<0:10>) として取り込むとともに、バンクアドレスＢａｎｋ(BA<0:1>) を取り込む。そして、メモリデバイス１０は、アドレスコードＣｏｄｅ(CodeA<0:10>) に基づいて、ページ長Ｐａｇｅ、キャスレイテンシｔＣＬ、バースト長ＢＬ等の各種設定を行う。
【００６８】
今、キャスレイテンシｔＣＬ＝３、バースト長ＢＬ＝２、ページ長Ｐａｇｅ＝３２に設定される。このとき、メモリデバイス１０は、１６ビットのＸアドレス（ロウアドレスRA<0:13>、バンクアドレスBA<0:1> ）、５ビットのＹアドレス（コラムアドレスCA<0:4> ）よりなる論理アドレスマップ形状に変更する。即ち、ページ長可変に伴い、ロウアドレスが３ビット分増加する。
【００６９】
メモリデバイス１０は、アクティブコマンドＡＣＴに応答してアドレス信号Ａ０〜Ａ１０をロウアドレスＲｏｗ(RA<0:10>)として取り込むとともにバンクアドレスＢａｎｋ(BA<0:1>) を取り込む。尚、バンクアドレスの取り込みは、以降同じであるため省略する。
【００７０】
尚、モードレジスタセットコマンドＭＲＳ入力時に設定したページ長（＝３２）は、このアクティブコマンドＡＣＴ入力時に設定するようにしてもよい。この場合、ページ長を設定するために必要なビット数分取り込むロウアドレスが少なくなる。例えば、ページ長の設定に２ビット必要な場合、メモリデバイス１０は、アドレス信号Ａ０〜Ａ８をロウアドレスＲｏｗ(RA<0:8> )として取り込み、アドレス信号Ａ９，Ａ１０を設定情報として取り込む。又は、アクティブコマンドＡＣＴ入力時に使用しない他ピン（ＤＱマスクピンなど）から取り込んでもよい。
【００７１】
次いで、メモリデバイス１０は、アクティブコマンドＡＣＴ入力後の所定クロック後（例えば２クロック後）に入力されるリードコマンドＲＤ１に応答して、アドレス信号Ａ０〜Ａ５をコラムアドレスＣｏｌ(CA<0:4>) として、アドレス信号Ａ６〜Ａ８をロウアドレスＲｏｗ(RA<11:13>) として取り込む。
【００７２】
つまり、ページ長可変に伴い増加する３ビットのロウアドレスＲｏｗは、リードコマンドＲＤ１の入力時において、コラムアドレスＣｏｌ(CA<0:4>) の取り込み時に不要となる外部アドレス端子から取り込まれる。そして、メモリデバイス１０は、そのロウアドレスＲｏｗ(RA<11:13>) に基づいてコラムブロック、ワード線ＷＬを選択し、その選択したワード線ＷＬ及びそれに対応するセンスアンプＳ／Ａを活性化させる。
【００７３】
尚、アクティブコマンドＡＣＴに応答してアドレス信号Ａ０〜Ａ１０をロウアドレスＲｏｗ(RA<3:13>)として取り込み、リードコマンドＲＤ１に応答してアドレス信号Ａ６〜Ａ８をロウアドレスＲｏｗ(RA<0:2> )として取り込む構成としてもよい。また、リードコマンドＲＤ１に応答してアドレス信号Ａ６〜Ａ８をロウアドレスＲｏｗの任意のビット位置に取り込む構成としても良い。
【００７４】
メモリデバイス１０は、リードコマンドＲＤ１が発行されると、設定されたキャスレイテンシｔＣＬ（＝３）及びバースト長ＢＬ（＝２）に基づいて、該リードコマンドＲＤ１入力後の３クロック後にリードデータＤ１１，Ｄ１２を順次出力する。
【００７５】
その後、メモリデバイス１０は、リードコマンドＲＤ２，ＲＤ３に順次応答して、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) を取り込む。この際、２回目以降のリードコマンドＲＤ２，ＲＤ３では、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。
【００７６】
尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。即ち、アクティブコマンドＡＣＴ入力後の最初のライトコマンドにて、増加したロウアドレスＲｏｗ(RA<11:13>) が取り込まれる。そして、２回目以降のライトコマンドでは、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみが取り込まれる。
【００７７】
尚、比較のため、従来のメモリデバイスの内部動作を示す波形図を図３４及び図３５に示す。
図３４は、ページ長Ｐａｇｅが２５６（フルページ）に設定される場合の６４Mbit（メガビット）ＳＤＲＡＭの動作波形図である。同図に示すように、モードレジスタセットコマンドＭＲＳ入力後において、メモリデバイスは、アクティブコマンドＡＣＴに応答して、ロウアドレスＲｏｗ(RA<0:10>)を取り込む。次いで、メモリデバイスは、リードコマンドＲＤ１〜ＲＤ３に順次応答して、コラムアドレスＣｏｌ(CA<0:7> )を取り込む。
【００７８】
図３５は、ページ長Ｐａｇｅが３２に設定された６４Mbit（メガビット）ＳＤＲＡＭの動作波形図である。同図に示すように、短いページ長（＝３２）を使用する場合には、ロウアドレスＲｏｗが３ビット増加する。即ち、メモリデバイスは、アクティブコマンドＡＣＴに応答してアドレス信号Ａ０〜Ａ１０をロウアドレスＲｏｗ(RA<0:10>)として取り込み、アドレス信号Ａ１３〜Ａ１５を増加したロウアドレスＲｏｗ(RA<11:13>) として取り込む。従って、従来では、短いページ長（＝３２）に設定されたメモリデバイスは、増加した３ビットのロウアドレスＲｏｗを取り込むための外部アドレス端子数が規格品に比べて増加する。
【００７９】
図８は、図７におけるアクティブコマンドＡＣＴ発行後のアクセス制御を説明するブロック図である。尚、同図において、図３と同様の構成部分には、同一符号を付してその詳細な説明を一部省略する。
【００８０】
コマンドデコーダ１２（図１参照）は、コマンド判定回路（図中、Command 判定回路）１２ａと、コマンド判定回路１２ａから出力される最初の活性化信号を検出するページコマンド１回目検出回路（図中、Page Command１回目検出回路）（以下、コマンド検出回路）１２ｂを含む。尚、本実施形態において、活性化信号は、ワード線ＷＬ及びセンスアンプＳ／Ａを活性化させる信号である。
【００８１】
コマンド判定回路１２ａは、内部クロック信号ＣＬＫ１に応答してデコードした各種コマンドのうち、リードコマンドとライトコマンドを判定し、判定に応じてリード活性化信号又はライト活性化信号を出力する。
【００８２】
今、図７に示すリードコマンドＲＤ１入力時においては、コマンド判定回路１２ａは、リード活性化信号を出力する。
第２アドレスバッファ１３ｂ（図中、Address Latch ）は、オア回路３１及び遅延回路３２を介して入力されるリード活性化信号（リードコマンドＲＤ１）に基づいてアドレス信号Ａ０〜Ａ４を入力する。そして、第２アドレスバッファ１３ｂは、それらアドレス信号Ａ０〜Ａ４に基づくコラムアドレスデータを第２デコーダ１７ｂ（図中、Column Address Decoder）に出力する。
【００８３】
第３アドレスバッファ１３ｃ（図中、Address Latch ）は、オア回路３１を介してコマンド検出回路１２ｂに入力される１回目のリード活性化信号（リードコマンドＲＤ１）により、当該コマンド検出回路１２ｂから出力される検出信号に基づいてアドレス信号Ａ５〜Ａ７を入力する。そして、第３アドレスバッファ１３ｃは、それらアドレス信号Ａ５〜Ａ７に基づくロウアドレスデータを第３デコーダ１７ｃ（図中、Column Block 選択用 Address Decoder）に出力する。
【００８４】
第２デコーダ１７ｂは、第２アドレスバッファ１３ｂから出力されるコラムアドレスデータに基づいてコラム選択線ＣＬを選択する。
第３デコーダ１７ｃは、第３アドレスバッファ１３ｃから出力されるロウアドレスデータに基づいてコラムブロック、ワード線ＷＬを選択する。これにより、ワード線ＷＬ及びセンスアンプＳ／Ａが活性化される。
【００８５】
このようにして、コマンド検出回路１２ｂは、コマンド判定回路１２ａから出力される１回目のリード活性化信号（リードコマンドＲＤ１）のみを検出し、そのコマンド検出回路１２ｂからの検出信号に基づいて、拡張されたロウアドレスＲｏｗ(RA<11:13>) が第３デコーダ１７ｃに保持される。
【００８６】
そして、２回目のリード活性化信号（図７に示すリードコマンドＲＤ２）ではコマンド検出回路１２ｂから検出信号が出力されない。つまり、２回目以降に発行されるリードコマンドＲＤ２，ＲＤ３では、アドレス信号Ａ５〜Ａ７は第３アドレスバッファ１３ｃに取り込まれない。
【００８７】
尚、図１３及び図１４は、上述した図８の具体的な回路構成の一例を示す回路図である。又、図１５は、図１３及び図１４に示す回路の内部動作の一例を示す波形図である。
【００８８】
尚、比較のため、従来のアクセス制御を説明するブロック図を図３６に示す。同図は、従来のアクセス制御の原理を説明するものであるので、同様の機能を持つ構成部分については、同一符号を付す。図３６に示すように、従来では、ページ長が２５６であるため、コラムアドレスＣｏｌ(CA<0:4>) とともにコラムアドレスＣｏｌ(CA<5:7>) がリード又はライト活性化信号（即ち、リード又はライトコマンド）の出力毎に取り込まれる。
【００８９】
図９は、図８にて説明したアクセス制御をページ長に応じて行う場合について説明するブロック図である。
この構成では、ページ長指定信号に基づいて各スイッチ回路３３ａ，３３ｂの接続位置を切替えることで、第２及び第３アドレスバッファ１３ｂ，１３ｃにてラッチするアドレス信号をページ長に応じて適宜変更することができる。これにより、第２及び第３デコーダ１７ｂ，１７ｃは、ページ長に応じたその時々のＤＲＡＭコア１９の論理アドレスマップ形状に対応して生成したロウアドレスとコラムアドレスをＤＲＡＭコア１９に出力する。
【００９０】
図１０は、ワード線ＷＬ及びセンスアンプＳ／Ａの活性化制御を説明する概略ブロック図である。
同図に示すように、ワード線活性化回路４１及びセンスアンプ活性化回路４２は、ページ長指定信号に応じて入力されるコマンド判定回路１２ａ又はコマンド検出回路１２ｂのいずれかの出力信号に応答してワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。
【００９１】
詳しくは、ページ長指定信号によりページ長Ｐａｇｅがフルページに設定される場合、各活性化回路４１，４２は、コマンド判定回路１２ａからのアクティブ信号（アクティブコマンド）に応答してワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。これは、アクティブコマンドの受け付け時にワード線ＷＬ及びセンスアンプＳ／Ａを選択するために必要なロウアドレスの全てのビットがそろうからである。
【００９２】
一方、ページ長指定信号によりページ長Ｐａｇｅがフルページよりも短いページ長に設定される場合、各活性化回路４１，４２は、検出回路１２ａからの検出信号、つまりリード又はライト活性化信号（リード又はライトコマンド）に応答してワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。これは、活性化するワード線ＷＬ及びセンスアンプＳ／Ａを選択するために、アクティブコマンドにより受け付けるロウアドレスと、ページコマンドにより受け付けるロウアドレスとが必要となるからである。
【００９３】
尚、比較のため、従来の活性化回路の制御方法を説明するブロック図を図３７に示す。同図は、従来の活性化制御の原理を説明するものであるので、同様の機能を持つ構成部分については、同一符号を付す。図３７に示すように、従来では、各活性化回路４１，４２は、コマンド判定回路１２ａからのアクティブ信号によってのみ、ワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。
【００９４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリデバイス１０は、モードレジスタ１６から出力されるページ長指定信号に応じて、ＤＲＡＭコア１９の論理アドレスマップ形状を変更する。そして、ページ長がフルページより短く設定される場合には、それにより増加したロウアドレスＲｏｗが、最初のリードコマンドＲＤ１入力時に取り込まれる。このように、増加するロウアドレスＲｏｗが、その時に使用されていない外部アドレス端子を使用して時分割で取り込まれるため、外部アドレス端子の本数や配列を変更することなくページ長を変更でき、汎用パッケージを使用することができる。従って、開発期間の長期化やコスト増加を抑止することができる。
【００９５】
（２）パッケージを変更することなくページ長を変更することができるため、メモリデバイスを使用する顧客のシステムに応じた効率的なアクセス方法が実現可能となる。
【００９６】
（３）また、パッケージを変更することなく、ページ長を短く使用することができるため、センスアンプＳ／Ａの活性化数を必要最小限まで少なくすることができ、消費電流の低減化を図ることができる。
【００９７】
（第二実施形態）
以下、本発明を具体化した第二実施形態を説明する。
本実施形態は、第一実施形態のメモリデバイス１０を使用して、同様にページ長を２５６から３２に変更する場合に、そのページ長変更に伴い増加するロウアドレスの取り込み方法の他の制御方法を説明するものである。従って、同様な構成部分については、同一名称及び同一符号を付してその詳細な説明を一部省略する。
【００９８】
図１８は、第二実施形態の内部動作を示す波形図である。
本実施形態では、図１８に示すように、リードコマンドＲＤ１が、アクティブコマンドＡＣＴの１クロック後に入力される。つまり、アクティブコマンドＡＣＴが入力されてから最初のリードコマンドＲＤ１が入力されるまでの時間ｔＲＣＤがｔＲＣＤ＝１に設定され、当該リードコマンドＲＤ１が第一実施形態よりも１クロック早く入力される。（ちなみに、第一実施形態では、ｔＲＣＤ＝２（図７参照）。）
従って、ページ長変更（２５６から３２に変更）に伴い増加するロウアドレスＲｏｗ(RA<11:13> )が第一実施形態よりも１クロック分早く取り込まれ、それによりワード線ＷＬ及びそれに対応するセンスアンプＳ／Ａがほぼ１クロック分早く活性化される。
【００９９】
ところで、一般には、ワード線ＷＬの活性化動作を完全に終了させるために、アクティブコマンドＡＣＴ入力からリードコマンドＲＤ１入力によってアクセス動作が開始されるまでの猶予（待ち）が必要である。この猶予期間は、クロック信号の周波数により異なるが現在使用されている機器の一般的なクロック周波数では通常２クロック必要である。従って、リードコマンドＲＤ１に基づくアクセス動作の開始タイミングを、該リードコマンドＲＤ１入力時から実質的に１クロック分遅らせる必要がある。
【０１００】
一方、キャスレイテンシｔＣＬは、リードコマンドの入力からリードデータの出力までの期間（クロック数）を規定するものである。このため、図１８に示すように、最初のリードコマンドＲＤ１に対応するキャスレイテンシｔＣＬは、予め設定されたキャスレイテンシｔＣＬの値、ｔＣＬ＝３（設定値）からｔＣＬ＝４に変更される。従って、メモリデバイスは、リードコマンドＲＤ１発行後の４クロック後にリードデータＤ１１，Ｄ１２を順次出力する。
【０１０１】
その後、メモリデバイスはリードコマンドＲＤ２，ＲＤ３に応答してコラムアドレスＣｏｌ(CA<0:4>) とバンクアドレスＢａｎｋ(BA<0:1>) を順次取り込み、予め設定されたキャスレイテンシｔＣＬ（ｔＣＬ＝３：設定値）に従ってリードデータを順次出力する。
【０１０２】
この際、前記と同様に、２回目以降のリードコマンドＲＤ２，ＲＤ３では、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) とバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。
【０１０３】
図１９は、キャスレイテンシｔＣＬの制御方法を説明するブロック図である。本実施形態において、上記コマンドデコーダ１２（図１参照）は、前記コマンド判定回路１２ａ、ページコマンド１回目検出回路１２ｂ、及びキャスレイテンシ(Cas Latency )制御回路１２ｃを含む。
【０１０４】
前記と同様に、コマンド判定回路１２ａは、リードコマンド又はライトコマンドであるか否か判定し、リード活性化信号又はライト活性化信号を出力する。コマンド検出回路１２ｂは、コマンド判定回路１２ａから出力される最初のリード活性化信号又はライト活性化信号を検出し、その検出信号をキャスレイテンシ制御回路１２ｃに出力する。
【０１０５】
キャスレイテンシ制御回路１２ｃは、内部クロック信号ＣＬＫ１に応答して予め定められた所定のクロック数で出力制御信号を出力し、内部コマンド（図１８ではリードコマンドＲＤ１〜ＲＤ３）が発行されてからその出力データが確定されるまでの時間つまりキャスレイテンシｔＣＬを制御する。
【０１０６】
そして、キャスレイテンシ制御回路１２ｃは、コマンド検出回路１２ｂから検出信号が出力されると、その検出信号に応答してその時のキャスレイテンシｔＣＬの値を変更する。尚、具体的には、本実施形態のキャスレイテンシ制御回路１２ｃは、コマンド検出回路１２ｂからの検出信号に応答して、キャスレイテンシｔＣＬの値を予め定められた値（設定値）より１大きくする。
【０１０７】
つまり、図１８において、キャスレイテンシｔＣＬは、モードレジスタセットコマンドＭＲＳによりｔＣＬ＝３（設定値）に設定されている。次に、アクティブコマンドＡＣＴ発行後、最初のリードコマンドＲＤ１が入力されると、キャスレイテンシ制御回路１２ｃには、コマンド検出回路１２ｂから出力される検出信号が入力される。この検出信号に応答してキャスレイテンシ制御回路１２ｃは、キャスレイテンシｔＣＬの値（ｔＣＬ＝３：設定値）をｔＣＬ＝４に変更する。即ち、キャスレイテンシ制御回路１２ｃは、最初のリードコマンドＲＤ１入力時のみｔＣＬ＝４に変更し、２回目以降のリードコマンドＲＤ２，ＲＤ３ではｔＣＬ＝３にする。
【０１０８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態では、アクティブコマンドＡＣＴ入力後の最初のリードコマンドＲＤ１が第一実施形態よりも１クロック分早く入力されることで、ページ長可変に伴い増加するロウアドレスＲｏｗが第一実施形態よりも１クロック分早く取り込まれる。従って、ワード線ＷＬ及びセンスアンプＳ／Ａをほぼ１クロック分早く活性化させることができる。その際、キャスレイテンシ制御回路１２ｃによってリードコマンドＲＤ１に対応するキャスレイテンシｔＣＬがｔＣＬ＝４に変更されることで、ワード線ＷＬとセンスアンプＳ／Ａを活性化させてからリードデータを出力するまでの期間が十分に確保される。これにより、ページ長可変時において、リードコマンドＲＤ１に基づくアクセス動作の開始タイミングが遅れることはない。
【０１０９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を説明する。
本実施形態は、第一実施形態のメモリデバイス１０を使用して、同様にページ長を２５６から３２に変更する場合に、そのページ長変更に伴い増加するロウアドレスの取り込み方法の他の制御方法を説明するものである。従って、同様な構成部分については、同一名称及び同一符号を付してその詳細な説明を一部省略する。
【０１１０】
図２０は、第三実施形態のアクセス制御を説明するブロック図である。
本実施形態において、上記コマンドデコーダ１２（図１参照）は、前記コマンド判定回路１２ａ及び所定時間検出回路（以下、時間検出回路）１２ｄを含む。
【０１１１】
検出回路１２ｄには、内部クロック信号ＣＬＫ１と、コマンド判定回路１２ａから出力されるアクティブ(Active)信号及びリード又はライト活性化信号が入力される。
【０１１２】
つまり、コマンド判定回路１２ａは、内部コマンドがアクティブコマンドＡＣＴである場合にアクティブ信号を出力する。時間検出回路１２ｄは、アクティブ信号に応答し、予め定めた所定時間（以下、アドレスレイテンシｔＡＬという）経過後に、増加したロウアドレスを取り込むためのアドレス取込信号を出力する。
【０１１３】
尚、本実施形態において、アドレスレイテンシｔＡＬは、内部クロック信号ＣＬＫ１に基づいて設定され、時間検出回路１２ｄは内部クロック信号ＣＬＫ１に基づく所定クロック数をカウントした後、アドレス取込信号を出力する。そして、このとき時間検出回路１２ｄは、コマンド判定回路１２ａから最初のリード活性化信号又はライト活性化信号が出力されるまで、アドレス取込信号を出力する。
【０１１４】
今、ページ長が３２に設定されるとき、そのページ長指定信号によりスイッチ回路３３が図２０に示す接続位置に切替えられる。
第３アドレスバッファ１３ｃは、時間検出回路１２ｄからのアドレス取込信号に基づいて入力したアドレス信号Ａ０〜Ａｎを増幅し、それらに基づくロウアドレスデータをラッチして第３デコーダ１７ｃに出力する。そして、第３デコーダ１７ｃは、ロウアドレスデータに対応するコラムブロック（ワード線ＷＬ）を指定するためのロウアドレス(RA<0:n> )をＤＲＡＭコア１９（図１）に出力する。
【０１１５】
ちなみに、図２０に示すように、時間検出回路１２ｄからの検出信号に基づいて取り込まれるロウアドレス（増加したロウアドレス）は、ページ長指定信号に基づいて第２及び第３バッファ１３ｂ，１３ｃのいずれかにて取り込まれる。尚、図２２は、図２０の時間検出回路１２ｄの具体的な回路構成の一例を示す回路図である。
【０１１６】
図２１は、本実施形態の内部動作を示す波形図である。尚、同図では、時間検出回路１２ｄのアドレスレイテンシｔＡＬが、例えばｔＡＬ＝１に設定される場合について説明する。
【０１１７】
図２１に示すように、ページ長可変（２５６から３２に変更）に伴い増加したロウアドレスＲｏｗ(RA<0:4>) は、アクティブコマンドＡＣＴ入力後の１クロック後に、時間検出回路１２ｄからのアドレス取込信号によって取り込まれる。これにより、コラムブロック及びワード線ＷＬが選択され、選択されたワード線ＷＬ及び対応するセンスアンプＳ／Ａが活性化される。
【０１１８】
その後、メモリデバイス１０は、リードコマンドＲＤ１〜ＲＤ３に順次応答してコラムアドレスＣｏｌ(CA<0:4> )及びバンクアドレスＢａｎｋ(BA<0:1>) を取り込み、予め設定されたキャスレイテンシ（ｔＣＬ＝３）、バースト長（ＢＬ＝２）に従ってリードデータを順次出力する。この際、前記同様に、各リードコマンドＲＤ１〜ＲＤ３において、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。
【０１１９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）コマンドデコーダ１２は、コマンド判定回路１２ａからのアクティブ信号に応答して所定時間（アドレスレイテンシｔＡＬ）経過後にアドレス取込信号を出力する時間検出回路１２ｄを備える。これにより、ページ長可変に伴い増加したロウアドレスＲｏｗは、アクティブコマンドＡＣＴの１クロック後（ｔＡＬ＝１）に取り込まれる。従って、第二実施形態と同様、ワード線ＷＬ及びセンスアンプＳ／Ａをはやく活性化させることができる。また、本実施形態では、増加したロウアドレスＲｏｗがリードコマンドＲＤ１入力よりも早いタイミングで取り込まれるため、その取り込み時において、外部アドレス端子の配列に左右されない。
【０１２０】
（２）アクティブコマンドＡＣＴとリードコマンドＲＤのタイミング、及びそれらの出力時に指定するアドレス信号はページ長（論理アドレスマップ形状）によらない。すなわち、メモリコントローラ（ＣＰＵ）アクティブコマンドＡＣＴとリードコマンドＲＤの間に拡張されるロウアドレスに対応するアドレス信号を出力するだけである。従って、変更が容易であり、手間をかけることなく新たな機能（論理アドレスマップ形状を変更する機能）を利用することができる。
【０１２１】
（第四実施形態）
以下、本発明を具体化した第四実施形態を説明する。
本実施形態は、第三実施形態における時間検出回路１２ｄのアドレスレイテンシｔＡＬが、例えばｔＡＬ＝０．５に設定される場合について説明するものである。
【０１２２】
図２３は、第四実施形態の内部動作を示す波形図である。
本実施形態では、図２３に示すように、ページ長変更（２５６から３２に変更）に伴い増加するロウアドレスＲｏｗは、アクティブコマンド入力後の０．５クロック後に、時間検出回路１２ｄからのアドレス取込信号によって取り込まれる。
【０１２３】
つまり、メモリデバイス１０は、アクティブコマンドＡＣＴの入力に基づくクロック信号ＣＬＫの立上がりエッジでロウアドレスＲｏｗ(RA<0:10>)を取り込み、その０．５クロック後におけるクロック信号ＣＬＫの立下がりエッジで増加したロウアドレスＲｏｗ(RA<0:4>) を取り込む。
【０１２４】
このように、本実施形態では、アドレスレイテンシｔＡＬ＝０．５に設定することにより、増加したロウアドレスＲｏｗが第三実施形態よりも０．５クロック分早く取り込まれ、それによりワード線ＷＬ及び対応するセンスアンプＳ／Ａがほぼ０．５クロック分はやく活性化される。
【０１２５】
その後、メモリデバイス１０は、リードコマンドＲＤ１〜ＲＤ３に順次応答してコラムアドレスＣｏｌ(CA<0:4> )及びバンクアドレスＢａｎｋ(BA<0:1>) を取り込み、予め設定されたキャスレイテンシ（ｔＣＬ＝３）、バースト長（ＢＬ＝２）に基づいてリードデータを順次出力する。この際、前記同様に、各リードコマンドＲＤ１〜ＲＤ３において、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。
【０１２６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態では、アドレスレイテンシｔＡＬが、ｔＡＬ＝０．５に設定されるため、ページ長可変に伴い増加したロウアドレスＲｏｗが、アクティブコマンドＡＣＴの０．５クロック後に取り込まれる。従って、ワード線ＷＬ及びセンスアンプＳ／Ａを第三実施形態よりもほぼ０．５クロック分早く活性化させることができる。これにより、ページ長可変時において、リードコマンドＲＤ１に基づくアクセス動作の開始タイミングが遅れることはない。
【０１２７】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、メモリセルのビット数、アドレス構成、アドレス構成の切替え種類などは、この例に限定されない。
【０１２８】
・図３において、クランプ回路１７ｄは、アドレス発生回路１７内に設けたが、別途備えるようにしてもよい。
・図３の構成は、図４に示すように変更してもよい。即ち、アドレス信号Ａ(ｎ−ｉ＋１)〜Ａｎに基づくＹアドレス、Ｘアドレスを取り込むための専用のアドレスバッファ１３ｆ、１３ｇをそれぞれ設けるようにしてもよい。
【０１２９】
・図３の構成は、図５に示すように変更してもよい。即ち、各アドレスバッファ１３ｈ〜１３ｊが、それぞれＸアドレス又はＹアドレスを取り込むためのアドレスバッファを共有するように構成する。そして、それらの出力信号（Ｘアドレスデータ又はＹアドレスデータ）をＸＹ切替え信号によって適宜選択するようにしてもよい。
【０１３０】
・図３の構成は、図６に示すように変更してもよい。即ち、図５と同様に、各アドレスバッファ１３ｋ、１３ｌ、１３ｎが、それぞれＸアドレス又はＹアドレスを取り込むためのアドレスバッファを共有するように構成し、ページ長可変に伴い増加するアドレス（Ｘアドレス）のみを取り込むためのアドレスバッファ１３ｍを別途設けるようにしてもよい。
【０１３１】
・図８のコマンド判定回路１２ａ、コマンド検出回路１２ｂは、メモリデバイスが非同期型である場合には、クロック信号ＣＬＫ１に依存しない他の構成に代えてもよい。
【０１３２】
・図１０において、センスアンプ（Ｓ／Ａ）活性化回路４２のみ制御する構成としてもよい。
・図８の構成は、図１１に示すように変更してもよい。即ち、第３アドレスバッファ１３ｃは、コマンド判定回路１２ａからのリード／ライト活性化信号（即ちリード／ライトコマンド）毎にアドレス信号Ａ５〜Ａ７を毎回取り込む。そして、コマンド検出回路１２ｂからの検出信号に基づいて、第３デコーダ１７ｃが、２回目以降のリード／ライトコマンドでは、第３アドレスバッファ１３ｃからのロウアドレスデータを再ラッチしないようにしてもよい。尚、図１６及び図１７は、図１１の具体的な回路構成の一例を示す回路図である。
【０１３３】
・また、図１２は、図１１の構成によって行うアドレス制御をページ長に応じて行う場合について示す。この構成では、ページ長指定信号によりスイッチ回路３３ａ，３３ｂの接続位置が切替えられることにより、ページ長に応じたその時々のＤＲＡＭコア１９の論理アドレスマップ形状に対応して生成したロウアドレス、コラムアドレスが第２及び第３デコーダ１７ｂ，１７ｃからそれぞれ出力される。
【０１３４】
・第一及び第二実施形態では、ページ長可変に伴い増加したアドレスをアクティブコマンドＡＣＴ入力後の最初のリード／ライトコマンドで取り込まれるＹアドレスと同時に取り込むようにしたが、この例に限定されない。即ち、増加したアドレスを最初のリード／ライトコマンドにて取り込んだ後、当該コマンドの所定クロック後（例えば１クロック後）にＹアドレスが取り込まれるようにしてもよい。
【０１３５】
・第三及び第四実施形態では、時間検出回路１２ｄは、アクティブ信号に応答して所定クロック後に検出信号を出力するようにしたが、非同期型のメモリデバイスに具体化する場合には、内部クロック信号ＣＬＫ１に依らず所定時間（ｔＡＬ）経過後に検出信号を出力する構成としてもよい。
【０１３６】
・第四実施形態のように、アドレスレイテンシｔＡＬ＝０．５にて増加したロウアドレスＲｏｗを取り込む方法を実現するその他の手段として、ダブルデータレート（Double Date Rate，ＤＤＲ）方式を用いて具体化してもよい。即ち、クロック信号ＣＬＫ、／ＣＬＫ（／は、バー）で表現される２つのクロック信号を用いて、クロック信号ＣＬＫの立上りでロウアドレスを取り込み、直後の１８０度位相が異なるクロック信号／ＣＬＫの立上りで増加したロウアドレスを取り込むようにしてもよい。
【０１３７】
・上記各実施形態では、モードレジスタセットコマンドＭＲＳ入力時、又は１種類のアクティブコマンドＡＣＴ入力時にページ長を指定するようにしたが、２種類のアクティブコマンドＡＣＴを用いて、それらアクティブコマンドＡＣＴの入力に基づいてページ長を指定するようにしてもよい。
【０１３８】
・上記各実施形態では、同期型のメモリデバイスに具体化したが、非同期型メモリにて論理アドレスマップ形状を変更可能に構成してもよい。尚、非同期型メモリの概略構成は既に公知であるため図面及び説明を省略する。
【０１３９】
このメモリデバイスは、チップイネーブル信号（／ＣＥ）もしくはロウアドレスストローブ信号（／ＲＡＳ）の立ち下がりでアドレス信号ＡＤＤをＸアドレス（ロウアドレス）として確定する。次に、メモリデバイスは、リードもしくはライト制御信号等でアドレス信号をＹアドレス（コラムアドレス）として確定し、それらアドレスにて指定されるセルに対してアクセスを行なう。
【０１４０】
論理アドレスマップ形状の変更は、以下のイリーガルエントリー方式（通常外部からのアクセスでは使用しない外部からの制御方法）により行う。
イリーガルエントリー方式は、同期式でのモードレジスタセットコマンドを使用（ＭＲＳ方式）した場合と同様に、メモリデバイス内部のアドレス構成セレクト信号をチップイネーブル信号／ＣＥからのワード線活性化信号よりも早く生成する。これにより、アドレス発生回路もしくはその出力の切換え動作を遅らせることなくアクセス遅延を防止できる。
【０１４１】
イリーガルエントリー方式について詳述する。
図２４はアドレス構成の為のモード設定サイクルを説明する波形図である。
メモリデバイスは、アドレス構成の為のモード設定用の専用端子を備え、その専用端子からアドレス構成の種類毎を決める為の情報に必要な情報を取り込むことで、外部アクセス遅延を防止でき誤動作を防止し通常動作の安全動作を保証できる。
【０１４２】
即ち、メモリデバイスはチップイネーブル信号／ＣＥ１がＨレベルの時に通常動作を行わない。この期間に、専用端子から入力されるプログラムモード信号／ＰＥ(＝アドレス構成設定端子)に応答してアドレス信号ＡＤＤに基づくアドレスコードＣｏｄｅを取り込む。詳しくは、メモリデバイスは、プログラムモード信号／ＰＥの立ち下がりでアドレスコードの入力を活性化し、同信号／ＰＥの立ち上がりでアドレスコード情報をラッチする。
【０１４３】
一方、メモリデバイスは、チップイネーブル信号／ＣＥ１がＬレベルの時、外部アクセスに対応した動作状態となり外部アクセスに対応したアドレス信号ＡＤＤを取り込む。
【０１４４】
尚、図中ｔ１〜ｔ５は外部仕様タイミング条件である。
尚、図のタイミングにおいて、プログラムモード信号／ＰＥの立ち下がりで外部専用端子の入力回路を活性化し、アドレス信号に対するデコード動作を開始する。そして、プログラムモード信号／ＰＥの立ち上がりでデコード結果を確定し、前記入力回路を非活性化する。この動作によって、消費電力の低減を図ることができる。
【０１４５】
上記したアドレス構成の為のモード設定サイクルにおいて、プログラムモード信号／ＰＥの論理を反転してもよい。また、アドレスコードはデータ端子（ＤＱやＩ／Ｏピンと呼んでいる）から入力しても良い。
【０１４６】
更に、後述の様に、前記コード方式によるプログラムサイクルを数回繰り返した後に、モードを確定するようにしても良い。
図２５は、コマンドの説明図である。
【０１４７】
このコマンドを利用する場合は、基準クロック(システムクロックＣＬＫやチップイネーブル信号／ＣＥ１)に対して、コマンド認識して外部アクセス動作を行なう仕様方式のメモリデバイスが対象となる。
【０１４８】
よって、チップイネーブル信号／ＣＥ１に対してコマンドで動作しない仕様方式のメモリデバイスでは、前記図７を基本に単にアドレスをアドレス構成の種類毎を決める為の情報として対応し、モード設定の為の回数として利用すればよい。
【０１４９】
コマンド（１）〜（６），（８）〜（１０）は通常動作にて用いられるコマンドであり、コマンド（７），（１１）は通常動作では意味をなさないコマンドである。コマンド（７）は、ライト（ＷＲ）動作であるが信号／ＬＢ，／ＵＢがＨレベルであるためデータを入力しない（マスクされている）。コマンド（１１）は、リード（ＲＤ）動作であるが、同様に信号／ＬＢ，／ＩＢによりマスクされているためデータを出力しない。
【０１５０】
このように、通常動作に用いないコマンド（イリーガルコマンド）をアドレス構成の種類毎を決める為の情報として取り込むことで、専用端子を設けることなく情報の設定を行うことができる。
【０１５１】
図２６は、アドレス構成の為のモード設定サイクルを説明する波形図であり、図２５のコマンド（１１）を複数継続して入力することでアドレス構成の為のモード設定に必要な情報をアドレスコードとして取り込む場合を示す。
【０１５２】
メモリデバイスは、コマンド（１１）に応答してアドレス信号ＡＤＤをアドレスコードＣｏｄｅとして取り込む。この動作をＮ回繰り返す。１回目からＮ回目までコマンド（１１）に対応して取り込んだＮ個のアドレスコードＣｏｄｅが全て一致する場合に、そのアドレスコードＣｏｄｅを有効にしてアドレス構成の為のモード設定を行う。
【０１５３】
尚、コマンド（１１）がＮ？１回一致した場合に、Ｎ回目のコマンド（１１）に対応して取り込んだアドレスコードＣｏｄｅに基づいてアドレス構成の為のモード設定を行うようにしてもよい。また、アドレスコードＣｏｄｅの取り込みを任意のサイクル（例えば１回目）に変更して実施しても良い。他にも種々の応用が展開できる。
【０１５４】
モードを設定するアドレスコードは、アドレス構成の種類数に対応してアドレスＢｉｔ数を確定すればよい。
図２６の様にＮ回のモード設定サイクルの場合、デバイス内部ではカウンタ回路を用いる。Ｎ回のモード設定サイクルのエントリに対してカウンタ回路の上位ビットが変化したら、モードを確定する回路構成となる。
【０１５５】
図２７は、プログラムアドレス構成の為のモード設定回路であるエントリコントロール回路の動作波形図である。
図２７（ａ）に示すように、第１エントリ回路は、３回目のサイクルでＨレベルの第１のアドレスイネーブル信号proaddz を出力し、４回目のサイクルで第１のエントリ信号proentz を出力する。そして、第１エントリ回路は、第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を同時にリセットする。これによりメモリデバイスは前に確定したアドレス構成の情報を、第１のエントリ信号proentz により４回目のサイクルで取り込んだアドレスコード情報に従った最新のアドレス構成の情報に変更される。
【０１５６】
図２７（ｂ）に示すように、第１エントリ回路は、カウントの途中でその他のコマンド（デバイス活性のアクティブコマンドやリード／ライトコマンド）を受け付けるとカウントをリセットする。その結果、第１のアドレスイネーブル信号proaddz 及びイネーブル信号proaddz をＬレベルに保持する。
【０１５７】
つまりアドレス構成の種類毎を決める為のモード設定において、その為の同じコマンドが連続して規定回数続かなければキャンセルされる。（メモリデバイスは前に確定したアドレス構成の情報を維持する）
図２８は、図２４に対応したプログラムアドレス構成の為のモード設定回路であるエントリコントロール回路（第２エントリ回路）の動作波形図である。
【０１５８】
第２エントリ回路は、Ｌレベルのプログラムモード信号／ＰＥに応答してＨレベルのアドレスイネーブル信号peaddzを出力した後、Ｈレベルのプログラムモード信号／ＰＥに応答してＨレベルのイネーブル信号peaddzを出力する。これによりメモリデバイスは前に確定したアドレス構成の情報を、第２のエントリ信号proentz により取り込んだアドレスコード情報に従った最新のアドレス構成の情報に変更される。
【０１５９】
図２９は、エントリ信号生成回路の動作波形図である。
図２９（ａ）に示すように、信号生成回路は、第１のエントリ信号proentz に応答して合成信号entzを出力する。また、図２９（ｂ）に示すように、信号生成回路は、エントリ信号peentzに応答して合成信号entzを出力する。
【０１６０】
図３０は、アドレス構成の為のモード設定用アドレスバッファの動作波形図である。
アドレスバッファは、Ｈレベルのアドレスイネーブル信号peaddzに応答して入力回路を活性化してアドレス信号az<0:3> を出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。
【０１６１】
図３１は、アドレス構成の為のモード設定用アドレスラッチの動作波形図である。
アドレスラッチは、Ｈレベルのアドレスイネーブル信号peaddzに応答して出力されたアドレス信号az<0:3> を合成信号entzに応答してラッチしたコードＣｏｄｅをアドレス構成の為のモード設定用アドレス信号paz<0:3>として出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。
【０１６２】
アドレス構成の為のモード設定用デコーダは、アドレス構成の為のモード設定用アドレス信号paz<0:3>をデコードして数種類のアドレスマップのためのアドレス構成セレクト信号を出力する。
【０１６３】
図３２は、モード設定用デコーダの動作波形図である。
デコーダは、モード設定用アドレス信号paz<0:3>をデコードして数種類のアドレスマップのためのアドレス構成セレクト信号のうちの１つを選択してそれをＨレベルにする。
【０１６４】
・Ｘアドレスの深さ＜Ｙアドレスの深さの場合は、アドレス構成設定端子は、アクティブ時に使用されないアドレス端子にて共用することも可能である。また、アドレス構成を設定するコマンドは、アクティブコマンドの他に、プリチャージコマンドや、別の新規コマンドでも可能である。
【０１６５】
・アドレスマップを変更できる機能は、バンク毎に独立して機能化されている。バンク毎に論理アドレスマップを（変更）設定できる事で、システムのパフォーマンスはさらに向上する。
【０１６６】
・クランプするアドレスビットの位置を適宜変更してもよい。
・無効化するアドレスビットの位置を適宜変更してもよい。
・上記各実施形態では、外部から論理アドレスマップ形状を随時変更可能に構成したが、ボンディングションもしくはＦｕｓｅなどのＲＯＭを備え、出荷時やユーザ使用時に論理アドレスマップ形状を所望の形状に変更し、その形状を維持するようにしてもよい。また、外部から書き換え可能なＲＯＭを備え、必要に応じて論理アドレスマップ形状を変更するようにしてもよい。これらの場合、論理アドレスマップ形状が短期又は長期に亘って固定される。従って、既存のプログラムやＣＰＵを使用することができる。また、行アクセスサイクル毎に論理アドレスマップ形状を変更する手間を省くことができる。
【０１６７】
本実施形態の特徴をまとめると以下のようになる。
（付記１）Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレスの一部を第１アドレス又は第２アドレスに置き換えるアドレス制御手段を備えたことを特徴とする記憶装置。
（付記２）Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレス又はその一部を無効化するアドレス無効化手段を備えたことを特徴とする記憶装置。
（付記３）前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを取り込むための制御信号を、前記第１アドレス取り込み後における所定時間経過後に出力する所定時間検出手段を備えたことを特徴とする付記１又は２記載の記憶装置。
（付記４）前記所定時間検出手段は、前記第１アドレスを取り込むためのアクティブコマンドに応答して、クロック信号の所定クロック後に前記制御信号を出力することを特徴とする付記３記載の記憶装置。
（付記５）前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを取り込むための制御信号を、（Ｎ−ｉ）ビットの第２アドレスの取り込み制御時に発行されるコマンドに基づいて出力するコマンド検出手段を備えたことを特徴とする付記１又は２記載の記憶装置。
（付記６）前記コマンド検出手段は、前記第１アドレスを取り込むアクティブコマンド後の最初のリード又はライトコマンドを検出し、該リード又はライトコマンドに基づいて前記制御信号を出力することを特徴とする付記５記載の記憶装置。
（付記７）前記コマンド検出回路からの制御信号に基づいて前記最初のリード又はライトコマンドに対応するキャスレイテンシを遅らせるキャスレイテンシ制御手段を備えたことを特徴とする付記６記載の記憶装置。
（付記８）前記ｉビットの増加アドレスを取り込むための制御信号に基づいてワード線を活性化させるワード線活性化手段を備えることを特徴とする付記３乃至６のいずれか一記載の記憶装置。
（付記９）前記ｉビットの増加アドレスを取り込むための制御信号に基づいてセンスアンプを活性化させるセンスアンプ活性化手段を備えることを特徴とする付記３乃至６のいずれか一記載の記憶装置。
（付記１０）前記アドレス無効化手段は、デコードの圧縮率を可変させるために任意のアドレスをクランプする手段を備えることを特徴とする付記２記載の記憶装置。
（付記１１）前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成する手段を備え、
前記アドレス制御手段又は前記アドレス無効化手段は、前記アドレス構成選択信号に基づいて前記置き換え又は前記無効化を実行する付記１又は２記載の記憶装置。
（付記１２）外部アドレスを入力し、前記アドレス構成選択信号に基づいて、その出力信号を、前記第１アドレス方向の選択信号を生成する第１信号生成回路と前記第２アドレス方向の選択信号を生成する第２信号生成回路とに切り替える切替回路を有するアドレス発生回路を備えたことを特徴とする付記１１記載の記憶装置。
（付記１３）前記アドレス制御手段又は前記アドレス無効化手段は、前記アクセス形態情報を記憶するボンディングション又はＦｕｓｅなどのＲＯＭを備えることを特徴とする付記１又は２記載の記憶装置。
（付記１４）前記アドレス制御手段又は前記アドレス無効化手段は、前記アクセス形態情報を記憶する外部から書き換え可能なＲＯＭを備えることを特徴とする付記１又は２記載の記憶装置。
（付記１５）Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレスの一部を第１アドレス又は第２アドレスに置き換えることを特徴とする記憶装置における内部制御方法。
（付記１６）Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレス又はその一部を無効化することを特徴とする記憶装置における内部制御方法。
（付記１７）前記アクセス形態情報は、スタンバイ期間中もしくはアクティブ動作と同時に設定されることを設定されることを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記１８）前記論理アドレスマップ形状に応じてセンスアンプの活性化数を制御することを特徴とする付記１５乃至１７のいずれか一記載の記憶装置における内部制御方法。
（付記１９）前記論理アドレスマップ形状に応じてデコードの圧縮率を可変させることを特徴とする付記１５乃至１８のいずれか一記載の記憶装置における内部制御方法。
（付記２０）前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成し、該アドレス構成選択信号に基づいて前記置き換え又は前記無効化を実行することを特徴とする付記１５乃至１８のいずれか一記載の記憶装置における内部制御方法。
（付記２１）前記第１及び第２アドレスは共通アドレス発生手段にて生成され、該共通アドレス発生手段の出力先を前記アドレス構成選択信号により切り替えることを特徴とする付記２０記載の記憶装置における内部制御方法。
（付記２２）外部アドレスにより前記第１及び第２アドレスを生成する第１及び第２アドレス発生手段を備え、前記アドレス構成選択信号にて前記外部アドレスの入力先を切り替えることを特徴とする付記２０記載の記憶装置における内部制御方法。
（付記２３）前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、前記第１アドレスを取り込んだ後に時分割で取り込むことを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記２４）クロック信号に同期して前記第１アドレスを取り込んだ後、該クロック信号の所定クロック後に同期して前記ｉビットの増加アドレスを取り込むようにしたアドレスレイテンシ制御であることを特徴とする付記２３記載の記憶装置における内部制御方法。
（付記２５）前記アドレスレイテンシ制御は、前記ｉビットの増加アドレスを取り込むための制御信号を発生させるべく、前記第１アドレス取り込み後における前記クロック信号の所定クロックの数を予め取り込むためのステップを含むことを特徴とする付記２４記載の記憶装置における内部制御方法。
（付記２６）前記ステップは、前記第１アドレスを取り込む前又は取り込み時に行われることを特徴とする付記２５記載の記憶装置における内部制御方法。
（付記２７）前記ステップは、コマンドで行われ、モードレジスタにセットされることを特徴とする付記２５又は２６記載の記憶装置における内部制御方法。
（付記２８）前記ステップは、前記第１アドレスを取り込む前にはアドレスコードを含むコマンドで行われ、前記第１アドレスの取り込み時には２種類のアクティブコマンドで行われることを特徴とする付記２５又は２６記載の記憶装置における内部制御方法。
（付記２９）前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、（Ｎ−ｉ）ビットの第２アドレスの取り込み制御と同時に行うことを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記３０）前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、前記Ｎ本のアドレス端子のうち、（Ｎ−ｉ）ビットの第２アドレスの取り込み時に使用されないアドレス端子から取り込むことを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記３１）前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、前記第１アドレスを取り込むアクティブコマンド後の次のコマンド時に行われることを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記３２）前記ｉビットの増加アドレスを、前記アクティブコマンド後のリード又はライトコマンドと同時に取り込むことを特徴とする付記３１記載の記憶装置における内部制御方法。
（付記３３）前記アクティブコマンド後の最初のリード又はライトコマンドを検出するコマンド検出手段を備え、前記コマンド検出手段の出力信号に基づいて前記最初のリード又はライトコマンドに対応するキャスレイテンシを遅らせることを特徴とする付記３２記載の記憶装置における内部制御手法。
（付記３４）前記第１アドレス取り込み後の所定時間経過後に前記ｉビットの増加アドレスを取り込むための信号を出力する所定時間検出手段を備え、前記コマンド検出手段又は前記所定時間検出手段の出力信号に基づいてワード線を活性化させることを特徴とする付記３３記載の記憶装置における内部制御手法。
（付記３５）前記コマンド検出手段又は前記所定時間検出手段の出力信号に基づいてセンスアンプを活性化させることを特徴とする付記３３又は３４記載の記憶装置における内部制御手法。
（付記３６）Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおいて、前記制御手段は、前記記憶手段に対するその時々のアクセス形態情報を供給し、
前記記憶手段は、前記アクセス形態情報に基づいて変更した前記メモリセルアレイの論理アドレスマップ形状に応じて増加するｉビットの増加アドレスを、前記第１アドレスを発生させた後に時分割で発生させることを特徴とするシステム。
（付記３７）前記制御手段は、前記アクセス形態情報を、アドレスとデコーダと制御信号によるコード情報のうちいずれかで行うことを特徴とする付記３６記載のシステム。
（付記３８）前記制御手段は、前記アクセス形態情報の供給を、アクセスの開始と同時又はそれ以前に行うことを特徴とする付記３６又は３７記載のシステム。
（付記３９）Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおける記憶手段の制御方法であって、
前記制御手段は、その時々のアクセス形態情報に応じて前記記憶手段が有するメモリセルアレイの論理アドレスマップ形状を変更し、その論理アドレスマップ形状に応じて増加するｉビットの増加アドレスを、前記第１アドレスを発生させた後に時分割で発生させるよう制御するシステムにおける記憶手段の制御方法。
【０１６８】
【発明の効果】
以上詳述したように、本発明によれば、パッケージを変更することなく効率的なアクセスと消費電流の低減を図ることのできる記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法を提供することができる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭの概略を説明するためのブロック図である。
【図２】ＤＲＡＭコアの概略構成図である。
【図３】第一実施形態のメモリデバイスの制御方法を説明するブロック図である。
【図４】別の制御方法を説明するブロック図である。
【図５】別の制御方法を説明するブロック図である。
【図６】別の制御方法を説明するブロック図である。
【図７】第一実施形態のメモリデバイスの内部動作を示す波形図である。
【図８】アクセス制御を説明するブロック図である。
【図９】ページ長に応じたアクセス制御を説明するブロック図である。
【図１０】活性化回路の制御方法を説明するブロック図である。
【図１１】図８の別の構成を示すブロック図である。
【図１２】ページ長に応じたアクセス制御を説明するブロック図である。
【図１３】図８の具体的な構成例を示す回路図である。
【図１４】図８の具体的な構成例を示す回路図である。
【図１５】図１３及び図１４の内部動作を示す波形図である。
【図１６】図１１の具体的な構成例を示す回路図である。
【図１７】図１１の具体的な構成例を示す回路図である。
【図１８】第二実施形態の内部動作を示す波形図である。
【図１９】キャスレイテンシの制御方法を説明するブロック図である。
【図２０】第三実施形態のアクセス制御を説明するブロック図である。
【図２１】第三実施形態の内部動作を示す波形図である。
【図２２】所定時間検出回路の具体的な構成例を示す回路図である。
【図２３】第四実施形態の内部動作を示す波形図である。
【図２４】モード設定サイクルを説明する波形図である。
【図２５】コマンドの説明図である。
【図２６】モード設定サイクルを説明する波形図である。
【図２７】プログラムモード設定回路の動作波形図である。
【図２８】プログラムモード設定回路の動作波形図である。
【図２９】合成エントリ信号生成回路の動作波形図である。
【図３０】モード設定用アドレスバッファの動作波形図である。
【図３１】モード設定用アドレスラッチの動作波形図である。
【図３２】モード設定用デコーダの動作波形図である。
【図３３】従来のメモリデバイスの制御方法を説明するブロック図である。
【図３４】従来の内部動作を示す波形図である。
【図３５】従来のページ長可変時の内部動作を示す波形図である。
【図３６】従来のアクセス制御を説明するブロック図である。
【図３７】従来の活性化回路の制御方法を説明するブロック図である。
【符号の説明】
Ｒｏｗ第１アドレスとしてのＸアドレス（ロウアドレス）
Ｃｏｌ第２アドレスとしてのＹアドレス（コラムアドレス）
１０記憶装置としてのメモリデバイス
２１メモリセルアレイ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a storage device, a storage device internal control method, a system, and a storage means control method in the system.
[0002]
In recent years, semiconductor RAM (Dynamic RAM), which requires data holding operations as needed, has increased storage capacity required by customers (system side), increased access speed (higher operating frequency), I / O bus width The current consumption tends to increase due to the expansion of (the increase in the number of bits for handling data in one access). Along with this, the current consumption of the entire system device equipped with the memory device tends to increase, and the customer is demanded to reduce the power consumption of the memory device.
[0003]
In addition, the increase in current consumption described above may lead to an increase in the chip temperature of the memory device. In general, the data retention characteristic (≈ Refresh characteristic: TREF) of a DRAM cell deteriorates at a high temperature (the retention time is shortened). Therefore, reduction of current consumption is also required for this reason.
[0004]
Therefore, the semiconductor memory is required to improve performance such as increase in storage capacity, speed up access, and expansion of I / O bus width, and to reduce power consumption.
[0005]
[Prior art]
The memory device has a memory cell array in which a plurality of memory cells are arranged and a sense amplifier. Each memory cell is connected to a word line and a bit line, and the sense amplifier is connected to the bit line. The sense amplifier is paired with a bit line and amplifies and holds information (read data) of one cell.
[0006]
The memory cell array is array-developed in the X expansion direction in which word lines are expanded by row addresses and in the Y expansion direction in which bit lines and sense amplifiers are expanded by column addresses. For example, if the memory capacity is 1 Mbit, the logical address of the memory device is 10 bits (2^Ten= The X address (Row Address) of 1024 word lines (WL) is 10 bits (2^Ten= 1024 bit lines: BL (1024 sense amplifiers)) Y address (Column Address) can be used (note: bit line definition = a pair of complementary bit lines). At this time, if the wiring pitch of the word lines and the bit lines is the same, the logical memory array is imaged as a square.
[0007]
The internal operation of the memory device will be described using an SDRAM (Synchronous DRAM) that is synchronous with the system clock CLK as an example.
The SDRAM establishes an active / precharge command (chip enable signal / CE (“/” indicates a bar) in an asynchronous memory device) in synchronization with the system clock CLK for activating / deactivating the memory device as a control command. And the read / write command for inputting / outputting data to / from the memory device.
[0008]
When an active command is externally applied at the rising edge of the system clock CLK, the X address is taken in and decoded by the X decoder to select one word line and activate it. Each memory cell connected to the selected word line outputs data to each bit line, and each sense amplifier amplifies and holds the data (data latch).
[0009]
After that, when a read command is externally applied at the rising edge of the system clock CLK (with a delay of several CLK from the active command), the Y address is fetched and decoded by the Y decoder to store the data held in one sense amplifier. Output outside the device. When a write command is externally applied, the Y address is fetched and decoded by the Y decoder (write data inputted at the time of applying the write command) is written into the memory cell via one sense amplifier. Thereafter, a read / write command is performed as necessary to access the memory cell corresponding to the desired Y address and the outside.
[0010]
After the read / write command is completed, the precharge command is applied at the rising edge of the system clock CLK (several CLK delay from the read / write command) to activate the activated word line, sense amplifier, and bit line. Is reset (equalized) to return the memory array to the initial state (in preparation for the next active command).
[0011]
The internal operation takes time until the reset operation, and a delay of several CLK is required to apply the next active command from the precharge command. Similarly, a delay of several CLK is required from the active command to the read / write command.
[0012]
Here, for simplification of explanation, the case where the number of input / output bits of the memory array is 1 has been described. However, the number of input / output bits is n (denoted as nI / O (ex.4I / O)). N sense amplifiers are simultaneously selected by the Y address. Each sense amplifier is connected to n I / O ports via n I / O buses.
[0013]
The depth of the Y address is called the page length. In response to one active command, the memory device operates at least I / O bus width × page length sense amplifiers. For example, in the case of an SDRAM in which the Y address is set to 8 bits (YA <0: 7>), the page length is 256. When this SDRAM has a 32-bit I / O bus width, at least 8,192 (= 256 × 32) sense amplifiers operate in response to an active command.
[0014]
The SDRAM latches information of a plurality of memory cells connected to a word line selected by an active command in response to a read command that is input as needed in a plurality of sense amplifiers. Therefore, if one word line is activated, the memory cell information for the page length can be appropriately read out. More specifically, information is read from a memory cell at an arbitrary Y address by selecting a sense amplifier at any time by a Y decoder according to a Y address input simultaneously with the command for each read / write command input at any time. That is, the Y address can be accessed randomly while the X address is fixed. Such an operation is called a Y address priority operation. Note that information can be written to a memory cell at an arbitrary Y address in the same way for a write command.
[0015]
In this Y address priority operation, in addition to the advantage of random access, a plurality of data latched in each sense amplifier of the sense amplifier group operated by a single active command can be efficiently used. That is, random access to the memory cells included in 256 pages is possible by one charge / discharge current of the word line and one (plural) bit line charge / discharge current by the sense amplifier.
[0016]
Therefore, the current consumption required for one access is a value obtained by dividing the current consumption due to charging / discharging of the word line and charging / discharging of the bit line by the number of accesses to the page activated at the same time. Therefore, the greater the number of accesses in the simultaneously activated page, the smaller the current consumption per SDRAM access.
[0017]
Further, in the Y address priority operation, the number of clocks required from the active command to the application of the read / write command and the number of clocks required from the precharge command to the application of the next active command are the ratio of the entire operation. Less is. Therefore, the ratio of data to the input / output bus (data occupation ratio) is high, and the efficiency of the I / O bus is good in the system. These have the effect that the higher the system clock frequency (higher frequency), the higher the data occupancy rate of the input / output bus in the SDRAM that must have a higher latency.
[0018]
[Problems to be solved by the invention]
By the way, depending on the customer's system using the SDRAM, there is a system having a small bit length to access (for example, continuous 4 bits, 8 bits, etc.). In the SDRAM access by such a system, the number of read / write operations smaller than the page length is not allowed between one active command and a precharge command, and the X address is changed by the next active command. Such an operation is called an X address priority operation for convenience. In this operation, a sense amplifier activated by a single active command is not efficiently used.
[0019]
For example, the Y address is changed (X address is constant) to access four memory cells. In this case, the current corresponding to the charge / discharge current of one word line selected by the X address and the number of sense amplifiers to be activated (8192) (including the charge / discharge current of the bit line by the sense amplifier) are consumed. To do. The current consumption at this time is P (y). Therefore, the current consumption for access to one memory cell is P (y) / 4.
[0020]
On the other hand, when four memory cells are accessed by changing the X address (the Y address is arbitrary), an active command and a precharge command are required every time the X address is changed. Therefore, in the case of this access method, the current consumption is four times (4 × P (y)) when accessing with the X address fixed, and the current consumption for accessing one memory cell is P (y).
[0021]
Therefore, in the case of a system or application that frequently uses the X address priority operation, a memory device having a shallow Y address (small number of pages) and a deep X address is effective.
[0022]
However, the X address priority operation and the Y address priority operation may be mixed depending on the access method of the system using the memory device and the application step. In such a case, if a memory device with a shallow Y address is used, the access speed may become extremely slow depending on the order of access, which hinders speed improvement. On the other hand, if a memory device with a shallow X address is used, current consumption will be hindered.
[0023]
Further, such memory devices having different X address and Y address depths are different from standard products in pin arrangement and package size, and the memory device cannot be simply replaced. For this reason, it has been necessary to recreate a substrate or the like on which a memory device is mounted, resulting in an increase in cost and a prolonged development period.
[0024]
Furthermore, if an operation with a large current consumption such as the X address priority operation is repeated, the temperature (junction temperature) of the chip of the memory device may be increased. In this case, the data retention characteristic deteriorates due to the temperature rise, and the refresh operation as the data retention operation must be frequently performed. Then, the chip temperature is obtained by adding the self-heating due to the refresh operation of the memory device to the temperature rise due to the access to the memory device, resulting in deterioration of data retention characteristics and further increase in current consumption due to frequent refresh operations. In addition, when the data holding operation is performed asynchronously regardless of the control on the customer system side (self-refresh operation), the number of busy states not responding to external accesses in these refresh operations increases, and the system performance is reduced. Decrease (I / O bus data occupation rate decreases).
[0025]
The present invention has been made to solve the above-described problems, and its object is to provide a storage device and an internal control method for the storage device that can efficiently access and reduce current consumption without changing the package. And a system, and a method for controlling storage means in the system.
[0026]
[Means for Solving the Problems]
  According to the first aspect of the present invention, a memory in which memory cells are arrayed by taking in a first address of M bits and a second address of N bits smaller than the M bits using a predetermined number of address terminals. In a memory device that accesses a cell array, the logical address map shape of the memory cell array is based on the access form information, i bits more than the predetermined number of address terminals (M + i) of the first address and the N bits. Change to a logical address map shape represented by a second address of (N−i) bits less i bits, and generate the first address of M bits as the first address of i bits increased with the change. Address control means to generate in time division afterThe address control means determines that the first latency from the issuance of the first read command corresponding to the second address of (Ni) bits to the first data output is the second address of (Ni) bits. The increased i-bit first address is fetched so as to be longer than the second latency from the issuance of the second read command corresponding to to the second data output..
According to a second aspect of the present invention, the address control means captures the increased i-bit first address with the first read command issued after the active command is issued.
According to a third aspect of the present invention, the first address is a row address and the second address is a column address.
According to a fourth aspect of the present invention, the second latency is set in a mode register.
According to a fifth aspect of the present invention, the increase is made with a change in page length.
  Claim6According to the invention, the first address of M bits and the second address of N bits smaller than the M bits are fetched using a predetermined number of address terminals, and the memory cell array in which the memory cells are arrayed is accessed. In the storage device, the logical address map shape of the memory cell array has a first address that is i bits more (M + i) bits than the predetermined number of address terminals and an i bit number less than the N bits (N−i) bits. When it is changed to the logical address map shape represented by the second address, it becomes unnecessary at the time of taking in the second address of (N−i) bits based on the access form information for changing the logical address map shape. Address invalidating means for invalidating the i-bit second addressAn address control means for generating the i-bit first address increased with the change of the logical address map shape in a time-sharing manner after generating the M-bit first address;WithThe address control means determines that the first latency from the issuance of the first read command corresponding to the second address of (Ni) bits to the first data output is the second address of (Ni) bits. The increased i-bit first address is fetched so as to be longer than the second latency from the issuance of the second read command corresponding to to the second data output..
  Claim7According to the invention, the first address of M bits and the second address of N bits smaller than the M bits are fetched using a predetermined number of address terminals, and the memory cell array in which the memory cells are arrayed is accessed. The logical address map shape of the memory cell array is changed to a first address of (M + i) bits that are i bits more than the predetermined number of address terminals and the N based on the access mode information. Changing to a logical address map shape represented by a second address of (N−i) bits that are i bits fewer than bits, and the first address of i bits increased with the change of the logical address map shape, Generating in a time-sharing manner after generating the M-bit first address;The first latency from the issuance of the first read command corresponding to the (Ni) bit second address to the first data output is the second read command corresponding to the (Ni) bit second address. Fetching the increased i-bit first address so as to be longer than the second latency from the issuance to the second data output;Equipped with.
  Claim8According to the invention, the first address of M bits and the second address of N bits smaller than the M bits are fetched using a predetermined number of address terminals, and the memory cell array in which the memory cells are arrayed is accessed. The logical address map shape of the memory cell array is changed to a first address of (M + i) bits that are i bits more than the predetermined number of address terminals and the N based on the access mode information. Changing to a logical address map shape represented by a second address of (N−i) bits that are i bits fewer than the bit, and the i-bit second address that is not required when the logical address map shape is changed Disabling,The first latency from the issuance of the first read command corresponding to the (Ni) bit second address to the first data output is the second read command corresponding to the (Ni) bit second address. Fetching the increased i-bit first address so as to be longer than the second latency from the issuance to the second data output;Equipped with.
  Claim9According to the invention, the first address of M bits and the second address of N bits smaller than the M bits are fetched using a predetermined number of address terminals, and the memory cell array in which the memory cells are arrayed is accessed. In the system comprising the storage means, the control means for supplying the access means information to the storage means, the storage means, based on the access form information, the logical address map shape of the memory cell array is the predetermined number of Change to a logical address map shape represented by a first address of (M + i) bits that are i bits more than the address terminal and a second address of (Ni) bits that are i bits fewer than the N bits. The increased i-bit first address is generated in a time-sharing manner after the M-bit first address is generated.The first latency from the issuance of the first read command corresponding to the (Ni) bit second address to the first data output is the second read corresponding to the (Ni) bit second address. The increased i-bit first address is fetched so as to be longer than the second latency from command issuance to second data output..
[0029]
  Claim10According to the invention described in claim9In addition to the operation of the invention described in (3), the control means performs the access mode information as one of code information based on an address, a decoder, and a control signal.
  Claim11According to the invention, the first address of M bits and the second address of N bits smaller than the M bits are fetched using a predetermined number of address terminals, and the memory cell array in which the memory cells are arrayed is accessed. Storage means in a system comprising a storage means and a control means for controlling the storage means, wherein the control means supplies access mode information to the storage means, and the storage means Based on the access form information, the logical address map shape of the memory cell array is i bits more than the predetermined number of address terminals (M + i) first address and i bits less than the N bits (Ni). The first address of the i-bit increased by the change to the logical address map shape represented by the second address of the bit Generates a time-division after generating the first address of the M-bitThe first latency from the issuance of the first read command corresponding to the (Ni) bit second address to the first data output is the second read corresponding to the (Ni) bit second address. The increased i-bit first address is fetched so as to be longer than the second latency from command issuance to second data output.It was prepared.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described.
[0031]
FIG. 1 is a block diagram for explaining an outline of a memory device (SDRAM) 10.
Thememory device 10 is connected to a CPU (not shown), and the CPU gives the access mode information to thememory device 10 once before the start of access or at any time. Thememory device 10 has a function of changing the logical address map shape according to the access mode information. More specifically, thememory device 10 changes the logical address map shape in response to access mode information applied from the outside (CPU). Therefore, the CPU functions as a memory controller that controls the logical address map shape of thememory device 10.
[0032]
The logical address map shape is determined by the depth of the X address and the Y address. The capacity of the memory cell array is constant. Accordingly, thememory device 10 changes the depth of the X address and the depth of the Y address in a complementary manner.
[0033]
Thememory device 10 inputs an address signal having the number of bits necessary for designating the maximum value of the X address and the maximum value of the Y address from the external address terminals by using a plurality of logical address map shapes. Thememory device 10 has the same outer shape as a standardized memory device having substantially the same memory capacity.
[0034]
For example, a memory device (32 I / O, 4 bank configuration) having a capacity of 64 Mbits generally has a memory cell of 0.5 MB for 1 I / O in each bank (standard). Each bank is selected by a 2-bit bank address. The memory cells in each bank include a plurality (2048) of word lines selected by an 11-bit row address (X address) and a plurality (256) of bits selected by an 8-bit column address (Y address). The array is arranged by lines. A memory device such as an SDRAM is configured to capture an X address and a Y address by an address multiplex method. Therefore, a general memory device has 13 address pins, and takes a 13-bit X address (including a 2-bit bank address) and a Y address from them in a time-sharing manner.
[0035]
Next, the functional configuration of thememory device 10 will be described.
Thememory device 10 includes aclock buffer 11, acommand decoder 12, anaddress buffer 13, an input /output buffer 14, acontrol signal latch 15, amode register 16, anaddress generation circuit 17, a write / read (I / O)control circuit 18, and a DRAM core. 19
[0036]
Theclock buffer 11 receives a clock enable signal CKE and an external clock signal CLK from an external device, and outputs an internal clock signal CLK1 generated based on them to each circuit.
[0037]
Thecommand decoder 12 inputs an external command COM from an external device in response to the internal clock signal CLK1 from theclock buffer 11, that is, the clock signal CLK. In the present embodiment, the external command COM is composed of a chip select signal / CS, a column address strobe signal / CAS, a write enable signal / WE, and a row address strobe signal / RAS. Then, thecommand decoder 12 responds to the internal clock signal CLK1, and at that time, the external command COM, that is, the write command from the state (H level or L level) of each signal / CAS, / WE, / CS, / RAS, Various commands such as a read command and a refresh command are decoded. Thecommand decoder 12 outputs these decoded commands from the external command COM to theaddress buffer 13, the input /output buffer 14, thecontrol signal latch 15, themode register 16 and the I /O control circuit 18 as internal commands and enable signals. .
[0038]
Theaddress buffer 13 has a buffer function and a latch function, and inputs address signals A0 to A10 and bank address signals BA0 and BA1 from an external device based on an internal command from thecommand decoder 12. Theaddress buffer 13 amplifies the input address signals A0 to A10 and the bank address signals BA0 and BA1, latches the address data based on them, and outputs them to thecontrol signal latch 15, themode register 16 and theaddress generation circuit 17.
[0039]
The input /output buffer 14 is activated based on an enable signal from thecommand decoder 12, and receives write data DQ0 to DQ31 and a mask control signal DQM from an external device. The input /output buffer 14 outputs write data DQ0 to DQ31 to the I /O control circuit 18 in response to the internal clock signal CLK1. The input /output buffer 14 outputs read data DQ0 to DQ31 from the I /O control circuit 18 to an external device in response to the internal clock signal CLK1. The input /output buffer 14 masks the write data DQ0 to DQ31 in response to the mask control signal DQM.
[0040]
Thecontrol signal latch 15 receives the internal command from thecommand decoder 12 and the address data from theaddress buffer 13. Thecontrol signal latch 15 outputs control signals for various processing operations such as write data write, read data read, refresh, and self-refresh to theDRAM core 19 based on these internal commands and address data. To do.
[0041]
Themode register 16 receives an internal command (mode register set command) from thecommand decoder 12 and address data from theaddress buffer 13. Themode register 16 holds various processing operation modes performed on theDRAM core 19 based on these internal commands and address data. Themode register 16 outputs a control signal based on the held mode information.
[0042]
The mode information held by themode register 16 includes access mode information. The access form information is information indicating the logical address map shape of theDRAM core 19. Themode register 16 outputs an address configuration selection signal generated based on the access form information to theaddress generation circuit 17.
[0043]
Theaddress generation circuit 17 inputs address data based on the address signals A0 to A10 from theaddress buffer 13. Then, theaddress generation circuit 17 generates row address data and column address data generated corresponding to the logical address map shape of theDRAM core 19 at that time based on the mode of themode register 16 and the address configuration selection signal. Output to. Theaddress generation circuit 17 has a function of automatically generating a column address incremented from the input address based on the burst length set in themode register 16.
[0044]
The I /O control circuit 18 performs input or output control based on an internal command from thecommand decoder 12. The I /O control circuit 18 outputs write data (32 bits) from the input /output buffer 14 to theDRAM core 19 and outputs read data (32 bits) from theDRAM core 19 to the input /output buffer 14.
[0045]
TheDRAM core 19 is composed of a plurality of (four in this embodiment) banks, and each bank receives a control signal from thecontrol signal latch 15 and row address data and column address data from theaddress generation circuit 17. To do. That is, bank address signals BA0 and BA1 corresponding to the number of banks of the DRAM core are input to theaddress buffer 13, and thecontrol signal latch 15 and theaddress generation circuit 17 are provided for each bank.
[0046]
TheDRAM core 19 executes various processing operations such as write data write, read data read, refresh, and self-refresh for the built-in memory cell array based on the control signal and address data. Accordingly, theDRAM core 19 writes the write data DQ0 to DQ31 input from the input /output buffer 14 to a memory cell at a predetermined address based on the control signal and the address data.
[0047]
FIG. 2 is a schematic configuration diagram of theDRAM core 19. For simplification of description, only one bank constituting theDRAM core 19 will be described here.
Each bank of theDRAM core 19 includes amemory cell array 21, and thememory cell array 21 is configured by arranging a plurality of memory cells. Each memory cell is connected to a word line WL and a bit line (not shown), and the bit line is connected to a sense amplifier S / A. A column selection line CL is connected to the sense amplifier S / A. That is, thememory cell array 21 includes an X expansion direction in which the word line WL is expanded by the X address (row address), and a column selection line CL and a sense amplifier S / A (S / A column) by the Y address (column address). The array is expanded in the Y expansion direction.
[0048]
Thememory cell array 21 has a plurality of row blocks partitioned in the X developing direction and a plurality of column blocks partitioned in the Y developing direction. Here, the row block is an area partitioned by each sense amplifier S / A (S / A column) in the X development direction of thememory cell array 21. The column block is an area partitioned in units of sub word lines SWL connected to the word lines WL in the Y development direction of thememory cell array 21.
[0049]
Thememory cell array 21 has a function of changing the logical address map shape in accordance with the access mode information held by themode register 16, and this logical address map shape is an address configuration selection signal (this embodiment) output from themode register 16. In the embodiment, it is changed by a “page length designation signal”.
[0050]
More specifically, thememory cell array 21 changes the logical address map shape by changing the X address and the Y address by a page length designation signal. When the page length (Y address depth) is changed by the page length designation signal, the number of sense amplifiers S / A activated is changed accordingly. That is, the number of data that can be continuously accessed is changed.
[0051]
TheDRAM core 19 configured as described above is provided for memory cells having predetermined X addresses and Y addresses based on address signals A0 to A10 and bank address signals BA0 to BA1 input from a predetermined number of external address terminals. Various processing operations such as data writing and reading are executed.
[0052]
Note that the number of external address terminals is set to the larger number of terminals, which is either the number of terminals required when capturing X addresses or the number of terminals required when capturing Y addresses. Specifically, in thememory device 10 in which the X address is set to M bits and the Y address is set to N bits, for example, when M> N, the number of external address terminals is set to M. That is, the memory device (SDRAM) 10 of the present embodiment is provided with 13 external address terminals for taking in a maximum 13-bit X address (including row address and bank address).
[0053]
FIG. 3 is a block diagram illustrating a method for controlling thememory device 10.
In the following description, the number of external address terminals is M, and the X address when the page length is set to the maximum value (hereinafter, full page) by the page length designation signal is M bits (XA <0: m>, (m = M−1)), and the Y address is N bits (YA <0: n>, (n = N−1)) (where M> N). In the figure, for convenience of explanation, the address buffer 13 (see FIG. 1) is shown as being functionally divided into first tothird address buffers 13a to 13c, but may be configured without being divided.
[0054]
Now, a page length shorter than the full page is set based on the page length designation signal from themode register 16, and the X address increased by the page length designation signal is i bits. At this time, the Y address decreases by i bits. This is because the substantial capacity of the memory cell array 21 (2^{M + N}) × I / O number does not change. The increased i-bit X address is fetched from i of the (MN−i + i) external address terminals that are not required when the Y address is fetched.
[0055]
More specifically, thefirst address buffer 13a inputs address signals A0 to Am based on an internal command (Row Address fetch signal in the figure) from thecommand decoder 12. Thefirst address buffer 13a amplifies the input address signals A0 to Am, latches X address data based on them, and outputs them to theaddress generation circuit 17.
[0056]
Thesecond address buffer 13b inputs address signals A0 to A (n−i) based on an internal command (Column Address fetch signal in the figure) from thecommand decoder 12. Thesecond address buffer 13b amplifies the input address signals A0 to A (n−i), latches Y address data based on them, and outputs them to theaddress generation circuit 17.
[0057]
Thethird address buffer 13 c receives address signals A (n−i + 1) to An based on an internal command (Column Address fetch signal in the figure) from thecommand decoder 12. Thethird address buffer 13 b amplifies the input address signals A (n−i + 1) to An, latches X address data or Y address data based on them, and outputs them to theaddress generation circuit 17.
[0058]
Theaddress generation circuit 17 includes first to third decoders (selection circuits in the drawing) 17a to 17c, aclamp circuit 17d, and aswitch circuit 17e.
The first tothird decoders 17a to 17c are based on the address data from the first tothird address buffers 13a to 13c, and include banks (BANK), row blocks (Row Block), word lines WL, column blocks (Column Block). The column selection line CL is appropriately selected according to the function of each decoder. Theclamp circuit 17d invalidates the input arbitrary address data, and changes the decoding compression rate. For convenience of explanation, in the present embodiment, theaddress generation circuit 17 is configured to be functionally divided into the first tothird decoders 17a to 17c, but may be configured to be not divided.
[0059]
More specifically, thefirst decoder 17a selects a bank, a row block, and a word line WL based on the X address data output from thefirst address buffer 13a, and supplies the corresponding X address to theDRAM core 19. Output to.
[0060]
Thesecond decoder 17 b selects the column selection line CL based on the Y address data output from thesecond address buffer 13 b and outputs the corresponding Y address to theDRAM core 19.
[0061]
When a page length shorter than the full page is designated by the page length designation signal, theswitch circuit 17e is switched to a predetermined connection position by the page length designation signal, and thethird address buffer 13c is connected to thethird decoder 17c. Connected.
[0062]
Thus, thethird decoder 17c selects a column block (specifically, a word line WL) based on the X address data output from thethird address buffer 13c, and outputs the corresponding X address to theDRAM core 19. To do. That is, the i-bit X address increased by the page length designation signal is fetched from i out of (M−N + i) external address terminals that are not required when fetching the Y address. At this time, thesecond decoder 17b is connected to theclamp circuit 17d by theswitch circuit 17e. As a result, theclamp circuit 17d invalidates the unnecessary Y address at the time of taking in the Y address.
[0063]
When a full page is designated by the page length designation signal, thethird address buffer 13c is connected to thesecond decoder 17b. Thus, thesecond decoder 17b selects the column selection line CL based on the Y address data output from thethird address buffer 13c, and outputs the corresponding Y address to theDRAM core 19. At this time, theclamp circuit 17d is connected to thethird decoder 17c and invalidates the unnecessary X address when the Y address is fetched.
[0064]
For comparison, FIG. 33 shows a block diagram for explaining a conventional memory device control method. Conventionally, an address buffer 51 for fetching an X address and anaddress buffer 52 for fetching a Y address are provided. When the page length is shortened, the number of external address terminals (M or N) is increased according to the increased number of bits of the X address or Y address.
[0065]
FIG. 7 is a waveform diagram showing the internal operation of thememory device 10 of the present embodiment. Here, as an example, an operation waveform diagram of a 64 Mbit SDRAM (32 I / O) is shown.
[0066]
Now, in the initial state, thememory device 10 has a 13-bit X address (row address RA <0:10>, bank address BA <0: 1>), an 8-bit Y address (column address CA <0: 7>). ) And the page length is set to 256 (full page).
[0067]
In response to the mode register set command MRS, thememory device 10 fetches the address signals A0 to A10 as the address code Code (CodeA <0:10>) and fetches the bank address Bank (BA <0: 1>). Then, thememory device 10 performs various settings such as the page length Page, the CAS latency tCL, and the burst length BL based on the address code Code (CodeA <0:10>).
[0068]
Now, the cast latency tCL = 3, the burst length BL = 2, and the page length Page = 32 are set. At this time, thememory device 10 includes a 16-bit X address (row address RA <0:13>, bank address BA <0: 1>), and a 5-bit Y address (column address CA <0: 4>). Change to logical address map shape. That is, the row address is increased by 3 bits as the page length is changed.
[0069]
In response to the active command ACT, thememory device 10 fetches the address signals A0 to A10 as the row address Row (RA <0:10>) and the bank address Bank (BA <0: 1>). Note that the fetching of the bank address is the same, and will be omitted.
[0070]
The page length (= 32) set when the mode register set command MRS is input may be set when the active command ACT is input. In this case, the number of row addresses fetched by the number of bits necessary for setting the page length is reduced. For example, when 2 bits are required for setting the page length, thememory device 10 takes in the address signals A0 to A8 as the row address Row (RA <0: 8>) and takes in the address signals A9 and A10 as setting information. Or you may take in from other pins (DQ mask pin etc.) which are not used at the time of active command ACT input.
[0071]
Next, in response to the read command RD1 input after a predetermined clock (for example, after 2 clocks) after the input of the active command ACT, thememory device 10 sends the address signals A0 to A5 to the column address Col (CA <0: 4>). ), The address signals A6 to A8 are fetched as the row address Row (RA <11:13>).
[0072]
That is, the 3-bit row address Row that increases as the page length varies is fetched from an external address terminal that is not required when the column address Col (CA <0: 4>) is fetched when the read command RD1 is input. Then, thememory device 10 selects a column block and a word line WL based on the row address Row (RA <11:13>), and activates the selected word line WL and the corresponding sense amplifier S / A. Let
[0073]
In response to the active command ACT, the address signals A0 to A10 are fetched as the row address Row (RA <3:13>), and in response to the read command RD1, the address signals A6 to A8 are received as the row address Row (RA <0: 2>). Alternatively, the address signals A6 to A8 may be fetched into arbitrary bit positions of the row address Row in response to the read command RD1.
[0074]
When the read command RD1 is issued, thememory device 10 reads the read data D11, 3 clocks after the input of the read command RD1, based on the set cast latency tCL (= 3) and the burst length BL (= 2). D12 is sequentially output.
[0075]
Thereafter, thememory device 10 sequentially responds to the read commands RD2 and RD3 to fetch the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>). At this time, in the second and subsequent read commands RD2 and RD3, the increased row address Row is not captured, but only the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>) are captured.
[0076]
In the present embodiment, the read commands RD1 to RD3 have been described, but the same applies to the case of a write command. That is, the increased row address Row (RA <11:13>) is fetched by the first write command after the input of the active command ACT. In the second and subsequent write commands, only the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>) are captured.
[0077]
For comparison, FIGS. 34 and 35 show waveform diagrams showing the internal operation of the conventional memory device.
FIG. 34 is an operation waveform diagram of the 64 Mbit SDRAM when the page length Page is set to 256 (full page). As shown in the figure, after inputting the mode register set command MRS, the memory device takes in the row address Row (RA <0:10>) in response to the active command ACT. Next, the memory device sequentially fetches the column address Col (CA <0: 7>) in response to the read commands RD1 to RD3.
[0078]
FIG. 35 is an operation waveform diagram of a 64 Mbit SDRAM in which the page length Page is set to 32. As shown in the figure, when a short page length (= 32) is used, the row address Row is increased by 3 bits. That is, in response to the active command ACT, the memory device fetches the address signals A0 to A10 as the row address Row (RA <0:10>) and increases the address signals A13 to A15 to the row address Row (RA <11:13). >). Therefore, conventionally, in a memory device set to a short page length (= 32), the number of external address terminals for taking in the increased 3-bit row address Row is increased as compared with a standard product.
[0079]
FIG. 8 is a block diagram illustrating access control after the active command ACT is issued in FIG. In the figure, the same components as those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is partially omitted.
[0080]
The command decoder 12 (see FIG. 1) includes a command determination circuit (Command determination circuit in the figure) 12a and a page command first detection circuit (in the figure, detecting the first activation signal output from thecommand determination circuit 12a). Page Command first-time detection circuit) (hereinafter referred to as command detection circuit) 12b. In the present embodiment, the activation signal is a signal for activating the word line WL and the sense amplifier S / A.
[0081]
Thecommand determination circuit 12a determines a read command and a write command among various commands decoded in response to the internal clock signal CLK1, and outputs a read activation signal or a write activation signal according to the determination.
[0082]
Now, when the read command RD1 shown in FIG. 7 is input, thecommand determination circuit 12a outputs a read activation signal.
Thesecond address buffer 13b (Address Latch in the figure) inputs address signals A0 to A4 based on a read activation signal (read command RD1) input via theOR circuit 31 and thedelay circuit 32. Then, thesecond address buffer 13b outputs column address data based on the address signals A0 to A4 to thesecond decoder 17b (Column Address Decoder in the figure).
[0083]
Thethird address buffer 13c (Address Latch in the figure) is output from thecommand detection circuit 12b by the first read activation signal (read command RD1) input to thecommand detection circuit 12b via theOR circuit 31. Address signals A5 to A7 are input based on the detected signal. Then, thethird address buffer 13c outputs row address data based on the address signals A5 to A7 to thethird decoder 17c (Column Block selection Address Decoder in the figure).
[0084]
Thesecond decoder 17b selects the column selection line CL based on the column address data output from thesecond address buffer 13b.
Thethird decoder 17c selects a column block and a word line WL based on the row address data output from thethird address buffer 13c. As a result, the word line WL and the sense amplifier S / A are activated.
[0085]
In this way, thecommand detection circuit 12b detects only the first read activation signal (read command RD1) output from thecommand determination circuit 12a, and expands based on the detection signal from thecommand detection circuit 12b. The row address Row (RA <11:13>) is held in thethird decoder 17c.
[0086]
In the second read activation signal (read command RD2 shown in FIG. 7), no detection signal is output from thecommand detection circuit 12b. That is, in the read commands RD2 and RD3 issued after the second time, the address signals A5 to A7 are not taken into thethird address buffer 13c.
[0087]
13 and 14 are circuit diagrams showing an example of the specific circuit configuration of FIG. 8 described above. FIG. 15 is a waveform diagram showing an example of the internal operation of the circuits shown in FIGS.
[0088]
For comparison, FIG. 36 shows a block diagram for explaining conventional access control. Since the figure explains the principle of conventional access control, components having the same functions are denoted by the same reference numerals. As shown in FIG. 36, since the page length is 256 conventionally, the column address Col (CA <5: 7>) and the column address Col (CA <5: 7>) are read or write activation signals (ie, the column address Col (CA <0: 4>)). , Read or write command).
[0089]
FIG. 9 is a block diagram illustrating a case where the access control described in FIG. 8 is performed according to the page length.
In this configuration, by switching the connection positions of theswitch circuits 33a and 33b based on the page length designation signal, the address signals latched by the second and third address buffers 13b and 13c are appropriately changed according to the page length. be able to. As a result, the second andthird decoders 17b and 17c output to theDRAM core 19 the row address and the column address generated corresponding to the logical address map shape of theDRAM core 19 at that time according to the page length.
[0090]
FIG. 10 is a schematic block diagram illustrating activation control of the word line WL and the sense amplifier S / A.
As shown in the figure, the wordline activation circuit 41 and the senseamplifier activation circuit 42 respond to an output signal of either thecommand determination circuit 12a or thecommand detection circuit 12b input according to the page length designation signal. Then, the word line WL and the sense amplifier S / A are activated.
[0091]
Specifically, when the page length Page is set to a full page by the page length designation signal, each of theactivation circuits 41 and 42 responds to an active signal (active command) from thecommand determination circuit 12a and senses the word line WL and sense. Each amplifier S / A is activated. This is because all the bits of the row address necessary for selecting the word line WL and the sense amplifier S / A when the active command is received are aligned.
[0092]
On the other hand, when the page length Page is set to be shorter than the full page by the page length designation signal, each of theactivation circuits 41 and 42 detects a detection signal from thedetection circuit 12a, that is, a read or write activation signal (read). In response to the write command, the word line WL and the sense amplifier S / A are activated. This is because a row address received by an active command and a row address received by a page command are required to select the word line WL and sense amplifier S / A to be activated.
[0093]
For comparison, FIG. 37 shows a block diagram for explaining a conventional control method of the activation circuit. Since this figure explains the principle of conventional activation control, the same reference numerals are given to components having similar functions. As shown in FIG. 37, conventionally, each of theactivation circuits 41 and 42 activates the word line WL and the sense amplifier S / A only by an active signal from thecommand determination circuit 12a.
[0094]
As described above, according to the present embodiment, the following effects can be obtained.
(1) Thememory device 10 changes the logical address map shape of theDRAM core 19 in accordance with the page length designation signal output from themode register 16. When the page length is set to be shorter than the full page, the increased row address Row is fetched when the first read command RD1 is input. In this manner, the increasing row address Row is fetched in a time-sharing manner using external address terminals that are not used at that time, so the page length can be changed without changing the number or arrangement of external address terminals. Package can be used. Therefore, it is possible to prevent the development period from increasing and the cost from increasing.
[0095]
(2) Since the page length can be changed without changing the package, an efficient access method according to the customer's system using the memory device can be realized.
[0096]
(3) Further, since the page length can be shortened without changing the package, the number of activations of the sense amplifier S / A can be reduced to the minimum necessary, and the current consumption can be reduced. be able to.
[0097]
(Second embodiment)
Hereinafter, a second embodiment embodying the present invention will be described.
In the present embodiment, when thememory device 10 of the first embodiment is used to similarly change the page length from 256 to 32, another control method of the row address capturing method that increases with the page length change Is described. Therefore, the same components are denoted by the same names and the same reference numerals, and a detailed description thereof is partially omitted.
[0098]
FIG. 18 is a waveform diagram showing the internal operation of the second embodiment.
In the present embodiment, as shown in FIG. 18, the read command RD1 is input one clock after the active command ACT. That is, the time tRCD from the input of the active command ACT to the input of the first read command RD1 is set to tRCD = 1, and the read command RD1 is input one clock earlier than the first embodiment. (By the way, in the first embodiment, tRCD = 2 (see FIG. 7).)
Accordingly, the row address Row (RA <11:13>), which increases with the page length change (change from 256 to 32), is fetched by one clock earlier than in the first embodiment, thereby corresponding to the word line WL and the corresponding one. The sense amplifier S / A is activated approximately one clock earlier.
[0099]
By the way, generally, in order to complete the activation operation of the word line WL, it is necessary to wait (wait) until the access operation is started by the input of the active command ACT to the input of the read command RD1. Although this grace period varies depending on the frequency of the clock signal, two clocks are usually required at a general clock frequency of a currently used device. Therefore, it is necessary to substantially delay the start timing of the access operation based on the read command RD1 by one clock from the time when the read command RD1 is input.
[0100]
On the other hand, the CAS latency tCL defines a period (number of clocks) from the input of a read command to the output of read data. Therefore, as shown in FIG. 18, the cast latency tCL corresponding to the first read command RD1 is changed from the preset cast latency tCL, tCL = 3 (set value) to tCL = 4. Therefore, the memory device sequentially outputs the read data D11 and D12 four clocks after the read command RD1 is issued.
[0101]
Thereafter, in response to the read commands RD2 and RD3, the memory device sequentially fetches the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>), and sets a preset CAS latency tCL (tCL). = 3: Read data is sequentially output according to the set value).
[0102]
At this time, in the same manner as described above, in the second and subsequent read commands RD2 and RD3, the increased row address Row is not captured, but the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>). ) Only. In the present embodiment, the read commands RD1 to RD3 have been described, but the same applies to the case of a write command.
[0103]
FIG. 19 is a block diagram illustrating a method for controlling the cast latency tCL. In the present embodiment, the command decoder 12 (see FIG. 1) includes thecommand determination circuit 12a, a page commandfirst detection circuit 12b, and a CasLatency control circuit 12c.
[0104]
Similarly to the above, thecommand determination circuit 12a determines whether it is a read command or a write command, and outputs a read activation signal or a write activation signal. Thecommand detection circuit 12b detects the first read activation signal or write activation signal output from thecommand determination circuit 12a, and outputs the detection signal to the castlatency control circuit 12c.
[0105]
The CASlatency control circuit 12c outputs an output control signal at a predetermined number of clocks in response to the internal clock signal CLK1, and outputs the internal command (read commands RD1 to RD3 in FIG. 18) after being issued. The time until data is fixed, that is, the CAS latency tCL is controlled.
[0106]
When the detection signal is output from thecommand detection circuit 12b, the CASlatency control circuit 12c changes the value of the CAS latency tCL at that time in response to the detection signal. Specifically, the CASlatency control circuit 12c according to the present embodiment increases the CAS latency tCL by 1 from a predetermined value (set value) in response to the detection signal from thecommand detection circuit 12b. .
[0107]
That is, in FIG. 18, the cast latency tCL is set to tCL = 3 (set value) by the mode register set command MRS. Next, when the first read command RD1 is input after the active command ACT is issued, the detection signal output from thecommand detection circuit 12b is input to the CASlatency control circuit 12c. In response to this detection signal, the CASlatency control circuit 12c changes the CAS latency tCL value (tCL = 3: set value) to tCL = 4. That is, the CASlatency control circuit 12c changes tCL = 4 only when the first read command RD1 is input, and sets tCL = 3 for the second and subsequent read commands RD2 and RD3.
[0108]
As described above, according to the present embodiment, the following effects can be obtained.
(1) In the present embodiment, the first read command RD1 after the input of the active command ACT is input one clock earlier than the first embodiment, so that the row address Row that increases with the variable page length is the first implementation. It is taken in one clock earlier than the form. Accordingly, the word line WL and the sense amplifier S / A can be activated approximately one clock earlier. At this time, the CAS latency tCL corresponding to the read command RD1 is changed to tCL = 4 by the CASlatency control circuit 12c until the word line WL and the sense amplifier S / A are activated until the read data is output. This period is sufficiently secured. Thereby, when the page length is variable, the start timing of the access operation based on the read command RD1 is not delayed.
[0109]
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described.
In the present embodiment, when thememory device 10 of the first embodiment is used to similarly change the page length from 256 to 32, another control method of the row address capturing method that increases with the page length change Is described. Therefore, the same components are denoted by the same names and the same reference numerals, and a detailed description thereof is partially omitted.
[0110]
FIG. 20 is a block diagram illustrating access control according to the third embodiment.
In the present embodiment, the command decoder 12 (see FIG. 1) includes thecommand determination circuit 12a and a predetermined time detection circuit (hereinafter, time detection circuit) 12d.
[0111]
Thedetection circuit 12d receives an internal clock signal CLK1, an active signal output from thecommand determination circuit 12a, and a read or write activation signal.
[0112]
That is, thecommand determination circuit 12a outputs an active signal when the internal command is the active command ACT. In response to the active signal, thetime detection circuit 12d outputs an address fetch signal for taking in the increased row address after a predetermined time (hereinafter referred to as address latency tAL) has elapsed.
[0113]
In the present embodiment, the address latency tAL is set based on the internal clock signal CLK1, and thetime detection circuit 12d counts a predetermined number of clocks based on the internal clock signal CLK1, and then outputs an address fetch signal. At this time, thetime detection circuit 12d outputs an address fetch signal until the first read activation signal or write activation signal is output from thecommand determination circuit 12a.
[0114]
Now, when the page length is set to 32, theswitch circuit 33 is switched to the connection position shown in FIG. 20 by the page length designation signal.
Thethird address buffer 13c amplifies the input address signals A0 to An based on the address fetch signal from thetime detection circuit 12d, latches the row address data based on them, and outputs the data to thethird decoder 17c. Then, thethird decoder 17c outputs a row address (RA <0: n>) for designating a column block (word line WL) corresponding to the row address data to the DRAM core 19 (FIG. 1).
[0115]
Incidentally, as shown in FIG. 20, the row address (increased row address) fetched based on the detection signal from thetime detection circuit 12d is either one of the second andthird buffers 13b and 13c based on the page length designation signal. It is taken in. FIG. 22 is a circuit diagram showing an example of a specific circuit configuration of thetime detection circuit 12d in FIG.
[0116]
FIG. 21 is a waveform diagram showing the internal operation of this embodiment. In the figure, a case where the address latency tAL of thetime detection circuit 12d is set to tAL = 1, for example, will be described.
[0117]
As shown in FIG. 21, the row address Row (RA <0: 4>) increased with the variable page length (changed from 256 to 32) is supplied from thetime detection circuit 12d one clock after the input of the active command ACT. Captured by an address capture signal. As a result, the column block and the word line WL are selected, and the selected word line WL and the corresponding sense amplifier S / A are activated.
[0118]
Thereafter, thememory device 10 sequentially receives the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>) in response to the read commands RD1 to RD3, and sets a predetermined cast latency ( tCL = 3), read data is sequentially output according to the burst length (BL = 2). At this time, as described above, in each of the read commands RD1 to RD3, the increased row address Row is not captured, but only the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>) are captured. . In the present embodiment, the read commands RD1 to RD3 have been described, but the same applies to the case of a write command.
[0119]
As described above, according to the present embodiment, the following effects can be obtained.
(1) Thecommand decoder 12 includes atime detection circuit 12d that outputs an address fetch signal after a predetermined time (address latency tAL) has elapsed in response to an active signal from thecommand determination circuit 12a. As a result, the row address Row that increases with the variable page length is fetched one clock after the active command ACT (tAL = 1). Therefore, as in the second embodiment, the word line WL and the sense amplifier S / A can be activated quickly. In this embodiment, since the increased row address Row is fetched at a timing earlier than the input of the read command RD1, it is not affected by the arrangement of the external address terminals at the time of fetching.
[0120]
(2) The timing of the active command ACT and the read command RD and the address signal specified at the time of output thereof do not depend on the page length (logical address map shape). That is, only an address signal corresponding to the row address extended between the memory controller (CPU) active command ACT and the read command RD is output. Therefore, it is easy to change, and a new function (function to change the logical address map shape) can be used without taking time and effort.
[0121]
(Fourth embodiment)
Hereinafter, a fourth embodiment of the present invention will be described.
In the present embodiment, a case will be described in which the address latency tAL of thetime detection circuit 12d in the third embodiment is set to tAL = 0.5, for example.
[0122]
FIG. 23 is a waveform diagram showing the internal operation of the fourth embodiment.
In the present embodiment, as shown in FIG. 23, the row address Row that increases as the page length is changed (changed from 256 to 32) is obtained from thetime detection circuit 12d 0.5 clocks after the active command is input. It is captured by the capture signal.
[0123]
That is, thememory device 10 takes in the row address Row (RA <0:10>) at the rising edge of the clock signal CLK based on the input of the active command ACT, and at the falling edge of the clock signal CLK 0.5 clocks later. The increased row address Row (RA <0: 4>) is fetched.
[0124]
As described above, in this embodiment, by setting the address latency tAL = 0.5, the increased row address Row is fetched by 0.5 clocks earlier than in the third embodiment, whereby the word line WL and the corresponding The sense amplifier S / A to be activated is activated for approximately 0.5 clocks.
[0125]
Thereafter, thememory device 10 sequentially receives the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>) in response to the read commands RD1 to RD3, and sets a predetermined cast latency ( tCL = 3) and read data are sequentially output based on the burst length (BL = 2). At this time, as described above, in each of the read commands RD1 to RD3, the increased row address Row is not captured, but only the column address Col (CA <0: 4>) and the bank address Bank (BA <0: 1>) are captured. . In the present embodiment, the read commands RD1 to RD3 have been described, but the same applies to the case of a write command.
[0126]
As described above, according to the present embodiment, the following effects can be obtained.
(1) In this embodiment, since the address latency tAL is set to tAL = 0.5, the row address Row that increases with the variable page length is fetched 0.5 clocks after the active command ACT. Therefore, the word line WL and the sense amplifier S / A can be activated approximately 0.5 clocks earlier than the third embodiment. Thereby, when the page length is variable, the start timing of the access operation based on the read command RD1 is not delayed.
[0127]
In addition, you may implement each said embodiment in the following aspects.
In each of the above embodiments, the number of bits of the memory cell, the address configuration, the address configuration switching type, and the like are not limited to this example.
[0128]
In FIG. 3, theclamp circuit 17d is provided in theaddress generation circuit 17, but may be provided separately.
The configuration shown in FIG. 3 may be changed as shown in FIG. That is,dedicated address buffers 13f and 13g for taking in the Y address and X address based on the address signals A (n-i + 1) to An may be provided.
[0129]
The configuration shown in FIG. 3 may be changed as shown in FIG. That is, eachaddress buffer 13h to 13j is configured to share an address buffer for taking in an X address or a Y address. These output signals (X address data or Y address data) may be appropriately selected by an XY switching signal.
[0130]
3 may be changed as shown in FIG. That is, as in FIG. 5, eachaddress buffer 13k, 13l, 13n is configured to share an address buffer for taking in an X address or a Y address, and an address (X address) that increases as the page length varies. Alternatively, anaddress buffer 13m may be separately provided for capturing only the data.
[0131]
Thecommand determination circuit 12a and thecommand detection circuit 12b in FIG. 8 may be replaced with another configuration that does not depend on the clock signal CLK1 when the memory device is an asynchronous type.
[0132]
In FIG. 10, only the sense amplifier (S / A)activation circuit 42 may be controlled.
The configuration shown in FIG. 8 may be changed as shown in FIG. That is, thethird address buffer 13c takes in the address signals A5 to A7 every time the read / write activation signal (that is, the read / write command) from thecommand determination circuit 12a. Then, based on the detection signal from thecommand detection circuit 12b, thethird decoder 17c may not re-latch the row address data from thethird address buffer 13c in the second and subsequent read / write commands. 16 and 17 are circuit diagrams showing an example of the specific circuit configuration of FIG.
[0133]
FIG. 12 shows a case where the address control performed by the configuration of FIG. 11 is performed according to the page length. In this configuration, the connection position of theswitch circuits 33a and 33b is switched by the page length designation signal, so that the row address and column address generated corresponding to the logical address map shape of theDRAM core 19 according to the page length at that time. Are output from the second andthird decoders 17b and 17c, respectively.
[0134]
In the first and second embodiments, the address increased with the variable page length is fetched simultaneously with the Y address fetched by the first read / write command after the input of the active command ACT. However, the present invention is not limited to this example. That is, after the increased address is captured by the first read / write command, the Y address may be captured after a predetermined clock (for example, after one clock) of the command.
[0135]
In the third and fourth embodiments, thetime detection circuit 12d outputs the detection signal after a predetermined clock in response to the active signal. However, when thetime detection circuit 12d is embodied in an asynchronous memory device, the internal clock The detection signal may be output after a predetermined time (tAL) has elapsed regardless of the signal CLK1.
[0136]
-As another means for realizing the method of fetching the row address Row increased with the address latency tAL = 0.5 as in the fourth embodiment, it is embodied by using a double date rate (DDR) method. May be. That is, using two clock signals represented by clock signals CLK and / CLK (/ is a bar), a row address is taken in at the rising edge of the clock signal CLK, and the rising edge of the clock signal / CLK having a phase difference of 180 degrees immediately after is taken. The increased row address may be taken in.
[0137]
In each of the above embodiments, the page length is specified when the mode register set command MRS is input or when one type of active command ACT is input. However, the input of these active commands ACT is performed using two types of active commands ACT. The page length may be designated based on the above.
[0138]
In each of the above embodiments, a synchronous memory device is used. However, a logical address map shape may be changed in an asynchronous memory. Incidentally, since the schematic configuration of the asynchronous memory is already known, the drawings and description are omitted.
[0139]
This memory device determines the address signal ADD as an X address (row address) at the falling edge of the chip enable signal (/ CE) or the row address strobe signal (/ RAS). Next, the memory device determines an address signal as a Y address (column address) by a read or write control signal or the like, and accesses a cell specified by the address.
[0140]
The logical address map shape is changed by the following illegal entry method (control method from outside which is not normally used for access from outside).
In the illegal entry method, the address configuration select signal in the memory device is generated earlier than the word enable signal from the chip enable signal / CE, as in the case of using the synchronous mode register set command (MRS method). To do. Thereby, an access delay can be prevented without delaying the switching operation of the address generation circuit or its output.
[0141]
The illegal entry method will be described in detail.
FIG. 24 is a waveform diagram illustrating a mode setting cycle for address configuration.
The memory device has a dedicated terminal for setting the mode for address configuration, and imports necessary information for determining the type of address configuration from the dedicated terminal, thereby preventing external access delay and preventing malfunction. And safe operation of normal operation can be guaranteed.
[0142]
That is, the memory device does not perform normal operation when the chip enable signal / CE1 is at the H level. During this period, the address code Code based on the address signal ADD is taken in response to the program mode signal / PE (= address configuration setting terminal) input from the dedicated terminal. Specifically, the memory device activates the input of the address code at the fall of the program mode signal / PE, and latches the address code information at the rise of the signal / PE.
[0143]
On the other hand, when the chip enable signal / CE1 is at the L level, the memory device enters an operation state corresponding to external access and takes in an address signal ADD corresponding to external access.
[0144]
In the figure, t1 to t5 are external specification timing conditions.
At the timing shown in the drawing, the input circuit of the external dedicated terminal is activated at the fall of the program mode signal / PE, and the decoding operation for the address signal is started. Then, the decoding result is determined at the rising edge of the program mode signal / PE, and the input circuit is deactivated. With this operation, power consumption can be reduced.
[0145]
In the mode setting cycle for the address configuration described above, the logic of the program mode signal / PE may be inverted. The address code may be input from a data terminal (referred to as a DQ or I / O pin).
[0146]
Further, as will be described later, the mode may be determined after repeating the program cycle by the code method several times.
FIG. 25 is an explanatory diagram of commands.
[0147]
When this command is used, a memory device of a specification system that recognizes a command with respect to a reference clock (system clock CLK or chip enable signal / CE1) and performs an external access operation is targeted.
[0148]
Therefore, in the memory device of the specification system that does not operate by a command with respect to the chip enable signal / CE1, the address is simply used as information for determining each type of address configuration based on FIG. 7, and the number of times for mode setting You can use as.
[0149]
Commands (1) to (6) and (8) to (10) are commands used in normal operation, and commands (7) and (11) are commands that do not make sense in normal operation. Command (7) is a write (WR) operation, but does not input data (masked) because signals / LB and / UB are at the H level. Command (11) is a read (RD) operation, but no data is output because it is similarly masked by signals / LB and / IB.
[0150]
In this manner, by setting a command not used for normal operation (an illegal command) as information for determining each type of address configuration, information can be set without providing a dedicated terminal.
[0151]
FIG. 26 is a waveform diagram for explaining a mode setting cycle for address configuration. By inputting a plurality of commands (11) in FIG. The case where it takes in as is shown.
[0152]
The memory device captures the address signal ADD as the address code Code in response to the command (11). This operation is repeated N times. When the N address codes Code fetched corresponding to the command (11) from the first time to the Nth time all match, the address code Code is validated to set the mode for address configuration.
[0153]
The command (11) is N? If they match once, mode setting for address configuration may be performed based on the address code Code fetched in response to the Nth command (11). Further, the address code Code may be taken in any cycle (for example, the first time). Various other applications can be developed.
[0154]
The address code for setting the mode may be determined by the number of address bits corresponding to the number of types of address configuration.
In the case of N mode setting cycles as shown in FIG. 26, a counter circuit is used inside the device. When the upper bits of the counter circuit change with respect to N mode setting cycle entries, the circuit configuration is determined.
[0155]
FIG. 27 is an operation waveform diagram of the entry control circuit which is a mode setting circuit for program address configuration.
As shown in FIG. 27A, the first entry circuit outputs the first address enable signal proaddz at the H level in the third cycle, and outputs the first entry signal proentz in the fourth cycle. Then, the first entry circuit simultaneously resets the first address enable signal proaddz and the first entry signal proentz. Thus, the memory device changes the previously determined address configuration information to the latest address configuration information according to the address code information fetched in the fourth cycle by the first entry signal proentz.
[0156]
As shown in FIG. 27B, the first entry circuit resets the count when it receives another command (device active active command or read / write command) during the counting. As a result, the first address enable signal proaddz and the enable signal proaddz are held at the L level.
[0157]
That is, in the mode setting for determining each type of address configuration, if the same command for that purpose does not continue for a specified number of times, it is canceled. (The memory device maintains the previously determined address configuration information)
FIG. 28 is an operation waveform diagram of an entry control circuit (second entry circuit) which is a mode setting circuit for the program address configuration corresponding to FIG.
[0158]
The second entry circuit outputs the H level address enable signal peaddz in response to the L level program mode signal / PE, and then outputs the H level enable signal peaddz in response to the H level program mode signal / PE. To do. As a result, the memory device changes the previously determined address configuration information to the latest address configuration information according to the address code information fetched by the second entry signal proentz.
[0159]
FIG. 29 is an operation waveform diagram of the entry signal generation circuit.
As shown in FIG. 29A, the signal generation circuit outputs a composite signal entz in response to the first entry signal proentz. Further, as shown in FIG. 29B, the signal generation circuit outputs a composite signal entz in response to the entry signal pentz.
[0160]
FIG. 30 is an operation waveform diagram of the mode setting address buffer for address configuration.
The address buffer activates the input circuit in response to the H level address enable signal peaddz and outputs the address signal az <0: 3>. The same operation is performed in response to the first address enable signal proaddz.
[0161]
FIG. 31 is an operation waveform diagram of the mode setting address latch for address configuration.
The address latch is a mode setting address signal paz for address configuration of the code code obtained by latching the address signal az <0: 3> output in response to the H level address enable signal peaddz in response to the composite signal entz. Output as <0: 3>. The same operation is performed in response to the first address enable signal proaddz.
[0162]
The mode setting decoder for address configuration decodes the mode setting address signal paz <0: 3> for address configuration and outputs address configuration selection signals for several types of address maps.
[0163]
FIG. 32 is an operation waveform diagram of the mode setting decoder.
The decoder decodes the mode setting address signal paz <0: 3>, selects one of several types of address configuration select signals for the address map, and sets it to the H level.
[0164]
If the depth of the X address <the depth of the Y address, the address configuration setting terminal can be shared by address terminals that are not used when active. In addition to the active command, the command for setting the address configuration can be a precharge command or another new command.
[0165]
-The function that can change the address map is functionalized independently for each bank. The ability to set (change) the logical address map for each bank further improves system performance.
[0166]
-The position of the address bit to be clamped may be changed as appropriate.
-You may change the position of the address bit to invalidate suitably.
In each of the above embodiments, the logical address map shape can be changed at any time from the outside, but a ROM such as bonding or Fuse is provided, and the logical address map shape is changed to a desired shape at the time of shipment or user use. You may make it maintain the shape. Further, a ROM rewritable from the outside may be provided, and the logical address map shape may be changed as necessary. In these cases, the logical address map shape is fixed over a short period or a long period. Therefore, existing programs and CPUs can be used. Further, the trouble of changing the logical address map shape for each row access cycle can be saved.
[0167]
The characteristics of this embodiment are summarized as follows.
(Supplementary Note 1) An address terminal that simultaneously takes in an M-bit first address and an N-bit second address is provided, or an M-bit first address and an N-bit second address, whichever is larger, are provided. In a storage device for accessing a memory cell array in which memory cells are arrayed at the first address and the second address,
An address control unit is provided for replacing a part of an external address input from the address terminal with a first address or a second address based on access mode information for changing a logical address map shape of the memory cell array. Storage device.
(Supplementary Note 2) An address terminal that simultaneously captures an M-bit first address and an N-bit second address is provided, or an M-bit first address and an N-bit second address, whichever is larger, is provided. In a storage device for accessing a memory cell array in which memory cells are arrayed at the first address and the second address,
A storage device comprising: an address invalidating means for invalidating an external address inputted from the address terminal or a part thereof based on access form information for changing a logical address map shape of the memory cell array.
(Supplementary note 3) Included is a predetermined time detection means for outputting a control signal for capturing an i-bit increment address that increases in accordance with a change in the logical address map shape after a predetermined time has elapsed after the first address capture. The storage device according toappendix 1 or 2, characterized by:
(Supplementary note 4) The storage device according tosupplementary note 3, wherein the predetermined time detection means outputs the control signal after a predetermined clock of a clock signal in response to an active command for taking in the first address.
(Supplementary Note 5) A control signal for fetching an i-bit increment address that increases in accordance with the change in the logical address map shape is based on a command issued at the time of (Ni) bit second address fetch control. The storage device according toappendix 1 or 2, further comprising command detection means for outputting.
(Additional remark 6) The said command detection means detects the first read or write command after the active command which takes in the said 1st address, and outputs the said control signal based on this read or writecommand 5. The storage device according to 5.
(Supplementary note 7) The storage device according to supplementary note 6, further comprising a cast latency control means for delaying a cast latency corresponding to the first read or write command based on a control signal from the command detection circuit.
(Supplementary note 8) The storage device according to any one ofSupplementary notes 3 to 6, further comprising: a word line activation unit that activates a word line based on a control signal for capturing the i-bit increment address.
(Supplementary note 9) The storage device according to any one ofsupplementary notes 3 to 6, further comprising sense amplifier activation means for activating a sense amplifier based on a control signal for capturing the i-bit increment address.
(Supplementary note 10) The storage device according tosupplementary note 2, wherein the address invalidation means includes means for clamping an arbitrary address in order to vary the compression rate of decoding.
(Supplementary Note 11) A unit that generates an address configuration selection signal corresponding to the setting of the logical address map shape by a control signal to which the access form information is applied, or a combination of a plurality of control signals,
The storage device according toappendix 1 or 2, wherein the address control unit or the address invalidation unit executes the replacement or the invalidation based on the address configuration selection signal.
(Supplementary Note 12) An external address is input, and based on the address configuration selection signal, the output signal is used as a first signal generation circuit for generating a selection signal in the first address direction and a selection signal in the second address direction. 12. The storage device according toclaim 11, further comprising an address generation circuit having a switching circuit that switches to a second signal generation circuit to be generated.
(Additional remark 13) The said address control means or the said address invalidation means is provided with ROM, such as bonding or Fuse which memorize | stores the said access mode information, The memory | storage device ofAdditional remark 1 or 2 characterized by the above-mentioned.
(Supplementary Note 14) The storage device according toSupplementary Note 1 or 2, wherein the address control unit or the address invalidation unit includes an externally rewritable ROM that stores the access mode information.
(Supplementary Note 15) An address terminal that simultaneously captures the M-bit first address and the N-bit second address is provided, or an M-bit first address and an N-bit second address, whichever is greater, is provided. An internal control method in a storage device for accessing a memory cell array in which memory cells are arrayed at the first address and the second address,
An internal control method in a storage device, wherein a part of an external address input from the address terminal is replaced with a first address or a second address based on access mode information for changing a logical address map shape of the memory cell array .
(Supplementary Note 16) An address terminal that simultaneously takes in an M-bit first address and an N-bit second address is provided, or an M-bit first address and an N-bit second address, whichever is larger, are provided. An internal control method in a storage device for accessing a memory cell array in which memory cells are arrayed at the first address and the second address,
An internal control method in a storage device, wherein an external address input from the address terminal or a part thereof is invalidated based on access form information for changing a logical address map shape of the memory cell array.
(Supplementary note 17) The internal control method for a storage device according tosupplementary note 15 or 16, wherein the access mode information is set to be set during a standby period or simultaneously with an active operation.
(Supplementary note 18) The internal control method for a storage device according to any one ofsupplementary notes 15 to 17, wherein the activation number of the sense amplifier is controlled in accordance with the logical address map shape.
(Supplementary note 19) The internal control method for a storage device according to any one ofsupplementary notes 15 to 18, wherein a compression rate of decoding is varied in accordance with the logical address map shape.
(Supplementary note 20) An address configuration selection signal corresponding to the setting of the logical address map shape is generated by a control signal to which the access mode information is applied or a combination of a plurality of control signals, and the address configuration selection signal is generated based on the address configuration selection signal. The internal control method for a storage device according to any one ofappendices 15 to 18, wherein the replacement or the invalidation is executed.
(Additional remark 21) The first and second addresses are generated by common address generation means, and the output destination of the common address generation means is switched by the address configuration selection signal. Control method.
(Supplementary note 22) Supplementary note 20, comprising first and second address generation means for generating the first and second addresses by an external address, and switching an input destination of the external address by the address configuration selection signal. An internal control method for the storage device.
(Supplementary note 23) The internal structure of the storage device according toSupplementary note 15 or 16, wherein an i-bit increment address that increases in accordance with a change in the logical address map shape is fetched in a time-sharing manner after the first address is fetched. Control method.
(Supplementary Note 24) The address latency control is characterized in that the first address is fetched in synchronization with a clock signal, and then the i-bit increased address is fetched in synchronization with a predetermined clock of the clock signal. The internal control method in the storage device according to attachment 23.
(Supplementary Note 25) The address latency control includes a step for prefetching a predetermined number of clocks of the clock signal after fetching the first address in order to generate a control signal for fetching the i-bit increased address. 25. An internal control method for a storage device according to appendix 24.
(Supplementary note 26) The internal control method for a storage device according to supplementary note 25, wherein the step is performed before or at the time of capturing the first address.
(Supplementary note 27) The internal control method for a storage device according to supplementary note 25 or 26, wherein the step is performed by a command and set in a mode register.
(Supplementary note 28) The supplementary note 25 or 26 is characterized in that the step is performed by a command including an address code before the first address is fetched and two active commands are taken when the first address is fetched. An internal control method for the storage device.
(Supplementary note 29) Thesupplementary note 15 or 16, wherein the i-bit increment address that increases in accordance with the change in the logical address map shape is performed simultaneously with the control of taking in the (Ni) bit second address. An internal control method in a storage device.
(Supplementary Note 30) An i-bit increment address that increases in accordance with the change in the logical address map shape is selected from an address terminal that is not used at the time of taking in a second address of (N−i) bits among the N address terminals. 17. The internal control method for a storage device according toappendix 15 or 16, characterized in that it is captured.
(Supplementary note 31) Thesupplementary note 15 or 16, wherein the i-bit increment address that increases in accordance with the change in the logical address map shape is performed at the time of the next command after the active command for fetching the first address. An internal control method in a storage device.
(Supplementary note 32) The internal control method for a storage device according tosupplementary note 31, wherein the i-bit increment address is fetched simultaneously with the read or write command after the active command.
(Supplementary Note 33) Command detection means for detecting a first read or write command after the active command is provided, and delaying a cast latency corresponding to the first read or write command based on an output signal of the command detection means. 39. An internal control method for the storage device according toSupplementary Note 32.
(Supplementary Note 34) A predetermined time detection unit that outputs a signal for acquiring the i-bit increased address after a lapse of a predetermined time after the acquisition of the first address is provided, and an output signal of the command detection unit or the predetermined time detection unit 34. The internal control method in the memory device according toappendix 33, wherein the word line is activated based on the memory device.
(Supplementary note 35) The internal control method in the storage device according tosupplementary note 33 or 34, wherein a sense amplifier is activated based on an output signal of the command detection means or the predetermined time detection means.
(Supplementary Note 36) An address terminal that simultaneously takes in an M-bit first address and an N-bit second address is provided, or an M-bit first address and an N-bit second address, whichever is larger, are provided. In a system comprising storage means for accessing a memory cell array in which memory cells are arrayed at the first address and the second address, and control means for accessing and controlling the memory cell array, the control means comprises: Providing information on the current access to the storage means;
The storage means generates an i-bit increased address that increases in accordance with the logical address map shape of the memory cell array changed based on the access mode information in a time-sharing manner after the first address is generated. Feature system.
(Supplementary note 37) The system according to supplementary note 36, wherein the control means performs the access mode information using any one of code information based on an address, a decoder, and a control signal.
(Supplementary note 38) The system according to supplementary note 36 or 37, wherein the control means supplies the access form information simultaneously with or before the start of access.
(Supplementary Note 39) An address terminal that simultaneously takes in an M-bit first address and an N-bit second address is provided, or an M-bit first address and an N-bit second address, whichever is larger, are provided. And a storage means control method in a system comprising storage means for accessing a memory cell array in which memory cells are arrayed at the first address and the second address, and control means for accessing and controlling the memory cell array. And
The control means changes the logical address map shape of the memory cell array included in the storage means according to the access form information from time to time, and increases the i-bit increment address that increases according to the logical address map shape. A method for controlling storage means in a system that controls to generate addresses in a time-sharing manner after generating addresses.
[0168]
【The invention's effect】
As described above in detail, according to the present invention, a storage device, an internal control method for the storage device, a system, and a storage means in the system can achieve efficient access and reduction of current consumption without changing the package. A control method can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram for explaining an outline of an SDRAM;
FIG. 2 is a schematic configuration diagram of a DRAM core.
FIG. 3 is a block diagram illustrating a method for controlling a memory device according to the first embodiment.
FIG. 4 is a block diagram illustrating another control method.
FIG. 5 is a block diagram illustrating another control method.
FIG. 6 is a block diagram illustrating another control method.
FIG. 7 is a waveform diagram showing an internal operation of the memory device according to the first embodiment.
FIG. 8 is a block diagram illustrating access control.
FIG. 9 is a block diagram illustrating access control according to a page length.
FIG. 10 is a block diagram illustrating a method for controlling an activation circuit.
FIG. 11 is a block diagram showing another configuration of FIG. 8;
FIG. 12 is a block diagram illustrating access control according to a page length.
13 is a circuit diagram illustrating a specific configuration example of FIG. 8;
14 is a circuit diagram illustrating a specific configuration example of FIG. 8;
15 is a waveform diagram showing the internal operation of FIGS. 13 and 14. FIG.
16 is a circuit diagram illustrating a specific configuration example of FIG. 11;
FIG. 17 is a circuit diagram illustrating a specific configuration example of FIG. 11;
FIG. 18 is a waveform diagram showing the internal operation of the second embodiment.
FIG. 19 is a block diagram illustrating a method for controlling cast latency.
FIG. 20 is a block diagram illustrating access control according to the third embodiment.
FIG. 21 is a waveform diagram showing the internal operation of the third embodiment.
FIG. 22 is a circuit diagram illustrating a specific configuration example of a predetermined time detection circuit;
FIG. 23 is a waveform diagram showing the internal operation of the fourth embodiment.
FIG. 24 is a waveform diagram illustrating a mode setting cycle.
FIG. 25 is an explanatory diagram of commands.
FIG. 26 is a waveform diagram illustrating a mode setting cycle.
FIG. 27 is an operation waveform diagram of the program mode setting circuit.
FIG. 28 is an operation waveform diagram of the program mode setting circuit.
FIG. 29 is an operation waveform diagram of the combined entry signal generation circuit.
FIG. 30 is an operation waveform diagram of the mode setting address buffer;
FIG. 31 is an operation waveform diagram of a mode setting address latch;
FIG. 32 is an operation waveform diagram of the mode setting decoder;
FIG. 33 is a block diagram illustrating a conventional method for controlling a memory device.
FIG. 34 is a waveform diagram showing a conventional internal operation.
FIG. 35 is a waveform diagram showing an internal operation when a conventional page length is variable.
FIG. 36 is a block diagram illustrating conventional access control.
FIG. 37 is a block diagram illustrating a conventional method for controlling an activation circuit.
[Explanation of symbols]
Row X address (row address) as first address
Col Y address (column address) as second address
10 Memory device as storage device
21 Memory cell array

Claims

Translated fromJapanese

所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、
前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段を備え、
前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むことを特徴とする記憶装置。In a storage device that takes in a first address of M bits and a second address of N bits smaller than the M bits using a predetermined number of address terminals, and accesses a memory cell array in which memory cells are arrayed,
Based on the access form information, the logical address map shape of the memory cell array is i bits more than the predetermined number of address terminals (M + i) bits and i bits less than the N bits (Ni). The logical address map shape represented by the second address of the bit is changed, and the i-bit first address increased with the change is generated in a time-sharing manner after the M-bit first address is generated. An address control means,
The address control means sets the first latency from the issuance of the first read command corresponding to the second address of (Ni) bits to the first data output to the second address of (Ni) bits. A storage devicethat captures the increased i-bit first address so as to be longer than the second latency from the issuance of the corresponding second read command to the second data output .

前記アドレス制御手段は、アクティブコマンドの発行後に発行される前記第１リードコマンドに伴って、前記増加したｉビットの第１アドレスを取り込むことを特徴とする請求項１記載の記憶装置。 The storage device according to claim 1, wherein the address control unit captures the increased i-bit first address in accordance with the first read command issued after an active command is issued.

前記第１アドレスはロウアドレスであり、前記第２アドレスはコラムアドレスであることを特徴とする請求項１記載の記憶装置。 2. The storage device according to claim 1, wherein the first address is a row address, and the second address is a column address.

前記第２レイテンシは、モードレジスタに設定されていることを特徴とする請求項１記載の記憶装置。 The storage device according to claim 1, wherein the second latency is set in a mode register.

前記増加はページ長変化に伴いなされることを特徴とする請求項１記載の記憶装置。 The storage device according to claim 1, wherein the increase is made with a change in page length.

所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、In a storage device that takes in a first address of M bits and a second address of N bits smaller than the M bits by using a predetermined number of address terminals, and accesses a memory cell array in which memory cells are arrayed,
前記メモリセルアレイの論理アドレスマップ形状が、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更されたとき、該論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記（Ｎ−ｉ）ビットの第２アドレスの取り込み時に不要となる前記ｉビットの第２アドレスを無効化するアドレス無効化手段と、  The logical address map shape of the memory cell array includes a first address of (M + i) bits that are i bits more than the predetermined number of address terminals and a second address of (Ni) bits that are i bits fewer than the N bits. When the logical address map shape is changed, the i-th bit of the i-bit which becomes unnecessary when the (N−i) -bit second address is fetched based on the access mode information for changing the logical address map shape. Address invalidation means for invalidating two addresses;
前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段と、を備え、  An address control means for generating the first address of i bits increased with the change of the logical address map shape in a time-sharing manner after generating the first address of M bits,
前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むことを特徴とする記憶装置。  The address control means sets the first latency from the issuance of the first read command corresponding to the second address of (Ni) bits to the first data output to the second address of (Ni) bits. A storage device, wherein the increased i-bit first address is fetched so as to be longer than a second latency from a corresponding second read command issuance to a second data output.

所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、An internal control method in a memory device that takes in a first address of M bits and a second address of N bits smaller than the M bits by using a predetermined number of address terminals and accesses a memory cell array in which memory cells are arrayed. There,
前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、  Based on the access mode information, the logical address map shape of the memory cell array is i bits more than the predetermined number of address terminals (M + i) bits and i bits less than the N bits (Ni). Changing to a logical address map shape represented by the second address of the bit;
前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させること、  Generating the i-bit first address increased with the change of the logical address map shape in a time-sharing manner after generating the M-bit first address;
前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、  The first latency from the issuance of the first read command corresponding to the (Ni) bit second address to the first data output is the second read command corresponding to the (Ni) bit second address. Fetching the increased i-bit first address so as to be longer than the second latency from the issuance to the second data output;
を備えたことを特徴とする記憶装置における内部制御方法。An internal control method for a storage device, comprising:

所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、An internal control method in a memory device that takes in a first address of M bits and a second address of N bits smaller than the M bits by using a predetermined number of address terminals and accesses a memory cell array in which memory cells are arrayed. There,
前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、  Based on the access mode information, the logical address map shape of the memory cell array is i bits more than the predetermined number of address terminals (M + i) bits and i bits less than the N bits (Ni). Changing to a logical address map shape represented by the second address of the bit;
前記論理アドレスマップ形状の変更に伴い不要となる前記ｉビットの第２アドレスを無効化すること、  Invalidating the i-bit second address that is not required when the logical address map shape is changed,
前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、  The first latency from the issuance of the first read command corresponding to the (Ni) bit second address to the first data output is the second read command corresponding to the (Ni) bit second address. Fetching the increased i-bit first address so as to be longer than the second latency from the issuance to the second data output;
を備えたことを特徴とする記憶装置における内部制御方法。An internal control method for a storage device, comprising:

所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段を備えたシステムにおいて、In a system including a memory unit that takes in a first address of M bits and a second address of N bits smaller than the M bits by using a predetermined number of address terminals and accesses a memory cell array in which memory cells are arrayed ,
前記記憶手段にアクセス形態情報を供給する制御手段を備え、 Control means for supplying access mode information to the storage means;
前記記憶手段は、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むことを特徴とするシステム。 Based on the access form information, the storage means sets the logical address map shape of the memory cell array to i bits more than the predetermined number of address terminals (i.e., the first address of (M + i) bits and i bits less than the N bits). (N-i) After changing to the logical address map shape represented by the second address of bits and generating the first address of M bits, the first address of i bits increased with the change is generated. The first latency from the issuance of the first read command corresponding to the second address of the (N−i) bits to the first data output is generated in the time division, and the second address of the (N−i) bits is The increased i-bit first address is fetched so as to be longer than the second latency from the issuance of the corresponding second read command to the second data output. System, wherein the door.

前記制御手段は、前記アクセス形態情報を、アドレスとデコーダと制御信号によるコード情報のうちいずれかで行うことを特徴とする請求項９記載のシステム。10. The system according to claim 9, wherein the control means performs the access form information as one of code information based on an address, a decoder, and a control signal.

所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、該記憶手段を制御する制御手段とを備えたシステムにおける記憶手段の制御方法であって、A storage unit that takes in a first address of M bits and a second address of N bits fewer than the M bits using a predetermined number of address terminals, and accesses a memory cell array in which memory cells are arrayed; and the storage unit And a storage means control method in a system comprising a control means for controlling
前記制御手段が、前記記憶手段にアクセス形態情報を供給すること、 The control means supplies access mode information to the storage means;
前記記憶手段が、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビ Based on the access form information, the storage means sets the logical address map shape of the memory cell array to i bits more than the predetermined number of address terminals (M + i) first address and i bits less than the N bits. (N-i) After changing to the logical address map shape represented by the second address of bits and generating the first address of M bits, the first address of i bits increased with the change is generated. The first latency from the issuance of the first read command corresponding to the second address of the (N−i) bits to the first data output is generated in the time division, and the second address of the (N−i) bits is The increased i-bit is longer than the second latency from the issuance of the corresponding second read command to the second data output.ットの第１アドレスを取り込むこと、Capture the first address of the network,
を備えた、システムにおける記憶手段の制御方法。A method for controlling storage means in a system, comprising: