JP3983167B2

Movatterモバイル変換

Info

Publication number: JP3983167B2
Application number: JP2002378306A
Authority: JP
Inventors: 文岳張
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2007-09-26
Anticipated expiration: 2022-12-26
Also published as: JP2004214228A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体デバイス（Semiconductor Device）の構造とその製造方法に関し、特に、金属酸化膜半導体電界効果型トランジスター（MOSFET）とその製造方法に関する。
【０００２】
【従来の技術】
金属酸化膜半導体（MOS）製造工程の線幅（Line-width）が日増しに縮小するにつれて、ソース（Source）およびドレイン（Drain）間のゲート（Gate）から離れた場所でリーク電流（Leakage Current）もまた増加するものとなっている。このリーク電流は、厚さが比較的薄いゲート誘電体（Gate Dielectric）層により減少するものの、工程線幅が０．１μｍ以下にまで縮小した時、たとえ厚さがたいへん薄いゲート誘電層でもリーク電流を減少させることができなかった。この問題に対して、米国バークレイ・カリフォルニア州大学の胡正明（Chenming HU 音訳）教授は、２つの解決方法があることを示したが、１つ目は、厚さが極めて薄い半導体基板によりＭＯＳＦＥＴを製作すれば、基板中にゲートから離れた場所がなくなり、その場所のリーク電流を徹底して解消できるというものであり、２つ目は、ダブルゲート（Double Gate）構造を形成するもので、ゲート誘電層を挟んでチャネル領域を包囲することで、チャネル領域全体がいずれもゲート電場の影響を受けてデバイスの起動電流（On-current）を増大させるとともに、リーク電流を減少させるというものであった。
【０００３】
そこで、上述した２つの観念を結合したフィン電界効果型トランジスター（Fin FET, FinFET）が公開されたが、その構造は、図１（ａ）（ｂ）（ｃ）に示すもので、図１（ｂ）（ｃ）は、図１（ａ）の切断線I −I' およびII − II’に沿って示した断面図である。なお、このフィン電界効果型トランジスターの形成ステップは、次の通りである。先ず絶縁層上シリコン（SOI）基板１００を提供するものであって、絶縁層１０５上のシリコン層（図示せず。符号１２０を加工する前のもの）の厚さを１００ｎｍとする。次に、熱酸化法によりこのシリコン層を５０ｎｍの薄さとしてから、シリコン層上に低温酸化シリコン（LTO）材質のハードマスク層１１０を形成し、１００ｋｅｖの電子ビーム（Electron Beam）リソグラフィーおよび異方性エッチング（anisotropic Etching）によりハードマスク層１１０とこのシリコン層とをパターニングして、図１（ａ）（ｃ）に示したような幅が２０〜５０ｎｍほどのフィン状シリコン層１２０を形成する。次に、基板１００上にポリシリコン−ゲルマニウム（Poly Si-Ge）層（図示せず。符号１４０，１５０を加工する前のもの）および低温酸化シリコン材質のハードマスク層１３０を形成してから、この２つをパターニングして隆起式ソース１４０ならびにドレイン１５０を形成するが、その厚さは、フィン状シリコン層１２０より遥かに大きいものである。
【０００４】
引き続き、図１（ａ）（ｂ）（ｃ）において、ＳＯＩ基板１００上にコンフォーマルな窒化シリコン層（図示せず。符号１６０を加工する前のもの）を堆積してから異方性エッチングによりウォールスペーサー１６０を形成する。この異方性エッチングにおいて、ハードマスク層１３０上の窒化シリコン層を完全にエッチング除去した後もオーバーエッチ（Over-etch）を行い、厚さが極めて小さいフィン状シリコン層１２０側壁の窒化シリコンを完全にエッチング除去するが、図１（ａ）（ｂ）に示すように、隆起式ソース１４０およびドレイン１５０の側壁にはウォールスペーサー１６０を残す。フィン状シリコン層１２０の両側壁にゲート酸化層１７０を形成してから、ＳＯＩ基板１００上にポリシリコン−ゲルマニウム層（図示せず。符号１８０を加工する前のもの）を堆積するとともに、２つのウォールスペーサー１６０間の隙間１９０を充填する。そして、このポリシリコン−ゲルマニウム層をパターニングしてゲート１８０を形成する。
【０００５】
【発明が解決しようとする課題】
このようなFin FET製造方法は、電子ビームリソグラフィーによりフィン状シリコン層１２０をパターニングするので、フィン状シリコン層１２０の幅を２０〜５０ｎｍにまで縮小することができ、リーク電流を防止することができる。また、図１（ａ）（ｃ）に示したように、フィン状シリコン層１２０の両側壁がいずれもゲート１８０の電場に誘導されることから、このデバイスの起動電流（On-current）が大きいものとなる。しかしながら、従来技術にかかる方法およびそれにより製作されたFin FETには、以下に述べるような幾つかの問題点がある。第１に、従来技術においてはＳＯＩ基板を使う必要があるが、その価格は高いものであった。第２に、Fin FETの隆起式ソースおよびドレイン側壁のウォールスペーサーを形成する時、フィン状シリコン層側壁のウォールスペーサー材料（窒化シリコン）は、オーバーエッチにより完全除去されるため、フィン状シリコン層側壁に欠陥が生じる、つまり、チャネル領域の表面性質に劣化が生じて、デバイス性能に影響を及ぼすものとなっていた。第３に、Fin FETのソースおよびドレインの電気抵抗を減少させるために採用した隆起式ソースおよびドレインは、その工程条件を容易には制御できないものであった。第４に、Fin FETは、垂直構造デバイスであるため、後続の平坦化工程が難しいものとなっていた。第５に、Fin FETのフィン状シリコン層１２０の幅を狭いものとして、リーク電流を低減する必要があるため、現在は未だ量産できない電子ビームリソグラフィーによりパターニングを行わなければならず、後続の異方性エッチングも制御が容易ではなかった。
【０００６】
そこで、この発明の第１の目的は、リーク電流が少なく、起動電流が大きく、上述したFin FETの問題を解決することができる金属酸化膜半導体電界効果型トランジスターの構造を提供することにある。この発明の第２の目的は、デバイスのリーク電流を減少させ、デバイスの起動電流を増大させると同時に、上述したFin FETデバイスおよびその製造方法がもたらす問題を解決することができる金属酸化膜半導体電界効果型トランジスターの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明にかかる金属酸化膜半導体電界効果型トランジスターは、半導体基板と、ドープド半導体層と、ゲート誘電層と、ゲートと、ソースと、ドレインとから構成される。そして、半導体基板上にトレンチを有し、ドープド半導体層がトレンチをまたぎ、その輪郭が完全にはトレンチを内包しない、すなわち、トレンチを部分的に被覆するものとする。ゲート誘電層は、トレンチ表面およびドープド半導体層表面に位置し、ゲートは、トレンチ中およびトレンチの上方に位置するとともに、ゲート誘電層を挟んでドープド半導体層を包囲するが、このゲートに包囲された部分のドープド半導体層がチャネル領域となる。このゲートが水平にドープド半導体層を包囲する時、つまり、両者間のゲート誘電層が半導体基板の表面と平行である時、このゲートを特に水平包囲ゲート（Horizontal Surround Gate = HSG）と呼ぶ。また、ソースおよびドレインは、ゲートの両側に位置する。
【０００８】
同じく、上記課題を解決し、所望の目的を達成するために、この発明に係る金属酸化膜半導体電界効果型トランジスターの製造方法は、半導体基板を提供するステップと、半導体基板上にトレンチを形成するステップと、トレンチを犠牲層により充填するステップと、半導体基板および犠牲層上をドープド半導体層で被覆するステップと、ドープド半導体層をパターニングして素子領域を形成するものであって、素子領域が、犠牲層をまたぐとともに、犠牲層の一部分を露出させるステップと、犠牲層を除去するステップと、トレンチおよび素子領域の表面にゲート誘電層を形成するステップと、ゲート誘電層上に導体層を形成するとともに、トレンチを充填するステップと、導体層をパターニングして、トレンチ中およびトレンチの上方に位置し、かつゲート誘電層を挟んで素子領域を包囲するゲートを形成するステップと、ゲートの両側にソースおよびドレインを形成するステップとから構成される。
【０００９】
なお、この発明にかかる金属酸化膜半導体電界効果型トランジスターの製造方法において、ソースおよびドレインは、ドープド半導体層を形成する前にイオン注入法により形成することもでき、この時、犠牲層をソースとドレインとを分離するために使用することができる。
【００１０】
この発明に係る金属酸化膜半導体電界効果型トランジスターとその製造方法は、デバイスのリーク電流を減少させ、起動電流を増大させることができるが、その理由を述べると、次の通りである。その１、この発明はたいへん薄いドープド半導体層を形成してチャネル領域とすることができるので、チャネル領域中にゲートから遠い領域が存在し得ず、ゲートから遠い場所で発生するリーク電流を徹底的に解消することができる。その２、この発明にかかる金属酸化膜半導体電界効果型トランジスターにおいて、ゲートがトレンチ上方のチャネル領域を包囲しているので、チャネル領域の上下層がいずれもゲート電場の影響を受けることができて、デバイスの起動電流を増大させるとともに、リーク電流を減少させることができる。
【００１１】
さらに、この発明にかかる金属酸化膜半導体電界効果型トランジスターとその製造方法は、また、上述したFin FETデバイスの問題点を解決することができるが、その理由は、次の通りである。その１、この発明は、たいへん薄いドープド半導体層を形成してチャネル領域とすることができるので、ＳＯＩ薄膜に取って代わることができ、高価なＳＯＩ基板を使う必要がない。その２、この発明のドープド半導体層の表面、つまりチャネル領域の表面は、ドライエッチングによる破壊を受けないので、デバイスの機能に影響を与えない。その３、この発明のソースおよびドレインは、一般的なドーピングにより形成できるから、その工程条件を容易に制御することができる。その４、この発明にかかる金属酸化膜半導体電界効果型トランジスターは、水平構造のデバイス（チャネル領域の表面と基板の表面とが平行）であるので、後続の平坦化工程を容易に行うことができる。その５、この発明は、ドープド半導体層の形成厚さによりチャネル領域の厚さとすることができるため、Fin FETデバイスを製作するのに必要な電子ビームリソグラフィー技術を使用することもなく、しかも異方性エッチングの制御が難しいという問題もない。
【００１２】
【発明の実施の形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
【００１３】
図２において、図２（ａ）は、この発明に係る金属酸化膜半導体電界効果型トランジスターの製造フローを示す平面図であり、図２（ｂ）は、図２（ａ）の切断線III − III' に沿って示した要部断面図である。先ず、半導体基板２００を提供するが、例えば、バルキー（Bulky）型シリコン基板とすることができ、その上にサークル状の浅いトレンチ分離（Shallow Trench Isolation = STI）２１０を形成する。その材質としては、例えば、高密度プラズマ化学気相堆積法（HDP-CVD）により形成される酸化シリコンとすることができる。次に、フォトリソグラフィーエッチングを行って、浅いトレンチ分離２１０により包囲された半導体基板２００上にトレンチ２２０を形成するが、対向する２辺は、浅いトレンチ分離２１０中にまで延伸されている。このトレンチ２２０の深さは、０．０５〜０．３μｍの範囲である。
【００１４】
図３において、犠牲層（Sacrificial Layer）２２２によりトレンチ２２０を充填するが、この犠牲層２２２の材質は、浅いトレンチ分離２１０とは異なり、例えば、窒化シリコンとする。犠牲層２２２を形成する方法は、次の通りである。先ず、化学気相堆積法（CVD）により半導体基板２００上に犠牲層材料を堆積するとともに、化学的機械研磨法（Chemical Mechanical Polishing = CMP）によりトレンチ２２０以外の犠牲層材料を除去する。次に、半導体基板２００およびトレンチ２２０上にアモルファス系半導体層２３０を形成するが、例えば、アモルファスシリコン層とする。このアモルファスシリコン層を形成する方法は、例えば、低圧化学気相堆積法（LPCVD）によるものとし、その厚さを１〜５０ｎｍの範囲とする。
【００１５】
図４において、固相エピタキシー（Solid Phase Epitaxy）を行い、アモルファス系半導体層２３０を結晶性半導体層２３０ａとするが、この結晶性半導体層２３０ａは、半導体基板２００と同じ材質なので、両者を一体化したものとして図示している。アモルファス系半導体層２３０をアモルファスシリコン層とする時、固相エピタキシー温度を５００〜６００℃の範囲とし、時間を１〜６時間とする。次に、チャネルイオン注入を行い、結晶性半導体層２３０ａ中へイオン２３３を注入するが、結晶性半導体層２３０ａのトレンチ２２０の上方部分をチャネル領域とし、イオン２３３の注入ドーズ量を１×１０¹²／ｃｍ²〜６×１０¹³／ｃｍ²の範囲とする。もしもデバイスをＮＭＯＳとする場合、イオン２３３をＰ型イオン、例えば、ホウ素イオンとし、反対の場合には、Ｎ型イオン、例えば、リンイオンまたはヒ素イオンとする。
【００１６】
この他に、上記のドーピングした結晶性半導体層２３０ａを形成したい時、インサイチュウ（in situ）方式を採用することもでき、アモルファス系半導体層２３０を堆積する時、同時にドーピングを行ってから、固相エピタキシーを行い、ドーピングしたアモルファス系半導体層２３０を結晶性半導体層２３０ａとすることができる。
【００１７】
図５において、図５（ｂ）は、図５（ａ）の切断線III − III' に沿って示した要部断面図である。次に、結晶性半導体層２３０ａをパターニングして、素子領域２３０ｂを形成する。この素子領域２３０ｂは、犠牲層２２２の中間部分をまたいでおり、このようにして、半導体基板２００と浅いトレンチ分離２１０と素子領域２３０ｂとにより２つのスリット２２６を取り囲むと同時に、犠牲層２２２のエッジ部分を露出させている。
【００１８】
図６において、図６（ｂ）は、図６（ａ）の切断線III − III' に沿って示した要部断面図であるが、図６（ａ）中には、符号２４０のゲート誘電層を図示していない。図６（ａ）において、等方性エッチングにより犠牲層２２２をエッチング除去し、素子領域２３０ｂをトレンチ２２０の上方を架空通過させるが、エッチング剤は、２つのスリット２２６を通って犠牲層２２２を完全に除去する。この等方性エッチングとしては、例えば、ウエットエッチングとし、犠牲層２２２の材質が窒化シリコンである時には、そのエッチング剤を熱リン酸（phosphoric acid）とする。図６（ｂ）において、トレンチ２２０および領域２３０ｂの露出された表面上にゲート誘電層２４０、例えば、ゲート酸化層または窒化ゲート酸化層を形成するが、ゲート酸化層を形成する方法としては、熱酸化法（Thermal Oxidation）とし、窒化ゲート酸化層は、ゲート酸化層を形成した後で更に窒化することにより得られる。
【００１９】
図７において、半導体基板２００上に導体層２５０を形成するとともに、トレンチ２２０を充填するが、この導体層２５０の材質としては、例えば、ポリシリコン、ポリシリコン−ゲルマニウム、シリサイドまたは金属とし、その形成方法は、例えば、低圧化学気相堆積法（LPCVD）とする。
【００２０】
図８において、図８（ｂ）は、図８（ａ）の切断線III − III' に沿って示した要部断面図であり、図８（ｃ）は、図８（ａ）の切断線IV − IV' に沿って示した要部断面図であるが、図８（ａ）には、ゲート誘電層２４０を図示していない。図８に示すように、導体層２５０をパターニングしてゲート２５０ａを形成するが、その位置は、トレンチ２２０中とトレンチ２２０の上方とであり、ゲート誘電層２４０を挟んで水平にトレンチ２２０上方の素子領域２３０ｂを包囲しており、この部分の素子領域２３０ｂをチャネル領域としている。
【００２１】
図９において、ゲート２５０ａをマスクとしてイオン注入２６０を行い、ゲート２５０ａの両側の半導体基板２００中にソース領域２６１およびドレイン領域２６２を形成する。しかし、ソース領域２６１およびドレイン領域２６２を形成する方法は、イオン注入法に限定されるものではなく、その他のドーピング方法、例えば、拡散式ドーピング法でも良い。
【００２２】
さらには、図１０において、同時に図７と図８（ｂ）とを比較すると分かりやすいように、素子領域２３０ｂの下表面のゲート誘電層２４０上に導体層２５０ならびにゲート２５０ａを形成する、つまり素子領域２３０ｂの下層を反転（Inversion）させるだけで良いのであるから、導体層２５０がトレンチ２２０を充填せずに、トレンチ２２０中に空洞２７３を形成しても良く、このようにして、ゲート２５０ａのトレンチ２２０中の部分を中空ブロック状とし、図７と図８（ｂ）と図９とに示した、むくブロック状（中実ブロック状）としないこともできる。
【００２３】
また、図３〜図５において、ソース／ドレインもまたアモルファス半導体層２３０を形成する前に、イオン注入法により形成することができ、この時、犠牲層２２２によりソース領域とドレイン領域とを分離することができる。
【００２４】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２５】
【発明の効果】
上記構成により、この発明にかかる金属酸化膜半導体電界効果型トランジスターとその製造方法は、デバイスのリーク電流を減少させ、起動電流を増大させることができるが、その理由は、次の通りである。
（１）この発明は、たいへん薄いドープド半導体層を形成してチャネル領域とすることができるので、チャネル領域がゲートから離れた領域ではなくなり、ゲートから離れた場所のリーク電流を徹底的に解消できる。
（２）この発明にかかる金属酸化膜半導体電界効果型トランジスター中のゲートは、トレンチ上方のチャネル領域を水平に包囲するので、チャネル領域の上下層がいずれもゲート電場の影響を受けることができ、デバイスの起動電流を増大させ、リーク電流を減少させることができる。また、この発明にかかる金属酸化膜半導体電界効果型トランジスターとその製造方法は、従来技術のFin FETデバイスの問題を解決することができるが、その理由は、次の通りである。第１に、この発明は、たいへん薄いドープド半導体層、例えば、エピタキシーシリコン層を使用してチャネル領域とすることができるので、ＳＯＩ基板に取って代わることができ、高価なＳＯＩ基板を使用する必要がなくなり、製造コストを低減することができる。第２に、従来技術のFin FETデバイスのフィン状シリコン層１２０（図１を参照）と異なることは、この発明のドープド結晶性半導体層の表面、すなわち、そのチャネル領域の表面がドライエッチングによる破壊を受けないので、デバイスの性能に影響を与えないものとなる。
（３）この発明のソースおよびドレインは、一般的なドーピング方式により形成することができるので、従来技術のFin FETデバイスが隆起式ソース／ドレイン技術を採用しなければならないのと較べて、この発明の方が工程条件の制御において容易なものとなる。
（４）この発明にかかる金属酸化膜半導体電界効果型トランジスターは、水平構造のデバイス（チャネル領域表面と基板表面とが平行）であるので、後続の平坦化工程を容易に行うことができる。
（５）この発明は、ドープド結晶性半導体層の形成厚さによりチャネル領域の厚さを決定できるので、Fin FETデバイスのフィン状シリコン層を形成するために必要な電子ビームリソグラフィー技術がいらなくなり、しかも異方性エッチング工程の制御が難しいという問題もなくなる。
【００２６】
従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】（ａ）は、従来技術にかかるFin FETデバイスの構造を示す平面図、（ｂ）（ｃ）は、その要部断面図である。
【図２】（ａ）は、本発明の製造フローを示す平面図、（ｂ）は、その要部断面図である。
【図３】本発明の製造フローを示す要部断面図である。
【図４】同じく、本発明の製造フローを示す要部断面図である。
【図５】（ａ）は、本発明の製造フローを示す平面図、（ｂ）は、その要部断面図である。
【図６】（ａ）は、本発明の製造フローを示す平面図、（ｂ）は、その要部断面図である。
【図７】本発明の製造フローを示す要部断面図である。
【図８】（ａ）は、本発明の製造フローを示す平面図、（ｂ）（ｃ）は、その要部断面図である。
【図９】本発明の製造フローを示す要部断面図である。
【図１０】本発明の別な製造フローを示す要部断面図である。
【符号の説明】
２００半導体基板
２１０浅いトレンチ分離
２２０トレンチ
２２２犠牲層
２２６スリット
２３０アモルファス半導体層
２３０ａ結晶性半導体層
２３０ｂ素子領域
２３３チャネルイオン注入
２４０ゲート酸化層
２５０導体層
２５０ａゲート
２６０イオン注入
２６１ソース領域
２６２ドレイン領域
２７３空洞[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a structure of a semiconductor device and a manufacturing method thereof, and more particularly, to a metal oxide semiconductor field effect transistor (MOSFET) and a manufacturing method thereof.
[0002]
[Prior art]
As the line width of the metal oxide semiconductor (MOS) manufacturing process shrinks day by day, the leakage current (Leakage Current) becomes far from the gate between the source and drain. ) Is also increasing. Although this leakage current is reduced by the relatively thin gate dielectric layer, when the process line width is reduced to 0.1 μm or less, even if the gate dielectric layer is very thin, the leakage current Could not be reduced. In response to this problem, Professor Masaaki Hu (translation of the University of Berkeley, California) showed that there are two solutions. First, the MOSFET is formed by a very thin semiconductor substrate. Once manufactured, there is no place in the substrate away from the gate, and the leakage current at that place can be eliminated thoroughly. The second is to form a double gate structure. By surrounding the channel region with a dielectric layer in between, the entire channel region is affected by the gate electric field, increasing the device start-up current (On-current) and reducing the leakage current. .
[0003]
Accordingly, a fin field effect transistor (Fin FET, FinFET) that combines the two concepts described above has been disclosed, and its structure is shown in FIGS. 1 (a), (b), and (c). b) and (c) are cross-sectional views taken along section lines I-I 'and II-II' in FIG. The step of forming the fin field effect transistor is as follows. First, a silicon on insulating layer (SOI)substrate 100 is provided, and a thickness of a silicon layer (not shown; before processing of reference numeral 120) on theinsulating layer 105 is set to 100 nm. Next, the silicon layer is thinned to 50 nm by a thermal oxidation method, and then ahard mask layer 110 made of a low-temperature silicon oxide (LTO) material is formed on the silicon layer, and 100 keV Electron Beam lithography and anisotropic processing are performed. Thehard mask layer 110 and this silicon layer are patterned by anisotropic etching to form a fin-like silicon layer 120 having a width of about 20 to 50 nm as shown in FIGS. Next, after forming a polysilicon-germanium (Poly Si-Ge) layer (not shown, before processingreference numerals 140 and 150) and ahard mask layer 130 made of low-temperature silicon oxide on thesubstrate 100, The two are patterned to form a raisedsource 140 and adrain 150 that are much thicker than the fin-like silicon layer 120.
[0004]
Subsequently, in FIGS. 1A, 1B, and 1C, a conformal silicon nitride layer (not shown; before processing of reference numeral 160) is deposited on theSOI substrate 100 and then anisotropically etched. Awall spacer 160 is formed. In this anisotropic etching, after the silicon nitride layer on thehard mask layer 130 is completely etched away, over-etching is performed to completely remove the silicon nitride on the sidewall of the fin-shaped silicon layer 120 having a very small thickness. However, as shown in FIGS. 1A and 1B, thewall spacer 160 is left on the side walls of the raisedsource 140 and thedrain 150. After forming thegate oxide layer 170 on both side walls of the fin-like silicon layer 120, a polysilicon-germanium layer (not shown; before processing of reference numeral 180) is deposited on theSOI substrate 100, and two layers are formed. Thegap 190 between thewall spacers 160 is filled. Then, this polysilicon-germanium layer is patterned to form agate 180.
[0005]
[Problems to be solved by the invention]
In such a FinFET manufacturing method, since the fin-like silicon layer 120 is patterned by electron beam lithography, the width of the fin-like silicon layer 120 can be reduced to 20 to 50 nm, and leakage current can be prevented. . Further, as shown in FIGS. 1A and 1C, since both side walls of the fin-like silicon layer 120 are induced by the electric field of thegate 180, the startup current (On-current) of this device is large. It will be a thing. However, the method according to the prior art and the Fin FET manufactured by the method have several problems as described below. First, it is necessary to use an SOI substrate in the prior art, but the price is high. Second, when forming the wall spacers of the fin type raised source and drain sidewalls, the wall spacer material (silicon nitride) on the fin-like silicon layer sidewalls is completely removed by overetching. Defects occur, that is, the surface properties of the channel region deteriorate and affect device performance. Third, the raised source and drain employed to reduce the electrical resistance of the source and drain of the FinFET cannot be easily controlled. Fourth, since the Fin FET is a vertical structure device, the subsequent planarization process is difficult. Fifth, since the fin-shaped silicon layer 120 of the Fin FET must be narrow and the leakage current needs to be reduced, patterning must be performed by electron beam lithography that is not yet mass-produced. Etching was not easy to control.
[0006]
Accordingly, a first object of the present invention is to provide a structure of a metal oxide semiconductor field effect transistor capable of solving the above-described problems of Fin FETs with a small leakage current and a large starting current. The second object of the present invention is to reduce the leakage current of the device and increase the startup current of the device, and at the same time, solve the problems caused by the above-described FinFET device and its manufacturing method. An object of the present invention is to provide a method for manufacturing an effect transistor.
[0007]
[Means for Solving the Problems]
In order to solve the above problems and achieve a desired object, a metal oxide semiconductor field effect transistor according to the present invention includes a semiconductor substrate, a doped semiconductor layer, a gate dielectric layer, a gate, a source, and a drain. It consists of. Then, it is assumed that the semiconductor substrate has a trench, the doped semiconductor layer straddles the trench, and the outline does not completely enclosethe trench, that is, the trench is partially covered . The gate dielectric layer is located on the surface of the trench and the doped semiconductor layer, and the gate is located in and above the trench and surrounds the doped semiconductor layer with the gate dielectric layer interposed therebetween, but is surrounded by the gate. A part of the doped semiconductor layer becomes a channel region. When this gate horizontally surrounds the doped semiconductor layer, that is, when the gate dielectric layer between them is parallel to the surface of the semiconductor substrate, this gate is called a horizontal surrounding gate (Horizontal Surround Gate = HSG). The source and drain are located on both sides of the gate.
[0008]
Similarly, in order to solve the above-described problems and achieve a desired object, a metal oxide semiconductor field effect transistor manufacturing method according to the present invention includes a step of providing a semiconductor substrate, and a trench is formed on the semiconductor substrate. A step of filling the trench with a sacrificial layer, a step of covering the semiconductor substrate and the sacrificial layer with a doped semiconductor layer, and patterning the doped semiconductor layer to form an element region, the element region comprising: Straddling the sacrificial layer and exposing a portion of the sacrificial layer; removing the sacrificial layer; forming a gate dielectric layer on the surface of the trench and device region; and forming a conductor layer on the gate dielectric layer And filling the trench and patterning the conductor layer so that it is in and above the trench. And location, and consists of forming a gate surrounding the element region through the gate dielectric layer, and forming source and drain on either side of the gate.
[0009]
In the metal oxide semiconductor field effect transistor manufacturing method according to the present invention, the source and drain can be formed by ion implantation before forming the doped semiconductor layer. At this time, the sacrificial layer is used as the source. Can be used to isolate the drain.
[0010]
The metal oxide semiconductor field effect transistor and the manufacturing method thereof according to the present invention can reduce the leakage current of the device and increase the starting current. The reason for this will be described as follows. First, the present invention can form a very thin doped semiconductor layer to be a channel region, so that there can be no region far from the gate in the channel region, and thorough leakage current generated at a location far from the gate Can be resolved. Second, in the metal oxide semiconductor field effect transistor according to the present invention, since the gate surrounds the channel region above the trench, the upper and lower layers of the channel region can be affected by the gate electric field, The startup current of the device can be increased and the leakage current can be reduced.
[0011]
Furthermore, the metal oxide semiconductor field effect transistor and the manufacturing method thereof according to the present invention can also solve the problems of the above-described Fin FET device for the following reason. First, in the present invention, a very thin doped semiconductor layer can be formed to be a channel region, so that the SOI thin film can be replaced and there is no need to use an expensive SOI substrate. Second, since the surface of the doped semiconductor layer of the present invention, that is, the surface of the channel region is not damaged by dry etching, the function of the device is not affected. Third, since the source and drain of the present invention can be formed by general doping, the process conditions can be easily controlled. Fourth, since the metal oxide semiconductor field effect transistor according to the present invention is a device having a horizontal structure (the surface of the channel region and the surface of the substrate are parallel), the subsequent planarization process can be easily performed. . (5) The present invention allows the thickness of the channel region to be adjusted by the formation thickness of the doped semiconductor layer, so that it is not necessary to use the electron beam lithography technique necessary for manufacturing the FinFET device, and is anisotropic. There is no problem that control of etching is difficult.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the drawings.
[0013]
2A is a plan view showing a manufacturing flow of the metal oxide semiconductor field effect transistor according to the present invention, and FIG. 2B is a sectional view taken along the line III − in FIG. 2A. It is principal part sectional drawing shown along III '. First, asemiconductor substrate 200 is provided. For example, a bulky silicon substrate can be used, and a shallow shallow trench isolation (Shallow Trench Isolation = STI) 210 is formed thereon. The material can be, for example, silicon oxide formed by high density plasma chemical vapor deposition (HDP-CVD). Next, photolithography etching is performed to form atrench 220 on thesemiconductor substrate 200 surrounded by theshallow trench isolation 210, and two opposing sides are extended into theshallow trench isolation 210. The depth of thetrench 220 is in the range of 0.05 to 0.3 μm.
[0014]
In FIG. 3, thetrench 220 is filled with asacrificial layer 222. The material of thesacrificial layer 222 is, for example, silicon nitride, unlike theshallow trench isolation 210. A method of forming thesacrificial layer 222 is as follows. First, a sacrificial layer material is deposited on thesemiconductor substrate 200 by chemical vapor deposition (CVD), and the sacrificial layer material other than thetrench 220 is removed by chemical mechanical polishing (CMP). Next, anamorphous semiconductor layer 230 is formed on thesemiconductor substrate 200 and thetrench 220, for example, an amorphous silicon layer. The amorphous silicon layer is formed by, for example, low pressure chemical vapor deposition (LPCVD), and the thickness is in the range of 1 to 50 nm.
[0015]
In FIG. 4, solid phase epitaxy is performed, and theamorphous semiconductor layer 230 is used as thecrystalline semiconductor layer 230 a. Since thecrystalline semiconductor layer 230 a is the same material as thesemiconductor substrate 200, both are integrated. It is shown as a result. When theamorphous semiconductor layer 230 is an amorphous silicon layer, the solid phase epitaxy temperature is in the range of 500 to 600 ° C., and the time is 1 to 6 hours. Next, channel ion implantation is performed to implantions 233 into thecrystalline semiconductor layer 230a. The upper portion of thecrystalline semiconductor layer 230a above thetrench 220 is used as a channel region, and the implantation dose ofions 233 is set to 1 × 10^12. / Cm^{2 to} 6 × 10¹³ / cm² . If the device is an NMOS, theions 233 are P-type ions, such as boron ions, and vice versa, N-type ions, such as phosphorus ions or arsenic ions.
[0016]
In addition, when it is desired to form the dopedcrystalline semiconductor layer 230a, an in situ method can be adopted. When theamorphous semiconductor layer 230 is deposited, it is doped at the same time and then solidified. Theamorphous semiconductor layer 230 doped by phase epitaxy can be used as thecrystalline semiconductor layer 230a.
[0017]
In FIG. 5, FIG. 5B is a cross-sectional view of the principal part taken along the cutting line III-III ′ in FIG. Next, thecrystalline semiconductor layer 230a is patterned to form anelement region 230b. Theelement region 230b straddles the middle portion of thesacrificial layer 222. In this manner, thesemiconductor substrate 200, theshallow trench isolation 210, and theelement region 230b surround the twoslits 226, and at the same time, the edge of thesacrificial layer 222. The part is exposed.
[0018]
In FIG. 6, FIG. 6B is a cross-sectional view of the principal part taken along the section line III-III ′ in FIG. 6A. In FIG. Layers are not shown. In FIG. 6A, thesacrificial layer 222 is etched away by isotropic etching, and theelement region 230b is passed over thetrench 220, but the etching agent completely passes thesacrificial layer 222 through the twoslits 226. To remove. As this isotropic etching, for example, wet etching is used, and when the material of thesacrificial layer 222 is silicon nitride, the etching agent is hot phosphoric acid. In FIG. 6B, agate dielectric layer 240, for example, a gate oxide layer or a nitrided gate oxide layer, is formed on the exposed surfaces of thetrench 220 and theregion 230b. The oxidation method (Thermal Oxidation) is used, and the nitrided gate oxide layer is obtained by further nitriding after forming the gate oxide layer.
[0019]
In FIG. 7, theconductor layer 250 is formed on thesemiconductor substrate 200 and thetrench 220 is filled. Theconductor layer 250 is made of, for example, polysilicon, polysilicon-germanium, silicide, or metal. The method is, for example, low pressure chemical vapor deposition (LPCVD).
[0020]
In FIG. 8, FIG. 8 (b) is a cross-sectional view of the principal part taken along the cutting line III-III ′ of FIG. 8 (a), and FIG. 8 (c) is the cutting line of FIG. FIG. 8 (a) does not show thegate dielectric layer 240, although it is a main-portion cross-sectional view taken along IV-IV ′. As shown in FIG. 8, theconductor layer 250 is patterned to form thegate 250a, which is located in thetrench 220 and above thetrench 220, and horizontally above thetrench 220 with thegate dielectric layer 240 in between. Theelement region 230b is surrounded, and this part of theelement region 230b is used as a channel region.
[0021]
In FIG. 9,ion implantation 260 is performed using thegate 250a as a mask to form asource region 261 and adrain region 262 in thesemiconductor substrate 200 on both sides of thegate 250a. However, the method for forming thesource region 261 and thedrain region 262 is not limited to the ion implantation method, and other doping methods such as a diffusion doping method may be used.
[0022]
Further, in FIG. 10, as easily understood by comparing FIG. 7 and FIG. 8B at the same time, theconductor layer 250 and thegate 250 a are formed on thegate dielectric layer 240 on the lower surface of theelement region 230 b, that is, the element Since it is only necessary to invert the lower layer of theregion 230 b, theconductor layer 250 may not fill thetrench 220, and thecavity 273 may be formed in thetrench 220. A portion in thetrench 220 may be formed into a hollow block shape, and may not beformed into the stripped block shape(solid block shape) shown in FIGS. 7, 8B, and 9.
[0023]
3 to 5, the source / drain can also be formed by ion implantation before theamorphous semiconductor layer 230 is formed. At this time, thesacrificial layer 222 separates the source region and the drain region. be able to.
[0024]
As described above, the present invention has been disclosed in the preferred embodiments. However, the present invention is not intended to limit the present invention and is within the scope of the technical idea of the present invention so that those skilled in the art can easily understand. Since appropriate changes and modifications can be naturally made, the scope of protection of the patent right must be determined on the basis of the scope of claims and an area equivalent thereto.
[0025]
【The invention's effect】
With the above configuration, the metal oxide semiconductor field effect transistor and the manufacturing method thereof according to the present invention can reduce the leakage current of the device and increase the starting current for the following reason.
(1) According to the present invention, since a very thin doped semiconductor layer can be formed as a channel region, the channel region is not a region away from the gate, and the leakage current away from the gate can be thoroughly eliminated. .
(2) Since the gate in the metal oxide semiconductor field effect transistor according to the present invention horizontally surrounds the channel region above the trench, both the upper and lower layers of the channel region can be affected by the gate electric field, The startup current of the device can be increased and the leakage current can be reduced. In addition, the metal oxide semiconductor field effect transistor and the manufacturing method thereof according to the present invention can solve the problems of the conventional FinFET device for the following reason. First, the present invention can use a very thin doped semiconductor layer, e.g., an epitaxial silicon layer, to form the channel region, which can replace the SOI substrate and requires the use of an expensive SOI substrate. The manufacturing cost can be reduced. Second, the surface of the doped crystalline semiconductor layer of the present invention, that is, the surface of its channel region is destroyed by dry etching, which is different from the fin-like silicon layer 120 (see FIG. 1) of the FinFET device of the prior art. Will not affect the performance of the device.
(3) Since the source and drain of the present invention can be formed by a general doping method, the present invention is different from the conventional Fin FET device that must adopt the raised source / drain technology. This is easier in controlling the process conditions.
(4) Since the metal oxide semiconductor field effect transistor according to the present invention is a device having a horizontal structure (the channel region surface and the substrate surface are parallel), the subsequent planarization step can be easily performed.
(5) In the present invention, since the thickness of the channel region can be determined by the formation thickness of the doped crystalline semiconductor layer, the electron beam lithography technique necessary for forming the fin-like silicon layer of the FinFET device is eliminated. Moreover, the problem that the anisotropic etching process is difficult to control is eliminated.
[0026]
Therefore, the industrial utility value is high.
[Brief description of the drawings]
FIG. 1A is a plan view showing a structure of a FinFET device according to the prior art, and FIGS. 1B and 1C are cross-sectional views of main parts thereof.
FIG. 2A is a plan view showing a manufacturing flow of the present invention, and FIG.
FIG. 3 is a cross-sectional view of a main part showing a manufacturing flow of the present invention.
FIG. 4 is a cross-sectional view of an essential part showing a manufacturing flow of the present invention.
5A is a plan view showing a manufacturing flow of the present invention, and FIG. 5B is a cross-sectional view of an essential part thereof.
6A is a plan view showing a manufacturing flow of the present invention, and FIG. 6B is a cross-sectional view of the main part thereof.
FIG. 7 is a cross-sectional view of the main part showing the manufacturing flow of the present invention.
8A is a plan view showing a manufacturing flow of the present invention, and FIGS. 8B and 8C are cross-sectional views of the main part thereof.
FIG. 9 is a cross-sectional view of the main part showing the manufacturing flow of the present invention.
FIG. 10 is a cross-sectional view of a principal part showing another manufacturing flow of the present invention.
[Explanation of symbols]
200Semiconductor substrate 210Shallow trench isolation 220Trench 222Sacrificial layer 226Slit 230Amorphous semiconductor layer 230aCrystalline semiconductor layer230b Device region 233Channel ion implantation 240Gate oxide layer 250Conductivelayer 250a Gate 260Ion implantation 261Source region 262Drain region 273 Cavity