JP3972450B2 - Method for manufacturing silicon carbide semiconductor device - Google Patents

Description

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【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、縦型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
この縦型ＭＯＳＦＥＴのうち、プレーナ型ＭＯＳＦＥＴを例として、その断面図を図６に示し、この図に基づいてプレーナ型縦型ＭＯＳＦＥＴの構造について説明する。
【０００３】
ｎ⁺型炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ⁺型炭化珪素半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ^-型炭化珪素エピタキシャル層（以下、ｎ^-型炭化珪素エピ層という）２が積層されている。
このとき、ｎ⁺型炭化珪素半導体基板１およびｎ^-型炭化珪素エピ層２の上面を（０００１）Ｓｉ面としているが、ｎ⁺型炭化珪素半導体基板１およびｎ^-型炭化珪素エピ層２の上面を（１１２−０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１２−０）ａ面を用いると、低い表面状態密度で、かつ完全にらせん転位の無い結晶が得られるためである。なお、３°〜１０°程度の傾斜を設けたオフ基板を用いることもできる。
【０００４】
ｎ^-型炭化珪素エピ層２の表層部における所定領域には、所定深さを有するｐ^-型炭化珪素ベース領域３ａおよびｐ^-型炭化珪素ベース領域３ｂが離間して形成されている。
また、ｐ^-型炭化珪素ベース領域３ａの表層部における所定領域には、ベース領域３ａよりも浅いｎ⁺型ソース領域４ａが、また、ｐ^-型炭化珪素ベース領域３ｂの表層部における所定領域には、ベース領域３ｂよりも浅いｎ⁺型ソース領域４ｂがそれぞれ形成されている。
【０００５】
さらに、ｎ⁺型ソース領域４ａとｎ⁺型ソース領域４ｂとの間におけるｎ^-型炭化珪素エピ層２およびｐ^-型炭化珪素ベース領域３ａ、３ｂの表面部にはｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ^-型炭化珪素ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ^-型炭化珪素エピ層２とを繋ぐようにｎ^-型ＳｉＣ層５が配置されている。
【０００６】
このｎ^-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。このｎ⁺型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、このｎ^-型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっており、かつ、ｎ^-型炭化珪素エピ層２及びｐ^-型炭化珪素ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
また、ｐ^-型炭化珪素ベース領域３ａ、３ｂ、ｎ⁺型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００８】
表面チャネル層５の上面およびｎ⁺型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されており、このポリシリコンゲート電極８はＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ⁺型ソース領域４ａ、４ｂおよびｐ^-型炭化珪素ベース領域３ａ、３ｂと接している。また、ｎ⁺型炭化珪素半導体基板１の裏面１ｂには、ドレイン電極１１が形成されている。
【０００９】
次に、図６に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を、図７〜図９を用いて説明する。
〔図７（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ⁺型炭化珪素半導体基板１を用意する。ここで、ｎ⁺型炭化珪素半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ^-型炭化珪素エピ層２をエピタキシャル成長する。本例では、ｎ^-型炭化珪素エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００１０】
〔図７（ｂ）に示す工程〕
ｎ^-型炭化珪素エピ層２の表面を研磨したのち、この上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入して、ｐ^-型炭化珪素ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、ボロン（Ｂ⁺）を注入する場合には、温度が７００〜１０００℃で、ドーズ量が１×１０¹⁵ｃｍ^-2としている。
【００１１】
〔図７（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、エピタキシャル成長法によって、ｎ^-型炭化珪素エピ層２の表層部及びｐ^-型炭化珪素ベース領域３ａ、３ｂの上部に表面チャネル層５を成長させる。このエピタキシャル成長の際に実行する熱処理の温度は１２００〜１８００℃としている。
【００１２】
なお、このとき、プレーナ型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は所望の厚みとしている。
〔図８（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてｎ型不純物（例えば窒素（Ｎ⁺））をイオン注入し、ｎ⁺型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０¹⁵ｃｍ^-2としている。
【００１３】
〔図８（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ^-型炭化珪素ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００１４】
〔図８（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ⁺をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなり、ディープベース層３０ａ、３０ｂ下のｎ^-型炭化珪素エピ層２における厚さが薄くなって、電界強度を高くすることができるため、この部分でアバランシェブレークダウンし易くなり、耐圧を向上させることができる。
【００１５】
このディープベース層３０ａ、３０ｂは、ｎ⁺型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ^-型炭化珪素ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００１６】
〔図９（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００１７】
〔図９（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。このとき、アニール雰囲気ガスはＨ₂、Ｎ₂若しくはＡｒのいずれかとする。
【００１８】
〔図９（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図６に示す縦型パワーＭＯＳＦＥＴが完成する。
【００１９】
【発明が解決しようとする課題】
上記図６に示したプレーナ型ＭＯＳＦＥＴでは、ｐ^-型炭化珪素ベース領域３ａ、３ｂをイオン注入によって形成しているが、通常イオン注入を行った後には、注入されたイオンを活性化するために、１２００℃を超える高温度での熱処理（活性化アニール）を施す必要がある（特開平８−８２１０号公報参照）。
【００２０】
この熱処理によってｐ^-型炭化珪素ベース領域３ａ、３ｂ等の表面に介在する炭化珪素（ＳｉＣ）が昇華（気化）してしまうために、昇華してしまった表面の凹凸が大きくなり、この後エピタキシャル成長される表面チャネル層５の結晶性を悪化させてしまい、表面チャネル層５の電子移動度を低下させ、高抵抗にしているということが判明した。
【００２１】
本発明は上記点に鑑みて成され、チャネル領域をエピタキシャル成長によって形成する場合において、エピタキシャル成長する前にイオン注入が行われた場合にも、注入された不純物の活性化によるチャネル領域の結晶性の悪化を防止できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至８に記載の発明においては、半導体層（２）の表層部の所定領域に、第２導電型不純物をイオン注入し、炭化珪素雰囲気下で熱処理を行い、第２導電型不純物を活性化させて所定深さを有する第２導電型のベース領域（３ａ、３ｂ）を形成することを特徴としている。
【００２３】
このように、ベース領域を形成するためにイオン注入した第２導電型不純物の活性化の熱処理を炭化珪素雰囲気下で行うことにより、半導体層の表面から炭化珪素が昇華（気化）して消失してしまうだけでなく、半導体層の表面に炭化珪素が昇華（結晶成長）して供給されるため、半導体層に大きな凹凸が形成されないようにできる。このような表面状態が良好な半導体層の表面に表面チャネル層（５）を形成するため、表面チャネル層の結晶性を悪化させることなく、良好なものにすることができる。
【００２４】
請求項２に記載の発明においては、ソース領域（４ａ、４ｂ）を形成する工程は、第１導電型不純物をイオン注入する工程と、炭化珪素雰囲気下で熱処理を行い、第１導電型不純物を活性化させる工程とを含んでいることを特徴としている。
このように、ソース領域を形成する場合においても炭化珪素雰囲気にして不純物の活性化を行うようにすることにより、表面チャネル層の結晶性をより良好なものにすることができる。
【００２５】
なお、第２導電型不純物と第１導電型不純物を活性化するための熱処理を兼用すれば、装置の製造工程の簡略化を図ることができる。
請求項３に記載の発明においては、炭化珪素雰囲気を、炭化珪素が昇華する圧力とほぼ同等の圧力とすることを特徴としている。
【００２６】
このように、炭化珪素雰囲気を、炭化珪素が昇華する圧力とほぼ同等の圧力とすれば、半導体層の表面から炭化珪素が昇華（気化）する量と、半導体層の表面に炭化珪素が昇華（結晶成長）して供給される量を同等にできるため、活性化のための熱処理を行っても半導体層の凹凸が大きくならないようにできる。
なお、炭化珪素雰囲気は、請求項４に示すように、珪化水素化合物ガスと炭化水素化合物ガスとからなる混合ガスを供給することによって形成したり、請求項５に示すように、半導体基板とは別に備えられた炭化珪素からなるダミー基板（１１０）と共に熱処理を行うことによって形成したり、さらには請求項６に示すように炭化珪素よりなる粉末と共に熱処理を行うことによって形成することができる。
【００２７】
請求項７に記載の発明においては、半導体層（２）内の表層部の所定領域に、第２導電型不純物をイオン注入し、さらにエピタキシャル成長法により、半導体層の表面にチャネル領域となる表面チャネル層（５）をエピタキシャル成長させると共に、該エピタキシャル成長の熱処理によって第２導電型不純物を活性化させて第２導電型のベース領域（３ａ、３ｂ）を形成することを特徴としている。
【００２８】
このように、ベース領域を形成するための第２導電型不純物の活性化の熱処理を、エピタキシャル成長の熱処理によって行うようにすれば、炭化珪素が昇華（気化）して消失してしまう量よりも、炭化珪素が昇華（結晶成長）して供給される量の方が多いため、半導体層の表面に凹凸が形成されるよりも速いスピードで炭化珪素を成膜していき、表面チャネル層を形成することができる。これにより、請求項１と同様の効果が得られる。また、ベース領域を形成するための不純物の活性化の熱処理を別途行う必要がないため装置の製造工程の簡略化を図ることができる。
【００２９】
なお、エピタキシャル成長の際の熱処理を不純物の活性化の熱処理と兼用させるため、一般的に行われるエピタキシャル成長の際の熱処理よりも高温度となる１３００〜１８００℃程度でエピタキシャル成長を行うのが好ましい。
請求項８に記載の発明においては、エピタキシャル成長法により、半導体層の表面にチャネル領域となる表面チャネル層（５）をエピタキシャル成長させると共に、該エピタキシャル成長の熱処理によって第２導電型不純物を活性化させてベース領域（３ａ、３ｂ）を形成し、さらに第１導電型不純物を活性化させてベース領域の所定領域に、表面チャネル層に接すると共にベース領域よりも浅いソース領域（４ａ、４ｂ）を形成することを特徴としている。
【００３０】
このように、エピタキシャル成長の際の熱処理によって不純物を活性化させて、ベース領域とソース領域を共に形成することにより、さらに装置の製造工程を簡略化できると共に、請求項８の効果が得られ、さらにソース領域を形成するための不純物の活性化の熱処理によっても表面チャネル層に大きな凹凸が形成されないようにできる。
【００３１】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴは、製造方法についてが従来と異なっており、構造については図６に示す縦型パワーＭＯＳＦＥＴと同様であるため、製造方法についてのみ説明し、構造についての説明は省略する。なお、本実施形態では、上記図７〜図９に示した従来の製造工程とほぼ同様であるため、異なる部分のみ説明し、同様の部分については説明を省略する。
【００３２】
まず、上記と同様に図７（ａ）に示す工程を行い、ｎ^-型炭化珪素エピ層２を形成する。
次に、以下に示す工程を実施する。
〔図１（ａ）に示す工程〕
ｎ型炭化珪素エピ層２の所定領域に、ｐ型不純物をイオン注入する。その後、注入された不純物を活性化するために、高周波加熱炉内で熱処理を施す。この高周波加熱炉での熱処理の様子を図２に示して説明する。
【００３３】
図２に示すように、高周波加熱炉１００は、デバイスを形成するウェハ（この場合には、ｎ^-型炭化珪素エピ層２が形成されたｎ⁺型炭化珪素半導体基板１）２００が搭載される試料台１０１を内蔵した加熱炉１０２と、この加熱炉１０２の外周に巻回された加熱用のコイル１０３とを備えて構成されている。加熱炉１０２は、ガス供給が行えるようになっており、炉内のガス雰囲気を設定できるようになっている。
【００３４】
このように構成された高周波加熱炉１００を用いて、ウェハ２００を試料台１０１に搭載し、コイル１０３へ通電することで炉内を１３００〜１７００℃の温度にし、不純物の活性化のための熱処理（活性化アニール）を行う。このとき、ガス供給によって炉内をＳｉＣ雰囲気、例えば珪素水素化合物ガス及び炭化水素化合物ガスの混合雰囲気にすると共に、雰囲気の圧力を炭化珪素（ＳｉＣ）が昇華する圧力（以下、昇華圧という）と同等にして熱処理を行う。
【００３５】
また、このとき、珪素水素化合物ガスの分圧の方が炭化水素化合物ガスの分圧よりも高くなるようにしている。これは、熱処理の際に炭素が残ってしまうためであり、珪素の供給量を多くすることにより珪素供給不足をなくしている。
これにより、注入されたｐ型不純物が活性化され、ｐ^-型炭化珪素ベース領域３ａ、３ｂが形成される。
【００３６】
このとき、雰囲気の圧力を炭化珪素の昇華圧と同等にして熱処理を行っているため、ウェハ表面（ここではｎ^-型炭化珪素エピ層２の表面）の炭化珪素が昇華（気化）して消失する量と、ウェハ表面に炭化珪素が昇華（固化）して供給される量とが同等になり、ウェハ表面の炭化珪素が昇華（気化）して消失してしまうだけでなく、結晶化してウェハ表面に昇華（固化）して供給されるようになっているため、活性化のための熱処理によってウェハ表面に大きな凹凸が形成されないようにすることができる。
【００３７】
このような条件で熱処理を行った場合、ウェハ表面には、平均２ｎｍ程度の凹凸しか形成されなかった。参考として、炭化珪素雰囲気でない条件下で熱処理を行ったところ、ウェハ表面に７ｎｍ程度の凹凸が形成された。
この結果から明らかなように、炭化珪素が気化する圧力と結晶化する圧力とがほぼ同等となる炭化珪素雰囲気下で熱処理を行うことにより、表面チャネル層５が形成されるｐ^-型炭化珪素ベース領域３ａ、３ｂの表面に大きな凹凸が形成されないようにすることができる。
【００３８】
なお、本実施形態の方法を用いた場合でも平均２ｎｍ程度の凹凸が認められたが、この程度の凹凸は現在入手可能なウェハの表面に初めから存在しているものであるため、本実施形態の方法によれば、ウェハ表面に形成されている凹凸をほとんど大きくしないように活性化のための熱処理を行っているといえる。
〔図１（ｂ）に示す工程〕
そして、１２００〜１５００℃程度の温度下でｐ^-型炭化珪素ベース領域３ａ、３ｂの表面を含むウェハ表面に表面チャネル層５を、例えばＣＶＤ法によってエピタキシャル成長させる。このとき、ウェハ表面となるｎ^-型炭化珪素エピ層２の表面には大きな凹凸が形成されていないため、結晶性が良好な表面チャネル層５が形成される。
【００３９】
この後、図８、図９に示す工程を経てプレーナ型パワーＭＯＳＦＥＴを完成させる。このようにして、本実施形態におけるプレーナ型パワーＭＯＳＦＥＴが製造される。
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ポリシリコンゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ^-型炭化珪素ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ポリシリコンゲート電極８に電圧を印加することにより、表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００４０】
つまり、ポリシリコンゲート電極８の仕事関数を第１の仕事関数とし、ｐ^-型炭化珪素ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４１】
また、オフ状態において、空乏領域は、ｐ^-型炭化珪素ベース領域３ａ、３ｂ及びポリシリコンゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からポリシリコンゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ₂）７と表面チャネル層５との間の界面においてｎ⁺型ソース領域４ａ、４ｂからｎ^-型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ⁺型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ^-型炭化珪素エピ層２に流れる。そして、ｎ^-型炭化珪素エピ層２（ドリフト領域）に達すると、電子は、ｎ⁺型炭化珪素半導体基板１（ｎ⁺ドレイン）へ垂直に流れる。
【００４２】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
このとき、上述したように、本実施形態におけるプレーナ型パワーＭＯＳＦＥＴは、従来におけるプレーナ型ＭＯＳＦＥＴに比して表面チャネル層５の結晶性が良好なものとなっている。このため、本実施形態においては、従来のものよりも表面チャネル層５のチャネル移動度を向上させることができ、高移動度のプレーナ型パワーＭＯＳＦＥＴとすることができる。
【００４３】
なお、本実施形態では、ｐ^-型炭化珪素ベース領域３ａ、３ｂを形成する場合にのみ、上記雰囲気下で熱処理を行い、ウェハ表面に大きな凹凸が形成されないようにしているが、ｎ⁺型ソース層４ａ、４ｂを形成する場合等にも上記雰囲気下で熱処理を行うようにしてもよい。
すなわち、表面チャネル層５を形成した後に、ｎ⁺型ソース量４ａ、４ｂを形成するための熱処理を行っているが、この場合においても表面チャネル層５の表面の凹凸を大きくしてしまい、キャリア移動度を低下させる可能性があると考えられるが、このようにｎ⁺型ソース領域４ａ、４ｂを形成するための熱処理もウェハ表面に大きな凹凸が形成されないようにすれば、より結晶性の優れた高品質な表面チャネル層５とすることができる。
【００４４】
また、表面チャネル層５を形成する前に、ｎ⁺型ソース層４ａ、４ｂをｐ^-型炭化珪素ベース領域３ａ、３ｂと同様の雰囲気下での熱処理で形成しておき、その後表面チャネル層５を形成するようにしてもよい。このような場合にも、ｎ⁺型ソース層４ａ、４ｂを形成するための熱処理によってウェハ表面に大きな凹凸が形成されないため、結晶性の優れた表面チャネル層５とすることができる。
【００４５】
なお、従来の方法でデバイスを製造した場合と、ｐ^-型炭化珪素ベース領域３ａ、３ｂを上記雰囲気下で形成した場合と、ｐ^-型炭化珪素ベース領域３ａ、３ｂ及びｎ⁺型ソース層４ａ、４ｂを上記雰囲気下で形成した場合について、ＦＥＴ動作特性（ドレイン電流Ｉｄ−ドレイン・ソース間電圧Ｖｄｓ特性）を同一ゲート電圧下で調べてみた。その結果を図３に示す。なお、図中では、従来の方法を実線で示してあり、ｐ^-型炭化珪素ベース領域３ａ、３ｂのみ上記雰囲気下で形成した場合を一点鎖線で示してあり、ｐ^-型炭化珪素ベース領域３ａ、３ｂ及びｎ⁺型炭化珪素ベース領域４ａ、４ｂを上記雰囲気下で形成した場合を二点鎖線で示してある。
【００４６】
この結果より、従来のプレーナ型パワーＭＯＳＦＥＴに対して、ｐ^-型炭化珪素ベース領域３ａ、３ｂを上記雰囲気下で形成した場合の方がドレイン電流Ｉｄが顕著に増大していることが判る。また、ｎ⁺型ソース層４ａ、４ｂを上記雰囲気下で形成した場合にはさらにドレイン電流Ｉｄが顕著に増大していることが判る。従って、プレーナ型パワーＭＯＳＦＥＴの高移動度化が図れているといえる。
【００４７】
このように、イオン注入された不純物の活性化の熱処理を、炭化珪素の昇華圧力と同等の圧力となる炭化珪素雰囲気下で行うことにより、表面チャネル層５の結晶性を良好にすることができ、プレーナ型パワーＭＯＳＦＥＴの高移動度化を図ることができる。
（第２実施形態）
本実施形態では、表面チャネル層５をエピタキシャル成長させるときの熱処理を、ｐ^-型炭化珪素ベース領域３ａ、３ｂの形成の際の不純物を活性化させる熱処理と兼用する場合について説明する。
【００４８】
なお、本実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程は、図７〜図９に示される従来の製造工程とほぼ同じであるため、異なる部分のみ説明し、同様の部分については説明を省略する。
まず、上記と同様に図７（ａ）に示す工程を行い、ｎ^-型炭化珪素エピ層２を形成する。
【００４９】
次に、以下に示す工程を実施する。
〔図４（ａ）に示す工程〕
ｎ^-型炭化珪素エピ層２の所定領域に、ボロン（Ｂ⁺）等のｐ型不純物３００をイオン注入する。
〔図４（ｂ）に示す工程〕
エピタキシャル成長法によって、ｎ^-型炭化珪素エピ層２の表面（ウェハ全面）に表面チャネル層５を形成し、さらにこの時の熱処理でｐ型不純物３００を活性化させる。エピタキシャル成長の条件は、一般に行われるエピタキシャル成長の温度よりも高温な１３００〜１７００℃で熱処理を行うと共に、ＳｉＨ₄、Ｃ₃Ｈ₈、Ｈ₂をソースガスとする。これにより、表面チャネル層５が形成されると共に、ｐ^-型炭化珪素ベース領域３ａ、３ｂが活性化される。
【００５０】
このエピタキシャル成長の熱処理によって、ウェハ表面の炭化珪素が昇華（気化）するが、同時に表面チャネル層５をエピタキシャル成長させているため、ウェハ表面の炭化珪素が昇華（気化）してしまうよりも速いスピードでウェハ表面に炭化珪素が成膜されて、表面チャネル層５が形成される。
つまり、ウェハ表面に大きな凹凸が形成されるのは、ウェハ表面の炭化珪素が昇華（気化）する量が、雰囲気中からウェハ表面に昇華（固化）して炭化珪素となる量よりも多いからなので、ウェハ表面の炭化珪素が昇華（気化）する量が、雰囲気中からウェハ表面に昇華（固化）して炭化珪素となる量よりも少なくなればウェハ表面に大きな凹凸が形成されないのである。
【００５１】
このような条件で熱処理を行った場合、表面チャネル層５の表面は、平均２ｎｍ程度の凹凸しか形成されなかった。参考として、上記従来の条件下（図７（ｂ）に示す工程参照）で熱処理を行ったところ、表面チャネル層５の表面に７ｎｍ程度の凹凸が形成された。
この結果から明らかなように、ウェハ表面の炭化珪素が昇華（気化）してしまうよりも速くウェハ表面に炭化珪素を成膜し、表面チャネル層５を形成するようにすれば、結晶性の良好な表面チャネル層５を形成することができる。
【００５２】
また、このように、表面チャネル層５の形成するためのエピタキシャル成長の際の熱処理と、ｐ^-型炭化珪素ベース領域３ａ、３ｂを形成する不純物の活性化のための熱処理とを兼用させているため、熱処理を別々に行う場合に比して製造工程を簡略化することができる。
この後、図８、図９に示す工程を経て、プレーナ型パワーＭＯＳＦＥＴを完成させる。
【００５３】
このようにして完成した本実施形態におけるプレーナ型パワーＭＯＳＦＥＴは、従来におけるプレーナ型ＭＯＳＦＥＴに比して表面チャネル層５の結晶性が良好なものとなっているめ、従来のものよりも表面チャネル層５のチャネル移動度を向上させることができ、高移動度のプレーナ型パワーＭＯＳＦＥＴとすることができる。
【００５４】
なお、本実施形態では、表面チャネル層５の形成するためのエピタキシャル成長の際の熱処理と、ｐ^-型炭化珪素ベース領域３ａ、３ｂを形成する不純物の活性化のための熱処理とを兼用させたが、これに加えてｎ^-型ソース層３ａ、３ｂを形成する不純物の活性化のための熱処理を兼用させることもできる。
すなわち、表面チャネル層５を形成する前に、ｐ^-型炭化珪素ベース領域３ａ、３ｂを形成するためのｐ型不純物のイオン注入と、ｎ^-型ソース層４ａ、４ｂを形成するためのｎ型不純物のイオン注入とを行っておき、その後表面チャネル層５をエピタキシャル成長させる熱処理にて、注入された不純物の活性化を行うこともできる。
【００５５】
このようにすることで、ｎ^-型ソース領域４ａ、４ｂを形成するための不純物の活性化の熱処理の際に、表面チャネル層５の表面に大きな凹凸が形成されないようにすることができると共に、ｎ^-型ソース領域４ａ、４ｂを形成するための不純物の活性化の熱処理を別途行う必要をなくすことができるため、製造工程の簡略化を図ることができる。
【００５６】
（他の実施形態）
上記第１実施形態では、高周波加熱炉１００の中を炭化珪素雰囲気にするために、炭化珪素を構成するためのガスを供給するようにしているが、以下に示す方法を採用することも可能である。
例えば、図５に示すように、高周波加熱炉１００のうちデバイスを形成するウェハ（炭化珪素基板１）が搭載される試料台１０１に対抗する位置に試料台１１０を設けると共に、この試料台１１０にダミーの炭化珪素基板１２０を配置し、ダミーの炭化珪素基板１２０の炭化珪素を昇華（気化）させることによって、デバイスを形成するウェハ２００の表面からあまり炭化珪素が昇華（気化）してしまわないようにするという方法を採用することができる。この場合において、ダミーの炭化珪素基板１２０を断面コの字をしたコップ形状とし、ウェハ２００を全体的に覆うようにすれば、より効果を奏する。また、高周波加熱炉１００内に予め炭化珪素粉末等を入れておき、この炭化珪素粉末を昇華（気化）させるようにする方法を採用することもできる。
【００５７】
上記実施形態では、プレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、チャネル層を基板表面に対して垂直とした、いわゆるトレンチ型（コンケーブ型）縦型ＭＯＳＦＥＴに本発明の一実施形態を適用してもよい。
なお、上記実施形態では、炭化珪素の結晶形を示す場合、所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、本明細書においては所要の数字の上にバーを付す代わりに、所要の数字の後ろに「−」を付して表現している。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２】高周波加熱炉での熱処理を説明するための図である。
【図３】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴの表面チャネル層５のキャリア移動度と、従来のものとを比較するための特性図である。
【図４】第２実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】他の実施形態における高周波加熱炉での熱処理を説明するための図である。
【図６】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図７】図６に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図８】図７に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図９】図８に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
１…ｎ⁺型炭化珪素半導体基板、２…ｎ^-型炭化珪素エピタキシャル層、
３ａ、３ｂ…ｐ^-型炭化珪素ベース領域、４ａ、４ｂ…ｎ⁺型ソース領域、
５…表面チャネル層（ｎ^-型ＳｉＣ層）、７…ゲート絶縁膜、８…ゲート電極、
９…絶縁膜、１０…ソース電極、１１…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to an insulated gate field effect transistor, particularly a vertical power MOSFET for high power.
[0002]
[Prior art]
The present applicant has filed in Japanese Patent Application No. 9-259076 for a vertical MOSFET with improved channel mobility and reduced on-resistance.
Among the vertical MOSFETs, a planar MOSFET is taken as an example, and a cross-sectional view thereof is shown in FIG. 6, and the structure of the planar vertical MOSFET will be described with reference to FIG.
[0003]
n⁺ Type siliconcarbide semiconductor substrate 1 has an upper surface asmain surface 1a and a lower surface opposite to the main surface as back surface 1b. This n⁺ N having a lower dopant concentration than that ofsubstrate 1 onmain surface 1a of siliconcarbide semiconductor substrate 1^- Type silicon carbide epitaxial layer (hereinafter n^- 2) (referred to as a type silicon carbide epilayer).
At this time, n⁺ Type siliconcarbide semiconductor substrate 1 and n^- The top surface of the typesilicon carbide epilayer 2 is a (0001) Si surface, but n⁺ Type siliconcarbide semiconductor substrate 1 and n^- The upper surface of typesilicon carbide epilayer 2 may be a (112-0) a plane. That is, when the (0001) Si plane is used, a low surface state density is obtained, and when the (112-0) a plane is used, a crystal having a low surface state density and completely free of screw dislocations is obtained. An off substrate provided with an inclination of about 3 ° to 10 ° can also be used.
[0004]
n^- P has a predetermined depth in a predetermined region in the surface layer portion of typesilicon carbide epilayer 2.^- Type siliconcarbide base regions 3a and p^- Type siliconcarbide base region 3b is formed separately.
P^- N region shallower thanbase region 3a is provided in a predetermined region of the surface layer portion of type siliconcarbide base region 3a.⁺ Thetype source region 4a is also p^- N region shallower thanbase region 3b is provided in a predetermined region in the surface layer portion of type siliconcarbide base region 3b.⁺ Each of themold source regions 4b is formed.
[0005]
And n⁺Type source regions 4a and n⁺ N with thesource region 4b^- Typesilicon carbide epilayer 2 and p^- N-type siliconcarbide base regions 3a and 3b have n^- Atype SiC layer 5 is extended. That is, p^- Source regions 4a, 4b and n at the surface portions of type siliconcarbide base regions 3a, 3b^- N to connect the type silicon carbide epilayer 2^- Atype SiC layer 5 is arranged.
[0006]
This n^- Thetype SiC layer 5 is formed by epitaxial growth, and the epitaxial film crystal is 4H, 6H, or 3C. The epitaxial layer can form various crystals regardless of the underlying substrate. This n⁺ Thetype SiC layer 5 functions as a channel formation layer on the device surface during device operation. Hereinafter, this n^- Thetype SiC layer 5 is referred to as a surface channel layer.
[0007]
The dopant concentration of thesurface channel layer 5 is 1 × 10¹⁵ cm^-3 ~ 1x10¹⁷ cm^-3 Low concentration, and n^- Typesilicon carbide epilayer 2 and p^- It is below the dopant concentration of type siliconcarbide base regions 3a and 3b. Thereby, low on-resistance is achieved.
P^- Type siliconcarbide base regions 3a, 3b, n⁺Concave portions 6a and 6b are formed in the surface portions of themold source regions 4a and 4b.
[0008]
The upper surface of thesurface channel layer 5 and n⁺ A gate insulating film (silicon oxide film) 7 is formed on the upper surfaces of themold source regions 4a and 4b. Further, apolysilicon gate electrode 8 is formed on thegate insulating film 7, and thispolysilicon gate electrode 8 is covered with aninsulating film 9 made of LTO (Low Temperature Oxide). Asource electrode 10 is formed thereon, and thesource electrode 10 is n⁺Type source regions 4a, 4b and p^- Is in contact with type siliconcarbide base regions 3a and 3b. N⁺A drain electrode 11 is formed on the back surface 1 b of the siliconcarbide semiconductor substrate 1.
[0009]
Next, the manufacturing process of the planar power MOSFET shown in FIG. 6 will be described with reference to FIGS.
[Step shown in FIG. 7A]
First, an n-type 4H or 6H or 3C-SiC substrate, that is, n⁺ A siliconcarbide semiconductor substrate 1 is prepared. Where n⁺ Type siliconcarbide semiconductor substrate 1 has a thickness of 400 μm, andmain surface 1a is a (0001) Si plane or a (112-0) a plane. Themain surface 1a of thesubstrate 1 has an n thickness of 5 μm.^- Typesilicon carbide epilayer 2 is epitaxially grown. In this example, n^- The same type of crystal as that of theunderlying substrate 1 is obtained from the siliconcarbide epi layer 2 and becomes an n-type 4H, 6H, or 3C—SiC layer.
[0010]
[Step shown in FIG. 7B]
n^- After polishing the surface of the p-typesilicon carbide epilayer 2, anLTO film 20 is disposed in a predetermined region on this, and p-type impurities (for example, boron and aluminum) are ion-implanted using this as a mask.^- Type siliconcarbide base regions 3a and 3b are formed. The ion implantation conditions at this time are boron (B⁺ ) Is injected at a temperature of 700 to 1000 ° C. and a dose of 1 × 10¹⁵ cm^-2 It is said.
[0011]
[Step shown in FIG. 7C]
After theLTO film 20 is removed, n is epitaxially grown.^- Surface layer portion of p-typesilicon carbide epilayer 2 and p^-Surface channel layer 5 is grown on top of type siliconcarbide base regions 3a and 3b. The temperature of the heat treatment performed during the epitaxial growth is set to 1200 to 1800 ° C.
[0012]
At this time, the thickness (film thickness) of thesurface channel layer 5 is set to a desired thickness in order to make the planar power MOSFET normally-off type.
[Step shown in FIG. 8 (a)]
AnLTO film 21 is disposed in a predetermined region on thesurface channel layer 5 and is used as a mask for an n-type impurity (for example, nitrogen (N⁺ )) Ion-implanted, n⁺Mold source regions 4a and 4b are formed. The ion implantation conditions at this time are 700 ° C., and the dose is 1 × 10.¹⁵ cm^-2 It is said.
[0013]
[Step shown in FIG. 8B]
Then, after removing theLTO film 21, anLTO film 22 is disposed in a predetermined region on thesurface channel layer 5 by using a photoresist method, and this is used as a mask to perform p^-Surface channel layer 5 on type siliconcarbide base regions 3a and 3b is partially etched away.
[0014]
[Step shown in FIG. 8C]
Further, B is used with theLTO film 22 as a mask.⁺ Are implanted to formdeep base layers 30a and 30b. As a result, part of thebase regions 3a and 3b is thickened, and the n regions under thedeep base layers 30a and 30b are increased.^- Since the thickness of typesilicon carbide epilayer 2 is reduced and the electric field strength can be increased, avalanche breakdown is easily caused at this portion, and the breakdown voltage can be improved.
[0015]
Thedeep base layers 30a and 30b are n⁺ The p-type source regions 4a and 4b are not overlapped with each other, and p^- In the siliconcarbide base regions 3a and 3b, the portion where thedeep base layers 30a and 30b are formed is thicker than the thin portion where thedeep base layer 30a is not formed. .
[0016]
[Step shown in FIG. 9A]
After removing theLTO film 22, a gate insulating film (gate oxide film) 7 is formed on the substrate by wet oxidation. At this time, the ambient temperature is set to 1080 ° C.
Thereafter, apolysilicon gate electrode 8 is deposited on thegate insulating film 7 by LPCVD. The film forming temperature at this time is 600 ° C.
[0017]
[Step shown in FIG. 9B]
Subsequently, after unnecessary portions of thegate insulating film 7 are removed, an insulatingfilm 9 made of LTO is formed to cover thegate insulating film 7. More specifically, the film formation temperature is 425 ° C., and 1000 ° C. annealing is performed after the film formation. At this time, the annealing atmosphere gas is H₂ , N₂ Or Ar.
[0018]
[Step shown in FIG. 9C]
Then, thesource electrode 10 and thedrain electrode 11 are arranged by metal sputtering at room temperature. Further, annealing at 1000 ° C. is performed after film formation.
In this way, the vertical power MOSFET shown in FIG. 6 is completed.
[0019]
[Problems to be solved by the invention]
In the planar type MOSFET shown in FIG.^- The type siliconcarbide base regions 3a and 3b are formed by ion implantation. After normal ion implantation, in order to activate the implanted ions, heat treatment at a high temperature exceeding 1200 ° C. (activation Annealing) must be performed (see JP-A-8-8210).
[0020]
By this heat treatment, p^- Surface carbide layer (SiC) present on the surfaces of the type siliconcarbide base regions 3a, 3b, etc. is sublimated (vaporized), resulting in a large unevenness of the sublimated surface, which is then epitaxially grown. 5 was deteriorated, the electron mobility of thesurface channel layer 5 was lowered, and the resistance was increased.
[0021]
The present invention has been made in view of the above points. In the case where the channel region is formed by epitaxial growth, the crystallinity of the channel region deteriorates due to the activation of the implanted impurity even when ion implantation is performed before epitaxial growth. It is an object of the present invention to provide a method for manufacturing a silicon carbide semiconductor device capable of preventing the above.
[0022]
[Means for Solving the Problems]
In order to achieve the above object, the following technical means are adopted.
In the first to eighth aspects of the invention, the second conductivity type impurity is ion-implanted into a predetermined region of the surface layer portion of the semiconductor layer (2), heat treatment is performed in a silicon carbide atmosphere, and the second conductivity type impurity is removed. A base region (3a, 3b) of the second conductivity type having a predetermined depth is formed by being activated.
[0023]
In this way, by performing heat treatment for activating the second conductivity type impurity ion-implanted to form the base region in a silicon carbide atmosphere, silicon carbide sublimates (vaporizes) and disappears from the surface of the semiconductor layer. In addition, since silicon carbide is supplied by sublimation (crystal growth) on the surface of the semiconductor layer, large unevenness can be prevented from being formed in the semiconductor layer. Since the surface channel layer (5) is formed on the surface of the semiconductor layer having such a good surface state, the surface channel layer can be made good without deteriorating the crystallinity.
[0024]
In the invention according toclaim 2, the step of forming the source region (4a, 4b) includes a step of ion-implanting the first conductivity type impurity, a heat treatment in a silicon carbide atmosphere, and the step of forming the first conductivity type impurity. And a step of activating.
Thus, even when forming the source region, the crystallinity of the surface channel layer can be made better by activating the impurities in a silicon carbide atmosphere.
[0025]
In addition, If the heat treatment for activating the second conductivity type impurity and the first conductivity type impurity is also used, the manufacturing process of the device can be simplified.
Claim3 In the invention described in (2), the silicon carbide atmosphere is characterized in that the pressure is substantially equal to the pressure at which silicon carbide sublimates.
[0026]
Thus, if the silicon carbide atmosphere is set to a pressure substantially equal to the pressure at which silicon carbide sublimates, the amount of silicon carbide sublimated (vaporized) from the surface of the semiconductor layer and the silicon carbide sublimated on the surface of the semiconductor layer ( Since the amount supplied by crystal growth) can be made equal, unevenness of the semiconductor layer can be prevented from becoming large even if heat treatment for activation is performed.
The silicon carbide atmosphere is claimed inclaim4 As shown in the above, it is formed by supplying a mixed gas composed of a hydrogen silicide compound gas and a hydrocarbon compound gas, or5 Or a dummy substrate (110) made of silicon carbide provided separately from the semiconductor substrate, and further formed by performing a heat treatment.6 As shown in FIG. 4, it can be formed by performing heat treatment with a powder made of silicon carbide.
[0027]
Claim7 In the invention described in (2), the semiconductor layer (2)Inside A second conductivity type impurity is ion-implanted into a predetermined region of the surface layer portion of the semiconductor layer, and a surface channel layer (5) serving as a channel region is epitaxially grown on the surface of the semiconductor layer by an epitaxial growth method. The second conductive type base region (3a, 3b) is formed by activating the conductive impurity.
[0028]
Thus, if the heat treatment for activating the second conductivity type impurity for forming the base region is performed by the heat treatment for epitaxial growth, the amount of silicon carbide sublimated (vaporized) and disappeared, Since the amount of silicon carbide supplied by sublimation (crystal growth) is larger, silicon carbide is deposited at a faster speed than the formation of irregularities on the surface of the semiconductor layer, thereby forming the surface channel layer. be able to. Thereby, the same effect as that ofclaim 1 can be obtained. In addition, since it is not necessary to separately perform heat treatment for impurity activation for forming the base region, the manufacturing process of the device can be simplified.
[0029]
In order to combine the heat treatment for epitaxial growth with the heat treatment for impurity activation, the epitaxial growth is preferably performed at about 1300 to 1800 ° C., which is higher than the heat treatment for epitaxial growth that is generally performed.
Claim8 In the invention described in (1), the surface channel layer (5) serving as the channel region is epitaxially grown on the surface of the semiconductor layer by the epitaxial growth method, and the second conductivity type impurity is activated by the heat treatment of the epitaxial growth to thereby cause the base region (3a 3b), and further, the first conductivity type impurity is activated to form a source region (4a, 4b) that is in contact with the surface channel layer and shallower than the base region in a predetermined region of the base region. Yes.
[0030]
Thus, by activating the impurities by heat treatment during epitaxial growth and forming both the base region and the source region, the manufacturing process of the device can be further simplified, and the effect ofclaim 8 can be obtained. Large unevenness can be prevented from being formed in the surface channel layer even by heat treatment for activating the impurities for forming the source region.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
(First embodiment)
The vertical power MOSFET shown in the present embodiment is different from the conventional manufacturing method and has the same structure as that of the vertical power MOSFET shown in FIG. 6, so only the manufacturing method will be described and the structure will be described. Is omitted. In this embodiment, since it is almost the same as the conventional manufacturing process shown in FIGS. 7 to 9, only different portions will be described, and description of similar portions will be omitted.
[0032]
First, similarly to the above, the process shown in FIG.^- Typesilicon carbide epilayer 2 is formed.
Next, the following steps are performed.
[Step shown in FIG. 1 (a)]
A p-type impurity is ion-implanted into a predetermined region of n-typesilicon carbide epilayer 2. Thereafter, heat treatment is performed in a high-frequency heating furnace in order to activate the implanted impurities. The state of heat treatment in this high-frequency heating furnace will be described with reference to FIG.
[0033]
As shown in FIG. 2, the high-frequency heating furnace 100 includes a wafer (in this case, n^- N on which typesilicon carbide epilayer 2 is formed⁺ Aheating furnace 102 including a sample table 101 on which a silicon carbide semiconductor substrate 1) 200 is mounted, and aheating coil 103 wound around the outer periphery of theheating furnace 102 are configured. Theheating furnace 102 can supply gas, and can set the gas atmosphere in the furnace.
[0034]
Using the high-frequency heating furnace 100 configured in this manner, thewafer 200 is mounted on thesample stage 101 and thecoil 103 is energized to bring the inside of the furnace to a temperature of 1300 to 1700 ° C. and heat treatment for impurity activation. (Activation annealing) is performed. At this time, the gas supply causes the furnace to have a SiC atmosphere, for example, a mixed atmosphere of silicon hydride gas and hydrocarbon compound gas, and the pressure of the atmosphere is a pressure at which silicon carbide (SiC) is sublimated (hereinafter referred to as sublimation pressure). Heat treatment is performed in the same manner.
[0035]
At this time, the partial pressure of the silicon hydride gas is set higher than the partial pressure of the hydrocarbon compound gas. This is because carbon remains during the heat treatment, and an insufficient supply of silicon is eliminated by increasing the supply amount of silicon.
As a result, the implanted p-type impurity is activated, and p^- Type siliconcarbide base regions 3a and 3b are formed.
[0036]
At this time, since the heat treatment is performed with the atmospheric pressure equal to the sublimation pressure of silicon carbide, the wafer surface (here n^- The amount of silicon carbide on the surface of the silicon carbide epilayer 2) sublimated (vaporized) and disappeared is equivalent to the amount of silicon carbide sublimated (solidified) supplied to the wafer surface. Silicon is not only sublimated (vaporized) and disappears, but also crystallized and sublimated (solidified) to the surface of the wafer, so that large irregularities are formed on the wafer surface by heat treatment for activation. Can be prevented from being formed.
[0037]
When heat treatment was performed under such conditions, only irregularities with an average of about 2 nm were formed on the wafer surface. As a reference, when heat treatment was performed under conditions other than a silicon carbide atmosphere, irregularities of about 7 nm were formed on the wafer surface.
As is apparent from this result, thesurface channel layer 5 is formed by performing heat treatment in a silicon carbide atmosphere in which the pressure at which silicon carbide vaporizes and the pressure at which it crystallizes are substantially equal.^- Large irregularities can be prevented from being formed on the surfaces of type siliconcarbide base regions 3a and 3b.
[0038]
Even when the method of the present embodiment is used, irregularities of about 2 nm on average are recognized. However, since such irregularities are present on the surface of a wafer that is currently available, the present embodiment According to this method, it can be said that the heat treatment for activation is performed so that the unevenness formed on the wafer surface is hardly increased.
[Step shown in FIG. 1B]
And at a temperature of about 1200-1500 ° C., p^-Surface channel layer 5 is epitaxially grown on the wafer surface including the surfaces of type siliconcarbide base regions 3a and 3b by, for example, a CVD method. At this time, n is the wafer surface^- Since large irregularities are not formed on the surface of typesilicon carbide epilayer 2,surface channel layer 5 having good crystallinity is formed.
[0039]
Thereafter, the planar type power MOSFET is completed through the steps shown in FIGS. In this way, the planar power MOSFET in the present embodiment is manufactured.
Next, the operation (operation) of this vertical power MOSFET will be described.
This MOSFET operates in a normally-off accumulation mode, and when no voltage is applied to the polysilicon gate electrode, carriers in thesurface channel layer 5 are p.^- Depletion due to the potential generated by the difference in electrostatic potential between the type siliconcarbide base regions 3a and 3b and thesurface channel layer 5 and the difference in work function between thesurface channel layer 5 and thepolysilicon gate electrode 8 Is done. By applying a voltage to thepolysilicon gate electrode 8, the potential difference caused by the sum of the work function difference between thesurface channel layer 5 and thepolysilicon gate electrode 8 and the externally applied voltage is changed. This makes it possible to control the channel state.
[0040]
That is, the work function of thepolysilicon gate electrode 8 is the first work function, and p^- When the work function of the type siliconcarbide base regions 3a and 3b is the second work function and the work function of thesurface channel layer 5 is the third work function, the difference between the first to third work functions is utilized. The first to third work functions and the impurity concentration and film thickness of thesurface channel layer 5 can be set so as to deplete n-type carriers in thesurface channel layer 5.
[0041]
In the off state, the depletion region is p^- Formed insurface channel layer 5 by an electric field created by type siliconcarbide base regions 3a, 3b andpolysilicon gate electrode 8. When a positive bias is supplied to thepolysilicon gate electrode 8 from this state, the gate insulating film (SiO₂ N) at the interface between 7 and thesurface channel layer 5⁺Type source regions 4a, 4b to n^- A channel region extending in the direction of thetype drift region 2 is formed and switched to the on state. At this time, electrons are n⁺ From thesource channel regions 4a and 4b through thesurface channel layer 5 to thesurface channel layer 5^- It flows in the typesilicon carbide epilayer 2. And n^- When the silicon carbide epilayer 2 (drift region) is reached, the electrons are n⁺ Type silicon carbide semiconductor substrate 1 (n⁺ Flows vertically to the drain).
[0042]
Thus, by applying a positive voltage to thegate electrode 8, an accumulation channel is induced in thesurface channel layer 5, and carriers flow between thesource electrode 10 and thedrain electrode 11.
At this time, as described above, the planar power MOSFET in the present embodiment has better crystallinity of thesurface channel layer 5 than the conventional planar MOSFET. For this reason, in this embodiment, the channel mobility of thesurface channel layer 5 can be improved as compared with the conventional one, and a planar power MOSFET with high mobility can be obtained.
[0043]
In this embodiment, p^- Only when forming the type siliconcarbide base regions 3a and 3b, heat treatment is performed in the above atmosphere so that large irregularities are not formed on the wafer surface.⁺ Even when the mold source layers 4a and 4b are formed, the heat treatment may be performed in the above atmosphere.
That is, after forming thesurface channel layer 5, n⁺ Although heat treatment is performed to form the mold source amounts 4a and 4b, it is considered that in this case as well, the unevenness of the surface of thesurface channel layer 5 may be increased and the carrier mobility may be reduced. , N⁺ If the heat treatment for forming themold source regions 4a and 4b is made such that large irregularities are not formed on the wafer surface, thesurface channel layer 5 with higher crystallinity can be obtained.
[0044]
Before forming thesurface channel layer 5, n⁺ P type source layers 4a and 4b^- Alternatively, thesurface channel layer 5 may be formed after the heat treatment under the same atmosphere as the siliconcarbide base regions 3a and 3b. In such a case, n⁺ Since large irregularities are not formed on the wafer surface by the heat treatment for forming the mold source layers 4a and 4b, thesurface channel layer 5 having excellent crystallinity can be obtained.
[0045]
Note that when the device is manufactured by the conventional method, p.^- Type siliconcarbide base regions 3a and 3b formed in the above atmosphere, and p^- Type siliconcarbide base regions 3a, 3b and n⁺ In the case where the type source layers 4a and 4b were formed in the above atmosphere, the FET operation characteristics (drain current Id−drain-source voltage Vds characteristics) were examined under the same gate voltage. The result is shown in FIG. In the figure, the conventional method is indicated by a solid line, and p^- The case where only the siliconcarbide base regions 3a and 3b are formed in the above atmosphere is indicated by a one-dot chain line, p^- Type siliconcarbide base regions 3a, 3b and n⁺ The case where the type siliconcarbide base regions 4a and 4b are formed under the above atmosphere is indicated by a two-dot chain line.
[0046]
From this result, it can be seen that p.^- It can be seen that the drain current Id is remarkably increased when the type siliconcarbide base regions 3a and 3b are formed in the above atmosphere. N⁺ It can be seen that when the mold source layers 4a and 4b are formed in the above atmosphere, the drain current Id is further increased remarkably. Therefore, it can be said that the planar type power MOSFET has a high mobility.
[0047]
Thus, the crystallinity of thesurface channel layer 5 can be improved by performing the heat treatment for activating the ion-implanted impurities in a silicon carbide atmosphere at a pressure equivalent to the sublimation pressure of silicon carbide. Therefore, it is possible to increase the mobility of the planar power MOSFET.
(Second Embodiment)
In the present embodiment, the heat treatment when epitaxially growing thesurface channel layer 5 is p^- A case will be described in which the heat treatment for activating the impurities in forming the siliconcarbide base regions 3a and 3b is also used.
[0048]
In addition, since the manufacturing process of the planar type power MOSFET in this embodiment is almost the same as the conventional manufacturing process shown in FIGS. 7 to 9, only different parts will be described and description of similar parts will be omitted.
First, similarly to the above, the process shown in FIG.^- Typesilicon carbide epilayer 2 is formed.
[0049]
Next, the following steps are performed.
[Step shown in FIG. 4 (a)]
n^- Boron (B⁺ ) And the like are ion-implanted.
[Step shown in FIG. 4B]
By epitaxial growth method, n^-Surface channel layer 5 is formed on the surface (type of the entire wafer) of typesilicon carbide epilayer 2, and p-type impurity 300 is activated by heat treatment at this time. The epitaxial growth conditions are as follows: heat treatment is performed at 1300 to 1700 ° C., which is higher than the temperature of epitaxial growth generally performed, and SiH_Four , C_Three H₈ , H₂ Is the source gas. Thereby, thesurface channel layer 5 is formed, and p^- Type siliconcarbide base regions 3a and 3b are activated.
[0050]
By this epitaxial growth heat treatment, silicon carbide on the wafer surface is sublimated (vaporized). However, since thesurface channel layer 5 is epitaxially grown at the same time, the wafer is grown at a faster speed than the silicon carbide on the wafer surface is sublimated (vaporized). Silicon carbide is deposited on the surface to form thesurface channel layer 5.
That is, large irregularities are formed on the wafer surface because the amount of silicon carbide on the wafer surface that sublimates (vaporizes) is larger than the amount that sublimates (solidifies) from the atmosphere to the wafer surface to form silicon carbide. If the amount of silicon carbide on the wafer surface that is sublimated (vaporized) is less than the amount of silicon carbide that is sublimated (solidified) from the atmosphere to the wafer surface, large irregularities are not formed on the wafer surface.
[0051]
When the heat treatment was performed under such conditions, the surface of thesurface channel layer 5 was formed only with an unevenness of about 2 nm on average. As a reference, when heat treatment was performed under the above-described conventional conditions (see the process shown in FIG. 7B), irregularities of about 7 nm were formed on the surface of thesurface channel layer 5.
As is apparent from this result, if the silicon carbide film is formed on the wafer surface faster than the silicon carbide on the wafer surface is sublimated (vaporized) to form thesurface channel layer 5, the crystallinity is good. A smoothsurface channel layer 5 can be formed.
[0052]
Further, in this way, heat treatment during epitaxial growth for forming thesurface channel layer 5 and p^- Since the heat treatment for activating the impurities forming the siliconcarbide base regions 3a and 3b is also used, the manufacturing process can be simplified as compared with the case where the heat treatment is performed separately.
Thereafter, the planar power MOSFET is completed through the steps shown in FIGS.
[0053]
The planar power MOSFET according to the present embodiment completed in this manner has better crystallinity of thesurface channel layer 5 than the conventional planar MOSFET. 5 can be improved, and a planar power MOSFET with high mobility can be obtained.
[0054]
In the present embodiment, heat treatment during epitaxial growth for forming thesurface channel layer 5 and p^- In addition to the heat treatment for activating the impurities forming the siliconcarbide base regions 3a, 3b, n^- A heat treatment for activating the impurities forming the type source layers 3a and 3b can also be used.
That is, before forming thesurface channel layer 5, p^- Ion implantation of p-type impurities for forming type siliconcarbide base regions 3a and 3b, and n^- It is also possible to perform ion implantation of n-type impurities to form the type source layers 4a and 4b, and then activate the implanted impurities by heat treatment for epitaxial growth of thesurface channel layer 5.
[0055]
In this way, n^- In the heat treatment for activating the impurities for forming thetype source regions 4a and 4b, it is possible to prevent large irregularities from being formed on the surface of thesurface channel layer 5, and n^- Since it is not necessary to separately perform heat treatment for activating the impurities for forming thetype source regions 4a and 4b, the manufacturing process can be simplified.
[0056]
(Other embodiments)
In the first embodiment, a gas for constituting silicon carbide is supplied in order to make the silicon carbide atmosphere in the high-frequency heating furnace 100. However, the following method can also be adopted. is there.
For example, as shown in FIG. 5, asample stage 110 is provided at a position facing thesample stage 101 on which a wafer (silicon carbide substrate 1) on which a device is to be formed is mounted in the high-frequency heating furnace 100. By disposing a dummysilicon carbide substrate 120 and sublimating (vaporizing) the silicon carbide of the dummysilicon carbide substrate 120, silicon carbide is not sublimated (vaporized) from the surface of thewafer 200 forming the device. Can be used. In this case, it is more effective if the dummysilicon carbide substrate 120 is formed in a cup shape with a U-shaped cross section so as to cover thewafer 200 as a whole. Alternatively, a method in which silicon carbide powder or the like is previously placed in the high-frequency heating furnace 100 and the silicon carbide powder is sublimated (vaporized) may be employed.
[0057]
In the above embodiment, the planar MOSFET has been described as an example. However, the embodiment of the present invention is applied to a so-called trench type (concave type) vertical MOSFET in which the channel layer is perpendicular to the substrate surface. Also good.
In the above embodiment, when a silicon carbide crystal form is shown, it should be expressed with a bar on a required number. However, because there are restrictions on expression means, the required number is used in this specification. Instead of adding a bar above the symbol, “-” is appended to the required number.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a manufacturing process of a planar power MOSFET according to a first embodiment.
FIG. 2 is a view for explaining heat treatment in a high-frequency heating furnace.
FIG. 3 is a characteristic diagram for comparing the carrier mobility of thesurface channel layer 5 of the planar power MOSFET in the first embodiment with a conventional one.
FIG. 4 is a diagram showing a manufacturing process of a planar type power MOSFET in a second embodiment.
FIG. 5 is a view for explaining heat treatment in a high-frequency heating furnace according to another embodiment.
FIG. 6 is a cross-sectional view showing a configuration of a vertical power MOSFET previously filed by the present applicant.
7 is a diagram showing a manufacturing process of the vertical power MOSFET shown in FIG. 6. FIG.
8 is a diagram showing manufacturing steps of the vertical power MOSFET subsequent to FIG. 7. FIG.
FIG. 9 is a diagram illustrating manufacturing steps of the vertical power MOSFET subsequent to FIG. 8;
[Explanation of symbols]
1 ... n⁺ Type silicon carbide semiconductor substrate, 2... N^- Type silicon carbide epitaxial layer,
3a, 3b ... p^- Type silicon carbide base region, 4a, 4b... N⁺ Type source area,
5 ... surface channel layer (n^- Type SiC layer), 7 ... gate insulating film, 8 ... gate electrode,
9 ... Insulating film, 10 ... Source electrode, 11 ... Drain electrode.

Claims (8)

Translated fromJapanese

炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層内の表層部の所定領域に、第２導電型不純物をイオン注入する工程と、
炭化珪素雰囲気下で熱処理を行い、前記第２導電型不純物を活性化させて所定深さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記ベース領域の上部にチャネル領域となる表面チャネル層（５）をエピタキシャル成長させる工程と、
前記ベース領域内の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域よりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層の上部にゲート電極（８）を形成すると共に、前記ベース領域および前記ソース領域に接するソース電極（１０）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Ion-implanting a second conductivity type impurity into a predetermined region of the surface layerin the semiconductor layer;
Performing a heat treatment in a silicon carbide atmosphere to activate the second conductivity type impurities to form second conductivity type base regions (3a, 3b) having a predetermined depth;
Epitaxially growing a surface channel layer (5) to be a channel region on the semiconductor layer and the base region;
Forming a first conductivity type source region (4a, 4b) in contact with the surface channel layer and shallower than the base regionin a predetermined region of a surface layer portion in the base region;
Forming a gate electrode (8) above the surface channel layer, and forming a source electrode (10) in contact with the base regionand the source region. Manufacturing method. 前記ソース領域を形成する工程は、第１導電型不純物をイオン注入する工程と、炭化珪素雰囲気下で熱処理を行い、前記第１導電型不純物を活性化させる工程とを含んでいることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。  The step of forming the source region includes a step of ion-implanting a first conductivity type impurity, and a step of activating the first conductivity type impurity by performing a heat treatment in a silicon carbide atmosphere. A method for manufacturing a silicon carbide semiconductor device according to claim 1. 前記炭化珪素雰囲気を、炭化珪素が昇華する圧力とほぼ同等の圧力とすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。Said silicon carbide atmosphere, the method for manufacturing the silicon carbide semiconductor device according to claim1 or 2 silicon carbide, characterized in that a substantially equal pressure between the pressure of sublimation. 前記炭化珪素雰囲気を、珪化水素化合物ガスと炭化水素化合物ガスとからなる混合ガスによって形成することを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。Said silicon carbide atmosphere, the method for manufacturing the silicon carbide semiconductor device according to any one of claims 1 to3, characterized in that formed by a mixed gas consisting of silicide hydrogen compound gas and the hydrocarbon compound gas. 前記炭化珪素雰囲気を、前記半導体基板とは別に備えられた炭化珪素からなるダミー基板（１２０）と共に熱処理することで形成することを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。The carbonization atmosphere according to any one of claims 1 to3 , wherein the silicon carbide atmosphere is formed by heat treatment with a dummy substrate (120) made of silicon carbide provided separately from the semiconductor substrate. A method for manufacturing a silicon semiconductor device. 前記炭化珪素雰囲気を、炭化珪素よりなる粉末と共に熱処理することで形成することを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。Method for producing a silicon carbide atmosphere, the silicon carbide semiconductor device according to any one of claims 1 to3, characterized in that form by heat treatment with consisting of silicon carbide powder. 炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層内の表層部の所定領域に、第２導電型不純物をイオン注入する工程と、
エピタキシャル成長法により、前記半導体層の表面にチャネル領域となる表面チャネル層（５）をエピタキシャル成長させると共に、該エピタキシャル成長の熱処理によって前記第２導電型不純物を活性化させて第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記ベース領域内の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域よりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層の上部にゲート電極（８）を形成すると共に、前記ベース領域に接するソース電極（１０）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Ion-implanting a second conductivity type impurity into a predetermined region of the surface layerin the semiconductor layer;
A surface channel layer (5) serving as a channel region is epitaxially grown on the surface of the semiconductor layer by an epitaxial growth method, and the second conductivity type impurities are activated by a heat treatment of the epitaxial growth to thereby form a second conductivity type base region (3a). 3b),
Forming a first conductivity type source region (4a, 4b) in contact with the surface channel layer and shallower than the base regionin a predetermined region of a surface layer portion in the base region;
Forming a gate electrode (8) above the surface channel layer and forming a source electrode (10) in contact with the base region. A method for manufacturing a silicon carbide semiconductor device, comprising: 炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層内の表層部の所定領域に、第２導電型不純物をイオン注入する工程と、
前記半導体層内の表層部の所定領域に、第１導電型不純物をイオン注入する工程と、
エピタキシャル成長法により、前記半導体層の表面にチャネル領域となる表面チャネル層（５）をエピタキシャル成長させると共に、該エピタキシャル成長の熱処理によって前記第２導電型不純物を活性化させてベース領域（３ａ、３ｂ）を形成し、さらに前記第１導電型不純物を活性化させて前記ベース領域の所定領域に、前記表面チャネル層に接すると共に前記ベース領域よりも浅いソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層の上部にゲート電極（８）を形成すると共に、前記ベース領域に接するソース電極（１０）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Ion-implanting a second conductivity type impurity into a predetermined region of the surface layerin the semiconductor layer;
Ion-implanting a first conductivity type impurity into a predetermined region of a surface layer portionin the semiconductor layer;
By epitaxial growth, a surface channel layer (5) serving as a channel region is epitaxially grown on the surface of the semiconductor layer, and the second conductivity type impurities are activated by heat treatment of the epitaxial growth to form base regions (3a, 3b). And activating the first conductivity type impurity to form a source region (4a, 4b) in contact with the surface channel layer and shallower than the base region in a predetermined region of the base region;
Forming a gate electrode (8) above the surface channel layer and forming a source electrode (10) in contact with the base region. A method for manufacturing a silicon carbide semiconductor device, comprising:

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