JP3936830B2 - Semiconductor device - Google Patents

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本願発明は、大規模集積化が可能な半導体装置、並びにこれを用いた半導体記憶装置に関するものである。更には、本願発明はこの半導体装置あるいは半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
現在の代表的な集積化半導体装置であるシリコン基板を用いたＵＬＳＩのトランジスタの主要部は、図１に示すような断面構造を有している。ＣＭＯＳで用いているトランジスタは、半導体基板１００に、ソース、ドレインとして高濃度に不純物をドーピングした拡散層（２００、３００）を電極領域として用いた絶縁ゲート型トランジスタを用いて構成されている。尚、符号５００はゲート電極である。
【０００３】
絶縁ゲート型トランジスタ、その代表例たるＭＯＳＦＥＴは、制御するチャネルのキャリアが、チャネルとなる基板と反対導伝型キャリアのみを用いる。このことから絶縁ゲート型トランジスタはユニポーラデバイスと呼ばれている。ユニポーラデバイスでは、ソース、ドレインといった電極が基板１００と電気的に分離されていることがデバイス動作上の基本となる。通常、拡散層と基板は、異なる導伝型を用いることでＰＮ接合を形成し、接合のビルトイン障壁によってそれぞれの電極と基板を電気的に分離してきた。しかし、ソース、ドレイン間の距離が短くなるに従い、この障壁のみでは良好な分離を果たすことができず、基板へのリーク、そしてソース、ドレイン間にリーク電流を生じる問題が顕著になってきた。こうした電流リークは、ドレイン電界の影響がソース側まで及ぶため生じるものと考えられている。そのため、リークを抑制するには、前記不純物拡散層２００、３００の深さを小さく（浅く）することで、ソース、ドレインの対向面積を小さくすることが有効である。この深さは図１にＸｊとして示されている。しかし、拡散層深さを浅くすると、拡散層の抵抗が増大し、トランジスタの電流駆動力を低下させる問題が生じてきている。
【０００４】
また、これとは異なるアプローチとして、拡散層電極周囲を絶縁膜層で囲み、電極とチャネル（基板）の間にリークにたいするバリアを設けることが考えられている。また、日本国公開特許公報、特開平１０―２００００１に見られる構造は、拡散層電極とチャネル間のみではなく、さらに、チャネル部にも多層の絶縁膜層を差し挟んだ構造になっている。但し、後者では、その製造工程上、チャネル部が単結晶ではなく多結晶により構成された、一種の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる構造とみることができる。これらの構造では、拡散層抵抗を増大させることなくリークを抑制することは可能であるが、絶縁膜を介してチャネル電流を流すことが必要となるため、電流駆動力を低下させる問題が生じてくる。
【０００５】
浅接合化による電極抵抗増大を解決する方法として、ソース、ドレインに金属材を用いることが提案されている。一般には、電極と基板との分離がＰＮ接合ではなく、金属と半導体接触部に形成されるショットキー接合によりなされているため、ショットキーバリア ソース・ドレイン ＭＯＳＦＥＴ(ＳＢ-ＭＯＳＦＥＴ)と呼ばれている。これらの構造については、例えば、アプライド、フィジックス、レター、６５巻、６１８頁から６２０頁(Appl. Phys. Lett. 65(5),ｐｐ.618-620,1994) において、Tucker等により検討されている。また、実際の試作としては、エス、ピー、アイ、イー、コンファレンス、オン、マイクロエレクトロニック、デバイス、テクノロジー、ツー、１９９８年７月、エス、ピー、アイ、イー、３５０６巻、２３０頁から２３３頁(Part of the SPIE Conference on Microelectronic Device Technology II, SPIE vol. 3506, pp.230-233)においてＷａｎｇ等の報告がみられる。これらの報告では、ショットキー接合を用いた効果として、ソース、ドレイン間の距離を小さくした短チャネル構造でも、接合間のリークを有効に抑えることができることが明らかになってきた。しかし、ＰＮ接合に比べ良好な接合を形成することが困難なため、基板との間のリークが増大してしまい、ソース、ドレイン間のリークの低減効果を打ち消してしまったり、接合のオン抵抗が高いため、結局、電極抵抗の低減効果も見えなくなっている。
【０００６】
又、半導体記憶装置に用いるゲインセルとしては、例えば書き込み用にｐ型ＭＯＳ、読み取り用にｎ型ＭＯＳを用いた例が、Ｓｈｏｊｉ ＳｈｕｋｕｒｉらによるＩＥＤＭ９２、１００６−１００８に見られる。
【０００７】
【発明が解決しようとする課題】
本願の第１の目的は、リーク電流の極めて低い絶縁ゲート型電界効果型トランジスタを提供するものである。即ち、本願発明は、短チャネル化を進めるために増大してきたリーク電流を低減するために行われてきた上記の様々な対策により生じる駆動力の低下を抑制するものである。
【０００８】
本願の第２の目的は、記憶特性の良好な半導体記憶装置を提供するものである。前記のリーク電流の低い絶縁ゲート型電界効果型トランジスタを用いて、リーク電流の少ない３端子スイッチング素子を得ることができる。従って、このことは、特に、半導体記憶素子を形成する上で有効なものとなる。
【０００９】
本願の更に別な目的は、前記の半導体装置、あるいは半導体記憶装置等を提供する為の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】
先ず、ここでは発明の理解を容易にする為に、本願発明の発明思想の骨子を説明する。そして、発明の実施の形態の欄に更に詳細な発明の諸形態を説明する。
【００１１】
ショットキー接合では、接合を挟む異なる物質の界面ができることにより、ＰＮ接合に比べ接合のリークが多くなっている。従来の図１に示した構造をもとにＳＢ−ＭＯＳＦＥＴを形成すると、スイッチングに用いているのは、ゲート端部の接合のみで、底面等はスイッチング動作上は不要であるにも関わらず、接合の面積のほとんどを占めることになるため、この底面がリークの主要発生源となっている。こうした不要なリークを抑えるには、図２に模式的に示すように、ゲート５００、５１０により、両側からチャネル１０１を挟む構造にし、不要な接合をなくし、接合をチャネル方向のみとすることが有効である。本発明における具体的構造については、実施形態の説明において、製造方法をもとに詳細に述べる。この構造では、スイッチングに必要なゲート端部のみに接合が設けられており、不要な接合によるリークを生じることがない。
【００１２】
さらにリークを抑えるため、金属と半導体の間にリークを妨げる障壁となる絶縁層を挟む構造をとっている。これは、拡散層電極周辺を絶縁膜で囲む構造を適用したものである。
【００１３】
図３は通例のショトッキー接合を説明する為のバンド構造図である。図３には、金属部３５０と半導体部１１０の接合領域、及び価電子帯の上端、伝導帯の下端、およびフェルミ準位Ｅｆが示される。図４は本願発明で用いる接合を説明する為のバンド構造図である。図４の構成では図３の構造に絶縁物層９３１が設けられている。
【００１４】
すなわち、ショットキー接合では図３のバンド図に示したように、ショットキーバリアと呼ばれる障壁Ｐｍによりリーク電流を抑えている。そこに、図４にみられるように、Ｐｍに比べより大きな障壁高さＰｉを持った絶縁膜をはさむことで、金属側から半導体側に通り抜けるキャリアを低減することができる。このショットキー接合に代えて絶縁層を挟んだ構造の接合は、ＭＩＳ接合（ＭｅｔａｌＩｎｓｕｌａｔｉｏｎ Ｊｕｎｃｔｉｏｎ）として知られている。この例は、例えば、Ｓｚｅ著のフィジックス オブ セミコンダクタ デバイシーズ、第２版、ジョンウィリー アンド サンズ(Physics of Semiconductor Devices, second edition, JOHN WILEY & SONS)の５４０頁から５５３頁に記述されている。このように高い障壁高さＰｉを持つ絶縁層を挟んでも、絶縁層の膜厚を極めて薄くすることで、トンネル現象を促進できることから、接合のスイッチング動作させることができる。
【００１５】
一般に、この絶縁膜をトンネル現象により通り抜けるキャリアは、障壁高さ、膜厚、およびキャリアのエネルギーに依存している。デバイス構造としては、金属材と絶縁膜間の障壁高さ、絶縁膜の膜厚、非平衡状態のポテンシャル分布を制御することができる。
【００１６】
本発明の構造では、さらに、縦形のチャネル配置をとることにより、平面面積を増やすことなくチャネル長の大きなデバイスを形成している。これにより、短チャネル化によるリーク電流の増大を抑えることができる。さらに、ゲートを両側に配置することで、より有効に電界効果を活かすことができるようになる。この縦形構造をとることで、従来困難であった非対称型系のトランジスタを容易に形成することができるようになっている。そのため、絶縁膜による障壁は片側のみに形成することができており、駆動力の低下を抑制することができている。
【００１７】
これらの効果を有効に引き出すことで、リーク電流を極めて低く抑制できる３端子トランジスタ構造を得ることができる。また、この低リーク特性は、記憶保持および、書き込み、読み出し動作に優れた半導体記憶装置を形成する上で有効であることを、実施例をもとに説明する。
【００１８】
【発明の実施の形態】
本願発明の実施の形態を具体的に説明するに先だって、本願発明の主な諸形態の概略を列挙し、説明する。
【００１９】
本願に係る半導体装置
本願発明の半導体装置の代表的な第１の形態は、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とを有する半導体領域と、少なくとも前記第１の半導体領域に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有する半導体装置である。
【００２０】
本発明は新規なスイッチ素子を提供することが出来る。そして、後述するように、新規な半導体記憶装置のスイッチ部として極めて有用である。又、本発明の構造は通例の半導体分野の製造方法によって製造することが出来る。従って、本発明の半導体装置は極めて安価に提供することが出来る。
【００２１】
本願発明の半導体装置の代表的な第２の形態は、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とが積層された半導体積層領域と、少なくとも前記第１の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有する半導体装置である。
【００２２】
上記の諸形態では、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とを有する半導体領域が、絶縁ゲート型電界効果型トランジスタの電荷移送手段及び電荷移送領域を構成する。前記第１の半導体領域は、いわゆるチャネル領域に、前記第１及び第２の導電領域はソースあるいはドレインのいずれかに相当する。これらをソースあるいはドレインと称するかはその動作状態に依存する相違にすぎない。そして、前記第１の導電領域、第１の絶縁膜、第１の半導体領域の半導体領域が、図４を用いて説明したバンド構造を有する積層体である。本形態において、前記第１の絶縁膜を設けた点がわけても重要な点である。
【００２３】
この第１の絶縁膜は、通例第１の導電領域として用いる金属の酸化物、酸化度の低い酸化物、窒化物、窒化度の低い窒化物、シリコンと金属の酸化物、シリコンと金属の窒化物、あるいはこれらの内の少なくとも２者を含む絶縁物などが用いられる。より具体的に、これらの金属とこれに適した絶縁物の諸例をかかげれば、耐熱金属とその酸化物、窒化物、あるいはシリサイドが好適である。更に、具体例をかかげれば、金属あるいは金属相当の導電体として、チタン、チタンシリサイド、タングステン、タングステン・シリサイド、コバルト、コバルト・シリサイド、白金、白金シリサイド、ニッケル、ニッケル・シリサイドなどをあげることが出来る。絶縁物の具体例としては、シリコン酸化物、シリコン窒化物などが代表例である。更に、絶縁物の例としては、前記各種金属あるいは耐熱金属の酸化物、あるいは窒化物などをあげることが出来る。チタンとチタン・シリサイドなどは熱的に安定であり、好ましい例である。シリコン酸化物、あるいはシリサイド等は通例の半導体分野に製造工程に多く用いられている材料であり、本願発明の半導体装置、半導体記憶装置の製造に好都合である。勿論、その要求によって、前記例示した金属および絶縁物を適宜組み合わせて用いることが出来る。
【００２４】
そして、これらの絶縁膜が当該接合におけるトンネル効果を奏する厚さとなす。この絶縁膜の厚さ例をかかげれば、シリコン酸化物の場合、３ｎｍ以下、好ましくは１ｎｍより２ｎｍ程度が多用される。
【００２５】
尚、第１の導電領域と第１の絶縁膜の具体例について言及したが、これらの諸例は、以下本願明細書に記載される発明の諸形態、実施の諸形態に対しても適用できるものであることは言うまでもない。
【００２６】
第３の形態は、ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタにおいて、ソースまたはドレイン電極となる第１の導電領域上に第１の絶縁物層を有し、前記第１の絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体層上にドレインまたはソース電極となる第２の導電領域を有し、前記チャネル領域側面に第２の絶縁膜層を有し、前記第２の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有することを特徴とする半導体装置と言うことが出来る。
【００２７】
上記の各部の材料の選択によって、下記の諸形態が考えられる。
【００２８】
本願の第４の形態は、前記の諸形態における第１の導電領域が金属材料により形成されているものである。
【００２９】
更に、本願の第５の形態は、前記の諸形態における前記第１の導電領域が高濃度に不純物をドーピングすることで実質的に金属化された半導体材料により形成されているものである。
【００３０】
更に、本願の第６の形態は、第２の導電領域が高濃度に不純物をドーピングすることで実質的に金属化された半導体材料により形成されているものである。
【００３１】
本願発明においては、前記の各導電領域を組み合わせ用いることが出来る。即ち、本願の第７の形態は、前記第１の導電領域が金属材料あるいは高濃度に不純物をドーピングすることで金属化された半導体材料により形成され、前記第２の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料により形成されているものである。
【００３２】
本願の第８の形態は、前記第１の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料により形成され、前記第２の導電領域が金属材料あるいは高濃度に不純物をドーピングすることで金属化された半導体材料により形成されているものである。
【００３３】
前記半導体材料を母材とした金属化に必要な不純物のドープ量は、通例の半導体分野における範囲を用いて十分である。シリコンに対してのドープ量は通例、１０²⁰ｃｍ^―3程度以上の範囲である。
【００３４】
これらのドープ量に関する諸例は、本願明細書に記載される発明の諸形態、実施の諸形態に対しても適用できるものであることは言うまでもない。
【００３５】
尚、本願発明の半導体装置において、第１の導電領域および第２の導電領域に挟まれた半導体領域が、電界効果型トランジスタの電荷移送領域、即ち、いわゆるチャネル領域を構成する。従って、この意味において、本願発明においては、電荷移送領域は、半導体領域とトンネル絶縁膜との双方で電荷移送領域を構成することとなる。従って、この意図を示す形態の例は次のように言うことが出来る。
【００３６】
本願発明の第９の形態は、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とを有する半導体領域と、前記第２の半導体領域の前記半導体領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有し、且つ前記第１あるいは第２の導電領域の内のいずれかが高濃度に不純物をドーピングした多結晶シリコンにより形成され、前記第１あるいは第２の導電領域の内の他方のいずれかが金属により形成され、前記第１の導電領域から第２の導電領域に流れる電流経路に、シリコンおよびトンネル絶縁膜が配置されている半導体装置である。
【００３７】
上記の形態をより具体的に示せば、本例はソースが高濃度不純物をドーピングした多結晶シリコンにより形成され、ドレインが金属により形成され、ソースからドレインに流れる電流経路において、シリコンとトンネル絶縁膜が配置されている半導体装置と言うことが出来る。
【００３８】
これまで述べてきた本願発明の諸形態の半導体装置の更なる実用上の形態を示せば、当該半導体装置のスイッチングがオフ状態においてチャネル部のキャリアが空乏化されている半導体装置であると言うことが出来る。半導体記憶装置
次に、これまで説明してきた半導体装置、即ち絶縁ゲート型電界効果型トランジスタを用いた半導体記憶装置について説明する。
【００３９】
当該半導体記憶装置の代表的な第１０の形態は、前述の本願発明の諸半導体装置のいずれかを情報書き込み装置とし、前記第１の導電領域を電荷保持部とし、この電荷保持部に電気的に接続された情報読み出し素子を有する半導体記憶装置である。
【００４０】
そして、前記情報読み出し素子が電界効果型トランジスタであるのが、より実際的な半導体記憶装置である。
【００４１】
そして、この形態の半導体記憶装置において、前記電荷保持部が絶縁膜で囲まれ、前記電荷保持部に保持した電荷量により情報を記憶することが、より好ましい。
【００４２】
このように、本願発明の半導体装置の諸形態を情報書き込み手段として用いて半導体記憶装置を構成する場合、当該半導体記憶装置の電荷蓄積ノード側に、前記本願発明の係わる半導体装置のトンネル絶縁膜に接して設けられた導電領域を接続するのが好ましい。それは、蓄積電荷を確保するにとより好都合であるからである。勿論、当該半導体装置の第１および第２の導電領域のいずれを当該半導体記憶装置の電荷蓄積ノード側に設置しても、半導体記憶装置を提供できることは言うまでもない。
【００４３】
又、本願発明の半導体装置の諸形態を情報書き込み手段として用いて半導体記憶装置を構成する場合、Ｎ型の絶縁ゲート型電界効果型トランジスタを横型の素子として配置し、Ｐ型の絶縁ゲート型電界効果型トランジスタとして本願に係るトンネル絶縁膜をい用いた縦型の素子として用いるのがより好都合である。
【００４４】
本願発明の半導体記憶装置の代表的な第１１の形態は、キャリアを移動せしめる第１の経路と、前記第１の経路の伝導性を変化させる電界を生成する電荷を蓄積する為の手段と、所望の電圧に対して所望の電荷を前記電荷を蓄積する為の手段に供給する手段とを、有し、且つ所望の電荷を前記電荷を蓄積する為の手段に供給する手段が、金属性電極部、トンネル絶縁膜、および半導体領域とを有する接合を有することを特徴とすることである。
【００４５】
言い換えれば、この形態は、本願発明に係る半導体装置なる電界効果型トランジスタ（Ｔ１）のソースまたはドレイン電極と、半導体基板上に形成された絶縁ゲート型電界効果型トランジスタ（Ｔ２）を有する半導体記憶装置において、Ｔ１のチャネルを介してＴ２のゲート電極に接続がなされている半導体記憶装置である。そして、トンネル絶縁膜を利用してスイッチ動作を行なうものである。前述の本願発明に係る半導体装置なる電界効果型トランジスタ（Ｔ１）は、少なくとも、導電領域―チャネル領域―トンネル絶縁膜―金属導電領域の積層構造を有する。ここで、導電領域、ないしは金属導電領域が、電界効果型トランジスタのソース、あるいはドレインに相当するものである。従って、前記Ｔ１とＴ２の接続は次の形態がある。
【００４６】
（１）導電領域―半導体領域―トンネル絶縁膜―金属導電領域―Ｔ２のゲート、
（２）金属導電領域―トンネル絶縁膜―半導体領域―導電領域―Ｔ２のゲート
そして、この場合、実際の構造においては、前記（１）における金属導電領域―Ｔ２のゲート、あるいは前記（２）における導電領域―Ｔ２のゲートは同一層で形成し、その両者の役割を兼ねることが、より実際的である。
【００４７】
本願発明の半導体記憶装置の動作を要約すれば、前記第１１の形態にある電荷によって情報を記憶させた半導体記憶装置において、書き込み素子Ｔ１を介して電荷を出し入れし、Ｔ２を電荷の保持状況を読み出す読み出し素子としていると言うことが出来る。
【００４８】
本願発明の半導体装置の、第１２の形態は、半導体基板と、当該半導体基板に相対して設けられた第１の不純物領域及び第２の不純物領域と、少なくとも前記第１不純物領域及び第２の不純物領域に挟まれた第１の半導体領域を覆う第１の絶縁膜と、当該第１の絶縁膜の上部に設けられた第１の導電領域、第２の絶縁膜、第２の半導体領域、および第２の導電領域とを有する半導体領域と、前記第２の半導体領域の前記半導体領域の積層方向とは交差する側面に設けた第３の絶縁膜と、前記第３の絶縁膜の膜面に設けられた第３の導電領域と、を有する半導体装置である。
【００４９】
本形態は、スイッチ素子部を構成する電界効果型トランジスタ部が、そのチャネル領域が当該半導体記憶装置の基板に交差、ないしは実質的に直交する方向に構成されている。これはいわゆる縦形半導体装置と称されている形態である。従って、この形態は装置の小型化に有利である。更に、前記第２の半導体領域の側壁が絶縁膜で覆われた構造を採用すれば、よりリーク電流の少ない半導体記憶装置を提供することが出来る。
【００５０】
本願発明の主なその他の形態
本願の第１３の形態は、前記第１０の半導体装置において、書き込み素子のゲート電極配線と基板電位間に電位を安定化させる手段を有する集積半導体装置である。より具体的な要請は、電源が切れた場合においてもゲート電極と導電領域との間の相対的な電位関係が固定されていることである。この電位の安定化の為の手段の最も簡単で実用的なものは抵抗である。しかし、本要請に答えるには多くの回路を用いることが出来る。
【００５１】
本願の第１４の形態は、例えば、前記第１１、ないしは前記第１２の半導体記憶装置を少なくとも２つ用いた集積半導体装置において、読み出し素子Ｔ２が電気的に縦積みされた配置をとっている半導体装置である。
【００５２】
本願の第１５の形態は、例えば、前記の諸半導体記憶装置において、情報読み出し時に、書き込み素子Ｔ１のゲート電極電位を変えることなく、Ｔ２のソース、ドレイン電位を変化させることで、該ゲート電極と該ソース、ドレイン電極間の電位差変化を与えることで読み出し操作を行う半導体記憶装置である。
【００５３】
前述したように、ゲート電位が固定される必要があることから、本願発明の半導体記憶装置においては、ゲート電位を固定し、ソースあるいはドレインの電位を変化させるのが好ましい。
【００５４】
本願の第１６の形態は、例えば、前述の諸半導体記憶装置において、情報読み出し時に、読み出し素子Ｔ２のゲート電極電位を変えることなく、ソース、ドレイン電位を変化させることで、該ゲート電極と該ソース、ドレイン電極間の電位差変化を与えることで読み出し操作を行う半導体記憶装置である。
【００５５】
本願の第１７の形態は、例えば、前記第１１ないしは第１２の半導体記憶装置を複数用いてアレイ状に配置し、基板上に形成された読み出し素子Ｔ２のソース、ドレイン電極に接続された配線層が直交するように平面配置されている半導体記憶装置である。
【００５６】
本願の第１８の形態は、本願に係わる半導体装置、ないしは半導体記憶装置、例えば前記第１、第２、あるいは第１０、第１１の半導体装置、ないしは半導体記憶装置が、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されている集積化半導体装置である。基板に絶縁基板を用いることから、本願発明のリーク電流の抑制された半導体装置、ないしは半導体記憶装置の要請がより有効に機能する。
【００５７】
本願の第１９の形態は、上記集積半導体記憶装置において、書き込み素子のゲート電極配線と基板電位間に電力を消費することなく電位を安定化させる装置を有する集積半導体装置である。
【００５８】
本願の第２０の形態は、電界効果トランジスタによる書き込み装置と、該書き込み装置と異なる導電型をもった電界効果トランジスタによる読み出し装置を持つ半導体記憶装置である。
【００５９】
本願の第２１の形態は、例えば前記２０の半導体記憶装置において、情報読み出し時に、書き込み素子のゲート電極に、電荷保持時に比べ書き込み素子のチャネルをよりオフ状態とする電位を加える半導体記憶装置である。
【００６０】
本願の第２２の形態は、例えば前記２０の半導体記憶装置において、書き込まれる電位情報が少なくとも３つ以上の値を持つ集積半導体装置である。
【００６１】
本願の第２３の形態は、例えば前記２１の半導体記憶装置において、保持された電荷情報を連続した電位として読み出す集積半導体装置である。 本願の第２４の形態は、例えば前記１２、あるいは前記２０の半導体装置において、保持電荷とゲート電極電位により演算処理を行なわせる機能を付加した半導体装置である。
【００６２】
本願の製造方法に係わる発明の主な形態
本願の製造方法に係わる第１の形態は、半導体基板上に第１の絶縁膜を形成する工程と、この絶縁膜上に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程と、この金属材層もしくは金属化された半導体材料層の上部に第２の絶縁膜を形成する工程と、この第２の絶縁膜上に半導体材料層を形成する工程と、この半導体材料層の側面に第３の絶縁膜を形成する工程と、この第３の絶縁膜の側面に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程を有する半導体装置の製造方法である。
【００６３】
本願の製造方法に係わる第２の形態は、半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程と、前記金属材層もしくは金属化された半導体材料層の上部に第２の絶縁膜を形成する工程と、半導体材料をアモルファス状態で形成する工程と、このアモルファス状態の半導体材料層に所定の金属層を形成する工程と、加熱によって当該金属によって前記アモルファス状態の半導体材料層を結晶化する工程を有する半導体装置の製造方法である。
【００６４】
この第２の半導体装置の製造方法は、わけても前記の縦型のトランジスタを製造するに当って有効である。即ち、本願発明の半導体装置では、半導体層を金属あるいは絶縁物層の上部に半導体層を積層する工程を有するので、当該半導体層を形成後の加熱によって、良好に結晶化する本方法が有効なのである。
【００６５】
前記第２の半導体装置の製造方法に用いる金属の代表例はニッケル（Ｎｉ）である。この金属層の厚さは、結晶化を要するアモルファス状態の半導体材料層の厚さにも依存する。その厚さの例をあげれば、概ね２ｎｍより１５ｎｍ、あるいは５ｎｍより１２ｎｍ程度を多用する。加熱は摂氏５００度より７００度程度の範囲から選択される。実際の製造に際して、やや低温の領域、５００度より５６０度程度が好ましい。加熱の雰囲気は真空で十分である。加熱時間も結晶化を促す半導体層の厚さに依存するが、概ね２０時間程度である。
【００６６】
尚、アモルファス状態の半導体材料層に金属層、例えばニッケル層を形成し、加熱によって、ニッケルをこの半導体層に移動させ、この移動過程で、当該アモルファス状態の半導体材料層が結晶化する。この現象自体はＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｉｚａｔｉｏｎ）として知られている。
【００６７】
以下、図面を用いて本願発明の実施例について詳細に説明する。
【００６８】
図１１は、本発明による代表的な素子の断面構造を表わしたもの、また図１２はその平面レイアウトを示したものである。本素子の配線構造およびその製造方法は、通常のＬＳＩと同様のため、図１１では、素子基本部分の形成終了時の構造で示し、いわゆる素子間等で行われる配線層については省略している。図１１において、２５０、３５０はソース、ドレインであり、チャネル１５０に対して絶縁膜９８０を介して、ゲート５００が電界効果を両側から及ぼしている。ドレイン３５０とチャネル１５０間に挟まれた絶縁膜９３１を通過（トンネル）するキャリアが、ゲート５００により制御されている。６００はドレイン３５０から引き出す埋め込み配線層である。
【００６９】
この構造では、図２で示したチャネル以外の不要な接合は存在せず、また、チャネルと電極との接合に絶縁膜９３１を挟むことになり、リーク電流を抑制することができる。
【００７０】
以下、図５から図１１を用いてその製造工程を説明する。
【００７１】
シリコン基板１００表面に厚さ５００ｎｍの熱酸化膜９００を形成する。次いで、この上部にホトレジスト層を形成し、このホトレジスト層を所望形状にパターニングする。そして、こうして準備したシリコン基板を通例の異方性のドライエッチングにより熱酸化膜９００中に、例えば３００ｎｍの深さの溝１０２、１０３を形成する。（図５）
上記基板表面にタングステンを堆積し、ＣＭＰ（Chemical Mechanical Polishing）法により、溝１０２、１０３以外に堆積したタングステンを取り除く。この工程はダマシン法として知られている。これにより、溝１０２、１０３中にタングステン６００を詰め込んだ構造が得られる。（図６）
上記基板上にチタン１００ｎｍ（３５０）、チタンオキサイド５ｎｍ（９３１）を堆積し、さらに、多結晶シリコン２００ｎｍ（１５０）を堆積する。この多結晶シリコン層１５０はチャネルとなる層である。ここを単結晶化することでリーク電流を生じるもととなる粒界の準位を低減することができる。本素子構造は、図５を用いて説明した溝を形成する以外、パターニングを行う工程を有さない。また、溝を用いて形成した下部配線層は、図１１に示したように、チャネル部１５０等の下に配置している。そのため、最初に積層構造をはり合せることで形成し、上部から積層をパターニング加工することで形成することができる。そのため、単結晶を用いたチャネルを実現することができる。（図７）
また、前記のチタンオキサイド堆積後、ニッケル薄膜を堆積する。こののち、アモルファス状のシリコンを堆積し、５５０℃の低温熱処理を加えることで、ニッケルをシリコン中移動させ、多結晶シリコン層１５０を結晶化することができる。これにより良好な結晶性を持つチャネル領域を得ることができる。尚、このニッケル薄膜は、２ｎｍより１０ｎｍの厚さの範囲、より好ましくは３ｎｍより６ｎｍの範囲で選択される。又、前記の結晶化処理を終えて後、このニッケル層を除去することも出来る。
【００７２】
ホトレジストを用いてパターニングを行い、多結晶シリコン、チタンオキサイド、チタンを加工し、溝以外では酸化膜９００表面を露出させる。 こうして準備した半導体基体上に、酸化膜９２０を堆積する。次いで、この表面をＣＭＰ法により酸化膜９２０をエッチングし、この酸化膜９２０の表面を多結晶シリコン層１５０表面に合わせて平坦化を行う。次いで、この上部に不純物を高濃度にドーピングした多結晶層２５０、さらにシリコン窒化膜９５０を堆積する。このとき、不純物を高濃度にドーピングした多結晶層２５０の堆積前に多結晶シリコン層１５０表面を窒化することで、極めて薄い絶縁膜を形成することができる。この薄い絶縁膜によって、多結晶シリコン層１５０中への、外部からの不純物の拡散を抑えることができる。この絶縁膜は、チャネルの電流駆動力に対しては負荷となるため、必要な熱処理に比べチャネル長を確保できる場合には、多結晶シリコン層１５０上に直接堆積することができる。尚、ここで、前記チャネル長は多結晶シリコン１５０の厚さに相当する。
【００７３】
電極層２５０として、Ｐｔ、Ｅｒ等のシリサイドや金属窒化膜、例えばＴｉＮやＷＮ等を耐熱バリア層として堆積したのち、さらに金属材（例えば、タングステン等）の層を積層して形成することができる。該窒化膜および金属層を９２０表面までエッチングする。断面構造では現れていないが、このとき、図１２に符号２５０で示したようにコンタクト（７２０）形成の引き出しを形成する。（図８）
こうして準備した基体の上部にシリコン酸化膜９２１を堆積し、ＣＭＰ法により表面を平坦化する。ここでは、以下層間膜となる堆積積層された酸化膜層は符号９２１で示す。（図９）
更に、この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。そして、このゲートパターンを用いたエッチング方法によって、層間絶縁膜９２１に溝１０４を形成する。電極層２５０およびチャネルとなる多結晶シリコン１５０の側面を露出させる。（図１０）
前記溝１０４内の積層体の表面に、ＣＶＤ法により５ｎｍのシリコン酸化膜９８０を堆積した後、ゲート５００を溝内に形成する。ゲート絶縁膜としては、例えばシリコン窒化膜やチタンオキサイドをも用いることができる。尚、図１１ではシリコン酸化膜９８０は溝１０４の内面の全面に形成されている。このシリコン酸化膜は、この溝１０４の全面に必ずしも必要はない。例えば、層間絶縁膜９２１の側壁等は必ずしも必要はない。しかし、この例では酸化膜はＣＶＤ法によって形成されている為、溝１０４の全面に形成されている。このことは、以下の実施の諸形態においても同様である。（図１１）
以下、通常のＬＳＩの製造プロセスと同様に配線を形成する。
【００７４】
図１２は当該半導体装置の主要部よりの引出し用のコンタクト領域の平面レイアウトを示す図である。符号５００の領域がゲートに対応する平面的な領域を示している。図は、埋め込み引き出し層６００へのコンタクト７１０、ゲート５００へのコンタクト７３０、電極２５０へのコンタクト７２０の配置例を示している。図１１に見られるように、この構造では、電極３５０はチャネル１５０との間にバリア９３１が挟まれているため、リーク電流を強く抑制することができる。
【００７５】
また、電極２５０に高濃度にドーピングした多結晶シリコンを用いた場合、該電極がチャネルのキャリアの供給源となるため、不純物による導電型により、Ｎ型およびＰ型のデバイスを形成することができる。
【００７６】
上記の実施例では、引き出し形成のため、上部電極２５０をチャネルパターニング後形成しているが、チャネル１５０と同時に形成することができる。この例を、図１３から図１７を用いて説明する。
【００７７】
本例においては、上記実施例の図５より図７までと同様に製造される。即ち、所定の基体に、配線６００、及びチタン層３５０、チタンオキサイド層９３１、多結晶シリコン層１５０が形成される。こうして準備された基体の上部に、更に、チタンオキサイド層９３２、チタン層２５０、絶縁膜９５０を堆積する。（図１３）
この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。そして、このゲートパターンを用いたエッチング方法によって、酸化膜９００表面が露出するまで、該積層膜をエッチングする。（図１４）
次いで、基体位上に、酸化膜９２０を堆積した後、ＣＭＰ法により平坦化し、更に、絶縁膜９５０表面が露出するまでエッチバックする。（図１５）
更に、この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。そして、このゲートパターンを用いたエッチング方法によって、層９２０に溝１０５を形成する。こうして形成した溝１０５内の積層体の側壁にゲート絶縁膜９８０形成する。更に、溝１０５中にゲート層５００を堆積する。そして、ゲート層５００をエッチバックすることで、電極層２５０側面までゲート層５００が埋め込む構造とする。（図１６） ゲート層５００上の溝を絶縁膜９２１で埋めた後、表面を平坦化し、絶縁膜９５０を露出させる。そして、絶縁膜９５０を除去した後、金属材の層６５０を形成することにより電極層２５０に対する配線を形成する。この工程は通常のコンタクトホール形成および金属配線形成プロセスと同様である。こうして、ゲート層５００および埋め込み層６００へのコンタクト形成および配線形成を同時に行うことができる。（図１７）
本素子を集積回路に用いた場合の有効性を示すため、代表的演算ゲートであるＯＲ回路とＡＮＤ回路（あるいはＮＡＮＤ回路）を形成する例を示す。
【００７８】
図１８は４入力のＯＲ回路を示す等価回路図である。図１９はこれに対応した電極部の平面レイアウトを示す図である。尚、図１９においては、全体の配置を示すため、ゲート層５００、引き出し部６００、および電極２５０引き出しと、それぞれのコンタクトのみを記した。
【００７９】
図１８に示す回路自体は通例のものであるが、本願発明は、この回路を構成する絶縁ゲート型電界効果型トランジスタのチャネル領域の構造およびその各部の取りだし構造に特徴を有する。図において理解を容易にする為、本願発明に係わる絶縁ゲート型電界効果型トランジスタのチャネル領域は波線で示した。
【００８０】
図２０は３入力のＡＮＤ回路の等価回路図である。図２１はこれに対応した電極部の平面レイアウトを示す図である。引き出し部６００と電極２５０を、交互につないで行くことで、回路上の素子の縦積みが形成できる。従って、本例は極めて小型化に有利である。図２１では、この様子を解りやすくするため、上部引き出し層である電極層２５０をハッチングで示した。
【００８１】
前述したように、本発明の構造を用いて、不純物の選択によりＣＭＯＳのような相補型の素子を形成することができる。即ち、本願発明の構造では、電極２５０形成時に、イオン打ち込み法により、ドーピングする不純物の導電型を変えることができるためである。
【００８２】
図２２はインバータの例の電極部の平面レイアウトを示す図である。この例は、本願発明の半導体装置の構造を用い、且つそのチャネル領域がＮ型およびＰ型の各素子を用いてインバータを形成したものである。２つの電極２５０のうち、上側には、砒素を、下側にはボロンをドーピングしている。ゲートコンタクト７３０が入力端子、引き出し６００へのコンタクト７２０が出力端子である。配線６５０により電極層２５０へ、それぞれ、グランド電位、電源電位が給電されている。
【００８３】
図２３は、インバータを２段接続した様子を示す電極部の平面レイアウトを示す図である。即ち、図２３の構造は図２２の構造を２段接続した構造である。入力７３０と出力７２０を重ねることで、２つのインバータの接続がなされている。
【００８４】
プロセスにおいては、ゲート５００堆積前にコンタクト７２０を形成することで、直接次段と連結することができる。
【００８５】
本願発明の素子構造では、縦形構造を用いているため、上部電極２５０からの引き出し配線の形成が一つの課題である。上記実施例以外の引き出し形成方法について、図２４から図２９を用いて説明する。図２４から図２９は、本例を説明するため、製造工程順に示した素子の断面図である。
【００８６】
本願発明の製造方法を説明した工程によって前記図１３と同様の積層体を得る。即ち、半導体基板１００の上部に、絶縁層９００が設けられ、この絶縁膜に埋め込み配線６００等を形成される。そして、こうして準備した基体の上部に、金属電極３５０を構成するチタン層、トンネル絶縁膜９３１となるチタンオキサイド層、チャネル領域１５０となる多結晶シリコン層、更に、第２の導電領域２５０を構成するチタン層、上部の絶縁物層９２０としてのシリコン酸化物層を積層する。そして、電界効果型トランジスタのキャリアの進行方向、即ち、チャネル方向に所望形状を得る為、通例の方法によって、パターニングを行う。図２４は、紙面垂直方向にパターニングされた柱状積層膜（層３５０、１５０、２５０、９２０）の断面を示したものである。（図２４）
こうして準備した基体上に、ゲート絶縁膜を形成後、ゲート電極層５００および絶縁膜９５５を積層する。尚、前記ゲート絶縁膜は層５００と層９２０の間に存在するが、図２５ではその断面の取り方で現れていない。又、絶縁膜９５５はシリコン窒化膜を用いた。そして、これらの積層体、層５００，及び層９５５を所望形状にパターニングを行う。図２５では、断面の取り方によって柱上のみゲート断面が示されている。例えば、図１６に見られるように、層５００は溝１０５内に深く形成されている。同様の構造は本例でも存在すると言うことである。（図２５）
次いで、前記層５００及び層９５５の側壁に、スペーサとなる絶縁膜９５６を堆積後する。絶縁膜９５５、絶縁膜９５６の領域をマスク領域として、積層膜９２０、２５０、１５０、３５０を、所望形状にエッチングする。尚、絶縁膜９５５及び９５６の形成は、例えば、通例のＣＶＤ法によれば良い。（図２６）
こうして、準備した基体上に、酸化膜９２１を堆積し、更に、ＣＭＰ法により、積層体の表面を平坦化する。（図２７）
引き出し形成部に対応する領域に開口を有するマスクをかけ、且つ、絶縁膜９５５、絶縁膜９５６の領域をマスク領域として溝を形成し、導電体層２５０側面を露出せしめる。（図２８）
この溝の内部にタングステン６２５を埋め込むことで、引き出し配線を形成する。これにより隣接する素子同士を自己整合的に接続してゆくことができる。即ち、図２９における、各導電層２５０の領域が溝部２５１によって隔てられているが、タングステン層６２５によって相互に電気的に接続される。そして、このタングステン層６２５は、これまでに形成された溝２５１によってその寸法を規定されている。即ち、本例では、溝形成の為に用いるマスクの形成によって、その後の寸法規定がなされている。（図２９）
本願発明の半導体装置は、電極のリークを極めて低く抑えられることに特徴がある。この特徴を活かす上で、一般に、電荷によって情報の記憶を行うメモリ素子への応用が好適である。なかでもゲインセルと呼ばれるタイプに用いることで、優れた半導体記憶装置を供することができる。
【００８７】
図３０は主要部のみを模式的に示したゲインセルでの本願発明に係る半導体装置の適応例の断面図である。メモリセルは、半導体基板１００に形成された素子による読み出し部と、本発明素子を用いた記憶情報書き込み部よりなる。
【００８８】
半導体基板１００に通例の不純物領域２２０、および３２０が形成され、電界効果型トランジスタのチャネル領域を構成する。このチャネル領域を覆ってゲート絶縁膜９７０が形成される。こうして構成されたトランジスタ部が前記の読み出し部となる。そして、この上部に次のような記憶情報書き込み部が形成される。尚、前記記憶情報書き込み部となる半導体装置は、これまで述べてきた本願発明に係る素子であるので、ここではその詳細の説明は省略する。図３０において、符号９３１はトンネル絶縁膜、１５０はチャネルとなる半導体層、２５０は第２の導電体層、９８０はゲート絶縁膜、５００はゲート電極層である。
【００８９】
電極となる導電領域３５０は、前記ゲート絶縁膜９７０の上部に直接形成され、書き込み素子のドレインであるとともに、読み出し素子のゲート電極となっている。本メモリセルにおいては、電極３５０のもつ電荷により情報として記憶され、その読み出し素子に与える電界効果によって、チャネル特性を変化させ、電極２２０、３２０間を流れる電流として、情報が読み出される。記憶保持部である導電領域３５０のリークが少ないことが、良好な情報保持性能を可能にしている。ここで導電領域３５０は記憶保持部であるため、抵抗値はあまり重要ではない。そのため、高濃度に不純物をドーピングすることで金属化した多結晶シリコンを用いてこの導電領域、電極層を形成してもよい。
【００９０】
代表的メモリ素子の基本回路構成の例を図３１及び図３２に示した。次に、これらのメモリセルの動作について説明する。
【００９１】
図３１は、図３０に示した半導体素子を等価的に示したメモリセルの回路図である。回路の理解を容易にする為に、図３１の２つのトランジスタＴ１、Ｔ２に対して、図３０の構造図に示した各部の符号を付した。素子Ｔ１読み出し部を構成するトランジスタ、素子Ｔ２は本願発明に係る半導体装置を用いた記憶情報書き込み部である。
【００９２】
Ｄ１は読み出しワード線、Ｄ２は書き込みワード線、Ｄ３は書き込みデータ線、Ｄ４は読み出しデータ線である。Ｄ２をオンさせることで、記憶保持部（ゲート電極）にＤ３電位を書き込み、オフすることで、電荷を保持させる。このとき、読み出し素子のゲート電位が決められる。例えば、ゲート電位がトランジスタの閾値を超えている場合、Ｄ１、Ｄ４間に電位差を与えると、電流が流れる。一方、ゲート電位が閾値より低い場合、Ｄ１、Ｄ４間に電位差を与えても電流は流れない。そのため、この電流によって、ゲート電位を読み出すことができる。
【００９３】
図５９は上記の例での各信号の例のタイムチャートである。Ｄ１、Ｄ２、Ｄ３、およびＤ４は各々読み出しワード線、書き込みワード線、書き込みデータ線、読み出しデータ線への電圧の印加を示している。ここでは、図３１に示した配線記号を用いている。図５９は、同一導電型素子を書き込み、読み出し素子に用いたメモリセルによる書き込み（ｔｗ）、読み出し（ｔｒ）を繰り返す例を示している。ここでは、読み出し時に、Ｄ４の電位変化を読み取り、センスアンプにより駆動させる例を示している。Ｄ４はｔｒステップの前に一度中間電位を与え、そこからの変化で読み出す例を示している。
【００９４】
この構造では、書き込み部と読み出し部が、動作上分離されているため、集積化しても、読み出し動作が他のセルの情報を破壊する問題は生じてこない。図３１に示した等価回路図では、Ｄ１とＤ２、Ｄ３とＤ４とが各組毎に幾何学的に平行になるように配置されている。しかし、実際の半導体装置の構造では、少なくともＤ１とＤ４、Ｄ２とＤ３が幾何学的に直交するように配置されていればよい。Ｄ１とＤ２、Ｄ３とＤ４とは、必ずしも幾何学的に平行に配置する必要はない。それは、読み出しと書き込みが分離されているためである。
【００９５】
図３２は、書き込みと読み出しのワード線をＤ４に兼用させたものである。動作を説明するために、容量素子９１０を積極的に加えている。しかし、実際の構造においては、電極３５０とゲート５００にはオーバーラップが存在するため、特別なプロセスを追加することなく形成することができる。いわゆる寄生容量を設定し、これをもってこの容量となすことが可能である。
【００９６】
Ｄ１、Ｄ３は読み出しデータ線、Ｄ２は書き込みデータ線、Ｄ４はワード線である。書き込み素子と、読み出し素子を反対導電型によって形成すると、相補的に動作させることができる。例えば、書き込み素子をＰ型、読み出し素子をＮ型としたとき、書き込み素子はワード線Ｄ４に負電位を加えることでオン状態となり、電位が書き込まれる。一方、読み出し素子においては、正電位を加えることで、チャネルはオン状態となる。すなわち、Ｄ４に正電位を加えることで、容量カップリングにより読み出し素子のゲートに正電位を与えることができる。このとき、書き込み素子においては、よりオフ状態が強まるため、電荷リークを抑えることができる。従来のゲインセルでは、相補的動作ができなかったため、書き込み（消去）時に、最も高いゲート電圧を与え、その情報を破壊しないように、それより、低い電圧で読み出す必要があった。そのため、情報として使える電位範囲が狭く、多値情報を持たせることが困難であった。相補的動作においては、読み出し時のワード線電位には、こうした制約がないため、多値の情報（多段階の電位状態）を用いることができる。
【００９７】
図６０は、相補型メモリセルの基本動作のタイムチャートを示している。ここで、Ｄ２が書き込み（ｔｗ）時と読み出し（ｔｒ）時に反対方向にバイアスされるのが特徴である。図６０において、４値の電位を記憶ノードに順次書き込み、それぞれ読み出し動作を繰り返す例を示している。ここで、Ｄ４ｈａ電流センスを与え、一定電位で動作させる例を示している。尚、Ｄ１、Ｄ３は読み出しデータ線、Ｄ２は書き込みデータ線、Ｄ４はワード線に対する電圧を示している。Ｄ３の電圧状態に見られるように、例えば実質的に４値の情報を用いることが可能となる。
【００９８】
また、読み出し時のゲート電位にデータ破壊による制約がないことから、自由に印加電位を与えることができるため、デジタル化したものではなく、保持電荷状態を連続した状態として読み出すこともできる。また、ゲート印加電圧と保持電荷状態により読み出し結果が与えられることから、これを用いて演算処理を行うことができる。
【００９９】
図３３は図３１のメモリセルのアレイ状に配置した例を示したものである。Ｃ０は書き込みワード線のドライバ部、Ｃ１は書き込みデータ線のドライバ部、Ｃ２は読み出しワード線のドライバ部、Ｃ３は読み出しデータ線のセンス部である。図３３で各メモリセル部は前述したところであるので、ここでは詳細は省略する。本例は通例のメモリ装置の駆動方法を取ることが出来る。
【０１００】
本願発明の半導体装置の構造におけるリーク電流の抑制は、電極とチャネル部に挟まれた絶縁膜のトンネル現象をゲート電極により有効に制御することで成り立っている。すなわち、書き込み素子ゲートと記憶保持部であるドレイン電極の電位関係を保持することが、リーク電流低減において重要である。そこで、本メモリ素子応用において、書き込みワード線をある電位状態で安定化することができる装置Ｒをおくことが有効である。この手段については、前述した通り、例えば装置Ｒとして抵抗を接続することで十分である。この手段Ｒによって、書き込みワード線の電位を通常、接地電位となるようにすることができる。
【０１０１】
すなわち、この記憶装置が電源から切り離されても、ワード線は接地電位に固定されリーク電流は抑制できるため、長時間、情報を保持し続けることができる。装置Ｒとして抵抗を用いた場合、動作状態、すなわちワード線が選択された状態では、消費電力を増大させることになるが、選択されるワード線は最大でもアレイ中一本であり、適当な大きさの抵抗を選ぶことでそれほど消費電力を増大させることなく良好な情報保持特性を得ることができる。
【０１０２】
図３２に示したメモリセルを用いても、図３３と同様にメモリセルアレイを形成することができる。他方、図３４に示すように多段のメモリセルを積み重ねる、いわゆるＮＡＮＤ型のアレイを組むことが有効である。相補的に働かせることができるため、同一の読み出しデータ線であるＢ０、Ｂ１、Ｂ２に連なるセルを、Ａ０からＡ７に順次電圧を加えることでオンさせることができるためである。そのため、データ線が、拡散層とチャネルによって形成されるため、配線およびコンタクトの形成を減らすことができる。そのためメモリセルの微細化が容易になり、高集積化することが可能になる。
【０１０３】
図３５から図４０を用いて、代表的メモリセルの形成プロセスを説明する。これらの図は、半導体記憶装置の断面構造を示している。また、図には、中央のギャップを挟んで左右でそれぞれ別の断面での様子を示している。図の左側の断面図ではゲート電極５００が紙面に垂直に延在するような断面、右側の断面図では紙面の面内にゲート電極５００を含む断面である。
【０１０４】
シリコン基板１００上に通常のＭＯＳＬＳＩの形成に用いられる浅溝素子分離法により、素子分離絶縁膜９００を形成する。次に、露出したシリコン表面を熱酸化することで、読み出し素子用ゲート絶縁膜９０５を形成する。その上に、記憶ノードとなる金属電極３５０およびトンネル膜９３１、チャネル１５０を積層する。（図３５）
チャネル領域となる半導体層１５０および電極３５０を、通例のホトレジスト法により所望形状にパターニングする。こうして溝１０５が形成される。次いで、前記の加工によって開口された領域にイオン打ち込みを行い拡散層２２０を形成する。（図３６）
こうして準備した基板上に酸化膜９２１を堆積し、その表面をＣＭＰ法により平坦化し、多結晶シリコン１５０が露出するまでエッチバックする。（図３７）不純物拡散抑制のために薄い窒化膜を形成したのち、高濃度不純物をドーピングした多結晶シリコン２５０を堆積する。そして、この多結晶シリコン２５０を所望形状に加工し、書き込み素子データ線２５０とする。尚、ここで、前記不純物拡散抑制のために薄い窒化膜は図示が省略されている。（図３８）
書き込み素子用ゲート形成部の酸化膜をエッチングし溝１０７を形成する。こうして、露出したチャネル領域１５０の少なくとも側面等にゲート絶縁膜９８０を堆積する。拡散層上に形成した絶縁膜は、耐圧劣化が大きいことが知られている。そのため、ここでは、スペーサとなる絶縁層９３５をおいて耐圧向上を図っている。スペーサおよび拡散層を除き、基板上にゲート絶縁膜を形成することで、拡散層の代わりにゲートの電界効果による反転層によりソース、ドレインを形成してもよい。（図３９）
ゲート層５００を形成し、次いで、この層５００を書き込み素子ワード線としてパターニングする。図４０の右側の断面図では所望形状とされたゲート５００が、左側の断面図では溝部１０７に存在するゲート電極がしめされている。本メモリセルは、シリコン基板上に形成されているので、従来のＭＯＳＦＥＴと整合性よく集積することができる。（図４０）
次に、上記とは異なる別なメモリセル形成法を、図４１から図４６を用いて説明する。これらの図においては、前記と同じく、２つの断面構造を合わせてしめしている。
【０１０５】
素子分離領域９００を形成したシリコン基板１００上に、読み出し素子のゲート絶縁膜９０５、記憶ノードとなる電極２５０、トンネル膜９３１、チャネル１５０、上部電極２５０、電極保護膜９５０を積層する。（図４１）
読み出しデータ方向に溝状２０１に積層膜を加工し、イオン打ち込み法により、電極２２０を形成する。（図４２）
データ線と直交するワード線方向にワード線パターンにより積層膜を加工する。（図４３）
ゲート絶縁膜９８０形成後、ゲート５００を堆積しエッチングすることで、柱状積層膜周囲にスペーサ状のゲートを形成する。この時、図中右に示したようにワード線方向の柱間隔を、データ線方向（図中左）に比べ狭くし、かつ、５００の堆積厚さをワード線方向間隔の１／２以上、データ線方向間隔の１／２以下とすることで、ワード線方向のみ、自己整合的にゲート電極を接続することができる。（図４４）
こうして準備した基体の上部に、層間膜９２１を堆積、そして、これを平坦化し電極保護膜９５０を露出させる。（図４５）
電極保護膜９５０を除去し、金属配線６２５を堆積する。そして、この金属配線６２５を所望形状に加工することで、書き込み素子データ線を形成することができる。（図４６）
尚、本メモリセルにおいて、ゲート５００形成前（図４１の段階後）一旦酸化膜で平坦化しエッチバックすることで、シールド層９３５を形成することができる。（図４７）これにより、書き込み素子と読み出し素子の相互干渉を減らし、また読み出し素子の耐圧を向上することができる。
【０１０６】
更に、その他のメモリセル形成方法を、図４８から図５８を用いて説明する。図４８は図３１に示したメモリセルをアレー状に配置した半導体記憶装置のレイアウトである。ここでは、１２セルを用いて示している。図４８でのＤ１、Ｄ２、Ｄ３、及びＤ４は各々図３１におけるそれに対応する。即ち、Ｄ１は読み出しワード線、Ｄ２は書き込みワード線、Ｄ３は書き込みデータ線、Ｄ４は読み出しデータ線を表している。図は各データ線及び各ワード線、コンタクトホール、基体での不純物拡散領域が模式的に示されている。細い線で表された読み出しワード線Ｄ１及び読み出しデータ線Ｄ４は、半導体積層体での下層に、太い線で表された書き込みワード線Ｄ２は上層に配置されている。ハッチングを施された領域は不純物拡散領域である。又、細い線で示されたコンタクトホール１００３は下層に配置されたＤ３とＤ４、あるいはＤ３とＤ１とを接続する為の開口部である。一方、太い線で表されたコンタクトホール１００２はＤ３と上層に配置された書き込みワード線Ｄ２とを接続する為の開口部である。より具体的には以下の図４９から図５８の断面図によって明らかにされる。
【０１０７】
また、図４９から図５８は図４８のＡ−Ａ、Ｂ−Ｂ断面を、それぞれ左、右に分けて同時に示したものである。
【０１０８】
図４９より図５８までは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてメモリセルを形成する方法を示す。勿論、前記メモリセルにおいても、読み出し素子をＳＯＩ基板に形成できることは明白である。
【０１０９】
先ず、支持基板１２００に搭載された埋め込み酸化膜９００上にシリコン層（ＳＯＩ）１００、および、保護層９１０としての酸化膜を持ったウエハを準備する。支持基板１２００は通例シリコンである。支持基板は構造、動作の基本に直接関係ないので、以下の図面ではこの支持基板は図示を省略する。（図４９）
前記のウエハに、通例の浅溝分離法により素子分離領域９６０および保護膜９１０を再び形成する。また熱処理を加えることで、必要な拡散層２２０を形成する。（図５０）
保護膜９１０にコンタクト形成部に対応した開口９０１する。そして、この開口部９０１を通して高濃度ドープした多結晶シリコン３６０を堆積し、読み出しワード線および引き出し層を形成する。そして、この上部に絶縁膜９９００および９９０１を形成し、これらを所望形状にパターニングする。（図５１）
こうして準備した半導体基体の引き出し層上部にコンタクトを開口９０２する。そして、再び、この上部に高濃度ドープした多結晶シリコン膜６６０、及び層間絶縁膜９９０２を堆積する。そして、層間絶縁膜９９０２を通例の方法で所望形状になし、この層間絶縁膜９９０２をマスク領域として、前記多結晶シリコン膜６６０を読み出しデータ線の所望形状に形成する。（図５２）
次いで、層間絶縁膜９２２および層間絶縁膜層９２３を堆積した後、表面をＣＭＰ法により平坦化する。ここで、絶縁膜９２２は例えばシリコン窒化膜、絶縁膜９２３は例えばシリコン酸化膜である。（図５３）
次いで、書き込み素子形成部の層間膜を除去し開口９０３を形成する。この開口内にシリコン１００の表面が露出する。（図５４）
更に、ゲート酸化膜９０５形成後、メタル電極３５０、トンネル膜９３１、多結晶シリコン１５０を積層する。（図５５）
この積層膜、３５０、９３１、１５０を食刻し、絶縁膜９２３の表面まで柱状に加工する。この上部に層間絶縁膜９２１を堆積し、エッチバックすることで、多結晶シリコン膜１５０を露出せしめる。（図５６）
前記多結晶シリコン膜１５０上に、書き込みデータ線２５０を形成する。更に、この書き込みデータ線２５０を覆って層間絶縁膜９２６を形成し、この層により、積層体の表面を平坦化する。（図５７）
層間絶縁膜９２６、９２１にゲートパターンに応ずる溝９０４を形成する。少なくとも露出した半導体層１５０の側壁にゲート絶縁膜９８０を形成する。そして、このゲート絶縁膜９８０を覆って書き込みワード線５００を形成する。この構造では、ゲート電極と前記書き込みワード線が同一の層で形成されてれいる。（図５８）
上述したこれらの方法により、すぐれた書き込み、記憶保持性能を有する半導体記憶装置を形成することができる。
【０１１０】
電界効果型トランジスタにおいて、ショットキー接合に絶縁膜を挟み、トンネル現象を制御することで、ソース、ドレインとなる電極のリーク電流を極めて低く抑制することができた。また、この低リーク特性を応用することで、優れた情報保持特性をもった半導体記憶装置を形成することができる。
【０１１１】
以上、本願発明によれば、リーク電流の極めて低い電界効果型トランジスタを提供することが出来る。
【０１１２】
本願発明の別な形態によれば、優れた情報保持特性をもった半導体記憶装置を提供することが出来る。
【０１１３】
本願発明の製造方法によれば、新規な装置をリーク電流の極めて低い電界効果型トランジスタ、あるいは半導体記憶装置を簡便に製造することが出来る。
【０１１４】
【発明の効果】
本願発明によれば、リーク電流の極めて低い電界効果型トランジスタを提供することが出来る。
【０１１５】
本願発明の別な形態によれば、優れた情報保持特性をもった半導体記憶装置を提供することが出来る。
【０１１６】
本願発明の製造方法によれば、新規な装置をリーク電流の極めて低い電界効果型トランジスタ、あるいは半導体記憶装置を簡便に製造することが出来る。
【図面の簡単な説明】
【図１】図１は従来の素子構造を表わした代表的素子断面図である。
【図２】図２はその他の従来の素子構造を模式的に示した断面構造図である。
【図３】図３は従来のショットキー接合を説明するバンド図である。
【図４】図４は本発明で用いる接合を説明するバンド図である。
【図５】図５は素子製造工程を説明する断面構造図である。
【図６】図６は素子製造工程を説明する断面構造図である。
【図７】図７は素子製造工程を説明する断面構造図である。
【図８】図８は素子製造工程を説明する断面構造図である。
【図９】図９は素子製造工程を説明する断面構造図である。
【図１０】図１０は素子製造工程を説明する断面構造図である。
【図１１】図１１は素子製造工程を説明する断面構造図である。
【図１２】図１２は素子平面配置を説明する平面レイアウト図である。
【図１３】図１３はその他の形態の素子製造工程を説明する断面構造図である。
【図１４】図１４はその他の形態の素子製造工程を説明する断面構造図である。
【図１５】図１５はその他の形態の素子製造工程を説明する断面構造図である。
【図１６】図１６はその他の形態の素子製造工程を説明する断面構造図である。
【図１７】図１７はその他の形態の素子製造工程を説明する断面構造図である。
【図１８】図１８はＯＲゲートを説明する等価回路図である。
【図１９】図１９はＯＲゲートの平面配置を説明する平面レイアウト図である。
【図２０】図２０はＡＮＤゲートを説明する等価回路図である。
【図２１】図２１はＡＮＤゲートの平面配置を説明する平面レイアウト図である。
【図２２】図２２はインバータゲートの平面配置を説明する平面レイアウト図である。
【図２３】図２３は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図２４】図２４はその他の素子製造工程を説明する断面構造図である。
【図２５】図２５はその他の素子製造工程を説明する断面構造図である。
【図２６】図２６はその他の素子製造工程を説明する断面構造図である。
【図２７】図２７はその他の素子製造工程を説明する断面構造図である。
【図２８】図２８はその他の素子製造工程を説明する断面構造図である。
【図２９】図２９はその他の素子製造工程を説明する断面構造図である。
【図３０】図３０はメモリセル素子構造を模式的に示した断面構造図である。
【図３１】図３１はメモリセルを説明する等価回路図である。
【図３２】図３２はその他のメモリセルを説明する等価回路図である。
【図３３】図３３はメモリセルアレイを説明する等価回路図である。
【図３４】図３４はメモリセルアレイを説明する等価回路図である。
【図３５】図３５はメモリセルの素子製造工程を説明する断面構造図である。
【図３６】図３６はメモリセルの素子製造工程を説明する断面構造図である。
【図３７】図３７はメモリセルの素子製造工程を説明する断面構造図である。
【図３８】図３８はメモリセルの素子製造工程を説明する断面構造図である。
【図３９】図３９はメモリセルの素子製造工程を説明する断面構造図である。
【図４０】図４０はメモリセルの素子製造工程を説明する断面構造図である。
【図４１】図４１はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４２】図４２はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４３】図４３はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４４】図４４はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４５】図４５はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４６】図４６はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４７】図４７はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４８】図４８はメモリセルアレイの平面配置を説明する平面レイアウト図である。
【図４９】図４９は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５０】図５０は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５１】図５１は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５２】図５２は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５３】図５３は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５４】図５４は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５５】図５５は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５６】図５６は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５７】図５７は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５８】図５８は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５９】図５９は半導体メモリの基本動作に対するタイムチャートを示す図である。
【図６０】図６０は多値情報を取り扱う半導体記憶装置の基本動作に対するタイムチャートを示す図である。
【符号の説明】
１００、１１０：シリコン基板、１５０：多結晶シリコン、３２０：不純物拡散層電極、５００、５１０：ゲート電極、２５０、３５０：電極、６００、６２５、６６０：金属配線、７１０、７２０、７３０：コンタクト、９００、９０１、９０５、９１０、９２０、９２１、９２２、９２３、９２４、９２５、９２６、９３１、９３２、９５５、９５６、９６０、９８０：絶縁膜層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device capable of large-scale integration, and a semiconductor memory device using the same. Furthermore, the present invention relates to a method for manufacturing this semiconductor device or semiconductor memory device.
[0002]
[Prior art]
The main part of a ULSI transistor using a silicon substrate, which is a typical integrated semiconductor device at present, has a cross-sectional structure as shown in FIG. The transistor used in the CMOS is formed using an insulated gate transistor in which a diffusion layer (200, 300) doped with a high concentration of impurities as a source and a drain is used as an electrode region on asemiconductor substrate 100.Reference numeral 500 denotes a gate electrode.
[0003]
In an insulated gate transistor and a MOSFET as a representative example, the carrier of the channel to be controlled uses only the conduction type carrier opposite to the substrate serving as the channel. Therefore, the insulated gate transistor is called a unipolar device. In a unipolar device, it is fundamental in device operation that electrodes such as a source and a drain are electrically separated from thesubstrate 100. Usually, the diffusion layer and the substrate form PN junctions using different conductivity types, and the electrodes and the substrate are electrically separated by the built-in barrier of the junction. However, as the distance between the source and drain becomes shorter, it is not possible to achieve good separation with this barrier alone, and the problem of leakage to the substrate and leakage current between the source and drain has become more prominent. Such a current leak is considered to occur because the influence of the drain electric field extends to the source side. Therefore, in order to suppress leakage, it is effective to reduce the opposing area of the source and drain by reducing (shallowing) the depth of theimpurity diffusion layers 200 and 300. This depth is shown as Xj in FIG. However, when the depth of the diffusion layer is reduced, the resistance of the diffusion layer increases, and there is a problem that the current driving capability of the transistor is reduced.
[0004]
Further, as a different approach, it is considered that the diffusion layer electrode is surrounded by an insulating film layer and a barrier against leakage is provided between the electrode and the channel (substrate). Further, the structure found in Japanese Patent Application Laid-Open No. 10-200001 is a structure in which a multilayer insulating film layer is sandwiched not only between the diffusion layer electrode and the channel but also in the channel portion. However, the latter can be regarded as a kind of structure called a thin film transistor (TFT) in which the channel portion is formed of a polycrystal instead of a single crystal in the manufacturing process. In these structures, it is possible to suppress leakage without increasing the diffusion layer resistance. However, since it is necessary to flow a channel current through the insulating film, there is a problem that the current driving force is reduced. come.
[0005]
As a method for solving the increase in electrode resistance due to the shallow junction, it has been proposed to use a metal material for the source and drain. In general, the electrode and the substrate are separated from each other not by a PN junction but by a Schottky junction formed at a contact portion between a metal and a semiconductor. Therefore, this is called a Schottky barrier source / drain MOSFET (SB-MOSFET). . These structures have been studied, for example, by Tucker et al. In Applied, Physics, Letter, Vol. 65, pages 618 to 620 (Appl. Phys. Lett. 65 (5), pp. 618-620, 1994). Yes. As an actual prototype, S, P, I, E, Conference, ON, Microelectronic, Device, Technology, Two, July 1998, S, P, I, E, 3506, pages 230 to 233 (Part of the SPIE Conference on Microelectronic Device Technology II, SPIE vol. 3506, pp.230-233) reports Wang et al. In these reports, it has become clear that, as an effect of using a Schottky junction, leakage between junctions can be effectively suppressed even in a short channel structure in which the distance between the source and the drain is reduced. However, since it is difficult to form a good junction as compared to the PN junction, the leakage between the substrate and the substrate increases, canceling the effect of reducing the leakage between the source and drain, and reducing the on-resistance of the junction. Since it is high, the effect of reducing electrode resistance is not visible.
[0006]
Further, as gain cells used in semiconductor memory devices, for example, p-type MOS for writing and n-type MOS for reading can be seen in IEDM 92 and 1006-1008 by Shoji Shukuri et al.
[0007]
[Problems to be solved by the invention]
The first object of the present application is to provide an insulated gate field effect transistor with extremely low leakage current. In other words, the present invention suppresses a decrease in driving force caused by the above-described various measures that have been taken to reduce the leakage current that has been increased to reduce the channel length.
[0008]
The second object of the present application is to provide a semiconductor memory device having good memory characteristics. Using the insulated gate field effect transistor having a low leakage current, a three-terminal switching element with a low leakage current can be obtained. Therefore, this is particularly effective in forming a semiconductor memory element.
[0009]
Still another object of the present application is to provide a manufacturing method for providing the semiconductor device or the semiconductor memory device.
[0010]
[Means for Solving the Problems]
First, in order to facilitate the understanding of the invention, the gist of the inventive idea of the present invention will be described. Further, various embodiments of the invention will be described in the section of the embodiment of the invention.
[0011]
In the Schottky junction, since the interface of different materials is formed between the junctions, the junction leakage is larger than that of the PN junction. When the SB-MOSFET is formed based on the conventional structure shown in FIG. 1, only the gate end junction is used for switching, and the bottom surface is unnecessary for the switching operation. This bottom surface is the main source of leakage because it occupies most of the area of the junction. In order to suppress such unnecessary leakage, as schematically shown in FIG. 2, it is effective to use a structure in which the channel 101 is sandwiched from both sides by thegates 500 and 510 to eliminate unnecessary junction and to make the junction only in the channel direction. It is. The specific structure in the present invention will be described in detail based on the manufacturing method in the description of the embodiments. In this structure, a junction is provided only at the gate end necessary for switching, and leakage due to unnecessary junction does not occur.
[0012]
In order to further suppress leakage, an insulating layer serving as a barrier that prevents leakage is sandwiched between a metal and a semiconductor. This applies a structure in which the periphery of the diffusion layer electrode is surrounded by an insulating film.
[0013]
FIG. 3 is a band structure diagram for explaining a typical Shottky junction. FIG. 3 shows the junction region between themetal part 350 and thesemiconductor part 110, the upper end of the valence band, the lower end of the conduction band, and the Fermi level Ef. FIG. 4 is a band structure diagram for explaining the bonding used in the present invention. In the configuration of FIG. 4, aninsulator layer 931 is provided in the structure of FIG.
[0014]
That is, in the Schottky junction, as shown in the band diagram of FIG. 3, the leakage current is suppressed by a barrier Pm called a Schottky barrier. As shown in FIG. 4, carriers passing from the metal side to the semiconductor side can be reduced by sandwiching an insulating film having a larger barrier height Pi than Pm. A junction having an insulating layer in place of the Schottky junction is known as a MIS junction (Metal Insulation Junction). Examples of this are described, for example, on pages 540-553 of Physics of Semiconductor Devices, second edition, JOHN WILEY & SONS by Sze. Even when an insulating layer having such a high barrier height Pi is interposed, the tunneling phenomenon can be promoted by making the thickness of the insulating layer extremely thin, so that the switching operation of the junction can be performed.
[0015]
In general, carriers passing through the insulating film due to a tunnel phenomenon depend on the barrier height, film thickness, and carrier energy. As the device structure, the barrier height between the metal material and the insulating film, the film thickness of the insulating film, and the potential distribution in the non-equilibrium state can be controlled.
[0016]
In the structure of the present invention, a device having a large channel length is formed without increasing the plane area by adopting a vertical channel arrangement. As a result, an increase in leakage current due to a short channel can be suppressed. Furthermore, by arranging the gates on both sides, the field effect can be utilized more effectively. By adopting this vertical structure, it is possible to easily form an asymmetric transistor which has been difficult in the prior art. Therefore, the barrier made of the insulating film can be formed only on one side, and the decrease in driving force can be suppressed.
[0017]
By effectively extracting these effects, a three-terminal transistor structure that can suppress the leakage current to an extremely low level can be obtained. Further, it will be described based on an embodiment that this low leak characteristic is effective in forming a semiconductor memory device excellent in memory holding, writing and reading operations.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Prior to specific description of the embodiments of the present invention, outlines of main aspects of the present invention will be listed and described.
[0019]
Semiconductor device according to the present application
A typical first embodiment of the semiconductor device according to the present invention includes a semiconductor region having a first conductive region, a first insulating film, a first semiconductor region, and a second conductive region, and at least the first region. A semiconductor device having a second insulating film provided in the semiconductor region and a third conductive region provided on the film surface of the second insulating film.
[0020]
The present invention can provide a novel switch element. As will be described later, it is extremely useful as a switch section of a novel semiconductor memory device. Further, the structure of the present invention can be manufactured by a usual manufacturing method in the semiconductor field. Therefore, the semiconductor device of the present invention can be provided at a very low cost.
[0021]
A typical second embodiment of the semiconductor device of the present invention includes a semiconductor stacked region in which a first conductive region, a first insulating film, a first semiconductor region, and a second conductive region are stacked, and at least A second insulating film provided on a side surface of the first semiconductor region intersecting with a stacking direction of the semiconductor stacked region, and a third conductive region provided on a film surface of the second insulating film. It is a semiconductor device having.
[0022]
In the above embodiments, the semiconductor region having the first conductive region, the first insulating film, the first semiconductor region, and the second conductive region is used as the charge transfer means and the charge of the insulated gate field effect transistor. Configure the transfer area. The first semiconductor region corresponds to a so-called channel region, and the first and second conductive regions correspond to either a source or a drain. Whether these are referred to as source or drain is only a difference depending on the operating state. Then, the semiconductor region of the first conductive region, the first insulating film, and the first semiconductor region is a stacked body having the band structure described with reference to FIG. In this embodiment, it is an important point that the first insulating film is provided.
[0023]
This first insulating film is typically a metal oxide used as a first conductive region, a low-oxidation oxide, a nitride, a low-nitride nitride, a silicon-metal oxide, or a silicon-metal nitride. Or an insulator including at least two of them is used. More specifically, refractory metals and their oxides, nitrides, or silicides are suitable if examples of these metals and insulators suitable for these metals are used. Furthermore, specific examples may include titanium, titanium silicide, tungsten, tungsten silicide, cobalt, cobalt silicide, platinum, platinum silicide, nickel, nickel silicide, etc. as the metal or metal equivalent conductor. I can do it. As specific examples of the insulator, silicon oxide, silicon nitride, and the like are typical examples. Further, examples of the insulator include oxides or nitrides of the above various metals or refractory metals. Titanium and titanium silicide are thermally stable and are preferable examples. Silicon oxide, silicide, or the like is a material often used in the manufacturing process in the usual semiconductor field, and is convenient for manufacturing the semiconductor device and the semiconductor memory device of the present invention. Of course, according to the request | requirement, the said illustrated metal and an insulator can be used in combination as appropriate.
[0024]
These insulating films have a thickness that exhibits a tunnel effect at the junction. In the case of the thickness of this insulating film, in the case of silicon oxide, 3 nm or less, preferably 1 nm to 2 nm is frequently used.
[0025]
Although specific examples of the first conductive region and the first insulating film have been mentioned, these examples can be applied to various embodiments and embodiments of the invention described in the present specification. It goes without saying that it is a thing.
[0026]
A third form is an insulated gate field effect transistor having a source, a drain, a gate electrode, and a channel region, and has a first insulator layer on a first conductive region that becomes a source or drain electrode. A semiconductor material layer serving as a channel region on the insulating film, a second conductive region serving as a drain or source electrode on the semiconductor layer, and a second insulating film layer disposed on a side surface of the channel region. It can be said that the semiconductor device has a gate electrode that exerts a field effect on the channel region through the second insulating film layer.
[0027]
The following various forms can be considered depending on the selection of the material of each part described above.
[0028]
In the fourth form of the present application, the first conductive region in the above-described forms is formed of a metal material.
[0029]
Furthermore, in the fifth embodiment of the present application, the first conductive region in the above embodiments is formed of a semiconductor material substantially metallized by doping impurities at a high concentration.
[0030]
Furthermore, in the sixth embodiment of the present application, the second conductive region is formed of a semiconductor material substantially metallized by doping impurities at a high concentration.
[0031]
In the present invention, the above conductive regions can be used in combination. That is, in the seventh embodiment of the present application, the first conductive region is formed of a metal material or a semiconductor material metallized by doping an impurity at a high concentration, and the second conductive region is an impurity at a high concentration. It is formed of a semiconductor material metallized by doping.
[0032]
In an eighth aspect of the present application, the first conductive region is formed of a semiconductor material metallized by doping impurities at a high concentration, and the second conductive region is doped with metal materials or impurities at a high concentration. By doing so, it is formed of a metallized semiconductor material.
[0033]
The doping amount of impurities necessary for metallization using the semiconductor material as a base material is sufficient using a range in the usual semiconductor field. The doping amount for silicon is typically 10²⁰cm^-ThreeThe range is more than about.
[0034]
It goes without saying that these examples relating to the doping amount can also be applied to the embodiments and embodiments of the invention described in this specification.
[0035]
In the semiconductor device of the present invention, the semiconductor region sandwiched between the first conductive region and the second conductive region constitutes a charge transfer region of the field effect transistor, that is, a so-called channel region. Therefore, in this sense, in the present invention, the charge transfer region is constituted by both the semiconductor region and the tunnel insulating film. Therefore, the example of the form showing this intention can be said as follows.
[0036]
According to a ninth aspect of the present invention, there is provided a semiconductor region having a first conductive region, a first insulating film, a first semiconductor region, and a second conductive region, and the semiconductor region of the second semiconductor region. And a third conductive region provided on the film surface of the second insulating film, and the first or second insulating film. One of the conductive regions is formed of polycrystalline silicon doped with impurities at a high concentration, and the other of the first or second conductive regions is formed of metal, and the first conductive region In the semiconductor device, silicon and a tunnel insulating film are arranged in a current path flowing from the first to the second conductive region.
[0037]
In more detail, the present embodiment shows that the source is formed of polycrystalline silicon doped with high-concentration impurities, the drain is formed of metal, and silicon and a tunnel insulating film in a current path flowing from the source to the drain. It can be said that the semiconductor device is arranged.
[0038]
If the further practical form of the semiconductor device of the embodiments of the present invention described so far is shown, it is said that the semiconductor device is a semiconductor device in which the carrier of the channel portion is depleted when the switching of the semiconductor device is off. I can do it. Semiconductor memory device
Next, the semiconductor device described so far, that is, a semiconductor memory device using an insulated gate field effect transistor will be described.
[0039]
A representative tenth form of the semiconductor memory device is that any one of the semiconductor devices of the present invention described above is an information writing device, the first conductive region is a charge holding portion, and the charge holding portion is electrically connected. A semiconductor memory device having an information reading element connected to the.
[0040]
In the semiconductor memory device, the information reading element is a field effect transistor.
[0041]
In the semiconductor memory device of this embodiment, it is more preferable that the charge holding unit is surrounded by an insulating film and information is stored by the amount of charge held in the charge holding unit.
[0042]
As described above, when a semiconductor memory device is configured by using various embodiments of the semiconductor device according to the present invention as information writing means, the tunnel insulating film of the semiconductor device according to the present invention is formed on the charge storage node side of the semiconductor memory device. It is preferable to connect the conductive regions provided in contact with each other. This is because it is more convenient to secure the accumulated charge. Of course, it goes without saying that the semiconductor memory device can be provided regardless of which of the first and second conductive regions of the semiconductor device is provided on the charge storage node side of the semiconductor memory device.
[0043]
In the case where a semiconductor memory device is configured by using various embodiments of the semiconductor device of the present invention as information writing means, an N-type insulated gate field effect transistor is arranged as a lateral element, and a P-type insulated gate electric field is formed. As an effect transistor, it is more convenient to use it as a vertical element using the tunnel insulating film according to the present application.
[0044]
A typical eleventh aspect of the semiconductor memory device of the present invention is a first path for moving carriers, a means for accumulating charges for generating an electric field that changes the conductivity of the first path, Means for supplying a desired charge to the means for accumulating the charge for a desired voltage, and means for supplying the desired charge to the means for accumulating the charge comprises a metallic electrode. And a junction having a tunnel insulating film and a semiconductor region.
[0045]
In other words, this embodiment is a semiconductor memory device having a source or drain electrode of a field effect transistor (T1) as a semiconductor device according to the present invention and an insulated gate field effect transistor (T2) formed on a semiconductor substrate. The semiconductor memory device is connected to the gate electrode of T2 through the channel of T1. Then, the switching operation is performed using the tunnel insulating film. The field effect transistor (T1) as the semiconductor device according to the present invention has a stacked structure of at least a conductive region-channel region-tunnel insulating film-metal conductive region. Here, the conductive region or the metal conductive region corresponds to the source or drain of the field effect transistor. Therefore, the connection between T1 and T2 has the following form.
[0046]
(1) Conductive region-semiconductor region-tunnel insulating film-metal conductive region-gate of T2,
(2) Metal conductive region-tunnel insulating film-semiconductor region-conductive region-gate of T2
In this case, in the actual structure, the gate of the metal conductive region-T2 in (1) or the gate of the conductive region-T2 in (2) is formed in the same layer and serves as both of them. But more practical.
[0047]
To summarize the operation of the semiconductor memory device of the present invention, in the semiconductor memory device in which information is stored by the charge according to the eleventh embodiment, the charge is taken in and out through the write element T1, and the charge holding state of T2 is determined. It can be said that the reading element is a reading element.
[0048]
According to a twelfth aspect of the semiconductor device of the present invention, there is provided a semiconductor substrate, a first impurity region and a second impurity region provided opposite to the semiconductor substrate, and at least the first impurity region and the second impurity region. A first insulating film covering the first semiconductor region sandwiched between the impurity regions; a first conductive region provided on the first insulating film; a second insulating film; a second semiconductor region; And a semiconductor region having a second conductive region, a third insulating film provided on a side surface of the second semiconductor region intersecting with the stacking direction of the semiconductor region, and a film surface of the third insulating film And a third conductive region provided in the semiconductor device.
[0049]
In this embodiment, the field effect transistor portion constituting the switch element portion is configured in a direction in which the channel region intersects or is substantially orthogonal to the substrate of the semiconductor memory device. This is a so-called vertical semiconductor device. Therefore, this form is advantageous for downsizing of the apparatus. Furthermore, if a structure in which the sidewall of the second semiconductor region is covered with an insulating film is employed, a semiconductor memory device with less leakage current can be provided.
[0050]
Other main forms of the present invention
A thirteenth mode of the present application is the integrated semiconductor device according to the tenth semiconductor device, comprising means for stabilizing the potential between the gate electrode wiring of the writing element and the substrate potential. More specifically, the relative potential relationship between the gate electrode and the conductive region is fixed even when the power is turned off. The simplest and practical means for stabilizing this potential is a resistor. However, many circuits can be used to answer this requirement.
[0051]
In a fourteenth aspect of the present application, for example, in an integrated semiconductor device using at least two of the eleventh or twelfth semiconductor memory devices, a semiconductor in which read elements T2 are arranged in an electrically stacked manner is used. Device.
[0052]
According to a fifteenth aspect of the present application, for example, in the semiconductor memory devices described above, the source and drain potentials of T2 can be changed without changing the gate electrode potential of the write element T1 when information is read. A semiconductor memory device that performs a read operation by applying a potential difference change between the source and drain electrodes.
[0053]
As described above, since the gate potential needs to be fixed, in the semiconductor memory device of the present invention, it is preferable to fix the gate potential and change the source or drain potential.
[0054]
In the sixteenth aspect of the present application, for example, in the semiconductor memory devices described above, when reading information, the gate electrode and the source are changed by changing the source and drain potentials without changing the gate electrode potential of the read element T2. A semiconductor memory device that performs a read operation by applying a potential difference change between drain electrodes.
[0055]
The seventeenth aspect of the present application is, for example, a wiring layer that is arranged in an array using a plurality of the eleventh to twelfth semiconductor memory devices and is connected to the source and drain electrodes of the read element T2 formed on the substrate. Is a semiconductor memory device that is arranged in a plane so as to be orthogonal to each other.
[0056]
According to an eighteenth aspect of the present invention, a semiconductor device or a semiconductor memory device according to the present application, for example, the first, second, tenth, or eleventh semiconductor device or the semiconductor memory device is an SOI (Silicon On Insulator) substrate. This is an integrated semiconductor device formed on top. Since an insulating substrate is used as the substrate, the demand for a semiconductor device or a semiconductor memory device with reduced leakage current according to the present invention functions more effectively.
[0057]
A nineteenth aspect of the present application is an integrated semiconductor device having a device that stabilizes a potential without consuming power between a gate electrode wiring of a writing element and a substrate potential in the integrated semiconductor memory device.
[0058]
A twentieth aspect of the present application is a semiconductor memory device having a writing device using a field effect transistor and a reading device using a field effect transistor having a conductivity type different from that of the writing device.
[0059]
The twenty-first mode of the present application is the semiconductor memory device according to the twenty semiconductor memory device, for example, in which a potential for turning off the channel of the writing element is more applied to the gate electrode of the writing element when reading information than when holding the charge. .
[0060]
A twenty-second form of the present application is an integrated semiconductor device in which, for example, in the twenty semiconductor memory device, potential information to be written has at least three or more values.
[0061]
A twenty-third form of the present application is an integrated semiconductor device that reads out stored charge information as a continuous potential in the semiconductor memory device of 21, for example. A twenty-fourth aspect of the present invention is a semiconductor device to which, for example, in the above-described semiconductor device of 12 or 20, a function for performing arithmetic processing by holding charge and gate electrode potential is added.
[0062]
Main modes of the invention relating to the manufacturing method of the present application
A first embodiment related to the manufacturing method of the present application is a process for forming a first insulating film on a semiconductor substrate, and a semiconductor material metallized by doping a metal layer or impurities at a high concentration on the insulating film. A step of forming a layer, a step of forming a second insulating film on the metal material layer or the metallized semiconductor material layer, a step of forming a semiconductor material layer on the second insulating film, A step of forming a third insulating film on a side surface of the semiconductor material layer, and a step of forming a metal layer or a semiconductor material layer metallized by doping impurities at a high concentration on the side surface of the third insulating film. A method for manufacturing a semiconductor device having
[0063]
The second embodiment related to the manufacturing method of the present application is metallized by forming a first insulating film on a semiconductor substrate and doping a metal layer or impurities at a high concentration on the first insulating film. A step of forming a semiconductor material layer, a step of forming a second insulating film on the metal material layer or the metallized semiconductor material layer, a step of forming the semiconductor material in an amorphous state, and the amorphous state The semiconductor device manufacturing method includes a step of forming a predetermined metal layer on the semiconductor material layer and a step of crystallizing the amorphous semiconductor material layer with the metal by heating.
[0064]
This manufacturing method of the second semiconductor device is particularly effective in manufacturing the vertical transistor. That is, in the semiconductor device of the present invention, since the semiconductor layer has a step of laminating the semiconductor layer on top of the metal or insulator layer, the present method of crystallizing well by heating after forming the semiconductor layer is effective. is there.
[0065]
A typical example of the metal used in the second method for manufacturing a semiconductor device is nickel (Ni). The thickness of the metal layer also depends on the thickness of the amorphous semiconductor material layer that requires crystallization. As an example of the thickness, about 2 nm to 15 nm, or about 5 nm to 12 nm is frequently used. Heating is selected from the range of about 500 to 700 degrees Celsius. In actual production, a slightly low temperature region, preferably about 560 degrees from 500 degrees is preferable. A vacuum is sufficient for the heating atmosphere. Although the heating time also depends on the thickness of the semiconductor layer that promotes crystallization, it is about 20 hours.
[0066]
Note that a metal layer, for example, a nickel layer is formed on the amorphous semiconductor material layer, and nickel is transferred to the semiconductor layer by heating, and in the moving process, the amorphous semiconductor material layer is crystallized. This phenomenon itself is known as MILC (Metal Induced Lateral Crystallization).
[0067]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0068]
FIG. 11 shows a sectional structure of a typical element according to the present invention, and FIG. 12 shows a planar layout thereof. Since the wiring structure of this element and the manufacturing method thereof are the same as those of a normal LSI, FIG. 11 shows the structure at the end of the formation of the element basic part, and omits the so-called wiring layer between elements. . In FIG. 11,reference numerals 250 and 350 denote a source and a drain. Thegate 500 exerts a field effect on both sides of thechannel 150 through an insulatingfilm 980. Carriers that pass (tunnel) through the insulatingfilm 931 sandwiched between thedrain 350 and thechannel 150 are controlled by thegate 500.Reference numeral 600 denotes a buried wiring layer drawn out from thedrain 350.
[0069]
In this structure, there is no unnecessary junction other than the channel shown in FIG. 2, and the insulatingfilm 931 is sandwiched between the channel and the electrode, so that leakage current can be suppressed.
[0070]
The manufacturing process will be described below with reference to FIGS.
[0071]
Athermal oxide film 900 having a thickness of 500 nm is formed on the surface of thesilicon substrate 100. Next, a photoresist layer is formed on the upper portion, and this photoresist layer is patterned into a desired shape. Then, trenches 102 and 103 having a depth of, for example, 300 nm are formed in thethermal oxide film 900 by typical anisotropic dry etching. (Fig. 5)
Tungsten is deposited on the substrate surface, and the tungsten deposited other than the grooves 102 and 103 is removed by CMP (Chemical Mechanical Polishing). This process is known as the damascene method. Thereby, a structure in which tungsten 600 is filled in the grooves 102 and 103 is obtained. (Fig. 6)
Titanium 100 nm (350),titanium oxide 5 nm (931) are deposited on the substrate, andpolycrystalline silicon 200 nm (150) is further deposited. Thispolycrystalline silicon layer 150 is a layer that becomes a channel. By single-crystallizing this, the level of the grain boundary that causes leakage current can be reduced. This element structure does not have a patterning process other than the formation of the groove described with reference to FIG. Further, the lower wiring layer formed using the trench is disposed under thechannel portion 150 and the like as shown in FIG. Therefore, it can be formed by first bonding the laminated structure and patterning the laminated layer from above. Therefore, a channel using a single crystal can be realized. (Fig. 7)
Further, after the titanium oxide is deposited, a nickel thin film is deposited. After that, by depositing amorphous silicon and applying a low temperature heat treatment at 550 ° C., nickel can be moved in the silicon and thepolycrystalline silicon layer 150 can be crystallized. Thereby, a channel region having good crystallinity can be obtained. The nickel thin film is selected in a thickness range of 2 nm to 10 nm, more preferably in a range of 3 nm to 6 nm. The nickel layer can also be removed after the crystallization process is completed.
[0072]
Patterning is performed using a photoresist to process polycrystalline silicon, titanium oxide, and titanium, and the surface of theoxide film 900 is exposed except for the groove. Anoxide film 920 is deposited on the semiconductor substrate thus prepared. Next, theoxide film 920 is etched on this surface by a CMP method, and the surface of theoxide film 920 is planarized with the surface of thepolycrystalline silicon layer 150. Next, apolycrystalline layer 250 doped with impurities at a high concentration and asilicon nitride film 950 are deposited on the upper portion. At this time, an extremely thin insulating film can be formed by nitriding the surface of thepolycrystalline silicon layer 150 before the deposition of thepolycrystalline layer 250 doped with impurities at a high concentration. By this thin insulating film, diffusion of impurities from outside into thepolycrystalline silicon layer 150 can be suppressed. Since this insulating film becomes a load with respect to the current driving force of the channel, it can be directly deposited on thepolycrystalline silicon layer 150 when the channel length can be ensured as compared with the necessary heat treatment. Here, the channel length corresponds to the thickness of thepolycrystalline silicon 150.
[0073]
Theelectrode layer 250 can be formed by depositing a silicide such as Pt or Er, or a metal nitride film such as TiN or WN as a heat resistant barrier layer, and further laminating a layer of a metal material (for example, tungsten). . The nitride film and metal layer are etched to the surface of 920. Although not shown in the cross-sectional structure, a lead for forming the contact (720) is formed as indicated byreference numeral 250 in FIG. (Fig. 8)
Asilicon oxide film 921 is deposited on the substrate thus prepared, and the surface is flattened by CMP. Here, the deposited oxide film layer which will be an interlayer film is denoted byreference numeral 921. (Fig. 9)
Further, a gate pattern using a usual photoresist is formed on the substrate. Then, thetrench 104 is formed in theinterlayer insulating film 921 by an etching method using this gate pattern. The side surfaces of theelectrode layer 250 and thepolycrystalline silicon 150 serving as a channel are exposed. (Fig. 10)
After depositing a 5 nmsilicon oxide film 980 on the surface of the stacked body in thetrench 104 by CVD, agate 500 is formed in the trench. As the gate insulating film, for example, a silicon nitride film or titanium oxide can also be used. In FIG. 11, thesilicon oxide film 980 is formed on the entire inner surface of thegroove 104. This silicon oxide film is not necessarily required on the entire surface of thegroove 104. For example, the sidewall of theinterlayer insulating film 921 is not necessarily required. However, in this example, since the oxide film is formed by the CVD method, it is formed on the entire surface of thegroove 104. The same applies to the following embodiments. (Fig. 11)
Thereafter, the wiring is formed in the same manner as a normal LSI manufacturing process.
[0074]
FIG. 12 is a diagram showing a planar layout of a contact region for extraction from the main part of the semiconductor device. Aregion 500 is a planar region corresponding to the gate. The figure shows an arrangement example of thecontact 710 to the embeddedlead layer 600, thecontact 730 to thegate 500, and thecontact 720 to theelectrode 250. As seen in FIG. 11, in this structure, since thebarrier 931 is sandwiched between theelectrode 350 and thechannel 150, the leakage current can be strongly suppressed.
[0075]
Further, when polycrystalline silicon doped at a high concentration is used for theelectrode 250, the electrode serves as a channel carrier supply source, so that N-type and P-type devices can be formed by the conductivity type due to impurities. .
[0076]
In the above embodiment, theupper electrode 250 is formed after the channel patterning for forming the lead, but can be formed simultaneously with thechannel 150. This example will be described with reference to FIGS.
[0077]
In this example, it is manufactured in the same manner as in FIGS. That is, thewiring 600, thetitanium layer 350, thetitanium oxide layer 931, and thepolycrystalline silicon layer 150 are formed on a predetermined substrate. Atitanium oxide layer 932, atitanium layer 250, and an insulatingfilm 950 are further deposited on the top of the substrate thus prepared. (Fig. 13)
A gate pattern using a usual photoresist is formed on the base. Then, the stacked film is etched by the etching method using the gate pattern until the surface of theoxide film 900 is exposed. (Fig. 14)
Next, after depositing anoxide film 920 on the substrate, it is planarized by CMP and etched back until the surface of the insulatingfilm 950 is exposed. (Fig. 15)
Further, a gate pattern using a usual photoresist is formed on the substrate. Then, agroove 105 is formed in thelayer 920 by an etching method using this gate pattern. Agate insulating film 980 is formed on the side wall of the stacked body in thetrench 105 thus formed. Further, agate layer 500 is deposited in thetrench 105. Then, thegate layer 500 is etched back so that the side surface of theelectrode layer 250 is embedded in thegate layer 500. (FIG. 16) After filling the groove on thegate layer 500 with the insulatingfilm 921, the surface is planarized to expose the insulatingfilm 950. Then, after the insulatingfilm 950 is removed, ametal material layer 650 is formed to form a wiring for theelectrode layer 250. This process is the same as the normal contact hole formation and metal wiring formation process. Thus, contact formation and wiring formation to thegate layer 500 and the buriedlayer 600 can be performed simultaneously. (Fig. 17)
In order to show the effectiveness when this element is used in an integrated circuit, an example of forming an OR circuit and an AND circuit (or a NAND circuit), which are representative operation gates, is shown.
[0078]
FIG. 18 is an equivalent circuit diagram showing a 4-input OR circuit. FIG. 19 is a diagram showing a planar layout of the corresponding electrode portion. In FIG. 19, only thegate layer 500, thelead portion 600, and theelectrode 250 lead and their respective contacts are shown to show the overall arrangement.
[0079]
Although the circuit itself shown in FIG. 18 is a usual one, the present invention is characterized by the structure of the channel region of the insulated gate field effect transistor and the extraction structure of each part constituting the circuit. In order to facilitate understanding in the figure, the channel region of the insulated gate field effect transistor according to the present invention is indicated by a wavy line.
[0080]
FIG. 20 is an equivalent circuit diagram of a 3-input AND circuit. FIG. 21 is a diagram showing a planar layout of the electrode portion corresponding to this. By connecting thelead portions 600 and theelectrodes 250 alternately, a vertical stack of elements on the circuit can be formed. Therefore, this example is extremely advantageous for miniaturization. In FIG. 21, in order to make this state easy to understand, theelectrode layer 250 which is the upper lead layer is indicated by hatching.
[0081]
As described above, a complementary element such as a CMOS can be formed by selecting impurities using the structure of the present invention. That is, in the structure of the present invention, the conductivity type of the impurity to be doped can be changed by the ion implantation method when theelectrode 250 is formed.
[0082]
FIG. 22 is a diagram illustrating a planar layout of an electrode portion of an example of an inverter. In this example, the structure of the semiconductor device of the present invention is used, and an inverter is formed by using each element whose channel region is N-type and P-type. Of the twoelectrodes 250, arsenic is doped on the upper side and boron is doped on the lower side. Thegate contact 730 is an input terminal, and thecontact 720 to thedrawer 600 is an output terminal. A ground potential and a power supply potential are supplied to theelectrode layer 250 by thewiring 650, respectively.
[0083]
FIG. 23 is a diagram showing a planar layout of electrode portions showing a state where two stages of inverters are connected. That is, the structure of FIG. 23 is a structure in which the structure of FIG. 22 is connected in two stages. Two inverters are connected by overlapping theinput 730 and theoutput 720.
[0084]
In the process, thecontact 720 can be formed before thegate 500 is deposited to directly connect to the next stage.
[0085]
In the element structure of the present invention, since a vertical structure is used, formation of the lead wiring from theupper electrode 250 is one problem. A drawer forming method other than the above embodiment will be described with reference to FIGS. 24 to 29 are cross-sectional views of the elements shown in the order of the manufacturing process for explaining this example.
[0086]
A laminated body similar to that shown in FIG. 13 is obtained by the steps described in the manufacturing method of the present invention. That is, an insulatinglayer 900 is provided on thesemiconductor substrate 100, and a buriedwiring 600 and the like are formed in this insulating film. Then, a titanium layer constituting themetal electrode 350, a titanium oxide layer serving as thetunnel insulating film 931, a polycrystalline silicon layer serving as thechannel region 150, and a secondconductive region 250 are formed on the upper portion of the substrate thus prepared. A titanium layer and a silicon oxide layer as anupper insulator layer 920 are stacked. Then, in order to obtain a desired shape in the carrier traveling direction of the field effect transistor, that is, in the channel direction, patterning is performed by a usual method. FIG. 24 shows a cross section of a columnar laminated film (layers 350, 150, 250, 920) patterned in the direction perpendicular to the paper surface. (Fig. 24)
After forming the gate insulating film on the substrate thus prepared, thegate electrode layer 500 and the insulatingfilm 955 are stacked. Note that the gate insulating film exists between thelayer 500 and thelayer 920, but does not appear in FIG. The insulatingfilm 955 is a silicon nitride film. Then, the stacked body, thelayer 500, and thelayer 955 are patterned into a desired shape. In FIG. 25, the gate cross section is shown only on the column depending on the way of taking the cross section. For example, as seen in FIG. 16, thelayer 500 is formed deep within thetrench 105. A similar structure exists in this example. (Fig. 25)
Next, an insulatingfilm 956 serving as a spacer is deposited on the side walls of thelayers 500 and 955. Using the regions of the insulatingfilm 955 and the insulatingfilm 956 as mask regions, thestacked films 920, 250, 150, and 350 are etched into a desired shape. The insulatingfilms 955 and 956 may be formed by, for example, a usual CVD method. (Fig. 26)
Thus, anoxide film 921 is deposited on the prepared substrate, and the surface of the stacked body is planarized by CMP. (Fig. 27)
A mask having an opening is applied to a region corresponding to the lead formation portion, and a groove is formed using the regions of the insulatingfilm 955 and the insulatingfilm 956 as a mask region to expose the side surface of theconductor layer 250. (Fig. 28)
Lead wires are formed by embeddingtungsten 625 in the groove. Thereby, adjacent elements can be connected in a self-aligning manner. In other words, the regions of theconductive layers 250 in FIG. 29 are separated by the groove portions 251, but are electrically connected to each other by thetungsten layer 625. The dimension of thetungsten layer 625 is defined by the grooves 251 formed so far. That is, in this example, the subsequent dimension is defined by forming a mask used for forming the groove. (Fig. 29)
The semiconductor device of the present invention is characterized in that electrode leakage can be suppressed to a very low level. In order to take advantage of this feature, in general, application to a memory element that stores information by electric charge is preferable. In particular, an excellent semiconductor memory device can be provided by using a type called a gain cell.
[0087]
FIG. 30 is a cross-sectional view of an application example of the semiconductor device according to the present invention in a gain cell schematically showing only main parts. The memory cell is composed of a reading unit using elements formed on thesemiconductor substrate 100 and a storage information writing unit using the element of the present invention.
[0088]
Conventional impurity regions 220 and 320 are formed in thesemiconductor substrate 100 to form a channel region of a field effect transistor. Agate insulating film 970 is formed covering the channel region. The transistor portion configured in this manner becomes the reading portion. Then, the following stored information writing unit is formed on the upper part. The semiconductor device serving as the stored information writing unit is an element according to the present invention described so far, and therefore detailed description thereof is omitted here. In FIG. 30,reference numeral 931 is a tunnel insulating film, 150 is a semiconductor layer to be a channel, 250 is a second conductor layer, 980 is a gate insulating film, and 500 is a gate electrode layer.
[0089]
Aconductive region 350 to be an electrode is formed directly on thegate insulating film 970 and serves as a drain of the writing element and a gate electrode of the reading element. In this memory cell, information is stored as information by the electric charge of theelectrode 350, and channel characteristics are changed by the electric field effect applied to the reading element, and information is read as a current flowing between theelectrodes 220 and 320. A small amount of leakage in theconductive region 350 serving as a memory holding portion enables good information holding performance. Here, since theconductive region 350 is a memory holding portion, the resistance value is not so important. Therefore, the conductive region and the electrode layer may be formed using polycrystalline silicon metalized by doping impurities at a high concentration.
[0090]
Examples of basic circuit configurations of typical memory elements are shown in FIGS. Next, the operation of these memory cells will be described.
[0091]
31 is a circuit diagram of a memory cell equivalently showing the semiconductor element shown in FIG. In order to facilitate understanding of the circuit, the reference numerals of the respective parts shown in the structural diagram of FIG. 30 are given to the two transistors T1 and T2 of FIG. The transistor constituting the element T1 reading unit, the element T2, is a stored information writing unit using the semiconductor device according to the present invention.
[0092]
D1 is a read word line, D2 is a write word line, D3 is a write data line, and D4 is a read data line. By turning on D2, the D3 potential is written to the memory holding portion (gate electrode) and turned off to hold the charge. At this time, the gate potential of the reading element is determined. For example, when the gate potential exceeds the threshold value of the transistor, a current flows when a potential difference is applied between D1 and D4. On the other hand, when the gate potential is lower than the threshold value, no current flows even if a potential difference is applied between D1 and D4. Therefore, the gate potential can be read by this current.
[0093]
FIG. 59 is a time chart of an example of each signal in the above example. D1, D2, D3, and D4 indicate voltage application to the read word line, the write word line, the write data line, and the read data line, respectively. Here, the wiring symbols shown in FIG. 31 are used. FIG. 59 shows an example in which the same conductivity type element is written and writing (tw) and reading (tr) by the memory cell used for the reading element are repeated. Here, an example is shown in which the change in potential of D4 is read and driven by a sense amplifier during reading. D4 shows an example in which an intermediate potential is once applied before the tr step and read by a change from the intermediate potential.
[0094]
In this structure, since the writing unit and the reading unit are separated in operation, there is no problem that the reading operation destroys information of other cells even if they are integrated. In the equivalent circuit diagram shown in FIG. 31, D1 and D2, D3 and D4 are arranged so as to be geometrically parallel for each group. However, in the actual structure of the semiconductor device, it is sufficient that at least D1 and D4 and D2 and D3 are arranged so as to be geometrically orthogonal. D1 and D2, and D3 and D4 do not necessarily have to be arranged geometrically in parallel. This is because reading and writing are separated.
[0095]
In FIG. 32, the write and read word lines are shared by D4. In order to explain the operation, thecapacitor 910 is positively added. However, in an actual structure, since there is an overlap between theelectrode 350 and thegate 500, theelectrode 350 and thegate 500 can be formed without adding a special process. It is possible to set a so-called parasitic capacitance and use this as the capacitance.
[0096]
D1 and D3 are read data lines, D2 is a write data line, and D4 is a word line. When the writing element and the reading element are formed with opposite conductivity types, they can be operated in a complementary manner. For example, when the writing element is a P-type and the reading element is an N-type, the writing element is turned on by applying a negative potential to the word line D4, and the potential is written. On the other hand, in the reading element, the channel is turned on by applying a positive potential. That is, by applying a positive potential to D4, a positive potential can be applied to the gate of the reading element by capacitive coupling. At this time, in the writing element, an off state is further increased, so that charge leakage can be suppressed. Since the conventional gain cell could not perform complementary operation, it was necessary to read at a lower voltage than that in order to give the highest gate voltage during writing (erasing) and not destroy the information. Therefore, the potential range that can be used as information is narrow, and it is difficult to have multi-value information. In complementary operation, since there is no such restriction on the word line potential at the time of reading, multi-value information (multi-level potential state) can be used.
[0097]
FIG. 60 shows a time chart of the basic operation of the complementary memory cell. Here, D2 is biased in the opposite direction during writing (tw) and reading (tr). FIG. 60 shows an example in which four-value potentials are sequentially written to the storage node and the read operation is repeated. Here, an example is shown in which a D4ha current sense is applied to operate at a constant potential. D1 and D3 are read data lines, D2 is a write data line, and D4 is a voltage for a word line. As seen in the voltage state of D3, for example, it is possible to use substantially quaternary information.
[0098]
In addition, since the gate potential at the time of reading is not restricted by data destruction, an applied potential can be freely applied. Therefore, the held charge state can be read as a continuous state, not digitized. Further, since the read result is given by the gate application voltage and the held charge state, the arithmetic processing can be performed using this.
[0099]
FIG. 33 shows an example in which the memory cells in FIG. 31 are arranged in an array. C0 is a write word line driver unit, C1 is a write data line driver unit, C2 is a read word line driver unit, and C3 is a read data line sense unit. Since each memory cell portion in FIG. 33 has been described above, details are omitted here. In this example, the usual driving method of the memory device can be taken.
[0100]
The suppression of the leakage current in the structure of the semiconductor device of the present invention is realized by effectively controlling the tunnel phenomenon of the insulating film sandwiched between the electrode and the channel portion by the gate electrode. In other words, maintaining the potential relationship between the write element gate and the drain electrode that is the memory holding portion is important in reducing leakage current. Therefore, in this memory device application, it is effective to provide a device R that can stabilize the write word line in a certain potential state. For this means, it is sufficient to connect a resistor as the device R, for example, as described above. By this means R, the potential of the write word line can be normally set to the ground potential.
[0101]
That is, even when this storage device is disconnected from the power supply, the word line is fixed at the ground potential and the leakage current can be suppressed, so that information can be retained for a long time. When a resistor is used as the device R, the power consumption is increased in the operating state, that is, in the state where the word line is selected. However, the selected word line is one in the array at the maximum and has an appropriate size. By selecting this resistance, good information retention characteristics can be obtained without increasing the power consumption.
[0102]
Even if the memory cell shown in FIG. 32 is used, a memory cell array can be formed similarly to FIG. On the other hand, as shown in FIG. 34, it is effective to build a so-called NAND type array in which multistage memory cells are stacked. This is because the cells that are connected to the same read data lines B0, B1, and B2 can be turned on by sequentially applying voltages from A0 to A7 because they can be operated in a complementary manner. Therefore, since the data line is formed by the diffusion layer and the channel, the formation of wiring and contacts can be reduced. Therefore, miniaturization of the memory cell is facilitated and high integration can be achieved.
[0103]
A process for forming a representative memory cell will be described with reference to FIGS. These drawings show the cross-sectional structure of the semiconductor memory device. In addition, the figure shows a situation in different cross sections on the left and right sides with a gap in the center. In the left cross-sectional view of the figure, thegate electrode 500 is a cross section extending perpendicularly to the paper surface, and in the right cross-sectional view, thegate electrode 500 is included in the plane of the paper surface.
[0104]
An elementisolation insulating film 900 is formed on thesilicon substrate 100 by a shallow groove element isolation method used for forming a normal MOS LSI. Next, the exposed silicon surface is thermally oxidized to form a read elementgate insulating film 905. On top of that, ametal electrode 350, atunnel film 931, and achannel 150 which are storage nodes are stacked. (Fig. 35)
Thesemiconductor layer 150 and theelectrode 350 to be the channel region are patterned into a desired shape by a usual photoresist method. Thus, thegroove 105 is formed. Next, thediffusion layer 220 is formed by ion implantation in the region opened by the above processing. (Fig. 36)
Anoxide film 921 is deposited on the substrate thus prepared, its surface is planarized by CMP, and etched back until thepolycrystalline silicon 150 is exposed. (FIG. 37) After forming a thin nitride film to suppress impurity diffusion,polycrystalline silicon 250 doped with high-concentration impurities is deposited. Then, thispolycrystalline silicon 250 is processed into a desired shape to form a writeelement data line 250. Here, in order to suppress the impurity diffusion, a thin nitride film is not shown. (Fig. 38)
Thegroove 107 is formed by etching the oxide film in the gate formation portion for the writing element. Thus, thegate insulating film 980 is deposited on at least the side surface or the like of the exposedchannel region 150. It is known that the insulation film formed on the diffusion layer is greatly deteriorated in breakdown voltage. Therefore, here, withstand voltage is improved by providing an insulatinglayer 935 serving as a spacer. By excluding the spacer and the diffusion layer, a gate insulating film may be formed on the substrate, so that the source and drain may be formed by an inversion layer based on the electric field effect of the gate instead of the diffusion layer. (Fig. 39)
Agate layer 500 is formed and then patterned as write element word lines. In the right sectional view of FIG. 40, thegate 500 having a desired shape is shown, and in the left sectional view, the gate electrode existing in thegroove 107 is shown. Since this memory cell is formed on a silicon substrate, it can be integrated with a conventional MOSFET with good consistency. (Fig. 40)
Next, another memory cell formation method different from the above will be described with reference to FIGS. In these drawings, the two cross-sectional structures are shown together as described above.
[0105]
Agate insulating film 905 of a reading element, anelectrode 250 serving as a storage node, atunnel film 931, achannel 150, anupper electrode 250, and an electrodeprotective film 950 are stacked on thesilicon substrate 100 in which theelement isolation region 900 is formed. (Fig. 41)
The laminated film is processed into thegroove shape 201 in the read data direction, and theelectrode 220 is formed by ion implantation. (Fig. 42)
The laminated film is processed by the word line pattern in the word line direction orthogonal to the data line. (Fig. 43)
After forming thegate insulating film 980, thegate 500 is deposited and etched to form a spacer-like gate around the columnar laminated film. At this time, as shown on the right in the figure, the column spacing in the word line direction is made narrower than the data line direction (left in the figure), and the deposition thickness of 500 is ½ or more of the word line direction spacing, By setting the data line direction interval to ½ or less, the gate electrodes can be connected in a self-aligned manner only in the word line direction. (Fig. 44)
Aninterlayer film 921 is deposited on the substrate thus prepared, and is planarized to expose theelectrode protection film 950. (Fig. 45)
The electrodeprotective film 950 is removed and ametal wiring 625 is deposited. Then, by processing themetal wiring 625 into a desired shape, a write element data line can be formed. (Fig. 46)
In this memory cell, theshield layer 935 can be formed by flattening with an oxide film and etching back before forming the gate 500 (after the stage of FIG. 41). (FIG. 47) Thereby, the mutual interference between the writing element and the reading element can be reduced, and the breakdown voltage of the reading element can be improved.
[0106]
Further, another method for forming a memory cell will be described with reference to FIGS. FIG. 48 is a layout of a semiconductor memory device in which the memory cells shown in FIG. 31 are arranged in an array. Here, 12 cells are shown. D1, D2, D3, and D4 in FIG. 48 each correspond to that in FIG. That is, D1 represents a read word line, D2 represents a write word line, D3 represents a write data line, and D4 represents a read data line. In the figure, each data line, each word line, contact hole, and impurity diffusion region in the substrate are schematically shown. The read word line D1 and the read data line D4 represented by thin lines are arranged in the lower layer of the semiconductor stacked body, and the write word line D2 represented by a thick line is arranged in the upper layer. The hatched region is an impurity diffusion region. Acontact hole 1003 indicated by a thin line is an opening for connecting D3 and D4 or D3 and D1 arranged in the lower layer. On the other hand, acontact hole 1002 represented by a thick line is an opening for connecting D3 and the write word line D2 disposed in the upper layer. More specifically, it will be clarified by the cross-sectional views of FIGS. 49 to 58 below.
[0107]
FIGS. 49 to 58 show the AA and BB cross sections in FIG. 48 separately on the left and right, respectively.
[0108]
49 to 58 show a method of forming a memory cell using an SOI (Silicon On Insulator) substrate. Of course, it is obvious that the read element can be formed on the SOI substrate also in the memory cell.
[0109]
First, a wafer having a silicon layer (SOI) 100 and an oxide film as aprotective layer 910 on a buriedoxide film 900 mounted on asupport substrate 1200 is prepared.Support substrate 1200 is typically silicon. Since the support substrate is not directly related to the basic structure and operation, the support substrate is not shown in the following drawings. (Fig. 49)
Anelement isolation region 960 and aprotective film 910 are formed again on the wafer by a conventional shallow trench isolation method. Further, thenecessary diffusion layer 220 is formed by applying heat treatment. (Fig. 50)
An opening 901 corresponding to the contact formation portion is formed in theprotective film 910. Then, highly dopedpolycrystalline silicon 360 is deposited through the opening 901 to form a read word line and a lead layer. Then, insulatingfilms 9900 and 9901 are formed on this, and these are patterned into a desired shape. (Fig. 51)
Acontact 902 is formed above the lead layer of the semiconductor substrate thus prepared. Then, a heavily dopedpolycrystalline silicon film 660 and an interlayer insulating film 9902 are deposited on the upper portion again. Then, the interlayer insulating film 9902 is formed into a desired shape by an ordinary method, and thepolycrystalline silicon film 660 is formed into the desired shape of the read data line using the interlayer insulating film 9902 as a mask region. (Fig. 52)
Next, after aninterlayer insulating film 922 and an interlayer insulatingfilm layer 923 are deposited, the surface is planarized by a CMP method. Here, the insulatingfilm 922 is, for example, a silicon nitride film, and the insulatingfilm 923 is, for example, a silicon oxide film. (Fig. 53)
Next, the interlayer film in the writing element formation portion is removed, and anopening 903 is formed. The surface of thesilicon 100 is exposed in this opening. (Fig. 54)
Further, after forming thegate oxide film 905, themetal electrode 350, thetunnel film 931, and thepolycrystalline silicon 150 are laminated. (Fig. 55)
Thelaminated films 350, 931, and 150 are etched and processed into a column shape up to the surface of the insulatingfilm 923. An interlayer insulatingfilm 921 is deposited on this and etched back to expose thepolycrystalline silicon film 150. (Fig. 56)
Awrite data line 250 is formed on thepolycrystalline silicon film 150. Further, aninterlayer insulating film 926 is formed so as to cover thewrite data line 250, and the surface of the stacked body is planarized by this layer. (Fig. 57)
Atrench 904 corresponding to the gate pattern is formed in theinterlayer insulating films 926 and 921. Agate insulating film 980 is formed on at least the exposed side wall of thesemiconductor layer 150. Then, thewrite word line 500 is formed so as to cover thegate insulating film 980. In this structure, the gate electrode and the write word line are formed of the same layer. (Fig. 58)
By these methods described above, a semiconductor memory device having excellent writing and memory holding performance can be formed.
[0110]
In a field effect transistor, an insulating film is sandwiched between Schottky junctions and the tunneling phenomenon is controlled, so that the leakage current of the source and drain electrodes can be suppressed to a very low level. Further, by applying this low leakage characteristic, a semiconductor memory device having excellent information retention characteristics can be formed.
[0111]
As described above, according to the present invention, a field effect transistor with extremely low leakage current can be provided.
[0112]
According to another aspect of the present invention, a semiconductor memory device having excellent information retention characteristics can be provided.
[0113]
According to the manufacturing method of the present invention, a novel device can be easily manufactured as a field effect transistor or a semiconductor memory device with extremely low leakage current.
[0114]
【The invention's effect】
According to the present invention, a field effect transistor with extremely low leakage current can be provided.
[0115]
According to another aspect of the present invention, a semiconductor memory device having excellent information retention characteristics can be provided.
[0116]
According to the manufacturing method of the present invention, a novel device can be easily manufactured as a field effect transistor or a semiconductor memory device with extremely low leakage current.
[Brief description of the drawings]
FIG. 1 is a typical element cross-sectional view showing a conventional element structure.
FIG. 2 is a cross-sectional structure diagram schematically showing another conventional element structure.
FIG. 3 is a band diagram for explaining a conventional Schottky junction.
FIG. 4 is a band diagram illustrating bonding used in the present invention.
FIG. 5 is a cross-sectional structure diagram illustrating an element manufacturing process.
FIG. 6 is a cross-sectional structure diagram illustrating an element manufacturing process.
FIG. 7 is a cross-sectional structure diagram illustrating an element manufacturing process.
FIG. 8 is a cross-sectional structure diagram illustrating an element manufacturing process.
FIG. 9 is a cross-sectional structure diagram illustrating an element manufacturing process.
FIG. 10 is a cross-sectional structure diagram illustrating an element manufacturing process.
FIG. 11 is a cross-sectional structure diagram illustrating an element manufacturing process.
FIG. 12 is a plane layout diagram for explaining the element plane arrangement;
FIG. 13 is a cross-sectional structure diagram for explaining another embodiment of a device manufacturing process.
FIG. 14 is a cross-sectional structure diagram for explaining another embodiment of a device manufacturing process.
FIG. 15 is a cross-sectional structure diagram for explaining another element manufacturing process;
FIG. 16 is a cross-sectional structure diagram for explaining another element manufacturing process;
FIG. 17 is a cross-sectional structure diagram for explaining an element manufacturing process of another form;
FIG. 18 is an equivalent circuit diagram illustrating an OR gate.
FIG. 19 is a planar layout diagram for explaining the planar arrangement of OR gates.
FIG. 20 is an equivalent circuit diagram for explaining an AND gate;
FIG. 21 is a plan layout diagram for explaining a plane layout of AND gates;
FIG. 22 is a plan layout diagram illustrating a planar layout of inverter gates.
FIG. 23 is a plan layout diagram illustrating a planar layout of a multi-stage inverter gate.
FIG. 24 is a cross-sectional structure diagram for explaining another element manufacturing process;
FIG. 25 is a cross-sectional structure diagram for explaining another element manufacturing process;
FIG. 26 is a cross-sectional structure diagram for explaining another element manufacturing process;
FIG. 27 is a cross-sectional structure diagram for explaining another element manufacturing process;
FIG. 28 is a cross-sectional structure diagram illustrating another element manufacturing process.
FIG. 29 is a cross-sectional structure diagram for explaining another element manufacturing process;
FIG. 30 is a cross-sectional structure diagram schematically showing a memory cell element structure.
FIG. 31 is an equivalent circuit diagram for explaining a memory cell;
FIG. 32 is an equivalent circuit diagram illustrating another memory cell.
FIG. 33 is an equivalent circuit diagram illustrating a memory cell array.
FIG. 34 is an equivalent circuit diagram illustrating a memory cell array.
FIG. 35 is a cross-sectional structure diagram illustrating an element manufacturing process of a memory cell.
FIG. 36 is a cross-sectional structure diagram illustrating an element manufacturing process of a memory cell.
FIG. 37 is a cross-sectional structure diagram illustrating an element manufacturing process of a memory cell.
FIG. 38 is a cross-sectional structure diagram illustrating an element manufacturing process of a memory cell.
FIG. 39 is a cross-sectional structure diagram illustrating an element manufacturing process of a memory cell.
FIG. 40 is a cross-sectional structure diagram illustrating an element manufacturing process of a memory cell.
FIG. 41 is a cross-sectional structure diagram illustrating an element manufacturing process of another memory cell.
FIG. 42 is a cross-sectional structure diagram illustrating a manufacturing process of another memory cell element.
FIG. 43 is a cross-sectional structure diagram illustrating a manufacturing process of another memory cell element.
FIG. 44 is a cross-sectional structure diagram for explaining an element manufacturing process of another memory cell;
FIG. 45 is a cross-sectional structure diagram for explaining an element manufacturing process of another memory cell;
FIG. 46 is a cross-sectional structure diagram for explaining an element manufacturing process of another memory cell;
FIG. 47 is a cross-sectional structure diagram for explaining an element manufacturing process of another memory cell;
FIG. 48 is a plan layout diagram for explaining a planar layout of a memory cell array;
FIG. 49 is a plan layout diagram for explaining a planar layout of a multi-stage inverter gate.
FIG. 50 is a plan layout diagram illustrating a planar layout of a multi-stage inverter gate.
FIG. 51 is a plan layout diagram for explaining a planar layout of a multistage inverter gate;
FIG. 52 is a plan layout diagram for explaining a planar layout of a multi-stage inverter gate.
FIG. 53 is a plan layout diagram for explaining a planar layout of a multi-stage inverter gate;
FIG. 54 is a plan layout diagram for explaining a planar layout of a multistage inverter gate;
FIG. 55 is a plan layout diagram for explaining a planar layout of a multi-stage inverter gate.
FIG. 56 is a plan layout diagram for explaining a planar layout of a multi-stage inverter gate.
FIG. 57 is a plan layout diagram for explaining a planar layout of a multistage inverter gate;
FIG. 58 is a plan layout diagram for explaining a planar layout of a multistage inverter gate.
FIG. 59 is a diagram showing a time chart for the basic operation of the semiconductor memory.
FIG. 60 is a diagram showing a time chart for the basic operation of a semiconductor memory device handling multi-value information.
[Explanation of symbols]
100, 110: silicon substrate, 150: polycrystalline silicon, 320: impurity diffusion layer electrode, 500, 510: gate electrode, 250, 350: electrode, 600, 625, 660: metal wiring, 710, 720, 730: contact, 900, 901, 905, 910, 920, 921, 922, 923, 924, 925, 926, 931, 932, 955, 956, 960, 980: insulating film layers.

Claims (6)

Translated fromJapanese

金属材料よりなる第１の導電領域、第１のトンネル絶縁膜、第１の半導体領域、および第２の導電領域とが積層された半導体積層領域と、少なくとも前記第１の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有し、且つ前記第１の導電領域と第１のトンネル絶縁膜は耐熱金属とその金属酸化物あるいは耐熱金属とその窒化物のいずれかから形成されていることを特徴とする半導体装置。A semiconductor stacked region in which a first conductive region made of a metal material, a first tunnel insulating film, a first semiconductor region, and a second conductive region are stacked; and at least the semiconductor stacked layer of the first semiconductor regionpossess a second insulating film provided on a side surface intersecting the laminating direction of the region, and a third conductive region provided in the film surface of the second insulatingfilm, and said first conductive region And the first tunnel insulating film is formed of any one of a refractory metal and its metal oxide or a refractory metal and its nitride . ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタであって、ソースまたはドレイン電極となる金属材料よりなる第１の導電領域上に第１のトンネル絶縁物層を有し、前記第１のトンネル絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体材料層上にドレインまたはソース電極となる第２の導電領域を有し、前記チャネル領域側面に第２の絶縁膜層を有し、前記第２の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有し、且つ前記第１の導電領域と第１のトンネル絶縁膜は耐熱金属とその金属酸化物あるいは耐熱金属とその窒化物のいずれかから形成されていることを特徴とする半導体装置。An insulated gate field effect transistor having a source, a drain, a gate electrode, and a channel region, comprising a first tunnel insulator layer on a first conductive region made of a metal material that becomes a source or drain electrode, A semiconductor material layer serving as a channel region is provided on the first tunnel insulating film, a second conductive region serving as a drain or source electrode is provided on the semiconductor material layer, and a second insulation is provided on a side surface of the channel region. It has a membrane layer, the second through the insulating layerhave a gate electrode on the field effect on the channelregion, and the first conductive region and the first tunnel insulating film refractory metal and the metal A semiconductor device characterizedin that it is made of either an oxide or a refractory metal and its nitride .金属材料よりなる第１の導電領域、第１のトンネル絶縁膜、第１の半導体領域、および第２の導電領域とが積層された半導体積層領域と、少なくとも前記第１の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有し、且つ前記第１の導電領域はチタン、チタンシリサイド、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、白金、白金シリサイド、ニッケル、ニッケルシリサイドのいずれかからなり、第１のトンネル絶縁膜はシリコン酸化膜、シリコン窒化膜のいずれかからなることを特徴とする半導体装置。A semiconductor stacked region in which a first conductive region made of a metal material, a first tunnel insulating film, a first semiconductor region, and a second conductive region are stacked; and at least the semiconductor stacked layer in the first semiconductor region A second insulating film provided on a side surface that intersects the stacking direction of the regions, and a third conductive region provided on a film surface of the second insulating film, and the first conductive region Is made of any of titanium, titanium silicide, tungsten, tungsten silicide, cobalt, cobalt silicide, platinum, platinum silicide, nickel, nickel silicide, and the first tunnel insulating film is made of either silicon oxide film or silicon nitride film. wherein a.ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタであって、ソースまたはドレイン電極となる金属材料よりなる第１の導電領域上に第１のトンネル絶縁物層を有し、前記第１のトンネル絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体材料層上にドレインまたはソース電極となる第２の導電領域を有し、前記チャネル領域側面に第２の絶縁膜層を有し、前記第２の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有し、且つ前記第１の導電領域はチタン、チタンシリサイド、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、白金、白金シリサイド、ニッケル、ニッケルシリサイドのいずれかからなり、第１のトンネル絶縁膜はシリコン酸化膜、シリコン窒化膜のいずれかからなることを特徴とする半導体装置。An insulated gate field effect transistor having a source, a drain, a gate electrode, and a channel region, comprising a first tunnel insulator layer on a first conductive region made of a metal material to be a source or drain electrode, A semiconductor material layer serving as a channel region is provided on the first tunnel insulating film, a second conductive region serving as a drain or source electrode is provided on the semiconductor material layer, and a second insulation is provided on a side surface of the channel region. A gate electrode that exerts a field effect on the channel region through the second insulating film layer, and the first conductive region includes titanium, titanium silicide, tungsten, tungsten silicide, cobalt, The first tunnel insulating film is made of any of cobalt silicide, platinum, platinum silicide, nickel, and nickel silicide. Silicon oxide film,semi-conductor deviceyou characterized in that it consists of any of silicon nitride film. チタンよりなる第１の導電領域、チタンオキサイドよりなる第１のトンネル絶縁膜、シリコンよりなる第１の半導体領域、チタンオキサイドよりなる第２のトンネル絶縁膜およびチタンよりなる第２の導電領域とを積層した積層領域と、前記第１の半導体領域の前記積層領域の積層方向とは交差する側面に設けた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の膜面に設けられた第３の導電領域と、を有し、前記第１の導電領域に電荷を蓄積することにより情報を保持する書き込みトランジスタと、前記第１の導電領域の下に設けられた第２にゲート絶縁膜の両側に形成されたソース、ドレインからなる読み出しトランジスタからなることを特徴とする半導体記憶装置。  A first conductive region made of titanium, a first tunnel insulating film made of titanium oxide, a first semiconductor region made of silicon, a second tunnel insulating film made of titanium oxide, and a second conductive region made of titanium A first gate insulating film provided on a side surface of the first semiconductor region intersecting with a stacking direction of the stacked region; and a first gate insulating film provided on a film surface of the first gate insulating film. A conductive transistor that holds information by accumulating electric charge in the first conductive region, and a second gate insulating film provided under the first conductive region. A semiconductor memory device comprising a read transistor comprising a source and a drain formed on both sides. 半導体基板と、当該半導体基板に相対して設けられた第１不純物領域及び第２の不純物領域と、少なくとも前記第１不純物領域及び第２の不純物領域に挟まれた第１のチャネルとなる第１の半導体領域を覆う第１のゲート絶縁膜とからなる読み出しトランジスタと、当該第１のゲート絶縁膜の上部に設けられた金属材料よりなる第１の導電領域、金属酸化膜よりなる第１のトンネル絶縁膜、第１のチャネル領域と交差する方向に設けられた第２のチャネルとなる第２の半導体領域、第２の導電領域と、前記第２の半導体領域の側面に設けられた第２のゲート絶縁膜、および前記第２のゲート絶縁膜の膜面に設けられた第３の導電領域とからなる書き込みトランジスタ、とを有することを特徴とする半導体記憶装置。  A semiconductor substrate, a first impurity region and a second impurity region provided opposite to the semiconductor substrate, and a first channel serving as a first channel sandwiched between at least the first impurity region and the second impurity region A read transistor comprising a first gate insulating film covering the semiconductor region, a first conductive region comprising a metal material provided on the first gate insulating film, and a first tunnel comprising a metal oxide film An insulating film, a second semiconductor region serving as a second channel provided in a direction intersecting the first channel region, a second conductive region, and a second semiconductor region provided on a side surface of the second semiconductor region; A semiconductor memory device comprising: a write transistor including a gate insulating film and a third conductive region provided on a film surface of the second gate insulating film.

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