JP3850712B2 - Multilayer semiconductor device - Google Patents

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明は、半導体チップを有する半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図るための積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＱＦＰ（Quad Flat Package)型やＢＧＡ（Ball Grid
Allay)型のＣＳＰ（Chip Size Package)式半導体装置が広く用いられている。
【０００３】
これらの半導体装置においては、実装効率を高めるために、半導体装置としてのフィルムキャリア半導体モジュールを複数積み重ねて、電気的に接続したマルチチップ半導体装置が例えば特開平１０−１６３４１４号公報に開示されている。
【０００４】
上記のマルチチップ半導体装置は、図１１に示すように、フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄが下から順に積層されてなっており、各フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄの間には各両端にスペーサ９０ａ・９０ｂ・９０ｃ・９０ｄが介装されている。上記各スペーサ９０ａ・９０ｂ・９０ｃ・９０ｄには表面パターン９２ａと裏面パターン９４ａとが形成されており、その両表面パターン９２ａ及び裏面パターン９４ａはスルーホール９６ａに充填された導電性材料にて電気的につながっている。
【０００５】
上記フィルムキャリア半導体モジュール８８ａには、半導体チップ７２ａにバンプ７４ａ…が形成されている。これらバンプ７４ａ…はフィルムキャリアテープ７６ａのインナーリード部８０ａと電気的に接続される。また、これらフィルムキャリア半導体モジュール８８ａの電気接続部分についての露出を防止するために、半導体チップ７２ａの上面及びインナーリード部８０ａを含む半導体チップ７２ａの側部には保護コート樹脂８４ａがコートしてある。
【０００６】
上記フィルムキャリアテープ７６ａは半導体チップ７２ａの外側に張り出しており、その外側端部にアウターリード部８２ａを有している。そして、このアウターリード部８２ａは、上記スペーサ９０ａの表面パターン９２ａ及び裏面パターン９４ａに電気的につながっている。したがって、フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄの共通信号は、上から下まで同心に設けられた上記部材からなる共通接続端子によって、最下段のフィルムキャリア半導体モジュール８８ａの底面から外部に出力されるようになっている。
【０００７】
なお、上記の説明においては、図１１に示す最下段のフィルムキャリア半導体モジュール８８ａの構成について説明したが、下から第２段目、第３段目、第４段目のフィルムキャリア半導体モジュール８８ｂ・８８ｃ・８８ｄも同様の構成である。
【０００８】
ここで、上記の互いに隣り合う例えばフィルムキャリア半導体モジュール８８ａ・８８ｂ間を電気的に接続するための構成を詳述する。
【０００９】
先ず、フィルムキャリア半導体モジュール８８ｂの接続位置における裏面パターン９４ｂに半田ボールを設け、この半田ボールに対面する位置におけるフィルムキャリア半導体モジュール８８ａのアウターリード部８２ａと該半田ボールとを当接させる。次いで、フィルムキャリア半導体モジュール８８ａ・８８ｂを、それらの厚さ方向にて押圧しながら、半田ボールが軟化する温度に加熱することにより接続層７８ｂが形成される。この結果、この接続層７８ｂによって、上記例えばフィルムキャリア半導体モジュール８８ａ・８８ｂ間が電気的に接続されるものとなっている。同様にして、フィルムキャリア半導体モジュール８８ｂ・８８ｃ・８８ｄ間を接続する。これにより、ＢＧＡ型のＣＳＰ式積層型半導体装置が完成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の積層型半導体装置では、上下間の電気的導通をとる場合、同一信号端子は同じ端子位置にて上下間の電気的導通を確保している。すなわち、この種の積層型半導体装置では、上下のパッケージ間の接続用端子は半導体チップの外側に配列する必要がある。
【００１１】
ここで、メモリデバイス等の半導体チップサイズが大きい半導体装置ではパッケージ外形サイズつまりパッケージ実装面積が、メモリデバイス等の半導体装置以外のパッケージサイズに比べて大きくなる傾向がある。
【００１２】
したがって、上記従来の積層型半導体装置では、上記のメモリデバイスとは別の機能を持つ半導体装置を上記複数個のメモリデバイスの半導体装置と一緒に積層する場合には、次の問題が生じる。
【００１３】
すなわち、メモリデバイスとは別の機能を持つ半導体装置は該メモリデバイスの半導体装置と大きさが異なるので、上述したように、半導体装置の外側部分で同心上に揃えて電気的接続をとるということができない。この結果、メモリデバイスとは別の機能を持つ半導体装置を別の部分に実装しなければならないので、実装基板が大きくなり、携帯機器等の小型化が要求される機器に対する要求を満たすことができないという問題点を有している。
【００１４】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の積層型半導体装置は、上記課題を解決するために、複数個の半導体装置を積層した積層型半導体装置において、上記複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されていることを特徴としている。なお、半導体装置の上下関係は、表面側又は裏面側のいずれが上下であるかを問わない。すなわち、半導体装置の上下関係は相対的なものであり、最上段に他の半導体装置とは異なる種類の半導体装置を積層することも可能である。
【００１６】
先ず、例えば、メモリデバイス等の半導体装置は、半導体チップの面積が大きいので、その外側に外部接続用の端子が配置される。したがって、同一のメモリデバイス等の半導体装置を複数個積層する場合には、共通信号線として、外部接続用の端子を同心上で接続することによって容易に最下段の半導体装置の外部接続用の端子から共通の出力信号を取り出すことができる。
【００１７】
しかしながら、複数個のメモリデバイス等の半導体装置と、これらとは異なる機能を有する半導体装置とを一緒に積層する場合には、一般に、メモリデバイスとは異なる機能を有する半導体装置の半導体チップはサイズが小さいので、一緒には積層することができない。つまり、共通の出力信号を取り出すことが困難である。
【００１８】
そこで、本発明では、先ず、複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子は、全ての半導体装置の端部側の同心位置にそれぞれ配設される。したがって、最下段の半導体装置にも、上段側の複数個の半導体装置の電気信号を実装基板に伝えるための第１共通接続端子が設けられる。すなわち、本発明では、最下段の半導体装置に設けられた第１共通接続端子は、上段側の半導体装置からの出力を外部へ出力するための積層用端子として機能するものとなっている。
【００１９】
一方、最下段の半導体装置における外部出力するための第２接続端子は、最下段の半導体装置の第１共通接続端子よりも内側に配設されている。したがって、最下段の半導体装置においては、この内側に配設された第２接続端子から外部へ出力することが可能となる。
【００２０】
この結果、１個の半導体装置の半導体チップサイズが他の半導体装置の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置を最下段にして積層しかつ上述のように第１共通接続端子及び第２接続端子を形成することによって、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００２１】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２２】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、上段側に設けられた半導体装置と、最下段の半導体装置又は最下段から連続して積層される半導体装置とは機能が異なることを特徴としている。
【００２３】
上記の発明によれば、上段側に設けられた半導体装置と、最下段の半導体装置又は最下段から連続して積層される半導体装置とは機能が異なるので、例えば、上段側の半導体装置がメモリデバイス機能を有する一方、最下段の半導体装置が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい複数個の半導体装置を積層することができる。
【００２４】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、最下段の半導体装置に備えられたチップサイズよりも大きい半導体チップを備える半導体装置を上段側に含むことを特徴としている。
【００２５】
この結果、例えば、メモリデバイス機能を有する半導体装置と他の機能を有する半導体装置とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２６】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることを特徴としている。
【００２７】
上記の発明によれば、複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっているので、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置に２個の半導体チップを形成した場合においても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２８】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【００２９】
本実施の形態の積層型半導体装置は、図１に示すように、半導体チップサイズの大きい半導体装置１…が上側４段に積層されているとともに、最下段には半導体チップサイズの小さい半導体装置２０が１個設けられている。したがって、５段の積層型半導体装置となっている。ただし、必ずしも５段に限らず、他の複数段であってよい。
【００３０】
上記の上側４段の半導体装置１…は、ここでは、いずれも同一品であり、同じ機能かつ同じ大きさである。また、上記半導体装置１の機能としては、例えば、メモリデバイスである。
【００３１】
一方、半導体装置２０は、上記半導体装置１とは異なった機能を有するものであり、その機能としては、例えば、液晶コントローラデバイスである。
【００３２】
ここで、上述したように、上記の半導体装置２０は、半導体装置１よりも小さい半導体チップサイズを有している。一般的に、メモリデバイス等の機能を有する半導体装置１の半導体チップは、他の機能を有する半導体装置２０に比べてその半導体チップサイズが大きい。
【００３３】
上記の上側４段の半導体装置１…及び最下段の半導体装置２０の構成について説明する。なお、上記の半導体装置１…及び半導体装置２０は、互いに機能が異なるが、その基本的形状は本質的には変わらないため、その共通部分について半導体装置１を用いて説明する。また、最下段の半導体装置２０の異なる部分についてはその後で述べることとする。
【００３４】
本実施の形態の半導体装置１では、図２（ａ）（ｂ）（ｃ）に示すように、絶縁基板２の略中央位置において略矩形に穿設された貫通孔部２ａの内部に半導体チップ３が樹脂封止部４により封止されて設けられている。したがって、本実施の形態の半導体装置１では、半導体チップ３が絶縁基板２の略厚さの範囲内に収められているので、半導体装置１の薄型化を図れるものとなっている。このことは、これら各半導体装置１…を積層した場合にさらに全体の薄型化を図れるものとなる。なお、上記樹脂封止部４は、同図（ｂ）においては、外部端子面側つまり後述する裏面ランド部８ａ側に突出するものとなっているが、必ずしもこれに限らず、後述する表面ランド部８ｂ側に突出するものであってもよい。ただし、この場合には、上段に重ねる半導体装置１がそのような構造を受け入れるようになっている必要がある。
【００３５】
上記の半導体チップ３からはワイヤボンド法により接続されるＡｕワイヤ５が絶縁基板２の裏面側に形成されたターミナル部６に延びている。このターミナル部６からは絶縁基板２の外方に延びるＣｕからなる配線パターン７が配されているとともに、この配線パターン７の先端は絶縁基板２の第１共通接続端子としての裏面ランド部８ａにまで延びている。この裏面ランド部８ａは、半導体装置１の外形周辺に近い位置に形成されている。
【００３６】
上記の絶縁基板２における裏面ランド部８ａの位置には絶縁基板２を貫通するスルーホール部９が形成されており、このスルーホール部９には導電性金属が充填されている。したがって、この導電性金属における絶縁基板２における裏面の露出部が裏面ランド部８ａとなる一方、絶縁基板２における表面の露出部が第１共通接続端子としての表面ランド部８ｂとなる。また、これによって、絶縁基板２における裏面ランド部８ａと表面ランド部８ｂとが電気的に接続されるものとなっている。
【００３７】
上記の絶縁基板２における裏面ランド部８ａには、例えば半田ボール１０が固着されており、積層する半導体装置１・１間及び半導体装置１・２０間や図示しない外部基板との接続に使用されるものとなっている。
【００３８】
一方、積層型半導体装置において最下段に配設される半導体装置２０は、図３（ａ）（ｂ）（ｃ）に示すように、半導体装置１と比較して前記半導体チップ３よりもサイズの小さい半導体チップ２３を有している。ただし、半導体装置２０の絶縁基板２２の大きさは、前記半導体装置１の絶縁基板２と同じ大きさとなっている。
【００３９】
ここで、本実施の形態では、半導体装置２０の両端部には、第１共通接続端子としての第１裏面ランド部２８ａ…及び第１表面ランド部２８ｂ…がそれぞれ設けられている。これら第１裏面ランド部２８ａ…及び第１表面ランド部２８ｂ…は、スルーホール部２９に充填された導電性金属によって導通状態に設けられているとともに、前記半導体装置１の裏面ランド部８ａ及び裏面ランド部８ａと同心位置に設けられている。
【００４０】
すなわち、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側にて複数個積層される各半導体装置１…の同心位置に設けられた裏面ランド部８ａ及び表面ランド部８ｂにおける電気的導通を、当該同心位置にて最下段の半導体装置２０にまで延ばしたものとなっている。
【００４１】
この結果、複数積層される半導体装置１…において共通して確保される外部出力のための電気的導通は、半導体装置２０の第１裏面ランド部２８ａに形成される半田ボール１０にまで延長され、この半田ボール１０から外部へ出力されるようになっている。したがって、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂ並びに半田ボール１０は、半導体装置２０における半導体チップ２３との電気的接続はなく、専ら、上段側に積層される半導体装置１…の電気信号を図示しない実装基板に伝えるための導通用の外部端子としてなっている。
【００４２】
一方、本実施の形態では、半導体装置２０の裏面側における第１裏面ランド部２８ａの内側には第２接続端子としての第２裏面ランド部３１が形成されており、この第２裏面ランド部３１が半導体装置２０の外部出力端子となっている。すなわち、半導体チップ２３に接続されるＡｕワイヤ２５、ターミナル部、及びＣｕからなる配線パターンを通して電気的導通がとられるようになっている。したがって、半導体装置２０の半導体チップ２３からの電気信号は、第２裏面ランド部３１に設けられる半田ボール３０を介して図示しない実装基板に伝達される。
【００４３】
本実施の形態の積層型半導体装置は、上述のように形成された各半導体装置１…を上段側に積層し、半導体装置２０を最下段にしてそれぞれを半田ボール１０…にて固着することにより、図１に示すように、５段に積層した状態で完成する。なお、半導体装置１…・２０の積層においては、絶縁基板２・２２の端子部分に導通用のビアを配置しても良く、又は端子部分から離れた位置にビアがあってもよい。
【００４４】
このようにして形成した積層型半導体装置では、従来、別々に実装していた半導体装置１…・２０を１つのバッケージ内の実装面積内に搭載することが可能となり、携帯機器等の小型化に有効となる。
【００４５】
このように、本実施の形態の積層型半導体装置では、５個の半導体装置１…・２０のうちの最下段の半導体装置２０を除く上段側の半導体装置１…に対して上下間で共通して電気的導通を確保して外部出力するための裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、全ての半導体装置１・２０の端部側の同心位置にそれぞれ配設される。
【００４６】
したがって、最下段の半導体装置２０にも、上段側の４個の半導体装置１…の電気信号を実装基板に伝えるための第１裏面ランド部２８ａ及び第１表面ランド部２８ｂが設けられる。すなわち、本実施の形態では、最下段の半導体装置２０に設けられた第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側の半導体装置１…の出力を外部へ出力するための積層用端子として機能するものとなっている。
【００４７】
一方、最下段の半導体装置２０における外部出力するための第２裏面ランド部３１は、最下段の半導体装置２０の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側に配設されている。したがって、最下段の半導体装置２０においては、この内側に配設された第２裏面ランド部３１から外部へ出力することが可能となる。
【００４８】
この結果、１個の半導体装置２０の半導体チップ２３の半導体チップサイズが他の半導体装置１…の半導体チップ３…の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置２０を最下段にして積層しかつ上述のように裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを形成することによって、上段側の半導体装置１…の実装面積を拡大することなく半導体チップサイズの小さい半導体装置２０を積層することができる。
【００４９】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００５０】
また、本実施の形態の積層型半導体装置では、上段側に設けられた半導体装置１…と、最下段の半導体装置２０とは機能が異なるので、例えば、上段側の半導体装置１…がメモリデバイス機能を有する一方、最下段の半導体装置２０が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置１…の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００５１】
また、本実施の形態の積層型半導体装置では、最下段の半導体装置２０の半導体チップ２３の半導体チップサイズは、上段側に設けられた半導体装置１…の半導体チップ３の半導体チップサイズよりも小さい。
【００５２】
この結果、メモリデバイス機能を有する半導体装置１…と他の機能を有する半導体装置２０とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００５３】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。例えば、上記実施の形態では、半導体装置１の半導体チップ３は、同じ大きさのものであったが、各半導体装置１の半導体チップ３は、必ずしも同じ大きさに限らず、例えば、図４（ａ）〜（ｅ）に示すように、各種の大きさを有する半導体チップ３ａ・３ｂ・３ｃ・３ｄであってもよい。すなわち、このように各種の大きさの半導体チップ３ａ・３ｂ・３ｃ・３ｄを有していても、積層したときに、図５に示すように、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを外側部分に共通して形成し、共通信号として取り出すことができる。
【００５４】
一方、本実施の形態では、図３（ｂ）（ｃ）に示すように、半導体装置２０の第２裏面ランド部３１は、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂの内側において、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂと平行にのみ形成されているが、特にこれに限定するものではない。例えば、図６（ａ）（ｂ）（ｃ）に示すように、最下段に配設される半導体装置２０の第２裏面ランド部４１として、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側であって、かつ絶縁基板４２の略中央位置において略矩形に穿設された貫通孔部４２ａの周囲に形成することが可能である。この場合には、樹脂封止部２４は、半導体装置２０の中央部のみとし、その周囲４方向に半導体チップ２３の外部端子である第２裏面ランド部４１を配置する。
【００５５】
一方、例えば、最下段の半導体装置２０の出力と上段側の半導体装置１…の出力とを共通して用いることができる場合がある。この場合には、例えば、図７（ａ）（ｂ）（ｃ）に示すように、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂの一部の領域５１の端子について、上段側の半導体装置１…からの電気的導通が共通してとれるように接続する。これによって、領域５１の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側の半導体装置１…のみの共通接続端子となる。
【００５６】
一方、他の領域５２の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂについては、その半導体装置２０の半導体チップ２３からの出力も第１裏面ランド部２８ａ及び第１表面ランド部２８ｂに接続する。
【００５７】
これによって、半導体装置２０と半導体装置１とに共通して使用できる信号が有る場合には、他の領域５２の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを共通信号端子として使用することができる。
【００５８】
〔実施の形態２〕
本発明の他の実施の形態について図８及び図９に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００５９】
本実施の形態の積層型半導体装置では、図８に示すように、最下段の半導体装置２０が２個の半導体チップ２３ａ・２３ｂを縦に搭載したものからなっている。なお、本実施の形態では、半導体装置２０は２個の半導体チップ２３ａ・２３ｂを搭載しているが、必ずしも２個に限らず、他の複数個であってもよい。
【００６０】
また、上記の半導体チップ２３ａ・２３ｂは、縦方向に２個重ねて設けられているが、必ずしもこれに限らず、例えば、図９に示すように、水平方向に２個の半導体チップ２３ｃ・２３ｄを並べることも可能である。なお、この場合には、同図に示すように、２個の半導体チップ２３ｃ・２３ｄの間に、別途に外部接続端子を設けることが可能である。
【００６１】
このように、本実施の形態の積層型半導体装置では、半導体装置２０は２個の半導体チップ２３ａ・２３ｂ又は半導体チップ２３ｃ・２３ｄを搭載したものからなっている。
【００６２】
この結果、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置２０に２個の半導体チップ２３ａ・２３ｂ又は半導体チップ２３ｃ・２３ｄを形成した場合においても、最大の大きさを有する半導体装置１…の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００６３】
なお、本実施の形態の積層型半導体装置では、２個の半導体チップ２３ａ・２３ｂを搭載しているのは、最下段の半導体装置２０であるが、本発明においては必ずしもこれに限らず、例えば、上段側の半導体装置１…のいずれかに複数個の半導体チップを搭載することも可能である。
【００６４】
〔実施の形態３〕
本発明の他の実施の形態について図１０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００６５】
本実施の形態の積層型半導体装置は、図１０に示すように、上段の３段が半導体装置１・１・１からなるとともに、下段の２段が半導体装置２０・２０からなっている。すなわち、本実施の形態では、前記実施の形態１及び実施の形態２に示した最下段の半導体装置２０が２個以上の複数個有る場合について説明する。
【００６６】
この場合には、全ての半導体装置１・１・１及び半導体装置２０・２０の端部に第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを設ける。この第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上側の半導体装置１…のための第１共通接続端子として機能するものとなっている。
【００６７】
一方、下段の半導体装置２０・２０に対しては、上下間で共通して電気的導通を確保して外部出力するための第２共通接続端子である第２裏面ランド部３１ａ及び第２表面ランド部３１ｂを、上記第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側の同心位置にそれぞれ設ける。この結果、機能の異なる半導体装置２０・２０が２個存在する場合であっても、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側に共通出力端子を形成することによって、機能の異なる半導体装置２０・２０間の導通がとれるものとなっている。
【００６８】
なお、本実施の形態では、このように、半導体装置１・１・１が３段であり、半導体装置２０・２０が２段となっているが、必ずしもこれに限らず、いずれについても他の複数段であってもよい。
【００６９】
このように、本実施の形態の積層型半導体装置では、２個の半導体装置２０・２０の半導体チップ２３・２３の半導体チップサイズが他の３個の半導体装置１…の半導体チップ３…の半導体チップサイズよりも小さい場合には、先ず、３個の半導体装置１…に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子としての裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂが、全ての半導体装置１…・２０・２０の端部側の同心位置にそれぞれ配設される。
【００７０】
また、最下段から連続して積層される半導体装置２０・２０に対して上下間で共通して電気的導通を確保して外部出力するための第２共通接続端子としての第２裏面ランド部３１ａ及び第２表面ランド部３１ｂは、最下段から連続して積層される半導体装置２０・２０における裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側の同心位置にそれぞれ設けられている。
【００７１】
したがって、半導体チップサイズの小さい複数個の半導体装置２０・２０を最下段から連続して２段に積層し、かつ上述のように裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂと第２裏面ランド部３１ａ及び第２表面ランド部３１ｂとを形成することによって、上段側の半導体装置１の実装面積を拡大することなく半導体チップサイズの小さい半導体装置２０・２０を積層することができる。
【００７２】
この結果、サイズの異なる複数個の半導体装置１…・２０・２０であっても、最大の大きさを有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００７３】
また、本実施の形態の積層型半導体装置では、上段側に設けられた半導体装置１…と、最下段から連続して積層される半導体装置２０・２０とは機能が異なるものである。
【００７４】
したがって、例えば、上段側の半導体装置１…がメモリデバイス機能を有する一方、最下段から連続して積層される半導体装置２０・２０が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置１の実装面積を拡大することなく半導体チップサイズの小さい２個の半導体装置２０・２０を積層することができる。
【００７５】
また、本実施の形態の積層型半導体装置では、最下段から連続して積層される半導体装置２０・２０の半導体チップ２３・２３の半導体チップサイズは、上段側に設けられた半導体装置１…の半導体チップ３・３・３の半導体チップサイズよりも小さい。
【００７６】
この結果、例えば、メモリデバイス機能を有する半導体装置１…と他の機能を有する半導体装置２０・２０とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００７７】
なお、本実施の形態においても、複数個の半導体装置１…・２０・２０のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載することが可能である。
【００７８】
【発明の効果】
本発明の積層型半導体装置は、以上のように、複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されているものである。
【００７９】
それゆえ、１個の半導体装置の半導体チップサイズが他の半導体装置の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置を最下段にして積層しかつ上述のように第１共通接続端子及び第２接続端子を形成することによって、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００８０】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明における積層型半導体装置の実施の一形態を示す断面図である。
【図２】 （ａ）は上記積層型半導体装置における１個の半導体装置の構成を示す平面図、（ｂ）は積層型半導体装置における１個の半導体装置の構成を示す断面図、（ｃ）は積層型半導体装置における１個の半導体装置の構成を示す底面図である。
【図３】 （ａ）は最下段の半導体装置の構成を示す平面図、（ｂ）は最下段の半導体装置の構成を示す断面図、（ｃ）は最下段の半導体装置の構成を示す底面図である。
【図４】 （ａ）〜（ｅ）は半導体チップの大きさがそれぞれ異なる場合の各半導体装置の構成を示す平面図である。
【図５】 上記各半導体装置を積層した状態を示す断面図である。
【図６】 （ａ）最下段の半導体装置の変形例を示す平面図、（ｂ）は最下段の半導体装置の変形例を示す断面図、（ｃ）は最下段の半導体装置の変形例を示す底面図である。
【図７】 （ａ）最下段の半導体装置の他の変形例を示す平面図、（ｂ）は最下段の半導体装置の他の変形例を示す断面図、（ｃ）は最下段の半導体装置の他の変形例を示す底面図である。
【図８】 本発明における積層型半導体装置の他の実施の形態を示す断面図である。
【図９】 上記積層型半導体装置の変形例を示す断面図である。
【図１０】 本発明における積層型半導体装置のさらに他の実施の形態を示す断面図である。
【図１１】 従来の積層型半導体装置を示す断面図である。
【符号の説明】
１ 半導体装置
２ 絶縁基板
３ 半導体チップ
８ａ 裏面ランド部（第１共通接続端子）
８ｂ 表面ランド部（第１共通接続端子）
１０ 半田ボール
２０ 半導体装置
２２ 絶縁基板
２３ 半導体チップ
２３ａ 半導体チップ
２３ｂ 半導体チップ
２３ｃ 半導体チップ
２３ｄ 半導体チップ
２８ａ 第１裏面ランド部（第１共通接続端子）
２８ｂ 第１表面ランド部（第１共通接続端子）
３０ 半田ボール
３１ 第２裏面ランド部（第２接続端子）
３１ａ 第２裏面ランド部（第２共通接続端子）
３１ｂ 第２表面ランド部（第２共通接続端子）[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a stacked semiconductor device for stacking a plurality of semiconductor devices each having a semiconductor chip, thereby achieving high functionality, downsizing, and thinning.
[0002]
[Prior art]
  In recent years, QFP (Quad Flat Package) type and BGA (Ball Grid) have been adopted to meet the demands for miniaturization of electronic equipment and to be suitable for automation of assembly processes.
Allay type CSP (Chip Size Package) type semiconductor devices are widely used.
[0003]
  In these semiconductor devices, a multi-chip semiconductor device in which a plurality of film carrier semiconductor modules as semiconductor devices are stacked and electrically connected to increase the mounting efficiency is disclosed in, for example, Japanese Patent Laid-Open No. 10-163414. .
[0004]
  As shown in FIG. 11, the multi-chip semiconductor device has filmcarrier semiconductor modules 88a, 88b, 88c, and 88d stacked in order from the bottom, and each of the filmcarrier semiconductor modules 88a, 88b, 88c, and 88d is stacked. In between,spacers 90a, 90b, 90c, and 90d are interposed at both ends. Each of thespacers 90a, 90b, 90c, and 90d is formed with afront surface pattern 92a and aback surface pattern 94a. Both thefront surface pattern 92a and theback surface pattern 94a are electrically made of a conductive material filled in thethrough hole 96a. Connected to.
[0005]
  In the film carrier semiconductor module 88a,bumps 74a are formed on thesemiconductor chip 72a. Thesebumps 74a are electrically connected to theinner lead portion 80a of thefilm carrier tape 76a. Further, in order to prevent the electrical connection portions of the film carrier semiconductor module 88a from being exposed, the upper surface of thesemiconductor chip 72a and the side portion of thesemiconductor chip 72a including theinner lead portion 80a are coated with aprotective coating resin 84a. .
[0006]
  Thefilm carrier tape 76a protrudes to the outside of thesemiconductor chip 72a, and has anouter lead portion 82a at its outer end. Theouter lead portion 82a is electrically connected to thefront surface pattern 92a and theback surface pattern 94a of thespacer 90a. Therefore, the common signal of the filmcarrier semiconductor modules 88a, 88b, 88c and 88d is output to the outside from the bottom surface of the film carrier semiconductor module 88a at the lowermost stage by the common connection terminal composed of the above members concentrically provided from the top to the bottom It has come to be.
[0007]
  In the above description, the configuration of the lowermost film carrier semiconductor module 88a shown in FIG. 11 has been described, but from the bottom, the second, third, and fourth stage filmcarrier semiconductor modules 88b. 88c and 88d have the same configuration.
[0008]
  Here, the structure for electrically connecting the above-mentioned adjacent filmcarrier semiconductor modules 88a and 88b, for example, will be described in detail.
[0009]
  First, a solder ball is provided on theback surface pattern 94b at the connection position of the filmcarrier semiconductor module 88b, and theouter lead portion 82a of the film carrier semiconductor module 88a at the position facing the solder ball is brought into contact with the solder ball. Next, theconnection layers 78b are formed by heating the filmcarrier semiconductor modules 88a and 88b to a temperature at which the solder balls are softened while pressing in the thickness direction. As a result, theconnection layer 78b electrically connects the filmcarrier semiconductor modules 88a and 88b, for example. Similarly, the filmcarrier semiconductor modules 88b, 88c and 88d are connected. Thus, a BGA type CSP type stacked semiconductor device is completed.
[0010]
[Problems to be solved by the invention]
  By the way, in the conventional stacked semiconductor device, when electrical conduction is made between the upper and lower sides, the same signal terminal ensures electrical conduction between the upper and lower sides at the same terminal position. That is, in this type of stacked semiconductor device, the connection terminals between the upper and lower packages must be arranged outside the semiconductor chip.
[0011]
  Here, in a semiconductor device having a large semiconductor chip size such as a memory device, the package outer size, that is, the package mounting area, tends to be larger than the package size other than the semiconductor device such as a memory device.
[0012]
  Therefore, in the conventional stacked semiconductor device, the following problems arise when a semiconductor device having a function different from that of the memory device is stacked together with the semiconductor devices of the plurality of memory devices.
[0013]
  That is, the semiconductor device having a function different from that of the memory device is different in size from the semiconductor device of the memory device, and as described above, the semiconductor device is concentrically aligned and electrically connected in the outer portion of the semiconductor device. I can't. As a result, a semiconductor device having a function different from that of the memory device must be mounted in a different part, so that the mounting substrate becomes large and the requirement for a device such as a portable device that requires downsizing cannot be satisfied. Has the problem.
[0014]
  The present invention has been made in view of the above-described conventional problems, and the object thereof is to stack multiple layers within the range of the semiconductor device region having the maximum size even if the semiconductor devices have different sizes. It is an object of the present invention to provide a stacked semiconductor device that enables electrical connection.
[0015]
[Means for Solving the Problems]
  In order to solve the above-described problem, a stacked semiconductor device according to the present invention is a stacked semiconductor device in which a plurality of semiconductor devices are stacked, and an upper side of the plurality of semiconductor devices excluding a lowermost semiconductor device. A first common connection terminal for ensuring electrical continuity between the upper and lower sides of the semiconductor device and outputting to the outside is provided on the end side of all the semiconductor devices.In some areasEach of the plurality of semiconductor devices is disposed at a concentric position, and is the lowermost semiconductor device among the plurality of semiconductor devices.The second connection terminal which is a part of the external output terminal for external output fromThe lowermost semiconductor device is disposed on the inner side than the first common connection terminal of the lowermost semiconductor device.Other external output terminals different from the second connection terminal areAs a connection terminal for external output in common with the semiconductor device on the upper stage excluding the lowermost stage,It is disposed in a region other than the region where the first common connection terminal is disposed on the end side.It is a feature. Note that the vertical relationship of the semiconductor device does not matter whether the front side or the back side is vertical. In other words, the vertical relationship of the semiconductor devices is relative, and a semiconductor device of a different type from the other semiconductor devices can be stacked on the uppermost stage.
[0016]
  First, for example, since a semiconductor device such as a memory device has a large area of a semiconductor chip, a terminal for external connection is arranged outside the semiconductor chip. Therefore, when a plurality of semiconductor devices such as the same memory device are stacked, as the common signal line, the external connection terminals can be easily connected by concentrically connecting the external connection terminals. A common output signal can be taken out from.
[0017]
  However, when a semiconductor device such as a plurality of memory devices and a semiconductor device having a function different from these are stacked together, generally, the semiconductor chip of the semiconductor device having a function different from that of the memory device has a size. Because they are small, they cannot be stacked together. That is, it is difficult to extract a common output signal.
[0018]
  Therefore, in the present invention, first of all, the upper semiconductor device excluding the lowermost semiconductor device of the plurality of semiconductor devices is electrically connected to the upper and lower sides to ensure electrical continuity and externally output. One common connection terminal is disposed at a concentric position on the end side of all the semiconductor devices. Therefore, the lowermost semiconductor device is also provided with the first common connection terminal for transmitting the electrical signals of the upper semiconductor devices to the mounting substrate. That is, in the present invention, the first common connection terminal provided in the lowermost semiconductor device functions as a stacking terminal for outputting the output from the upper semiconductor device to the outside.
[0019]
  On the other hand, the second connection terminal for external output in the lowermost semiconductor device is disposed inside the first common connection terminal of the lowermost semiconductor device. Therefore, in the lowermost semiconductor device, it is possible to output to the outside from the second connection terminal disposed on the inner side.
[0020]
  As a result, even when the semiconductor chip size of one semiconductor device is smaller than the semiconductor chip size of the other semiconductor device, the semiconductor devices having the small semiconductor chip size are stacked at the bottom and the first semiconductor device is stacked as described above. By forming the one common connection terminal and the second connection terminal, it is possible to stack semiconductor devices having a small semiconductor chip size without increasing the mounting area of the upper semiconductor device.
[0021]
  Therefore, even if the semiconductor devices have different sizes, a stacked semiconductor device that can be electrically connected by stacking in multiple stages within the range of the semiconductor device region having the maximum size can be provided.
[0022]
  In the stacked semiconductor device of the present invention, in the stacked semiconductor device described above, there is a function between the semiconductor device provided on the upper stage side and the semiconductor device stacked on the lowermost stage or continuously from the lowermost stage. It is characterized by being different.
[0023]
  According to the above invention, the function of the semiconductor device provided on the upper side is different from that of the lowermost semiconductor device or the semiconductor device continuously stacked from the lowermost level. Even when the lowermost semiconductor device has a liquid crystal controller device function while having a device function, a plurality of semiconductor devices having a small semiconductor chip size are stacked without increasing the mounting area of the upper semiconductor device. Can do.
[0024]
  In addition, the stacked semiconductor device of the present invention is characterized in that, in the above-described stacked semiconductor device, a semiconductor device including a semiconductor chip larger than a chip size provided in the lowermost semiconductor device is included on the upper stage side.
[0025]
  As a result, for example, a memory having a maximum size, for example, a plurality of semiconductor devices having different sizes as in the case where a semiconductor device having a memory device function and a semiconductor device having another function are stacked. It is possible to provide a stacked semiconductor device that can be stacked in multiple stages within the range of a semiconductor device region having a device function to enable electrical connection.
[0026]
  According to another aspect of the present invention, there is provided a stacked semiconductor device, wherein any one of the plurality of semiconductor devices includes a plurality of semiconductor chips mounted on one semiconductor device. It is characterized by that.
[0027]
  According to the above invention, since any one of the plurality of semiconductor devices is formed by mounting a plurality of semiconductor chips on one semiconductor device, for example, to increase the memory capacity of the flash memory. Provided is a stacked semiconductor device in which even when two semiconductor chips are formed in one semiconductor device, the semiconductor devices can be electrically connected by being stacked in multiple stages within the range of the semiconductor device region having the maximum size. be able to.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
    [Embodiment 1]
  One embodiment of the present invention will be described with reference to FIGS. 1 to 7 as follows.
[0029]
  In the stacked semiconductor device according to the present embodiment, as shown in FIG. 1,semiconductor devices 1 with a large semiconductor chip size are stacked in the upper four stages, and thesemiconductor device 20 with a small semiconductor chip size is in the lowermost stage. Is provided. Therefore, it is a five-stage stacked semiconductor device. However, it is not necessarily limited to five stages, and may be other plural stages.
[0030]
  Here, the upper four-stage semiconductor devices 1 are all the same product, and have the same function and the same size. The function of thesemiconductor device 1 is, for example, a memory device.
[0031]
  On the other hand, thesemiconductor device 20 has a function different from that of thesemiconductor device 1, and the function is, for example, a liquid crystal controller device.
[0032]
  Here, as described above, thesemiconductor device 20 has a smaller semiconductor chip size than thesemiconductor device 1. In general, the semiconductor chip of thesemiconductor device 1 having functions such as a memory device has a larger semiconductor chip size than thesemiconductor device 20 having other functions.
[0033]
  The configurations of the upper foursemiconductor devices 1 and thelowermost semiconductor device 20 will be described. Thesemiconductor devices 1... And thesemiconductor device 20 have different functions from each other, but their basic shapes are not essentially changed. Therefore, common portions will be described using thesemiconductor device 1. Further, different portions of thelowermost semiconductor device 20 will be described later.
[0034]
  In thesemiconductor device 1 according to the present embodiment, as shown in FIGS. 2A, 2B, and 2C, a semiconductor chip is formed inside a through-hole portion 2a that is formed in a substantially rectangular shape at a substantially central position of the insulatingsubstrate 2. 3 is provided by being sealed by theresin sealing portion 4. Therefore, in thesemiconductor device 1 of the present embodiment, thesemiconductor chip 3 is accommodated within the approximate thickness range of the insulatingsubstrate 2, so that thesemiconductor device 1 can be thinned. This means that when thesesemiconductor devices 1 are stacked, the overall thickness can be further reduced. Note that theresin sealing portion 4 protrudes toward the external terminal surface side, that is, the backsurface land portion 8a described later in FIG. You may protrude to thepart 8b side. However, in this case, thesemiconductor device 1 stacked on the upper stage needs to accept such a structure.
[0035]
  AnAu wire 5 connected by the wire bond method extends from thesemiconductor chip 3 to aterminal portion 6 formed on the back surface side of the insulatingsubstrate 2. Awiring pattern 7 made of Cu extending outward from the insulatingsubstrate 2 is disposed from theterminal portion 6, and the tip of thewiring pattern 7 is connected to a backsurface land portion 8 a as a first common connection terminal of the insulatingsubstrate 2. It extends to. The backsurface land portion 8 a is formed at a position near the outer periphery of thesemiconductor device 1.
[0036]
  A through-hole portion 9 penetrating the insulatingsubstrate 2 is formed at the position of the backsurface land portion 8a in the insulatingsubstrate 2, and the through-hole portion 9 is filled with a conductive metal. Therefore, the exposed portion of the back surface of the insulatingsubstrate 2 in the conductive metal becomes the backsurface land portion 8a, while the exposed portion of the surface of the insulatingsubstrate 2 becomes thesurface land portion 8b as the first common connection terminal. Further, the backsurface land portion 8a and the frontsurface land portion 8b in the insulatingsubstrate 2 are thereby electrically connected.
[0037]
  For example,solder balls 10 are fixed to the backsurface land portion 8a of the insulatingsubstrate 2 and are used for connection between thestacked semiconductor devices 1 and 1 and between thesemiconductor devices 1 and 20 and an external substrate (not shown). It has become a thing.
[0038]
  On the other hand, thesemiconductor device 20 disposed at the bottom of the stacked semiconductor device has a size larger than that of thesemiconductor chip 3 as compared with thesemiconductor device 1 as shown in FIGS. 3 (a), 3 (b), and 3 (c). It has asmall semiconductor chip 23. However, the size of the insulatingsubstrate 22 of thesemiconductor device 20 is the same as that of the insulatingsubstrate 2 of thesemiconductor device 1.
[0039]
  Here, in the present embodiment, the first backsurface land portions 28a... And the first frontsurface land portions 28b... As first common connection terminals are provided at both ends of thesemiconductor device 20, respectively. The first backsurface land portions 28a and the first frontsurface land portions 28b are provided in a conductive state by a conductive metal filled in the through-hole portion 29, and the backsurface land portion 8a and the back surface of thesemiconductor device 1 are provided. It is provided concentrically with theland portion 8a.
[0040]
  That is, the first backsurface land portion 28a and the first frontsurface land portion 28b are electrically connected to the backsurface land portion 8a and the frontsurface land portion 8b provided at concentric positions of thesemiconductor devices 1. The electrical continuity is extended to thelowermost semiconductor device 20 at the concentric position.
[0041]
  As a result, the electrical continuity for external output commonly secured in the plurality of stackedsemiconductor devices 1 is extended to thesolder balls 10 formed on the first backsurface land portion 28a of thesemiconductor device 20, Thesolder balls 10 are output to the outside. Therefore, the first backsurface land portion 28a, the first frontsurface land portion 28b, and thesolder ball 10 are not electrically connected to thesemiconductor chip 23 in thesemiconductor device 20, and are exclusively used for thesemiconductor devices 1 stacked on the upper side. It is an external terminal for conduction for transmitting an electric signal to a mounting board (not shown).
[0042]
  On the other hand, in the present embodiment, a second backsurface land portion 31 as a second connection terminal is formed inside the first backsurface land portion 28 a on the back surface side of thesemiconductor device 20. Is an external output terminal of thesemiconductor device 20. That is, electrical continuity is achieved through the wiring pattern made of theAu wire 25 connected to thesemiconductor chip 23, the terminal portion, and Cu. Therefore, an electrical signal from thesemiconductor chip 23 of thesemiconductor device 20 is transmitted to a mounting substrate (not shown) via thesolder balls 30 provided on the second backsurface land portion 31.
[0043]
  In the stacked semiconductor device according to the present embodiment, thesemiconductor devices 1 formed as described above are stacked on the upper stage side, and thesemiconductor device 20 is placed at the lowermost stage and fixed bysolder balls 10. As shown in FIG. 1, it is completed in a state of being stacked in five stages. In the stacking of thesemiconductor devices 1..., 20, conductive vias may be disposed in the terminal portions of the insulatingsubstrates 2, 22, or there may be vias at positions away from the terminal portions.
[0044]
  In the stacked semiconductor device thus formed, it is possible to mount thesemiconductor devices 1..., 20 that have been separately mounted in the mounting area in one package, thereby reducing the size of portable devices and the like. It becomes effective.
[0045]
  Thus, in the stacked semiconductor device according to the present embodiment, theupper semiconductor device 1 is common to theupper semiconductor device 1 except for thelowermost semiconductor device 20 among the fivesemiconductor devices 1. The backsurface land portion 8a and the frontsurface land portion 8b, and the first backsurface land portion 28a and the firstsurface land portion 28b for ensuring electrical continuity and outputting to the outside are the end portions of all thesemiconductor devices 1 and 20. Are arranged at concentric positions.
[0046]
  Therefore, thelowermost semiconductor device 20 is also provided with the first backsurface land portion 28a and the first frontsurface land portion 28b for transmitting the electrical signals of the fourupper semiconductor devices 1 to the mounting substrate. That is, in the present embodiment, the first backsurface land portion 28a and the first frontsurface land portion 28b provided in thelowermost semiconductor device 20 are stacked for outputting the output of theupper semiconductor devices 1 to the outside. It functions as a terminal.
[0047]
  On the other hand, the second backsurface land portion 31 for external output in thelowermost semiconductor device 20 is disposed inside the first backsurface land portion 28a and the first frontsurface land portion 28b of thelowermost semiconductor device 20. Yes. Accordingly, in thelowermost semiconductor device 20, it is possible to output to the outside from the second backsurface land portion 31 disposed on the inner side.
[0048]
  As a result, even when the semiconductor chip size of thesemiconductor chip 23 of onesemiconductor device 20 is smaller than the semiconductor chip size of thesemiconductor chips 3 of theother semiconductor devices 1. Are stacked in the lowest stage and, as described above, the backsurface land portion 8a and the frontsurface land portion 8b, and the first backsurface land portion 28a and the first frontsurface land portion 28b are formed. Thesemiconductor device 20 having a small semiconductor chip size can be stacked without increasing the mounting area.
[0049]
  Therefore, even if the semiconductor devices have different sizes, it is possible to provide a stacked semiconductor device that can be electrically connected by stacking in multiple stages within the region of thesemiconductor device 1 having the maximum size.
[0050]
  Further, in the stacked semiconductor device of the present embodiment, the functions of thesemiconductor devices 1 provided on the upper stage side and thesemiconductor device 20 on the lowermost stage are different, so that, for example, thesemiconductor devices 1 on the upper stage side are memory devices. In the case where thelowermost semiconductor device 20 has the liquid crystal controller device function while having the function, the semiconductor devices having a small semiconductor chip size can be stacked without increasing the mounting area of theupper semiconductor devices 1. it can.
[0051]
  In the stacked semiconductor device of the present embodiment, the semiconductor chip size of thesemiconductor chip 23 of thelowermost semiconductor device 20 is smaller than the semiconductor chip size of thesemiconductor chips 3 of thesemiconductor devices 1... Provided on the upper side. .
[0052]
  As a result, even when a plurality of semiconductor devices having different sizes are stacked, as in the case of stacking thesemiconductor devices 1 having the memory device function and thesemiconductor devices 20 having other functions, thesemiconductor device 1 has the maximum size. It is possible to provide a stacked semiconductor device that can be electrically connected by stacking in multiple stages within the region of thesemiconductor device 1 having a memory device function.
[0053]
  In addition, this invention is not limited to said embodiment, A various change is possible within the scope of the present invention. For example, in the above embodiment, thesemiconductor chip 3 of thesemiconductor device 1 has the same size, but thesemiconductor chip 3 of eachsemiconductor device 1 is not necessarily the same size. For example, FIG. As shown in a) to (e),semiconductor chips 3a, 3b, 3c, and 3d having various sizes may be used. That is, even when thesemiconductor chips 3a, 3b, 3c, and 3d having various sizes are provided as described above, when stacked, as shown in FIG. 28b can be formed in common on the outer portion and taken out as a common signal.
[0054]
  On the other hand, in the present embodiment, as shown in FIGS. 3B and 3C, the second backsurface land portion 31 of thesemiconductor device 20 is located inside the first backsurface land portion 28a and the first frontsurface land portion 28b. Although formed only in parallel with the first backsurface land portion 28a and the first frontsurface land portion 28b, it is not particularly limited thereto. For example, as shown in FIGS. 6A, 6 </ b> B, and 6 </ b> C, the first backsurface land portion 28 a and the first frontsurface land portion 28 b are used as the second backsurface land portion 41 of thesemiconductor device 20 disposed at the lowermost stage. Further, it can be formed around the through-hole portion 42 a that is bored in a substantially rectangular shape at a substantially central position of the insulatingsubstrate 42. In this case, theresin sealing portion 24 is only the central portion of thesemiconductor device 20, and the second backsurface land portion 41 that is an external terminal of thesemiconductor chip 23 is arranged in the four directions around theresin sealing portion 24.
[0055]
  On the other hand, for example, the output of thelowermost semiconductor device 20 and the output of theupper semiconductor devices 1 may be used in common. In this case, for example, as shown in FIGS. 7A, 7B, and 7C, the upper-side semiconductor is connected to the terminals of thepartial areas 51 of the first backsurface land portion 28a and the first frontsurface land portion 28b. It connects so that the electrical continuity fromapparatus 1 ... can be taken in common. As a result, the first backsurface land portion 28a and the first frontsurface land portion 28b in theregion 51 serve as a common connection terminal for only theupper semiconductor devices 1.
[0056]
  On the other hand, for the first backsurface land portion 28a and the first frontsurface land portion 28b in theother region 52, the output from thesemiconductor chip 23 of thesemiconductor device 20 is also connected to the first backsurface land portion 28a and the first frontsurface land portion 28b. To do.
[0057]
  Thus, when there is a signal that can be used in common between thesemiconductor device 20 and thesemiconductor device 1, the first backsurface land portion 28a and the first frontsurface land portion 28b of theother region 52 are used as a common signal terminal. Can do.
[0058]
    [Embodiment 2]
  The following will describe another embodiment of the present invention with reference to FIGS. For convenience of explanation, members having the same functions as those shown in the drawings of the first embodiment are given the same reference numerals, and descriptions thereof are omitted.
[0059]
  In the stacked semiconductor device according to the present embodiment, as shown in FIG. 8, thelowermost semiconductor device 20 has twosemiconductor chips 23a and 23b mounted vertically. In the present embodiment, thesemiconductor device 20 includes twosemiconductor chips 23a and 23b. However, thesemiconductor device 20 is not necessarily limited to two and may be another plurality.
[0060]
  Further, the twosemiconductor chips 23a and 23b are stacked in the vertical direction. However, the present invention is not limited to this. For example, as shown in FIG. 9, twosemiconductor chips 23c and 23d in the horizontal direction are provided. Can also be arranged. In this case, as shown in the figure, an external connection terminal can be separately provided between the twosemiconductor chips 23c and 23d.
[0061]
  As described above, in the stacked semiconductor device of the present embodiment, thesemiconductor device 20 includes twosemiconductor chips 23a and 23b orsemiconductor chips 23c and 23d.
[0062]
  As a result, for example, even when twosemiconductor chips 23a and 23b orsemiconductor chips 23c and 23d are formed in onesemiconductor device 20 in order to increase the memory capacity of the flash memory, thesemiconductor device 1 having the maximum size is provided. It is possible to provide a stacked semiconductor device that can be electrically connected by stacking in multiple stages within the range of the region.
[0063]
  In the stacked semiconductor device of the present embodiment, it is thelowermost semiconductor device 20 that is mounted with the twosemiconductor chips 23a and 23b. However, the present invention is not limited to this. For example, It is also possible to mount a plurality of semiconductor chips on any one of theupper semiconductor devices 1.
[0064]
    [Embodiment 3]
  The following will describe another embodiment of the present invention with reference to FIG. For convenience of explanation, members having the same functions as those shown in the drawings ofEmbodiment 1 andEmbodiment 2 are given the same reference numerals, and the description thereof is omitted.
[0065]
  In the stacked semiconductor device according to the present embodiment, as shown in FIG. 10, the upper three stages are composed ofsemiconductor devices 1, 1, 1 and the lower two stages are composed ofsemiconductor devices 20, 20. That is, in the present embodiment, a case will be described in which there are two or morelowermost semiconductor devices 20 shown in the first and second embodiments.
[0066]
  In this case, the first backsurface land portion 28 a and the first frontsurface land portion 28 b are provided at the end portions of all thesemiconductor devices 1, 1, 1 and thesemiconductor devices 20, 20. The first backsurface land portion 28a and the first frontsurface land portion 28b function as first common connection terminals for theupper semiconductor devices 1.
[0067]
  On the other hand, for thelower semiconductor devices 20 and 20, the second backsurface land portion 31a and the second front surface land, which are second common connection terminals for ensuring electrical continuity between the upper and lower sides and outputting to the outside. Theportions 31b are provided at concentric positions inside the first backsurface land portion 28a and the first frontsurface land portion 28b, respectively. As a result, even when there are twosemiconductor devices 20 and 20 having different functions, by forming the common output terminal inside the first backsurface land portion 28a and the first frontsurface land portion 28b, Thedifferent semiconductor devices 20 and 20 can be electrically connected.
[0068]
  In the present embodiment, thesemiconductor devices 1, 1, 1 have three stages and thesemiconductor devices 20, 20 have two stages as described above. Multiple stages may be used.
[0069]
  As described above, in the stacked semiconductor device according to the present embodiment, the semiconductor chip size of the semiconductor chips 23 of the twosemiconductor devices 20 and 20 is the semiconductor of thesemiconductor chips 3 of the other threesemiconductor devices 1. When it is smaller than the chip size, first, a backsurface land portion 8a as a first common connection terminal for ensuring electrical continuity between the upper and lower sides of the threesemiconductor devices 1. The frontsurface land portion 8b, the first backsurface land portion 28a, and the first frontsurface land portion 28b are disposed at concentric positions on the end portions side of all thesemiconductor devices 1,.
[0070]
  Further, the second backsurface land portion 31a as a second common connection terminal for ensuring electrical continuity between the upper and lower sides of thesemiconductor devices 20 and 20 stacked continuously from the lowermost stage and outputting to the outside. The second frontsurface land portion 31b is more than the backsurface land portion 8a and the frontsurface land portion 8b, and the first backsurface land portion 28a and the first frontsurface land portion 28b in thesemiconductor devices 20 and 20 stacked continuously from the lowest stage. It is provided at each inner concentric position.
[0071]
  Therefore, a plurality ofsemiconductor devices 20 and 20 having a small semiconductor chip size are stacked in two steps continuously from the bottom, and the backsurface land portion 8a, the frontsurface land portion 8b, and the first backsurface land portion 28a as described above. Further, by forming the first frontsurface land portion 28b, the second backsurface land portion 31a, and the second frontsurface land portion 31b, thesemiconductor device 20 having a small semiconductor chip size without increasing the mounting area of thesemiconductor device 1 on the upper stage side. -20 can be laminated.
[0072]
  As a result, even for a plurality ofsemiconductor devices 1,..., 20, and 20 having different sizes, the layers can be stacked in multiple stages within the range of the region of thesemiconductor device 1 having the maximum size, thereby enabling electrical connection Type semiconductor device can be provided.
[0073]
  In the stacked semiconductor device of the present embodiment, the functions of thesemiconductor devices 1... Provided on the upper side and thesemiconductor devices 20 and 20 stacked continuously from the lowest level are different.
[0074]
  Therefore, for example, even when theupper semiconductor devices 1... Have a memory device function, and thesemiconductor devices 20 and 20 that are continuously stacked from the lowermost layer have a liquid crystal controller device function, the upper semiconductor device. Twosemiconductor devices 20 and 20 having a small semiconductor chip size can be stacked without enlarging the mounting area of 1.
[0075]
  Further, in the stacked semiconductor device of the present embodiment, the semiconductor chip size of the semiconductor chips 23 and 23 of thesemiconductor devices 20 and 20 stacked continuously from the lowest level is the same as that of thesemiconductor devices 1 provided on the upper side. It is smaller than the semiconductor chip size of thesemiconductor chips 3.
[0076]
  As a result, for example, even when a plurality of semiconductor devices having different sizes are stacked, as in the case where thesemiconductor devices 1 having the memory device function and thesemiconductor devices 20 and 20 having other functions are stacked, the maximum size is obtained. For example, it is possible to provide a stacked semiconductor device that can be electrically connected by being stacked in multiple stages within the region of thesemiconductor device 1 having a memory device function.
[0077]
  Also in this embodiment, any one of the plurality ofsemiconductor devices 1..., 20, and 20 can mount a plurality of semiconductor chips on one semiconductor device.
[0078]
【The invention's effect】
  As described above, the stacked semiconductor device of the present invention secures electrical continuity in common between the upper and lower semiconductor devices excluding the lowermost semiconductor device among the plurality of semiconductor devices. A first common connection terminal for external output is provided on the end side of all semiconductor devices.In some areasEach of the plurality of semiconductor devices is disposed at a concentric position, and is the lowermost semiconductor device among the plurality of semiconductor devices.Some external output terminals for external output fromThe second connection terminal is disposed inside the first common connection terminal of the lowermost semiconductor device, and in the lowermost semiconductor device.Other external output terminals different from the second connection terminal areAs a connection terminal for external output in common with the semiconductor device on the upper stage excluding the lowermost stage,It is disposed in a region other than the region where the first common connection terminal is disposed on the end side.
[0079]
  Therefore, even when the semiconductor chip size of one semiconductor device is smaller than the semiconductor chip size of the other semiconductor device, the semiconductor devices having the small semiconductor chip size are stacked at the lowest level and the first as described above. By forming the one common connection terminal and the second connection terminal, it is possible to stack semiconductor devices having a small semiconductor chip size without increasing the mounting area of the upper semiconductor device.
[0080]
  Therefore, even if the semiconductor devices have different sizes, it is possible to provide a stacked semiconductor device that can be stacked in multiple stages within the range of the semiconductor device region having the maximum size and can be electrically connected. Play.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an embodiment of a stacked semiconductor device according to the present invention.
2A is a plan view showing the configuration of one semiconductor device in the stacked semiconductor device, FIG. 2B is a cross-sectional view showing the configuration of one semiconductor device in the stacked semiconductor device, and FIG. FIG. 3 is a bottom view showing the configuration of one semiconductor device in a stacked semiconductor device.
3A is a plan view showing the configuration of the lowermost semiconductor device, FIG. 3B is a cross-sectional view showing the configuration of the lowermost semiconductor device, and FIG. 3C is a bottom view showing the configuration of the lowermost semiconductor device. FIG.
FIGS. 4A to 4E are plan views showing the configuration of each semiconductor device when the sizes of the semiconductor chips are different from each other. FIGS.
FIG. 5 is a cross-sectional view showing a state where the semiconductor devices are stacked.
6A is a plan view showing a modified example of the lowermost semiconductor device, FIG. 6B is a cross-sectional view showing a modified example of the lowermost semiconductor device, and FIG. 6C is a modified example of the lowermost semiconductor device; It is a bottom view shown.
7A is a plan view illustrating another modification of the lowermost semiconductor device, FIG. 7B is a cross-sectional view illustrating another modification of the lowermost semiconductor device, and FIG. 7C is a lowermost semiconductor device. It is a bottom view which shows the other modification.
FIG. 8 is a cross-sectional view showing another embodiment of a stacked semiconductor device according to the present invention.
FIG. 9 is a cross-sectional view showing a modified example of the stacked semiconductor device.
FIG. 10 is a cross-sectional view showing still another embodiment of a stacked semiconductor device according to the present invention.
FIG. 11 is a cross-sectional view showing a conventional stacked semiconductor device.
[Explanation of symbols]
  1 Semiconductor device
  2 Insulating substrate
  3 Semiconductor chip
  8a Back land part (first common connection terminal)
  8b Surface land (first common connection terminal)
10 Solder balls
20 Semiconductor device
22 Insulating substrate
23 Semiconductor chip
23a Semiconductor chip
23b Semiconductor chip
23c Semiconductor chip
23d semiconductor chip
28a First back surface land (first common connection terminal)
28b First surface land portion (first common connection terminal)
30 Solder balls
31 Second back surface land (second connection terminal)
31a Second back surface land (second common connection terminal)
31b Second surface land portion (second common connection terminal)

Claims (4)

Translated fromJapanese

複数個の半導体装置を積層した積層型半導体装置において、
上記複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、
上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、
上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されていることを特徴とする積層型半導体装置。In a stacked semiconductor device in which a plurality of semiconductor devices are stacked,
The first common connection terminal for ensuring electrical continuity between the upper and lower semiconductor devices excluding the lowermost semiconductor device among the plurality of semiconductor devices and for external output is all provided. Are disposed at concentric positionsin apartial region on the end side of the semiconductor device,
Of the plurality of semiconductor devices, a second connection terminal, which is a part of an external output terminal for external output from the lowermost semiconductor device, is located inside the first common connection terminal of the lowermost semiconductor device. Being arranged,
Another external output terminal different from the second connection terminal in the lowermost semiconductor device is a connection terminal for external output in common with the upper semiconductor device excluding the lowermost stage, and is connected to the second output terminal on theend side. 1. A stacked semiconductor device, wherein the stacked semiconductor deviceis disposed in a region other than a region where one common connection terminal is disposed . 上段側に設けられた半導体装置と、最下段の半導体装置とは機能が異なることを特徴とする請求項１記載の積層型半導体装置。  2. The stacked semiconductor device according to claim 1, wherein the function of the semiconductor device provided on the upper stage side is different from that of the lowermost semiconductor device. 最下段の半導体装置に備えられたチップサイズよりも大きい半導体チップを備える半導体装置を上段側に含むことを特徴とする請求項１又は２記載の積層型半導体装置。  3. The stacked semiconductor device according to claim 1, further comprising a semiconductor device having a semiconductor chip larger than a chip size provided in the lowermost semiconductor device on an upper stage side. 4. 複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることを特徴とする請求項１、２又は３記載の積層型半導体装置。  4. The stacked semiconductor device according to claim 1, wherein any one of the plurality of semiconductor devices is formed by mounting a plurality of semiconductor chips on one semiconductor device.

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