JP3836166B2

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Publication number: JP3836166B2
Application number: JP31122894A
Authority: JP
Inventors: 舜平山崎; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1993-11-22
Filing date: 1994-11-21
Publication date: 2006-10-18
Anticipated expiration: 2021-10-18
Also published as: JPH07193188A

Description

【０００１】
【産業上の利用分野】
本発明は、ガラス等の絶縁材料、あるいはシリコンウェハー上に設けられた酸化珪素等の絶縁表面上に形成される絶縁ゲイト型電界効果トランジスタ（ＴＦＴ）を用いた半導体集積回路に関する。本発明は、多層構造のトランジスタを用いた集積回路（多層型半導体集積回路、立体型半導体集積回路、３次元型半導体集積回路ともいう）に関するもので、例えば、第１層のトランジスタとして、単結晶半導体表面に設けられた電界効果トランジスタ、第２層のトランジスタとしてＴＦＴを用いたものや、第１層および第２層のトランジスタとしてＴＦＴを用いたものに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度を向上させるため、集積回路を多層構造とした多層型集積回路が提案されている。このような多層型集積回路としては、シリコンウェファーのような単結晶基板上に第１層の半導体素子層を形成し、その上にＴＦＴを用いて第２層の半導体素子層を形成するというものである。こうすることにより、トランジスタの面積を従来より半減することが可能となった。このような多層型集積回路は、上記の例に限らず、第１層、第２層ともＴＦＴであってもよいし、さらに第３層、第４層の半導体素子層が設けられてもよい。
【０００３】
【発明が解決しようとする課題】
しかし、これまでは第１層のトランジスタと第２層のトランジスタの接続についてはあまり考慮されることがなかった。例えば、下層のトランジスタのソース（もしくはドレイン）と上層のトランジスタのゲイト配線を接続する場合には、上層のゲイト配線を形成した後で、その上に層間絶縁物を形成して、それをエッチングして、下層のトランジスタのソースおよび上層のトランジスタのゲイト配線にコンタクトホールを形成し、このコンタクトを結ぶ配線を前記層間絶縁物上に形成していた。
【０００４】
すなわち、下層のトランジスタの層間絶縁物形成後の工程は以下のようになった。
▲１▼上層のトランジスタ（ＴＦＴ）の活性半導体層およびゲイト絶縁膜の形成
▲２▼ＴＦＴのゲイト配線の形成
▲３▼ＴＦＴのソース／ドレインの形成
▲４▼ＴＦＴの第１の層間絶縁物の形成
▲５▼下層のトランジスタのソースへのコンタクトホールの形成。
▲６▼ＴＦＴのゲイト配線へのコンタクトホールの形成。
▲７▼第１の層間配線の形成（下層のトランジスタのソースとＴＦＴのゲイト配線を結ぶ）
▲８▼ＴＦＴの第２の層間絶縁物の形成
▲９▼ＴＦＴのソースもしくはドレインへのコンタクトホールの形成と第２の層間配線の形成（ＴＦＴのソースもしくはドレインから延びる配線）
【０００５】
上記の例では、工程▲５▼および▲６▼において、下層のトランジスタのソースとＴＦＴのゲイト配線とのコンタクトは同時に形成できなくはないが、現実には、下層トランジスタのソースのコンタクトホールは、下層トランジスタを覆う層間絶縁物とＴＦＴの第１の層間絶縁物をエッチングしなければならないのに対し、ＴＦＴのゲイト配線のコンタクトホールはＴＦＴの第１の層間絶縁物をエッチングするだけでよく、ホールの深さにして、０．３〜１μｍ程度の差が生じ、例えば、ＴＦＴのゲイト配線のオーバーエッチ等をもたらし、エッチング工程における歩留りを低下させる原因となった。このため、通常は、上記のように２工程に分けておこなわれた。
本発明はこのような問題点に鑑みてなされたものであり、プロセスをより簡単にすることを目的とする。
【０００６】
【課題を解決するための手段】
本発明においては、下層のトランジスタのソースもしくはドレインのどちらか一方を上層のトランジスタ（ＴＦＴ）のゲイト配線とコンタクトさせることによって、上記の問題を解決する。この場合、ＴＦＴのゲイト配線の終端の一方は、下層のトランジスタのソースもしくはドレインのいずれか一方である。特に、本発明においては、ＴＦＴの配線をアルミニウムを主成分とする材料によって構成し、さらに、ＴＦＴのソース／ドレインへ不純物を導入する工程もしくは導入後の工程にレーザーを用いることを特徴とする。例えば、不純物をイオン注入等の手段によってＴＦＴの活性半導体層に導入した後、レーザーアニールをおこなう方法や、不純物を含む雰囲気（ジボランやホスフィン）中においてレーザー照射をおこなう方法（レーザードーピング）である。
【０００７】
【作用】
本発明を用いて、先に示した下層のトランジスタのソースとＴＦＴのゲイト配線の接続する場合のプロセスは以下のようになる。
▲１▼上層のトランジスタ（ＴＦＴ）の活性半導体層およびゲイト絶縁膜の形成
▲２▼下層のトランジスタのソースへのコンタクトホールの形成。
▲３▼ＴＦＴのゲイト配線の（＝下層トランジスタのソースへの配線）形成
▲４▼ＴＦＴのソース／ドレインの形成
▲６▼ＴＦＴの層間絶縁物の形成
▲７▼ＴＦＴのソースもしくはドレインへのコンタクトホールの形成。
▲８▼第２の層間配線の形成（ＴＦＴのソースもしくはドレインから延びる配線）
このように、コンタクトホールおよび層間絶縁物の形成の工程が省略され、歩留りが向上する。
【０００８】
【実施例】
〔実施例１〕図１に本発明の例（作製工程断面図）を示す。まず、単結晶シリコンウェハー１０１上面に公知のＭＯＳプロセスによって下層のトランジスタを形成した。すなわち、フィールド絶縁物１０２、ゲイト熱酸化膜１０３、Ｎ⁺型多結晶シリコンのゲイト電極１０４、Ｎ型のソース１０５、ドレイン１０６、層間絶縁物１０７を形成した。ソース／ドレインは、低濃度ドレイン（ＬＤＤ）を有する構成としてもよい。層間絶縁物はＣＶＤ法等によって、できるだけ平坦になるように形成し、場合によっては、化学的機械研磨（ＣＭＰ）法によって、表面を平坦化してもよい。このような処理をした後、窒素雰囲気中、９００〜１１００℃で、１〜５時間アニールして、層間絶縁物１０７の表面を緻密化した。（図１（Ａ））
【０００９】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を１００〜５０００Å、好ましくは３００〜１０００Å堆積し、これを、５５０〜６００℃の還元雰囲気に４〜２４時間放置して、結晶化せしめた。この工程は、レーザー照射によっておこなってもよい。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、ＴＦＴの活性半導体層１０８とした。さらに、酸素雰囲気中、９００〜１１００℃で、１〜５時間アニールして、表面に熱酸化膜１０９を形成した。（図１（Ｂ））
【００１０】
その後、層間絶縁物１０７をエッチングして、下層のトランジスタのソース１０５、ドレイン１０６にコンタクトホールを形成した。そして、厚さ１０００Å〜３μｍのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着法もしくはスパッタ法によって形成した。この際には、以下のような多段階の成膜プロセス（例えば、Extended Abstracts of 1993 International Conference on Solid State Devices andMaterials, Makuhari, 1993, pp180-182) を経てもよかった。すなわち、最初にジメチル・アルミニウム・ハイドライド（ＤＭＡＨ、ＡｌＨ（ＣＨ₃）₂）を用いたＣＶＤ法によって、コンタクトホール部に選択的にアルミニウムを形成した。そして、コンタクトホールが完全に埋まった段階で、スパッタ法によって、全面にアルミニウムを形成した。このプロセスはマルチチャンバーシステムにおいて、連続的におこなうことができる。
【００１１】
このようにして、アルミニウム膜を形成した後、これをパターニング・エッチングして、下層のトランジスタのソース配線１１０、ドレイン配線１１１、ゲイト配線１１２を形成した。ここで、注意しなければならないことは、図１では図示されていないが、下層のトランジスタのドレイン配線１１１とＴＦＴのゲイト配線１１２は一体となっていることである。したがって、この段階で、下層のトランジスタのドレインとＴＦＴのゲイト配線は電気的に接続されている。（図１（Ｃ））
【００１２】
そして、イオンドーピング法によって、ＴＦＴの活性半導体層１０８に、ゲイト配線１１２をマスクとして自己整合的に不純物を注入し、Ｐ型のソース１１３、ドレイン１１４を形成した。ドーピングガスとしてはジボラン（Ｂ₂Ｈ₆）を用いた。その後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。レーザーとしては、ＸｅＣｌエキシマーレーザー（波長３０８ｎｍ、パルス幅５０ｎｓｅｃ）を用いてもよかった。
【００１３】
なおエキシマーレーザー以外に、他のレーザーを用いてもよいことはいうまでもない。パルスレーザーに関しては、Ｎｄ：ＹＡＧレーザー（Ｑスイッチパルス発振が望ましい）のごとき赤外光レーザーやその第２高調波のごとき可視光レーザーが使用できる。また、レーザー光は、基板側から照射してもよい。この場合には下に存在する珪素半導体膜を透過するレーザー光を選択する必要がある。このようにして、ソース１１３、ドレイン１１４を活性化させた。（図１（Ｄ））
【００１４】
最後に、全面に層間絶縁物１１５として、ＣＶＤ法によって酸化珪素膜を厚さ２０００Å〜１μｍ、例えば、３０００Å形成した。さらに、ＴＦＴのソース１１３、ドレイン１１４、および下層のトランジスタのソース配線１１０にコンタクトホールを形成し、アルミニウム配線１１６、１１７、１１８を２０００Å〜１μｍ、例えば５０００Åの厚さに形成した。このアルミニウム配線１１６〜１１８とコンタクトする部分との間にバリヤメタルとして、例えば窒化チタンを形成するとより一層、信頼性を向上させることができた。（図１（Ｅ））
【００１５】
かくすることにより、相補型の構成を得ることができた。重要なことは、これまでの相補型ＦＥＴは、多層型であっても、インバータの思想を中心としていたためＰチャネルＦＥＴとＮチャネルＦＥＴのゲイト電極を同時に形成していた。しかし、本発明は、相補型ＦＥＴにおいて、一方のゲイト電極と他方のソースまたはドレインの配線とを金属材料で形成したものである。
図２、図３には本実施例を用いて、フリップフロップ回路を形成する例を示す。図２（Ａ）は、下層トランジスタのソース／ドレインおよびゲイト配線等を示す。図の左上の十文字２００はマーカーを意味する。図の斜線部はソース／ドレインを表し、太線はゲイト配線を意味する。すなわち、図２（Ａ）においては、下層トランジスタのドレイン２０１、２０２、同じくソース２０３、ゲイト配線２０６、２０７が示される。ソース２０３は、そのまま電源供給線２０４、２０５となり、接地される。（図２（Ａ））
【００１６】
図２（Ｂ）は、ＴＦＴのソース／ドレイン（活性半導体層）およびゲイト配線、コンタクトの位置等を示す。図の斜線部はソース／ドレインを表し、太線はゲイト配線を意味する。すなわち、図２（Ｂ）においては、ＴＦＴのドレイン２０８、２０９、同じくソース２１０、ゲイト配線２１３、２１２が示される。ソース２１０は、そのまま電源供給線２１１、２１２となり、外部の電源に接続される。コンタクト２１５は下層のトランジスタのゲイト配線２０６に、コンタクト２１６は下層のトランジスタのドレイン２０２に、コンタクト２１８は下層のトランジスタのゲイト配線２０７に、コンタクト２１７は下層のトランジスタのドレイン２０１に、それぞれ接続する。また、コンタクト２１５と２１６、およびコンタクト２１７と２１８が、それぞれＴＦＴのゲイト配線２１３、２１４によって接続されるため、下層の第１のトランジスタのゲイト配線２０６と第２のトランジスタのドレイン２０２、および、下層の第２のトランジスタのゲイト配線２０７と第２のトランジスタのドレイン２０１が互いに接続される。
【００１７】
図２（Ｃ）は、ＴＦＴのソース／ドレイン配線とコンタクトの位置を示す。すなわち、図２（Ｃ）においては、第１のＴＦＴのドレイン２０８と第２のＴＦＴのゲイト配線２１４がコンタクト２２１、２２２と配線２１９によって接続され、同じく、第２のＴＦＴのドレイン２０９と第１のＴＦＴのゲイト配線２１３がコンタクト２２３、２２４と配線２２０によって接続される。（図２（Ｃ））
図２から特徴的なことは、下層のトランジスタのチャネルとＴＦＴのチャネルが６０〜１２０°の角度をなすように配置されていることであり、こうすることにより無駄なスペースを極力無くすことができる。より集積度を高めるには、この角度は８０〜１００°、好ましくは９０°となるようにすることが効果的である。
【００１８】
図３（Ｂ）は、図２（Ａ）および（Ｂ）を重ね合わせたものである。重なりがわるように、意図的に重なりをわずかにずらしてある。図３（Ｃ）は、図３（Ｂ）にさらに、図２（Ｃ）を重ねたものである。このようにして、図３（Ａ）に示すようなフリップフロップ回路が得られた。図３（Ａ）の点Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈは、図２の２１６（２２３、２２４）、２１５、２１８、２１７（２２１、２２２）、２０４、２０５、２１１、２１２に、それぞれ対応する。
【００１９】
本実施例をさらに発展させて、ＣＭＯＳフリップフロップ回路を用いたスタティックＲＡＭ（ＳＲＡＭ）を構成した例を図４に示す。図の点線で囲まれた部分は、ＳＲＡＭの１ビットセルの専有面積を示す。図３（Ｄ）は図３（Ａ）のフリップフロップ回路に選択トランジスタを左右に付属させたＳＲＡＭの単位回路を示す。同様に本発明の構成を用いることによりセル面積をより小さくすることができる。
図４（Ａ）は、このＳＲＡＭ回路の下層トランジスタのソース／ドレインおよびゲイト配線等を示す。図の斜線部はソース／ドレインを表し、太線はゲイト配線を意味する。すなわち、図２（Ａ）においては、下層トランジスタのドレイン４０１、４０２、選択トランジスタのソース４０３、４０４、ゲイト配線４０５、４０６、およびワード線（選択トランジスタのゲイト配線）４０７が示される。下層トランジスタのソースはＶ_Lの電位に保たれる。（図４（Ａ））
【００２０】
図４（Ｂ）は、ＴＦＴのソース／ドレイン（活性半導体層）およびゲイト配線、コンタクトの位置等を示す。図の斜線部はソース／ドレインを表し、太線はゲイト配線等を意味する。すなわち、図４（Ｂ）においては、ＴＦＴのドレイン４０８、４０９、ゲイト配線４１０、４１１、選択トランジスタのソース配線４１２、４１３が示される。ＴＦＴのソースは、そのままＶ_Hの電位に保たれる。ゲイト配線４１０、４１１のコンタクトの配置は、実質的には図２（Ｂ）のものと同じである。（図４（Ｂ））
【００２１】
図４（Ｃ）は、ＴＦＴのソース／ドレイン配線とコンタクトの位置を示す。すなわち、図４（Ｃ）においては、第１のＴＦＴのドレイン４０８と第２のＴＦＴのゲイト配線４１１が配線４１６によって接続され、同じく、第２のＴＦＴのドレイン４０９と第１のＴＦＴのゲイト配線４１０が配線４１７によって接続される。また、ビット線（選択トランジスタのソース配線）４１４、４１５もこの層に設けられる。（図４（Ｃ））
図４（Ｄ）は、図４（Ａ）、（Ｂ）、（Ｃ）を重ね合わせたものである。このようにして、ＳＲＡＭの１ビットセルが形成される。図４に示したセルは１ビットの面積を極力少なくするようにレイアウトされたものである。
【００２２】
〔実施例２〕図５に本発明の例（作製工程断面図）を示す。まず、実施例１と同様に単結晶シリコンウェハー５０１上にフィールド絶縁物５０２、ゲイト熱酸化膜５０３、Ｎ⁺型多結晶シリコンのゲイト電極５０４、Ｐ型のソース５０５、ドレイン５０６、層間絶縁物５０７を形成し、下層のトランジスタとした。
その後、アモルファスシリコン膜を１００〜５０００Å、好ましくは３００〜１０００Å堆積し、これを、５５０〜６００℃の還元雰囲気に４〜２４時間放置して、結晶化せしめた。この工程は、レーザー照射によっておこなってもよい。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、ＴＦＴの活性半導体層５０８とした。さらに、酸素雰囲気中、９００〜１１００℃で、１〜５時間アニールして、表面に熱酸化膜５０９を形成した。（図５（Ａ））
【００２３】
その後、層間絶縁物５０７をエッチングして、下層のトランジスタのソース５０５、ドレイン５０６にコンタクトホールを形成した。そして、厚さ１０００Å〜３μｍのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着法もしくはスパッタ法によって形成した。そして、その表面に公知のスピンコート法によってフォトレジストを形成し、公知のフォトリソグラフィー法によって、パターニングをおこなった。そして、燐酸によって、アルミニウム膜のエッチングをおこなった。このようにして、下層のトランジスタのソース配線５１０、ドレイン配線５１１、ゲイト配線５１２を形成した。この際にも、下層のトランジスタのドレイン配線５１１とＴＦＴのゲイト配線５１２は一体となっている。また、これらのアルミニウム配線上にはフォトレジストのマスク５１３、５１４、５１５が残存したままとなり、配線の側面はフォトレジストの側面よりも内側にある。（図５（Ｂ））
【００２４】
この状態で、イオンドーピング法によって、ＴＦＴの活性半導体層５０８に、フォトレジスト５１５をマスクとして自己整合的にＮ型不純物（ここでは燐）を注入し、Ｎ型のソース５１６、ドレイン５１７を形成した。ここで、フォトレジスト５１５に対して、ゲイト電極５１２は距離ｘだけ内側にあるため、図に示したように、ゲイト電極とソース／ドレインが重ならないオフセット状態となっている。距離ｘは、アルミニウム配線の際のエッチング時間を加減することによって増減できる。ｘとしては、０．３〜５μｍが好ましかった。このような構造のＴＦＴをオフセットゲイト型ＴＦＴという。（図５（Ｃ））
【００２５】
その後、フォトレジスト５１３〜５１５を剥離し、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。最後に、全面に層間絶縁物５１８として、ＣＶＤ法によって酸化珪素膜を厚さ２０００Å〜１μｍ、例えば、３０００Å形成した。さらに、ＴＦＴのソース５１６、ドレイン５１７、および下層のトランジスタのソース配線５１０にコンタクトホールを形成し、アルミニウム配線５１９、５２０、５２１を２０００Å〜１μｍ、例えば５０００Åの厚さに形成した。（図５（Ｄ））
【００２６】
本実施例ではＴＦＴはＮチャネル型であった。本来であれば、Ｎチャネル型のＴＦＴでは、移動度が大きい半面、ゲイト電極に負の電圧が印加されるとソース／ドレイン間のリーク電流が増加して実用上の困難をきたすのであるが、本実施例のように、オフセット形とすることによって、ドレイン近傍の電界強度を緩和し、上記のリーク電流を抑制することができた。
実施例１（図１）の場合には、ＴＦＴとしてＰチャネル型を用いたが、これは移動度が小さく、単結晶シリコン上の移動度の大きなＮＭＯＳトランジスタと組み合わせてＣＭＯＳを構成する上で問題があったが、本実施例では、下層のＭＯＳトランジスタが移動度の小さいＰＭＯＳであり、移動度のバランスが取りやすかった。
【００２７】
〔実施例３〕図６に本発明の例（作製工程断面図）を示す。まず、実施例１と同様に単結晶シリコンウェハー６０１上にフィールド絶縁物６０２、ゲイト熱酸化膜６０３、Ｎ⁺型多結晶シリコンのゲイト電極６０４を形成した。そして、低濃度の燐イオンを注入して、低濃度Ｎ型不純物領域（低濃度Ｎ型ドレイン、Ｎ型ＬＤＤ）６０５、６０６を形成した。
さらに、全面に絶縁被膜を形成し、これを異方性エッチングすることにより、ゲイト電極の側面に側壁６０４を形成した。そして、側壁をマスクとして、高濃度の砒素イオンを注入して、Ｎ型のソース６０８、ドレイン６０７を形成した。ここで、ソース６０８は図４の回路と同様にＶ_Lに保たれる。さらに、層間絶縁物６０９を形成し、下層のトランジスタとした。（図６（Ａ））
【００２８】
その後、層間絶縁物６０９をエッチングして、下層のトランジスタのドレイン６０７にコンタクトホールを形成した。そして、厚さ３０００Åのアルミニウム（１ｗｔ％のＳｉを含む）膜によって、下層のトランジスタのドレイン配線６１０と上層のＴＦＴのゲイト配線６１１を形成した。（図６（Ｂ））
さらに、厚さ１２００Åの酸化珪素膜６１２を形成した。この酸化珪素膜はＴＦＴのゲイト絶縁膜として機能する。そして、レーザー照射によって結晶化せしめた。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、ＴＦＴの活性半導体層６１３とした。さらに、半導体層上に酸化珪素によって、ドーピングマスク６１４を形成した。（図６（Ｃ））
【００２９】
この状態で、イオンドーピング法によって、ＴＦＴの活性半導体層６１３に、硼素イオンを注入し、Ｐ型のソース６１５、ドレイン６１６を形成した。ここで、ソース６１５は図４の回路と同様にＶ_Hに保たれる。（図６（Ｄ））
その後、４５０℃で１時間の熱アニールをおこない、ＴＦＴのソース／ドレインを活性化させた。さらに、下層のトランジスタのドレイン配線６１７にコンタクトホールを形成し、アルミニウム配線６１７、６１８５０００Åの厚さに形成した。このようにして、図４に示すものと同等な回路を形成することができた。（図６（Ｅ））
【００３０】
本実施例ではＴＦＴをボトムゲイト型とすることにより、コンタクトホール開孔の工程を他の実施例よりも減らすことができ、歩留りを向上させるうえで効果的であった。
本発明において、アルミニウムを主成分とする金属材料を上層のトランジスタのゲイト電極として用いる方法を示した。しかし、このアルミニウムをボンディングパッドにまで延在する最上層のアルミニウムに比べて１／４〜１／２の厚さに薄くして、高精度パターンとすることは有効であった。また、この配線を下層のトランジスタのソース／ドレインと同一導電型の半導体またはタングステン等のシリサイドを用いてもよい。
【００３１】
【発明の効果】
本発明によって、多層半導体集積回路を歩留り良く作製することができた。本発明に用いられるＴＦＴは、実施例に示したような単純な構造のものだけでなく、低濃度ドレイン（ＬＤＤ）を有するものや、さまざまなオフセット構造を有するものであってもよいことはいうまでもない。また、下層と上層のトランジスタの導電型は、実施例のように異種のものであっても、また、同じものであってもよい。
【図面の簡単な説明】
【図１】実施例１によるＴＦＴの作製工程断面図を示す。
【図２】実施例１によるフリップフロップ回路の配置を示す。
【図３】実施例１によるフリップフロップ回路の配置を示す。
【図４】実施例１によるＳＲＡＭの回路配置を示す。
【図５】実施例２によるＴＦＴの作製工程断面図を示す。
【図６】実施例３によるＴＦＴの作製工程断面図を示す。
【符号の説明】
１０１単結晶シリコンウェハー
１０２フィールド絶縁物
１０３下層のトランジスタのゲイト酸化膜
１０４下層のトランジスタのゲイト配線
１０５下層のトランジスタのソース
１０６下層のトランジスタのドレイン
１０７下層のトランジスタの層間絶縁物
１０８ＴＦＴの活性半導体層
１０９ＴＦＴのゲイト酸化膜
１１０下層のトランジスタのソース配線
１１１下層のトランジスタのドレイン配線
１１２ＴＦＴのゲイト配線
１１３ＴＦＴのソース
１１４ＴＦＴのドレイン
１１５ＴＦＴの層間絶縁物
１１６〜１１８配線[0001]
[Industrial application fields]
The present invention relates to a semiconductor integrated circuit using an insulating gate type field effect transistor (TFT) formed on an insulating surface such as an insulating material such as glass or silicon oxide provided on a silicon wafer. The present invention relates to an integrated circuit using a multilayer transistor (also referred to as a multilayer semiconductor integrated circuit, a three-dimensional semiconductor integrated circuit, or a three-dimensional semiconductor integrated circuit). The present invention relates to a field effect transistor provided on a semiconductor surface, a transistor using a TFT as a second layer transistor, and a transistor using a TFT as a first layer and a second layer transistor.
[0002]
[Prior art]
In recent years, in order to improve the integration degree of a semiconductor integrated circuit, a multilayer integrated circuit having a multilayer structure of the integrated circuit has been proposed. As such a multilayer integrated circuit, a first semiconductor element layer is formed on a single crystal substrate such as a silicon wafer, and a second semiconductor element layer is formed thereon using a TFT. It is. In this way, the area of the transistor can be halved compared to the prior art. Such a multilayer integrated circuit is not limited to the above example, and both the first layer and the second layer may be TFTs, and third and fourth semiconductor element layers may be provided. .
[0003]
[Problems to be solved by the invention]
However, the connection between the first layer transistor and the second layer transistor has not been considered so far. For example, when connecting the source (or drain) of the lower transistor and the gate wiring of the upper transistor, after forming the upper gate wiring, an interlayer insulator is formed on the gate wiring and etched. Thus, a contact hole is formed in the source of the lower transistor and the gate wiring of the upper transistor, and a wiring connecting the contacts is formed on the interlayer insulator.
[0004]
That is, the process after the formation of the interlayer insulator of the lower-layer transistor is as follows.
(1) Formation of active semiconductor layer and gate insulating film of upper transistor (TFT) (2) Formation of gate wiring of TFT (3) Formation of source / drain of TFT (4) Formation of first interlayer insulator of TFT Formation (5) Formation of a contact hole to the source of the underlying transistor.
(6) Formation of a contact hole to the gate wiring of the TFT.
(7) Formation of the first interlayer wiring (connecting the source of the lower transistor and the gate wiring of the TFT)
(8) Formation of TFT second interlayer insulator (9) Formation of contact hole to TFT source or drain and formation of second interlayer wiring (wiring extending from TFT source or drain)
[0005]
In the above example, in steps (5) and (6), the contact between the source of the lower transistor and the gate wiring of the TFT cannot be formed simultaneously, but in reality, the contact hole of the source of the lower transistor is While the interlayer insulator covering the lower transistor and the first interlayer insulator of the TFT must be etched, the contact hole of the gate wiring of the TFT only needs to etch the first interlayer insulator of the TFT. As a result, a difference of about 0.3 to 1 [mu] m is caused, resulting in, for example, over-etching of the gate wiring of the TFT and causing a decrease in yield in the etching process. For this reason, it was usually performed in two steps as described above.
The present invention has been made in view of such problems, and aims to simplify the process.
[0006]
[Means for Solving the Problems]
In the present invention, either the source or drain of the lower transistor is brought into contact with the gate wiring of the upper transistor (TFT) to solve the above problem. In this case, one end of the gate wiring of the TFT is either the source or the drain of the lower transistor. In particular, the present invention is characterized in that the TFT wiring is made of a material mainly composed of aluminum, and a laser is used in a step of introducing impurities into the source / drain of the TFT or a step after the introduction. For example, there are a method of performing laser annealing after introducing impurities into the active semiconductor layer of the TFT by means such as ion implantation, and a method of performing laser irradiation (laser doping) in an atmosphere containing impurities (diborane or phosphine).
[0007]
[Action]
The process for connecting the source of the lower layer transistor and the gate wiring of the TFT described above using the present invention is as follows.
(1) Formation of active semiconductor layer and gate insulating film of upper transistor (TFT) (2) Formation of contact hole to source of lower transistor.
(3) Formation of TFT gate wiring (= wiring to the source of the lower layer transistor) (4) Formation of TFT source / drain (6) Formation of interlayer insulation of TFT (7) Contact to source or drain of TFT Hole formation.
(8) Formation of second interlayer wiring (wiring extending from TFT source or drain)
Thus, the process of forming the contact hole and the interlayer insulator is omitted, and the yield is improved.
[0008]
【Example】
Example 1 FIG. 1 shows an example of the present invention (production process sectional view). First, a lower layer transistor was formed on the upper surface of the singlecrystal silicon wafer 101 by a known MOS process. That is, afield insulator 102, a gatethermal oxide film 103, an N⁺ type polycrystallinesilicon gate electrode 104, anN type source 105, adrain 106, and aninterlayer insulator 107 were formed. The source / drain may have a low concentration drain (LDD). The interlayer insulator is formed to be as flat as possible by a CVD method or the like, and in some cases, the surface may be planarized by a chemical mechanical polishing (CMP) method. After such treatment, annealing was performed at 900 to 1100 ° C. for 1 to 5 hours in a nitrogen atmosphere to densify the surface of theinterlayer insulator 107. (Fig. 1 (A))
[0009]
Thereafter, an amorphous silicon film was deposited in an amount of 100 to 5000, preferably 300 to 1000 by plasma CVD or LPCVD, and allowed to stand in a reducing atmosphere at 550 to 600 ° C. for 4 to 24 hours for crystallization. This step may be performed by laser irradiation. Then, the silicon film crystallized in this manner was patterned and etched to form anactive semiconductor layer 108 of the TFT. Further, annealing was performed at 900 to 1100 ° C. for 1 to 5 hours in an oxygen atmosphere, and athermal oxide film 109 was formed on the surface. (Fig. 1 (B))
[0010]
After that, theinterlayer insulator 107 was etched to form contact holes in thesource 105 anddrain 106 of the lower transistor. Then, an aluminum (including 1 wt% Si or 0.1 to 0.3 wt% Sc (scandium)) film having a thickness of 1000 to 3 μm was formed by electron beam evaporation or sputtering. At this time, the following multi-stage film formation process (for example, Extended Abstracts of 1993 International Conference on Solid State Devices and Materials, Makuhari, 1993, pp180-182) may be used. That is, first, aluminum was selectively formed in the contact hole portion by a CVD method using dimethyl aluminum hydride (DMAH, AlH (CH₃ )₂ ). Then, when the contact hole was completely filled, aluminum was formed on the entire surface by sputtering. This process can be performed continuously in a multi-chamber system.
[0011]
After the aluminum film was formed in this way, this was patterned and etched to form thesource wiring 110,drain wiring 111, andgate wiring 112 of the underlying transistor. Here, it should be noted that although not shown in FIG. 1, thedrain wiring 111 of the lower transistor and thegate wiring 112 of the TFT are integrated. Therefore, at this stage, the drain of the lower transistor and the gate wiring of the TFT are electrically connected. (Figure 1 (C))
[0012]
Then, by ion doping, impurities were implanted in a self-aligned manner into theactive semiconductor layer 108 of the TFT using thegate wiring 112 as a mask to form a P-type source 113 and drain 114. Diborane (B₂ H₆ ) was used as a doping gas. Thereafter, irradiation with KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was performed to activate impurity ions introduced into the active layer. As the laser, a XeCl excimer laser (wavelength: 308 nm, pulse width: 50 nsec) may be used.
[0013]
Needless to say, other lasers may be used in addition to the excimer laser. As for the pulse laser, an infrared laser such as an Nd: YAG laser (preferably Q-switch pulse oscillation) or a visible laser such as a second harmonic thereof can be used. Moreover, you may irradiate a laser beam from the board | substrate side. In this case, it is necessary to select a laser beam that passes through the underlying silicon semiconductor film. In this way, thesource 113 and thedrain 114 were activated. (Figure 1 (D))
[0014]
Finally, a silicon oxide film having a thickness of 2000 to 1 μm, for example, 3000 μm, was formed as aninterlayer insulator 115 on the entire surface by CVD. Further, contact holes were formed in theTFT source 113, drain 114, andsource wiring 110 of the lower transistor, andaluminum wirings 116, 117, and 118 were formed to a thickness of 2000 to 1 μm, for example, 5000 mm. When, for example, titanium nitride is formed as a barrier metal between the aluminum wirings 116 to 118 and the portion in contact with the aluminum wirings 116 to 118, the reliability can be further improved. (Figure 1 (E))
[0015]
In this way, a complementary configuration could be obtained. Importantly, even though the conventional complementary FETs are multi-layered, the gate electrode of the P-channel FET and the N-channel FET has been formed at the same time because the idea of the inverter is the center. However, according to the present invention, in the complementary FET, one gate electrode and the other source or drain wiring are formed of a metal material.
2 and 3 show an example of forming a flip-flop circuit using this embodiment. FIG. 2A shows the source / drain and gate wiring of the lower layer transistor. Across character 200 at the upper left of the figure means a marker. The hatched portion in the figure represents the source / drain, and the thick line represents the gate wiring. That is, in FIG. 2A, thedrains 201 and 202 of the lower layer transistor, thesource 203, and thegate wirings 206 and 207 are shown. Thesource 203 becomespower supply lines 204 and 205 as they are, and is grounded. (Fig. 2 (A))
[0016]
FIG. 2B shows the source / drain (active semiconductor layer), gate wiring, contact position, and the like of the TFT. The hatched portion in the figure represents the source / drain, and the thick line represents the gate wiring. That is, in FIG. 2B, thedrains 208 and 209 of the TFT, thesource 210, and thegate wirings 213 and 212 are shown. Thesource 210 becomes thepower supply lines 211 and 212 as they are and is connected to an external power source. Thecontact 215 is connected to thegate wiring 206 of the lower transistor, thecontact 216 is connected to thedrain 202 of the lower transistor, thecontact 218 is connected to thegate wiring 207 of the lower transistor, and thecontact 217 is connected to thedrain 201 of the lower transistor. Further, since thecontacts 215 and 216 and thecontacts 217 and 218 are connected by thegate wirings 213 and 214 of the TFT, respectively, thegate wiring 206 of the lower first transistor, thedrain 202 of the second transistor, and the lower layer Thegate wiring 207 of the second transistor and thedrain 201 of the second transistor are connected to each other.
[0017]
FIG. 2C shows the positions of the source / drain wirings and contacts of the TFT. That is, in FIG. 2C, thedrain 208 of the first TFT and thegate wiring 214 of the second TFT are connected by thecontacts 221, 222 and thewiring 219. Similarly, thedrain 209 of the second TFT and the first TFT TheTFT gate wiring 213 is connected to thecontacts 223 and 224 by thewiring 220. (Fig. 2 (C))
What is characteristic from FIG. 2 is that the channel of the lower-layer transistor and the channel of the TFT are arranged so as to form an angle of 60 to 120 °, so that useless space can be eliminated as much as possible. . In order to further increase the degree of integration, it is effective to make this angle 80 to 100 °, preferably 90 °.
[0018]
FIG. 3B is a superposition of FIGS. 2A and 2B. The overlap is intentionally shifted slightly so that the overlap occurs. FIG. 3C is obtained by further superimposing FIG. 2C on FIG. In this way, a flip-flop circuit as shown in FIG. 3A was obtained. Points A, B, C, D, E, F, G, and H in FIG. 3A are represented by 216 (223, 224), 215, 218, 217 (221, 222), 204, 205, and 211 in FIG. , 212 respectively.
[0019]
FIG. 4 shows an example in which this embodiment is further developed and a static RAM (SRAM) using a CMOS flip-flop circuit is configured. A portion surrounded by a dotted line in the figure indicates an exclusive area of the SRAM 1-bit cell. FIG. 3D shows an SRAM unit circuit in which selection transistors are attached to the left and right of the flip-flop circuit of FIG. Similarly, the cell area can be further reduced by using the configuration of the present invention.
FIG. 4A shows the source / drain and gate wiring of the lower layer transistor of this SRAM circuit. The hatched portion in the figure represents the source / drain, and the thick line represents the gate wiring. That is, FIG. 2A shows drains 401 and 402 of lower layer transistors, sources 403 and 404 of selection transistors, gate wirings 405 and 406, and word lines (gate wirings of selection transistors) 407. The source of the lower transistor is kept at a potential of_VL . (Fig. 4 (A))
[0020]
FIG. 4B shows the source / drain (active semiconductor layer), gate wiring, contact position, and the like of the TFT. The hatched portion in the figure represents the source / drain, and the thick line represents a gate wiring or the like. That is, FIG. 4B shows TFT drains 408 and 409, gate wirings 410 and 411, and selection transistor source wirings 412 and 413. The source of the TFT is kept at the potential of V_H as it is. The arrangement of the contacts of thegate wirings 410 and 411 is substantially the same as that shown in FIG. (Fig. 4 (B))
[0021]
FIG. 4C shows the positions of the source / drain wirings and contacts of the TFT. That is, in FIG. 4C, the drain 408 of the first TFT and thegate wiring 411 of the second TFT are connected by thewiring 416, and similarly the drain 409 of the second TFT and the gate wiring of the first TFT. 410 is connected by a wiring 417. In addition, bit lines (source lines of selection transistors) 414 and 415 are also provided in this layer. (Fig. 4 (C))
FIG. 4D is a superposition of FIGS. 4A, 4B, and 4C. In this way, a 1-bit cell of SRAM is formed. The cell shown in FIG. 4 is laid out so as to minimize the area of 1 bit.
[0022]
Example 2 FIG. 5 shows an example of the present invention (production process sectional view). First, as in the first embodiment, a field insulator 502, a gatethermal oxide film 503, an N⁺ type polycrystallinesilicon gate electrode 504, aP type source 505, adrain 506, and aninterlayer insulator 507 are formed on a singlecrystal silicon wafer 501. To form a lower-layer transistor.
Thereafter, an amorphous silicon film was deposited to a thickness of 100 to 5000, preferably 300 to 1000, and left to stand in a reducing atmosphere at 550 to 600 ° C. for 4 to 24 hours for crystallization. This step may be performed by laser irradiation. Then, the silicon film crystallized in this way was patterned and etched to obtain anactive semiconductor layer 508 of the TFT. Further, annealing was performed at 900 to 1100 ° C. in an oxygen atmosphere for 1 to 5 hours, and athermal oxide film 509 was formed on the surface. (Fig. 5 (A))
[0023]
After that, theinterlayer insulator 507 was etched to form contact holes in thesource 505 and thedrain 506 of the lower transistor. Then, an aluminum (including 1 wt% Si or 0.1 to 0.3 wt% Sc (scandium)) film having a thickness of 1000 to 3 μm was formed by electron beam evaporation or sputtering. Then, a photoresist was formed on the surface by a known spin coating method, and patterning was performed by a known photolithography method. Then, the aluminum film was etched with phosphoric acid. In this way, thesource wiring 510,drain wiring 511, andgate wiring 512 of the lower layer transistor were formed. Also in this case, thedrain wiring 511 of the lower layer transistor and thegate wiring 512 of the TFT are integrated. Also, the photoresist masks 513, 514, and 515 remain on these aluminum wirings, and the side surfaces of the wirings are inside the side surfaces of the photoresist. (Fig. 5 (B))
[0024]
In this state, an N-type impurity (phosphorus in this case) is implanted into the TFTactive semiconductor layer 508 in a self-aligned manner using thephotoresist 515 as a mask by ion doping to form an N-type source 516 and drain 517. . Here, since thegate electrode 512 is inside the distance x with respect to thephotoresist 515, as shown in the figure, thegate electrode 512 is in an offset state where the gate electrode and the source / drain do not overlap. The distance x can be increased or decreased by adjusting the etching time for aluminum wiring. As x, 0.3 to 5 μm was preferable. A TFT having such a structure is called an offset gate type TFT. (Fig. 5 (C))
[0025]
Thereafter, thephotoresists 513 to 515 were peeled off, and irradiation with KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) was performed to activate the impurity ions introduced into the active layer. Finally, a silicon oxide film having a thickness of 2000 to 1 μm, for example, 3000 μm, was formed as aninterlayer insulator 518 on the entire surface by a CVD method. Further, contact holes were formed in theTFT source 516, thedrain 517, and thesource wiring 510 of the lower-layer transistor, andaluminum wirings 519, 520, and 521 were formed to a thickness of 2000 to 1 μm, for example, 5000 mm. (Fig. 5 (D))
[0026]
In this embodiment, the TFT is an N-channel type. Originally, an N-channel TFT has high mobility, but when a negative voltage is applied to the gate electrode, the leakage current between the source and the drain increases, which causes practical difficulties. By using the offset type as in this example, the electric field strength in the vicinity of the drain could be relaxed and the above leakage current could be suppressed.
In the case of Example 1 (FIG. 1), a P-channel type was used as a TFT, but this has a problem in that a CMOS is formed in combination with an NMOS transistor having a low mobility and a high mobility on single crystal silicon. However, in this embodiment, the lower layer MOS transistor is a PMOS with a low mobility, and it is easy to balance the mobility.
[0027]
Example 3 FIG. 6 shows an example of the present invention (production process sectional view). First, afield insulator 602, a gatethermal oxide film 603, and an N⁺ type polycrystallinesilicon gate electrode 604 were formed on a singlecrystal silicon wafer 601 as in Example 1. Then, low-concentration phosphorus ions were implanted to form low-concentration N-type impurity regions (low-concentration N-type drain, N-type LDD) 605 and 606.
Further, an insulating film was formed on the entire surface, and this was anisotropically etched to form aside wall 604 on the side surface of the gate electrode. Then, N-type source 608 and drain 607 were formed by implanting high-concentration arsenic ions using the sidewall as a mask. Here, the source 608 is kept at_VL as in the circuit of FIG. Further, an interlayer insulator 609 was formed to form a lower layer transistor. (Fig. 6 (A))
[0028]
After that, the interlayer insulator 609 was etched to form a contact hole in thedrain 607 of the lower transistor. Then, thedrain wiring 610 of the lower transistor and thegate wiring 611 of the upper TFT were formed by an aluminum (including 1 wt% Si) film having a thickness of 3000 mm. (Fig. 6 (B))
Further, asilicon oxide film 612 having a thickness of 1200 mm was formed. This silicon oxide film functions as a gate insulating film of the TFT. And it was crystallized by laser irradiation. Then, the silicon film crystallized in this way was patterned and etched to form anactive semiconductor layer 613 of the TFT. Further, adoping mask 614 was formed using silicon oxide over the semiconductor layer. (Fig. 6 (C))
[0029]
In this state, boron ions were implanted into theactive semiconductor layer 613 of the TFT by ion doping to form a P-type source 615 and drain 616. Here, thesource 615 is kept at V_H as in the circuit of FIG. (Fig. 6 (D))
Thereafter, thermal annealing was performed at 450 ° C. for 1 hour to activate the source / drain of the TFT. Further, a contact hole was formed in thedrain wiring 617 of the lower transistor, and thealuminum wirings 617 and 6185000 mm were formed. In this way, a circuit equivalent to that shown in FIG. 4 could be formed. (Fig. 6 (E))
[0030]
In this example, the bottom gate type TFT is used, so that the contact hole opening process can be reduced as compared with the other examples, which is effective in improving the yield.
In the present invention, a method in which a metal material mainly composed of aluminum is used as the gate electrode of the upper transistor is shown. However, it has been effective to make this aluminum a 1/4 to 1/2 thickness thinner than the uppermost aluminum layer extending to the bonding pad to obtain a high-precision pattern. In addition, a semiconductor having the same conductivity type as the source / drain of the lower transistor or silicide such as tungsten may be used for this wiring.
[0031]
【The invention's effect】
According to the present invention, a multilayer semiconductor integrated circuit can be manufactured with high yield. The TFT used in the present invention is not limited to a simple structure as shown in the embodiments, but may have a low concentration drain (LDD) or may have various offset structures. Not too long. Further, the conductivity types of the lower and upper transistors may be different from each other as in the embodiment or may be the same.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a manufacturing process of a TFT according to Example 1.
FIG. 2 shows an arrangement of flip-flop circuits according to the first embodiment.
FIG. 3 shows an arrangement of flip-flop circuits according to the first embodiment.
4 shows a circuit arrangement of an SRAM according to Embodiment 1. FIG.
5 is a sectional view of a manufacturing process of a TFT according to Example 2. FIG.
6 is a cross-sectional view of a manufacturing process of a TFT according to Example 3. FIG.
[Explanation of symbols]
101Monocrystalline silicon wafer 102Field insulator 103 Gate oxide film oflower transistor 104 Gate wiring oflower transistor 105 Source oflower transistor 106 Drain oflower transistor 107 Interlayer insulator oflower transistor 108 Active semiconductor layer ofTFT 109Gate oxide film 110 of TFT Lowerlayer source wiring 111 Lowerlayer drain wiring 112TFT gate wiring 113TFT source 114TFT drain 115 TFT interlayer insulator 116-118 wiring

Claims

Translated fromJapanese

単結晶シリコン基板に形成された第１のソース領域および第１のドレイン領域と、
前記単結晶シリコン基板に形成された第１の酸化膜および第１の絶縁膜と、
前記第１の酸化膜上に形成された第１のゲイト配線と、
前記第１のゲイト配線上、前記第１の酸化膜上、および前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第２のソース領域および第２のドレイン領域を有する半導体膜と、
前記半導体膜上に形成された第２の酸化膜と、
前記第２の絶縁膜上、および前記第２の絶縁膜をエッチングすることによって形成されたコンタクトホールに形成された、第１のソース領域と接続するソース配線および第１のドレイン領域と接続するドレイン配線と、
前記第２の酸化膜上に形成された第２のゲイト配線と、
前記第２の絶縁膜上、前記第２の酸化膜上、前記ソース配線上、前記ドレイン配線上、および前記第２のゲイト配線上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成された、前記ソース配線と接続する第１の配線、前記第２のソース領域と接続する第２の配線、および前記第２のドレイン領域と接続する第３の配線とを有し、
前記ソース配線および前記ドレイン配線は、ＣＶＤ法によって前記コンタクトホールに形成されたアルミニウムおよびスパッタ法によって前記第２の絶縁膜上に形成されたアルミニウムを含み、
前記第２のゲイト配線はスパッタ法によって形成されたアルミニウムを含み、
前記第２のゲイト配線は前記ドレイン配線と一体にしてなることによって前記ドレイン配線と接続されてなり、
前記半導体膜は結晶性シリコン膜であり、
前記第２のゲイト配線を有する上層のＴＦＴ及び前記ドレイン配線と前記ソース配線とを有する下層のトランジスタからなることを特徴とする２層構造のトランジスタ。A first source region and a first drain region formed in the single crystal silicon substrate;
A first oxide film and a first insulating film formed on the single crystal silicon substrate;
A first gate wiring formed on the first oxide film;
A second insulating film formed on the first gate wiring, on the first oxide film, and on the first insulating film;
A semiconductor film having a second source region and a second drain region formed on the second insulating film;
A second oxide film formed on the semiconductor film;
A source wiring connected to the first source region and a drain connected to the first drain region formed on the second insulating film and in a contact hole formed by etching the second insulating film. Wiring and
A second gate wiring formed on the second oxide film;
A third insulating film formed on the second insulating film, on the second oxide film, on the source wiring, on the drain wiring, and on the second gate wiring;
A first wiring connected to the source wiring, a second wiring connected to the second source region, and a third wiring connected to the second drain region formed on the third insulating film. Wiring and
The source wiring and the drain wiring include aluminum formed in the contact hole by a CVD method and aluminum formed on the second insulating film by a sputtering method,
The second gate wiring includes aluminum formed by sputtering,
The second gate wiring is connected to the drain wiringby being integrated with the drain wiring,
The semiconductor film is a crystalline silicon film;
A two-layer transistor comprising an upper TFT having the second gate wiring and a lower transistor having the drain wiring and the source wiring.