JP3807633B2 - Method for manufacturing nonvolatile semiconductor memory device - Google Patents

Description

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【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置の製造方法に関し、スタックゲート型メモリセルを有する不揮発性半導体記憶装置の製造に用いて好適なものである。
【０００２】
【従来の技術】
従来より、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ(Electrically Erasable Programable Read Only
Memory) やフラッシュメモリなどが知られている。
【０００３】
特に、スタックゲート型メモリセル構造のフラッシュメモリは、メモリセルが１個の浮遊ゲート型トランジスタから構成できるので、製造工程を簡略化できビット当たりの単価を低くできるとともに高集積、大容量化が可能となり、ハードディスクやフロッピーディスクなどの磁気記録媒体などの置き換えを中心として広く用いられている。
【０００４】
これらの不揮発性半導体記憶装置などの半導体装置に従来から用いられてきた素子分離法としてＬＯＣＯＳ法などの選択酸化法がある。ＬＯＣＯＳ法は製造方法が簡便で、且つ、素子分離領域と素子領域との境界部での傾斜が緩やかであるため欠陥の発生を比較的制御しやすいという利点を有する。
【０００５】
しかし、高集積化の要請により素子が微細化されるにつれて、以下のような問題が生じてきた。すなわち、加工上の観点からは、バーズビークの発生に関連した素子分離のピッチ及び素子分離酸化膜厚の問題がある。また、電気特性上の観点からは、不純物の横方向拡散に関連したフィールド反転、狭チャネル効果及びパンチスルーの問題がある。
【０００６】
以下に、図９を参照しながら従来のＬＯＣＯＳ法を用いて素子分離を行った不揮発性半導体記憶装置について説明する。図９は、ＬＯＣＯＳ法を用いて素子分離を行った従来のスタックゲート型ＥＥＰＲＯＭメモリセルのワード線（制御ゲート）に沿った方向の断面図を示す。
【０００７】
図９において、シリコン基板３０１上にＬＯＣＯＳ法により素子分離酸化膜３０２が形成され、素子分離酸化膜３０２の間の素子領域には、トンネル酸化膜３０３を介して多結晶シリコン膜からなる浮遊ゲート３０４が形成され、さらに、浮遊ゲート３０４上には、絶縁膜３０５を介して多結晶シリコン膜からなるワード線（制御ゲート）３０６が形成されている。
【０００８】
このような構成では、ＬＯＣＯＳ法を用いて素子分離を行っているために、上記のような問題が微細化及び高集積化の妨げとなっていた。特に、ＥＥＰＲＯＭやフラッシュメモリの場合には、書き込みや消去の際に、ワード線３０６に５Ｖ以上の高電圧が印加されるために、素子分離酸化膜３０２の下に寄生チャネルが形成されやすく、特別の配慮が必要である。
【０００９】
そこで、図１０に示すようなトレンチ素子分離法が提案されている。図１０は、トレンチ素子分離法を適用したスタックゲート型ＥＥＰＲＯＭメモリセルのワード線に沿った方向の断面図を示す。
【００１０】
図１０において、シリコン基板４０１上にトンネル酸化膜層４０４を介して多結晶シリコン層からなる浮遊ゲート４０５が形成され、さらに、浮遊ゲート４０５上には絶縁層４０６を介して多結晶シリコン層からなる制御ゲート４０７が形成されている。そして、シリコン基板４０１、浮遊ゲート４０５及び制御ゲート４０７はトレンチ（溝）４０９によってメモリセル毎に素子分離され、トレンチ４０９はトレンチ絶縁膜４０３を介してＢＰＳＧ膜４０２によって埋め込まれ、制御ゲート４０７はタングステンシリサイドのワード線４０８に接続されている。
【００１１】
この構造では、トレンチ４０９によって、素子領域を分離すると同時に、浮遊ゲート４０５及び制御ゲート４０７もメモリセル毎に分離しており、微小なセル面積を実現するものと期待されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、図１０に示したようなトレンチ素子分離法では、基板にトレンチ（溝）を形成しなければならないために、製造工程が複雑になるという問題があった。また、トレンチの加工時に発生する欠陥の制御も困難であった。
【００１３】
また、携帯用機器などを主体とするフラッシュメモリの適用分野を考えた場合、電源電圧を低電圧化し、書き換え動作を高速化することも重要である。このため、単体のメモリセルの動作を考えた場合、トンネル酸化膜に実際に印加される電圧が、ホットエレクトロン注入やＦＮトンネリングの効率に影響を及ぼし、電源電圧の低電圧化などを行う場合に重要となってくる。
【００１４】
すなわち、トンネル酸化膜には制御ゲート電極に印加される電圧がそのまま印加されるのではなく、例えば書き込み動作時において実際にトンネル酸化膜に印加される電圧Ｖ_PROGは以下の式に示されるように制御ゲート電極に印加される電圧よりも低い値となる。
【００１５】
Ｖ_PROG＝Ｋ_PROG×Ｖ_CG …（１）
Ｋ_PROG＝Ｃ_FC／（Ｃ_FC＋Ｃ_FCH＋Ｃ_FD＋Ｃ_FS） …（２）
ここで、Ｋ_PROG：書き込み動作時の容量結合比
Ｖ_CG ：制御ゲート電極に印加される電圧
Ｃ_FC ：制御ゲート電極と浮遊ゲート電極間の容量
Ｃ_FCH：浮遊ゲート電極とチャネル領域間の容量
Ｃ_FD ：浮遊ゲート電極とドレイン拡散層間の容量
Ｃ_FS ：浮遊ゲート電極とソース拡散層間の容量
である。
【００１６】
従って、例えば書き込み動作において、ホットエレクトロン注入やＦＮトンネリングの効率を向上させるためには、容量結合比（カップリングレシオ）を大きくするようにメモリセルの構造を最適化することが必要である。
【００１７】
このため、（２）式から明らかなように、容量結合比を大きくして制御ゲート電極に供給する電圧を低電圧化し、書き換え速度を速くするためには、制御ゲート電極と浮遊ゲート電極とがオーバーラップする領域の面積を大きくすることが効果的である。
【００１８】
そこで、本発明の目的は、ＬＯＣＯＳ法やトレンチ素子分離法で素子分離された場合のような欠点を持たず、書き込み時の電圧を低くするとともに高集積化が可能な不揮発性半導体記憶装置及びその製造方法を提供することである。
【００１９】
【課題を解決するための手段】
本発明に係る第１の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、第２の導電膜を全面に形成する工程と、前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、前記隙間を埋める第３の絶縁膜を全面に形成する工程と、前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成すると共に、前記半導体基板の表面の一部を露出する工程と、前記半導体基板の露出している部分に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成する工程と、を有することを特徴とする。
【００２０】
ここで、前記ソース拡散層及びドレイン拡散層を形成する工程は、前記半導体基板の露出している部分にイオン注入を行う工程を有してもよい。
【００２１】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、前記第１の絶縁膜の脇に沿って前記半導体基板の表面に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成すると共に、これらの間にチャネル領域を形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、第２の導電膜を全面に形成する工程と、前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、前記隙間を埋める第３の絶縁膜を全面に形成する工程と、前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成する工程と、を有することを特徴とする。
【００２２】
ここで、前記ソース拡散層及びドレイン拡散層を形成する工程は、前記第２の方向からの斜めイオン注入を行う工程を有してもよい。
【００２３】
また、前記第２の絶縁膜及びサイドウォール絶縁膜がシリコン酸化膜からなり、前記第３の絶縁膜がシリコン窒化膜からなることが好ましい。
【００２４】
更に、前記第４の絶縁膜として、順次積層されたシリコン窒化膜、シリコン酸化膜及びシリコン窒化膜からなる積層体を形成することが好ましい。
【００２９】
【実施例】
以下、本発明の第１実施例による不揮発性半導体記憶装置を図１及び図２を参照しながら説明する。図１は本発明の第１実施例によるメモリセルのパターンを示す平面図であり、図２は図１のＡ−Ａ線で切断した断面図である。
【００３０】
図２において、Ｐ型シリコン基板１０１上には、素子分離を行うシールドゲート電極１０３がシールドゲート絶縁膜１０２を介して形成されており、シールドゲート電極１０３に所定の電圧を印加することによりシールドゲート電極１０３の間に形成される素子領域を互いに電気的に分離する。また、サイドウォール酸化膜１０７がシールドゲート電極１０３の側面に形成されるとともにシールドキャップ酸化膜１０４がシールドゲート電極１０３の上面に形成されている。
【００３１】
シールドゲート電極１０３によって素子分離されたチャネル領域には、トンネル酸化膜１０８として５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成され、トンネル酸化膜１０８の上部には、浮遊ゲート電極１０９として導電性の多結晶シリコン膜がシールドゲート電極１０３上に跨がるとともに隙間領域１０５′′を有するように形成されている。
【００３２】
浮遊ゲート電極１０９の上面、側面及びシールドゲート電極１０３上に跨がった部分の浮遊ゲート電極１０９の下面には、層間絶縁膜１１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜１１０の外周部には、制御ゲート電極１１１として導電性の多結晶シリコン膜が隙間領域１０５′′を埋め込むように形成されている。
【００３３】
また、図１のＡ−Ａ線と直交する方向では、浮遊ゲート電極１０９の両側にＮ型のドレイン拡散層１１３及びソース拡散層１１４が形成されており、ドレイン拡散層１１３及びソース拡散層１１４は２つの浮遊ゲート電極１０９で共有されている。ドレイン拡散層１１３及びソース拡散層１１４には、不純物として砒素が１×１０¹⁸〜１×１０²¹cm^-3程度の表面濃度で導入されている。また、ドレイン拡散層１１３は、ドレインコンタクト１１５を介して不図示の金属配線層に接続されており、ソース拡散層１１４もソースコンタクト１１６を介して不図示の金属配線層に接続されている。
【００３４】
次に、本発明の第１実施例による不揮発性半導体記憶装置の動作を図３を参照しながら説明する。図３は、本発明の第１実施例による不揮発性半導体記憶装置のメモリセルアレイの一部を等価的に示す回路図である。
【００３５】
書き込み時において、例えばメモリセルトランジスタＴ３を選択する場合、図示しないデコーダにより例えばビット線Ｄ０に６Ｖ、ビット線Ｄ１に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１０Ｖ、ワード線Ｗ０、Ｗ２に０Ｖを印加することにより、メモリセルトランジスタＴ３のドレイン拡散層１１３に６Ｖ、ソース拡散層１１４に０Ｖ、制御ゲート電極１１１に１０Ｖの電圧を与える。
【００３６】
このため、メモリセルトランジスタＴ３のチャネル領域に電流が流れ、ドレイン拡散層１１３の近傍のチャネル領域に生成されたピンチオフ領域において電界により加速された電子がホットエレクトロンとなり、トンネル酸化膜１０８のエネルギー障壁を越えて浮遊ゲート電極１０９に注入される。注入された電子は、電気的に浮遊状態にある浮遊ゲート電極１０９中に保持されるので、メモリセルトランジスタＴ３のしきい値電圧は、例えば初期状態の２Ｖ程度から７Ｖ程度に上昇し書き込みが行われる。
【００３７】
また、消去時において、図示しないデコーダにより例えばビット線Ｄ０、Ｄ１を開放にし、ソース線Ｓ０に１２Ｖ、ワード線Ｗ０〜Ｗ２に０Ｖを印加することにより、ドレイン拡散層１１３を浮遊状態とし、ソース拡散層１１４に１２Ｖ、制御ゲート電極１１１に０Ｖの電圧を与える。
【００３８】
このため、浮遊ゲート電極１０９中の電子が、ＦＮトンネリングによりトンネル酸化膜１０８を介してソース拡散層１１４に引き抜かれ、メモリセルトランジスタＴ３〜Ｔ６のしきい値電圧は例えば７Ｖ程度から２Ｖ程度に下降しセクター消去が行われる。
【００３９】
また、読み出し時においては、例えばメモリセルトランジスタＴ３を選択する場合、図示しないデコーダにより例えばビット線Ｄ０に１Ｖ、ビット線Ｄ１に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に５Ｖ、ワード線Ｗ０、Ｗ２に０Ｖを印加することにより、メモリセルトランジスタＴ３のドレイン拡散層１１３に１Ｖ、ソース拡散層１１４に０Ｖ、制御ゲート電極１１１に５Ｖの電圧を与え、メモリセルトランジスタＴ３に電流が流れるかどうかを不図示のセンスアンプにより検出する。
【００４０】
この第１実施例において、書き込み時に制御ゲート電極１１１に印加する電圧を従来の１２Ｖ程度から１０Ｖ程度に減少でき、動作時における低電圧化が可能となる。
【００４１】
以上説明したように、本発明の第１実施例による不揮発性半導体記憶装置によれば、素子分離領域にシールドゲート絶縁膜１０２を介してシールドゲート電極１０３を形成し、シールドゲート電極１０３に例えば電源電圧Ｖ_ccなどの所定の電圧を印加することによりシールドゲート電極１０３の間に形成される素子領域を互いに電気的に分離しているので、ＬＯＣＯＳ法に比べて素子領域における寸法シフトを抑制でき、メモリセルの面積を縮小できる。また、素子分離領域にチャネルストップ不純物層を形成する必要がないため素子間の狭チャネル効果を抑制できる。さらに、シールドゲート電極１０３は基準電位に固定されるため、ワード線に高電圧が印加された場合でも、寄生チャネルが発生することを防止できる。また、浮遊ゲート電極１０９の上下面から制御電圧を印加することにより、セルサイズを大きくすることなく浮遊ゲート電極１０９と制御ゲート電極１１１との容量結合比を向上でき、低電圧の書き込みが可能となる。
【００４２】
次に、本発明の第１実施例による不揮発性半導体記憶装置の製造方法を図４を参照しながら説明する。図４は、本発明の第１実施例による不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【００４３】
まず、図４（ａ）に示すように、Ｐ型シリコン基板１０１に熱酸化法又はＣＶＤ法によって、厚みが５０〜１００ｎｍ程度のシリコン酸化膜１０２′を形成する。そして、ＣＶＤ法によって、厚みが１００〜３００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコン膜１０３′、厚みが１００〜３００ｎｍ程度のシリコン酸化膜１０４′、厚みが１００〜２００ｎｍ程度のシリコン窒化膜１０５′を順次形成する。
【００４４】
次に、図４（ｂ）に示すように、シリコン酸化膜１０２′、多結晶シリコン膜１０３′、シリコン酸化膜１０４′、シリコン窒化膜１０５′をフォトリソグラフィー及び異方性ドライエッチングによってパターニングし、素子分離領域にシールドゲート酸化膜１０２、シールドゲート電極１０３、シールドキャップ酸化膜１０４、シールドキャップ窒化膜１０５を形成する。その後、厚みが１００〜３００ｎｍ程度のシリコン酸化膜を全面に堆積し、異方性ドライエッチングを施すことにより、サイドウォール酸化膜１０７をシールドゲート電極１０３の側壁に形成する。
【００４５】
次に、図４（ｃ）に示すように、ウエットエッチングにより素子領域のＰ型シリコン基板１１の表面を露出させた後、熱酸化法によってトンネル酸化膜１０８として１０ｎｍ程度の膜厚のシリコン酸化膜を形成する。なお、トンネル酸化膜１０８として酸化膜を急速熱処理法を用いて窒化した酸窒化膜を使用してもよい。その後、１００〜３００ｎｍ程度の膜厚の導電性多結晶シリコン膜をＣＶＤ法などにより形成し、フォトリソグラフィー及びドライエッチングにより、シールドゲート電極１０３上において前記多結晶シリコン膜を図１のＡ−Ａ方向に分離させて浮遊ゲート電極１０９を形成する。
【００４６】
次に、図４（ｄ）に示すように、熱リン酸を用いたウエットエッチングによりシールドキャップ窒化膜１０５の少なくとも一部を除去し、浮遊ゲート電極１０９とシールドキャップ酸化膜１０４との間に隙間領域１５′′を形成する。その後、浮遊ゲート電極１０９の上部、側部及び隙間領域１５′′における浮遊ゲート電極１０９の下面上に、層間絶縁膜１１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯＮＯ絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により１０ｎｍ程度の膜厚に形成し、シリコン窒化膜はＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮＯ絶縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により５ｎｍ程度の膜厚に形成する。
【００４７】
次に、図４（ｅ）に示すように、ＣＶＤ法などにより層間絶縁膜１１０の表面を覆うように導電性の多結晶シリコン膜を形成した後、フォトリソグラフィー及びドライエッチングにより前記多結晶シリコン膜を図１のＡ−Ａ方向と直交する方向に分離させ、制御ゲート電極１１１を形成する。この時、浮遊ゲート電極１０９及び層間絶縁膜１１０も同時にエッチングを行い、浮遊ゲート電極１０９及び層間絶縁膜１１０も図１のＡ−Ａ方向と直交する方向に分離させる。なお、制御ゲート電極１１１は、シート抵抗の低減のためポリサイドやシリサイド構造としてもよい。
【００４８】
次に、制御ゲート電極１１１をマスクとして砒素などの不純物を注入エネルギー５０〜９０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でイオン注入することにより、図１のＮ型のドレイン拡散層１１３及びソース拡散層１１４を形成する。そして、ＣＶＤ法により層間絶縁膜として燐及びボロンを含んだシリコン酸化膜（ＢＰＳＧ膜）を形成し、ドレインコンタクト１１５及びソースコンタクト１１６を開口した後、スパッタ法によってＡｌ−Ｓｉ−Ｃｕなどの金属配線層を形成する。
【００４９】
以上により、簡便な方法で浮遊ゲート電極１０９の上面及び下面の一部に制御ゲート電極１１１を形成できるとともに寸法シフトの発生しない素子分離領域を形成できる。
【００５０】
次に、本発明の第２実施例による不揮発性半導体記憶装置を図５及び図６を参照しながら説明する。図５は本発明の第２実施例によるメモリセルのパターンを示す平面図であり、図６は図５のＡ−Ａ線で切断した断面図である。
【００５１】
図６において、Ｐ型シリコン基板２０１上には、素子分離を行うシールドゲート電極２０３がシールドゲート絶縁膜２０２を介して形成されており、シールドゲート電極２０３に所定の電圧を印加することによりシールドゲート電極２０３の間に形成される素子領域を互いに電気的に分離する。また、サイドウォール窒化膜２０７がシールドゲート電極２０３の側面に形成されるとともにシールドキャップ酸化膜２０４がシールドゲート電極２０３の上面に形成されている。さらに、シールドゲート電極２０３の下方のＰ型シリコン基板２０１にはソース／ドレインとなる埋め込み拡散層２０６が形成されている。この埋め込み拡散層２０６は、浮遊ゲート電極２０９の一部の領域にオーバーラップするように形成されており、不純物として砒素が１×１０¹⁸〜１×１０²¹cm^-3程度の表面濃度で導入されている。
【００５２】
シールドゲート電極２０３によって素子分離されたチャネル領域には、トンネル酸化膜２０８として５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化により形成され、トンネル酸化膜２０８の上部に浮遊ゲート電極２０９として導電性の多結晶シリコン膜が隙間領域２０５′′を有するようにシールドゲート電極２０３に跨がって形成されている。
【００５３】
浮遊ゲート電極２０９の上面、側面及びシールドゲート電極２０３上に跨がった部分の浮遊ゲート電極２０９の下面には、層間絶縁膜２１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜２１０の外周部には、制御ゲート電極２１１として導電性の多結晶シリコン膜が隙間領域２０５′′を埋め込むように形成されている。
【００５４】
図５に示すように、埋め込み拡散層２０６は、ワード線に直交する方向のメモリセルに共通に形成されている。そして、埋め込み拡散層２０６の一方（ドレイン）は、所定ブロック毎に設けられたビットコンタクトを介してビット線に接続しており、他方（ソース）は、やはり所定ブロック毎に設けられたソースコンタクトを介してソース線に接続されている。すなわち、各ブロック内では、シリコン基板２０１内の埋め込み拡散層２０６の一方（ドレイン）がビット線を構成し、他方（ソース）がソース線を構成している。このような構成により、各メモリセルにおけるビットコンタクト及びソースコンタクトが不要となり、その結果、各メモリセルの面積縮小が可能となる。
【００５５】
次に、本発明の第２実施例による不揮発性半導体記憶装置の動作を図７を参照しながら説明する。図７は本発明の第２実施例による不揮発性半導体記憶装置を等価的に示す回路図である。
【００５６】
書き込み時において、例えばメモリセルトランジスタＴ５を選択する場合、図示しないデコーダにより例えばビット線Ｄ１に３Ｖ、ビット線Ｄ０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に−９Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ１に３Ｖ、選択ワード線ＳＷ２に０Ｖを印加することにより、選択トランジスタＳＴ２をオン、選択トランジスタＳＴ５をオフさせ、メモリセルトランジスタＴ５のソース拡散層を浮遊状態とし、ドレイン拡散層に３Ｖ、、制御ゲート電極２１１に−９Ｖの電圧を与える。
【００５７】
このため、ＦＮトンネリングにより浮遊ゲート電極２０９中の電子がドレイン拡散層に引き抜かれメモリセルトランジスタＴ５の書き込みが行われる。
【００５８】
また、消去時において、図示しないデコーダにより例えばビット線Ｄ０〜Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加することにより、選択トランジスタＳＴ２、ＳＴ５をオンさせ、ドレイン拡散層及びソース拡散層に０Ｖ、制御ゲート電極２１１に０Ｖの電圧を与える。
【００５９】
このため、ＦＮトンネリングにより基板２０１からワード線Ｗ１に接続されているメモリセルトランジスタＴ４〜Ｔ６に電子が注入され、セクター消去がおこなわれる。
【００６０】
また、読み出し時においては、例えばメモリセルトランジスタＴ５を選択する場合、図示しないデコーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加することにより、選択トランジスタＳＴ２、ＳＴ５をオンさせ、メモリセルトランジスタＴ５のドレイン拡散層に１Ｖ、ソース拡散層に０Ｖ、制御ゲート電極２１１に３Ｖの電圧を与え、メモリセルトランジスタＴ５に電流が流れるかどうかを不図示のセンスアンプで検出する。
【００６１】
この第２実施例において、制御ゲート電極２１１と浮遊ゲート電極２０９の容量結合比が向上しているので、書き込み時における制御ゲート電極２１１に印加する電圧を減少でき、動作時における低電圧化が可能となる。
【００６２】
以上説明したように、本発明の第２実施例による不揮発性半導体記憶装置によれば、素子分離領域にシールドゲート絶縁膜２０２を介してシールドゲート電極２０３を形成し、シールドゲート電極２０３に所定の電圧を印加することによりシールドゲート電極２０３の間に形成される素子領域を互いに電気的に分離するとともにソース／ドレインを埋め込み拡散層２０６としてドレインコンタクトやソースコンタクトをなくすようにしたので、従来に比べてメモリセルの面積のより一層の縮小が可能になる。また、浮遊ゲート電極２０９の上下面から制御電圧を印加することにより、セルサイズを大きくすることなく浮遊ゲート電極２０９と制御ゲート電極２１１との容量結合比を向上でき、低電圧の書き込みが可能となる。
【００６３】
次に、本発明の第２実施例による製造方法を図８を参照しながら説明する。図８は、本発明の第２実施例による製造方法を工程順に示す概略断面図である。
【００６４】
まず、図８（ａ）に示すように、Ｐ型シリコン基板２０１に熱酸化法又はＣＶＤ法によって、厚みが５０〜１００ｎｍ程度のシリコン酸化膜２０２′を形成する。そして、ＣＶＤ法によって、厚みが１００〜３００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコン膜２０３′、厚みが１００〜３００ｎｍ程度のシリコン酸化膜２０４′、厚みが１００〜２００ｎｍ程度のシリコン窒化膜２０５′を順次形成する。
【００６５】
次に、図８（ｂ）に示すように、シリコン酸化膜２０２′、多結晶シリコン膜２０３′、シリコン酸化膜２０４′、シリコン窒化膜２０５′をフォトリソグラフィー及び異方性ドライエッチングによってパターニングし、素子分離領域にシールドゲート酸化膜２０２、シールドゲート電極２０３、シールドキャップ酸化膜２０４、シールドキャップ窒化膜２０５を形成する。
【００６６】
次に、図８（ｃ）に示すように、斜めイオン注入２１２によりシールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５をマスクとしてシリコン基板２０１内に砒素を打ち込み、埋め込み拡散層２０６を形成する。この時の条件としては、砒素を打ち込む場合、エネルギーを５０〜９０ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2に設定する。
【００６７】
さらに、打ち込みの角度θは、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５の膜厚の合計（高さ）をａ、間隔をｂとすると、
θ＝ｔａｎ^-1（ａ／ｂ）
で与えられる。例えば、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５の厚みがそれぞれ５０ｎｍ、１００ｎｍ、１００ｎｍ、１００ｎｍ（ａ＝０．３５μｍ）で、間隔ｂが１μｍの時、打ち込みの角度θはおよそ２０〜２１°となり、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５の厚みがそれぞれ１００ｎｍ、３００ｎｍ、２００ｎｍ、３００ｎｍ（ａ＝０．９μｍ）で、間隔ｂが１μｍの時、打ち込みの角度θはおよそ４２〜４５°となる。
【００６８】
このように基板２０１に対して斜め方向からイオン注入２１２を行うことにより、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５がマスクとなって、それらの端部近傍部分に、互いに離隔した埋め込み拡散層２０６が自己整合的に形成される。そして、この時打ち込まれた不純物が後の熱処理によって若干横方向に拡散し、シールドゲート酸化膜２０２の下方に一部が重なった形の埋め込み拡散層２０６が形成される。
【００６９】
次に、図８（ｄ）に示すように、厚みが１００〜３００ｎｍ程度のシリコン窒化膜を全面に堆積し、異方性ドライエッチングを施すことにより、サイドウォール窒化膜２０７をシールドゲート電極２０３の側壁に形成する。その後、ウエットエッチングにより素子領域のＰ型シリコン基板２０１の表面を露出させた後、熱酸化法によってトンネル酸化膜２０８として１０ｎｍ程度の膜厚のシリコン酸化膜を形成する。この時、シールド電極２０３を構成する多結晶シリコンも同時に酸化されないようにするため、シールドキャップ絶縁膜２０４及びサイドウォール窒化膜２０７は、いずれも、耐酸化性を有するシリコン窒化膜で構成するのが望ましいが、一方又は両方ともシリコン酸化膜であってもよい。なお、トンネル酸化膜２０８として酸化膜を急速熱処理法を用いて窒化した酸窒化膜を使用してもよい。その後、１００〜３００ｎｍ程度の膜厚の導電性多結晶シリコン膜をＣＶＤ法などにより形成し、フォトリソグラフィー及びドライエッチングにより、シールドゲート電極２０３上において前記多結晶シリコン膜を図５のＢ−Ｂ方向に分離させて浮遊ゲート電極２０９を形成する。
【００７０】
次に、図８（ｅ）に示すように、熱リン酸を用いたウエットエッチングによりシールドキャップ窒化膜２０５の少なくとも一部を除去し、浮遊ゲート電極２０９とシールドキャップ酸化膜２０４との間に隙間領域２０５′′を形成する。その後、浮遊ゲート電極１０９の上部、側部及び隙間領域２０５′′における浮遊ゲート電極２０９の下面上に、層間絶縁膜２１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯＮＯ絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により１０ｎｍ程度の膜厚に形成し、シリコン窒化膜はＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮＯ絶縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により５ｎｍ程度の膜厚に形成する。
【００７１】
次に、ＣＶＤ法などにより層間絶縁膜２１０の表面を覆うように導電性の多結晶シリコン膜を形成した後、フォトリソグラフィー及びドライエッチングにより前記多結晶シリコン膜を図５のＢ−Ｂ方向と直交する方向に分離させ、制御ゲート電極２１１を形成する。この時、浮遊ゲート電極２０９及び層間絶縁膜２１０も同時にエッチングを行い、浮遊ゲート電極２０９及び層間絶縁膜２１０も図５のＢ−Ｂ方向と直交する方向に分離させる。なお、制御ゲート電極２１１は、シート抵抗の低減のためポリサイドやシリサイド構造としてもよい。
【００７２】
以上により、簡便な方法で浮遊ゲート電極２０９の上面及び下面の一部に制御ゲート電極２１１を形成できるとともにソース／ドレインを埋め込み拡散層２０６としてドレインコンタクトやソースコンタクトをなくすことができる。
【００７３】
また、本発明は、記憶装置に限らずゲート、ソース及びドレインを有する各種半導体装置の製造方法に適用が可能である。それらの場合、上述した製造方法において、ゲート構造の形成方法のみを異ならせればよい。例えば、ＭＯＳトランジスタを形成する場合、図８（ｄ）〜（ｅ）の工程において、シリコン基板２０１の表面にゲート酸化膜を形成した後、その上に、多結晶シリコン膜等からなるゲート配線をパターン形成すればよい。
【００７４】
さらに、以上に説明した実施例では、浮遊ゲート１０８、２０８を有するスタックゲート型ＥＥＰＲＯＭの場合を説明したが、本発明は、同様に高電圧を印加するＭＮＯＳ型の不揮発性半導体記憶装置についても、殆ど同様にして適用が可能である。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、シールドゲート絶縁膜を介して形成されたシールドゲート電極に所定の電圧を印加することによって素子分離を行うとともに、制御ゲート電極の一部の領域が浮遊ゲート電極の下面に絶縁膜を介して接するようにしたので、メモリセルの面積を大きくすることなしに容量結合比を大きくすることができ、メモリセルの動作時における低電圧化及び、高速化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例による不揮発性半導体記憶装置のメモリセルのパターンを示す平面図である。
【図２】本発明の第１実施例による不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【図３】本発明の第１実施例による不揮発性半導体記憶装置を等価的に示す回路図である。
【図４】本発明の第１実施例による不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２実施例による不揮発性半導体記憶装置のメモリセルのパターンを示す平面図である。
【図６】本発明の第２実施例による不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【図７】本発明の第２実施例による不揮発性半導体記憶装置を等価的に示す回路図である。
【図８】本発明の第２実施例による不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図９】従来の不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【図１０】従来の不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【符号の説明】
１０１、２０１ Ｐ型シリコン半導体基板
１０２、２０２ シールドゲート絶縁膜
１０２′、２０２′ シリコン酸化膜
１０３、２０３ シールドゲート電極
１０３′、２０３′ 多結晶シリコン膜
１０４、２０４ シールドキャップ酸化膜
１０４′、２０４′ シリコン酸化膜
１０５、２０５ シールドキャップ窒化膜
１０５′、２０５′ シリコン窒化膜
１０５′′、２０５′′ 隙間領域
２０６ 埋め込み拡散層
１０７ サイドウォール酸化膜
２０７ サイドウォール窒化膜
１０８、２０８ トンネル酸化膜
１０９、２０９ 浮遊ゲート電極
１１０、２１０ 層間絶縁膜
１１１、２１１ 制御ゲート電極
１１３ ドレイン拡散層
１１４ ソース拡散層
１１５ ドレインコンタクト
１１６ ソースコンタクト
Ｔ１〜Ｔ１２ メモリセルトランジスタ
ＳＴ１〜ＳＴ６ 選択トランジスタ
Ｄ０〜Ｄ２ ビット線
Ｗ０〜Ｗ３ ワード線
Ｓ０ ソース線
ＳＷ１、ＳＷ２ 選択ワード線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device capable of electrically writing and erasing data, and is suitable for use in manufacturing a nonvolatile semiconductor memory device having stack gate type memory cells.
[0002]
[Prior art]
Conventionally, EEPROM (Electrically Erasable Programmable Read Only) is a nonvolatile semiconductor memory device that can electrically write and erase data.
Memory) and flash memory are known.
[0003]
In particular, a flash memory having a stack gate type memory cell structure can be composed of a single floating gate type transistor, so that the manufacturing process can be simplified, the unit price per bit can be reduced, and high integration and large capacity can be achieved. Therefore, it is widely used mainly for replacement of magnetic recording media such as hard disks and floppy disks.
[0004]
There is a selective oxidation method such as a LOCOS method as an element isolation method that has been conventionally used in semiconductor devices such as these nonvolatile semiconductor memory devices. The LOCOS method has an advantage that the manufacturing method is simple and the occurrence of defects is relatively easy to control because the slope at the boundary between the element isolation region and the element region is gentle.
[0005]
However, as devices are miniaturized due to the demand for higher integration, the following problems have arisen. In other words, from the viewpoint of processing, there are problems of element isolation pitch and element isolation oxide film thickness related to the occurrence of bird's beaks. Further, from the viewpoint of electrical characteristics, there are problems of field inversion, narrow channel effect and punch-through related to the lateral diffusion of impurities.
[0006]
Hereinafter, a nonvolatile semiconductor memory device in which element isolation is performed using the conventional LOCOS method will be described with reference to FIG. FIG. 9 shows a cross-sectional view in the direction along the word line (control gate) of a conventional stack gate type EEPROM memory cell in which element isolation is performed using the LOCOS method.
[0007]
In FIG. 9, an elementisolation oxide film 302 is formed on asilicon substrate 301 by a LOCOS method, and afloating gate 304 made of a polycrystalline silicon film is provided in an element region between the elementisolation oxide films 302 via atunnel oxide film 303. Furthermore, a word line (control gate) 306 made of a polycrystalline silicon film is formed on thefloating gate 304 with aninsulating film 305 interposed therebetween.
[0008]
In such a configuration, since element isolation is performed using the LOCOS method, the above-described problems hinder miniaturization and high integration. In particular, in the case of an EEPROM or a flash memory, since a high voltage of 5 V or more is applied to theword line 306 during writing or erasing, a parasitic channel is likely to be formed under the elementisolation oxide film 302. Consideration is necessary.
[0009]
Therefore, a trench element isolation method as shown in FIG. 10 has been proposed. FIG. 10 is a cross-sectional view in the direction along the word line of the stacked gate type EEPROM memory cell to which the trench element isolation method is applied.
[0010]
In FIG. 10, afloating gate 405 made of a polycrystalline silicon layer is formed on asilicon substrate 401 via a tunneloxide film layer 404, and further made of a polycrystalline silicon layer via aninsulating layer 406 on thefloating gate 405. Acontrol gate 407 is formed. Thesilicon substrate 401, thefloating gate 405, and thecontrol gate 407 are separated for each memory cell by a trench (groove) 409. Thetrench 409 is buried by the BPSGfilm 402 through thetrench insulating film 403, and thecontrol gate 407 is made of tungsten. A silicide word line 408 is connected.
[0011]
In this structure, the element region is separated by thetrench 409, and at the same time, thefloating gate 405 and thecontrol gate 407 are also separated for each memory cell, and it is expected to realize a very small cell area.
[0012]
[Problems to be solved by the invention]
However, the trench element isolation method as shown in FIG. 10 has a problem that the manufacturing process becomes complicated because a trench (groove) must be formed in the substrate. In addition, it is difficult to control defects that occur during trench processing.
[0013]
In addition, considering the application field of flash memory mainly composed of portable devices, it is also important to reduce the power supply voltage and speed up the rewriting operation. Therefore, when considering the operation of a single memory cell, the voltage actually applied to the tunnel oxide film affects the efficiency of hot electron injection and FN tunneling, and the power supply voltage is lowered. It becomes important.
[0014]
That is, the voltage applied to the control gate electrode is not applied as it is to the tunnel oxide film, but for example, the voltage V actually applied to the tunnel oxide film during the write operation._PROG Is a value lower than the voltage applied to the control gate electrode as shown in the following equation.
[0015]
V_PROG = K_PROG × V_CG ... (1)
K_PROG = C_FC / (C_FC + C_FCH + C_FD + C_FS (2)
Where K_PROG : Capacitive coupling ratio during write operation
V_CG : Voltage applied to the control gate electrode
C_FC : Capacitance between control gate electrode and floating gate electrode
C_FCH : Capacitance between floating gate electrode and channel region
C_FD : Capacitance between floating gate electrode and drain diffusion layer
C_FS : Capacitance between floating gate electrode and source diffusion layer
It is.
[0016]
Therefore, for example, in order to improve the efficiency of hot electron injection and FN tunneling in the write operation, it is necessary to optimize the structure of the memory cell so as to increase the capacitive coupling ratio (coupling ratio).
[0017]
For this reason, as is clear from the equation (2), in order to increase the capacitive coupling ratio to lower the voltage supplied to the control gate electrode and increase the rewriting speed, the control gate electrode and the floating gate electrode are It is effective to increase the area of the overlapping region.
[0018]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a non-volatile semiconductor memory device capable of reducing the voltage at the time of writing and achieving high integration without having the drawbacks when the elements are isolated by the LOCOS method or the trench element isolation method. It is to provide a manufacturing method.
[0019]
[Means for Solving the Problems]
According to the first non-volatile semiconductor memory device manufacturing method of the present invention, a first insulating film, a first conductive film, a second insulating film, and a third insulating film are formed on a first conductive type semiconductor substrate. And sequentially patterning the first insulating film, the first conductive film, the second insulating film, and the third insulating film into a shape extending in a first direction. Exposing a part of the surface of the substrate; and forming a sidewall insulating film on a side surface of the first insulating film, the first conductive film, the second insulating film, and the third insulating film. And forming a tunnel insulating film on the surface of the semiconductor substrate exposed from the first insulating film, the first conductive film, the second insulating film, the third insulating film, and the sidewall insulating film A step of forming a second conductive film on the entire surface, and a step of forming the second conductive film. Removing the portion on the third insulating film to form a floating gate electrode, and removing at least part of the portion of the third insulating film below the floating gate electrode to thereby form the floating gate electrode. Forming a gap below the gate electrode; forming a fourth insulating film covering the entire exposed surface of the floating gate electrode while leaving the gap; and covering the entire surface of the third insulating film filling the gap. And forming the floating gate by patterning the third conductive film, the fourth insulating film, and the floating gate electrode into a shape extending in a second direction intersecting the first direction. Forming a control gate electrode sandwiching the fourth insulating film with the electrode from the third conductive film, exposing a part of the surface of the semiconductor substrate, and exposing the semiconductor substrate; Second part By introducing conductive impurities, and having a step of forming a source diffusion layer and drain diffusion layer.
[0020]
Here, the step of forming the source diffusion layer and the drain diffusion layer may include a step of implanting ions into the exposed portion of the semiconductor substrate.
[0021]
According to the second non-volatile semiconductor memory device manufacturing method of the present invention, a first insulating film, a first conductive film, a second insulating film, and a third insulating film are formed on a first conductive type semiconductor substrate. And sequentially patterning the first insulating film, the first conductive film, the second insulating film, and the third insulating film into a shape extending in a first direction. Forming a source diffusion layer and a drain diffusion layer by exposing a part of the surface of the substrate, and introducing a second conductivity type impurity into the surface of the semiconductor substrate alongside the first insulating film; And a step of forming a channel region therebetween, and a sidewall insulating film on the side surfaces of the first insulating film, the first conductive film, the second insulating film, and the third insulating film. Forming the first insulating film; the first conductive film; Forming a tunnel insulating film on the surface of the semiconductor substrate exposed from the second insulating film, the third insulating film, and the sidewall insulating film; and forming a second conductive film over the entire surface; Removing a part of the second conductive film on the third insulating film to form a floating gate electrode; and at least a part of a part of the third insulating film under the floating gate electrode A step of forming a gap under the floating gate electrode, a step of forming a fourth insulating film covering the entire exposed surface of the floating gate electrode while leaving the gap, and the gap Forming a third insulating film to be buried on the entire surface, and extending the third conductive film, the fourth insulating film, and the floating gate electrode in a second direction intersecting the first direction; By patterning before Forming a control gate electrode sandwiching said fourth insulating film between the floating gate electrode from the third conductive film, and having a.
[0022]
Here, the step of forming the source diffusion layer and the drain diffusion layer may include a step of performing oblique ion implantation from the second direction.
[0023]
Preferably, the second insulating film and the sidewall insulating film are made of a silicon oxide film, and the third insulating film is made of a silicon nitride film.
[0024]
Furthermore, it is preferable to form a stacked body including a silicon nitride film, a silicon oxide film, and a silicon nitride film sequentially stacked as the fourth insulating film.
[0029]
【Example】
Hereinafter, a nonvolatile semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view showing a memory cell pattern according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line AA of FIG.
[0030]
In FIG. 2, ashield gate electrode 103 for element isolation is formed on a P-type silicon substrate 101 via a shieldgate insulating film 102, and a shield gate is formed by applying a predetermined voltage to theshield gate electrode 103. The element regions formed between theelectrodes 103 are electrically separated from each other. Asidewall oxide film 107 is formed on the side surface of theshield gate electrode 103 and a shieldcap oxide film 104 is formed on the upper surface of theshield gate electrode 103.
[0031]
In the channel region separated by theshield gate electrode 103, a silicon oxide film having a thickness of about 50 to 130 mm is formed by thermal oxidation as thetunnel oxide film 108. The floatinggate electrode 109 is formed above thetunnel oxide film 108. A conductive polycrystalline silicon film is formed so as to straddle theshield gate electrode 103 and to have agap region 105 ″.
[0032]
On the upper surface and side surfaces of the floatinggate electrode 109 and the lower surface of the floatinggate electrode 109 extending over theshield gate electrode 103, an oxide made of, for example, a silicon oxide film / silicon nitride film / silicon oxide film is formed as theinterlayer insulating film 110. An ONO insulating film having a thickness of about 150 to 200 mm in terms of film thickness is formed, and a conductive polycrystalline silicon film as acontrol gate electrode 111 is embedded in thegap region 105 ″ around the outer periphery of theinterlayer insulating film 110. Is formed.
[0033]
Further, in the direction orthogonal to the line AA in FIG. 1, an N-typedrain diffusion layer 113 and asource diffusion layer 114 are formed on both sides of the floatinggate electrode 109, and thedrain diffusion layer 113 and thesource diffusion layer 114 are The two floatinggate electrodes 109 are shared. In thedrain diffusion layer 113 and thesource diffusion layer 114, arsenic is 1 × 10 5 as an impurity.¹⁸ ~ 1x10^{twenty one} cm^-3 Introduced at a surface concentration of about. Thedrain diffusion layer 113 is connected to a metal wiring layer (not shown) via adrain contact 115, and thesource diffusion layer 114 is also connected to a metal wiring layer (not shown) via asource contact 116.
[0034]
Next, the operation of the nonvolatile semiconductor memory device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 3 is a circuit diagram equivalently showing a part of the memory cell array of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
[0035]
At the time of writing, for example, when the memory cell transistor T3 is selected, a decoder (not shown), for example, 6V on the bit line D0, 0V on the bit line D1, 0V on the source line S0, 10V on the word line W1, 0V on the word lines W0 and W2. Is applied to thedrain diffusion layer 113 of the memory cell transistor T3, 6V to thesource diffusion layer 114, and 10V to thecontrol gate electrode 111.
[0036]
Therefore, current flows in the channel region of the memory cell transistor T3, and electrons accelerated by the electric field in the pinch-off region generated in the channel region near thedrain diffusion layer 113 become hot electrons, and the energy barrier of thetunnel oxide film 108 is reduced. It is then injected into the floatinggate electrode 109. Since the injected electrons are held in the floatinggate electrode 109 which is in an electrically floating state, the threshold voltage of the memory cell transistor T3 rises from about 2V in the initial state to about 7V, for example, and writing is performed. Is called.
[0037]
At the time of erasing, for example, the bit lines D0 and D1 are opened by a decoder (not shown), 12V is applied to the source line S0, and 0V is applied to the word lines W0 to W2, thereby bringing thedrain diffusion layer 113 into a floating state. A voltage of 12 V is applied to thelayer 114 and 0 V is applied to thecontrol gate electrode 111.
[0038]
For this reason, electrons in the floatinggate electrode 109 are extracted to thesource diffusion layer 114 through thetunnel oxide film 108 by FN tunneling, and the threshold voltage of the memory cell transistors T3 to T6 drops from about 7V to about 2V, for example. Then, sector erase is performed.
[0039]
In reading, for example, when the memory cell transistor T3 is selected, a decoder (not shown), for example, 1V for the bit line D0, 0V for the bit line D1, 0V for the source line S0, 5V for the word line W1, By applying 0 V to W2, a voltage of 1 V is applied to thedrain diffusion layer 113 of the memory cell transistor T3, a voltage of 0 V is applied to thesource diffusion layer 114, and a voltage of 5 V is applied to thecontrol gate electrode 111 to determine whether or not a current flows through the memory cell transistor T3. Detection is performed by a sense amplifier (not shown).
[0040]
In the first embodiment, the voltage applied to thecontrol gate electrode 111 at the time of writing can be reduced from about 12 V to about 10 V from the conventional level, and the voltage can be lowered during operation.
[0041]
As described above, according to the nonvolatile semiconductor memory device according to the first embodiment of the present invention, theshield gate electrode 103 is formed in the element isolation region via the shieldgate insulating film 102, and theshield gate electrode 103 is supplied with, for example, a power source. Voltage V_cc Since the element regions formed between theshield gate electrodes 103 are electrically separated from each other by applying a predetermined voltage such as, a dimensional shift in the element region can be suppressed as compared with the LOCOS method, and the memory cell The area can be reduced. Further, since it is not necessary to form a channel stop impurity layer in the element isolation region, the narrow channel effect between elements can be suppressed. Further, since theshield gate electrode 103 is fixed at the reference potential, it is possible to prevent the occurrence of a parasitic channel even when a high voltage is applied to the word line. Further, by applying a control voltage from the upper and lower surfaces of the floatinggate electrode 109, the capacitive coupling ratio between the floatinggate electrode 109 and thecontrol gate electrode 111 can be improved without increasing the cell size, and low voltage writing can be performed. Become.
[0042]
Next, a method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 4 is a cross-sectional view showing the method of manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention in the order of steps.
[0043]
First, as shown in FIG. 4A, a silicon oxide film 102 'having a thickness of about 50 to 100 nm is formed on a P-type silicon substrate 101 by thermal oxidation or CVD. Then, a polycrystalline silicon film 103 'doped with P or N type having a thickness of about 100 to 300 nm, a silicon oxide film 104' having a thickness of about 100 to 300 nm, and a silicon nitride film having a thickness of about 100 to 200 nm by CVD. A film 105 'is formed sequentially.
[0044]
Next, as shown in FIG. 4B, thesilicon oxide film 102 ′, thepolycrystalline silicon film 103 ′, thesilicon oxide film 104 ′, and thesilicon nitride film 105 ′ are patterned by photolithography and anisotropic dry etching, A shieldgate oxide film 102, ashield gate electrode 103, a shieldcap oxide film 104, and a shieldcap nitride film 105 are formed in the element isolation region. Thereafter, a silicon oxide film having a thickness of about 100 to 300 nm is deposited on the entire surface, and anisotropic dry etching is performed to form a sidewall oxide film 107 on the side wall of theshield gate electrode 103.
[0045]
Next, as shown in FIG. 4C, after exposing the surface of the P-type silicon substrate 11 in the element region by wet etching, a silicon oxide film having a thickness of about 10 nm is formed as atunnel oxide film 108 by thermal oxidation. Form. Note that as thetunnel oxide film 108, an oxynitride film obtained by nitriding an oxide film using a rapid heat treatment method may be used. Thereafter, a conductive polycrystalline silicon film having a thickness of about 100 to 300 nm is formed by a CVD method or the like, and the polycrystalline silicon film is formed on theshield gate electrode 103 by photolithography and dry etching in the AA direction in FIG. Then, the floatinggate electrode 109 is formed.
[0046]
Next, as shown in FIG. 4D, at least a part of the shieldcap nitride film 105 is removed by wet etching using hot phosphoric acid, and a gap is formed between the floatinggate electrode 109 and the shieldcap oxide film 104. Region 15 '' is formed. Thereafter, an oxide film thickness conversion made of, for example, a silicon oxide film / a silicon nitride film / a silicon oxide film is formed as theinterlayer insulating film 110 on the upper and side portions of the floatinggate electrode 109 and on the lower surface of the floatinggate electrode 109 in the gap region 15 ″. Then, an ONO insulating film having a thickness of about 15 to 20 nm is formed. The silicon oxide film under the ONO insulating film is formed to a thickness of about 10 nm by the CVD method or the thermal oxidation method at 900 to 1000 ° C., and the silicon nitride film is formed to a thickness of about 10 nm by the CVD method. The silicon oxide film as the upper layer of the insulating film is formed to a thickness of about 5 nm by a CVD method or a thermal oxidation method at 900 to 1000 ° C.
[0047]
Next, as shown in FIG. 4E, a conductive polycrystalline silicon film is formed so as to cover the surface of theinterlayer insulating film 110 by a CVD method or the like, and then the polycrystalline silicon film is formed by photolithography and dry etching. Are separated in a direction orthogonal to the AA direction in FIG. 1 to form acontrol gate electrode 111. At this time, the floatinggate electrode 109 and theinterlayer insulating film 110 are also etched at the same time, and the floatinggate electrode 109 and theinterlayer insulating film 110 are also separated in a direction orthogonal to the AA direction in FIG. Note that thecontrol gate electrode 111 may have a polycide or silicide structure in order to reduce sheet resistance.
[0048]
Next, using thecontrol gate electrode 111 as a mask, impurities such as arsenic are implanted with an energy of 50 to 90 keV and a dose of 5 × 10.¹⁵ cm^-2 The N-typedrain diffusion layer 113 andsource diffusion layer 114 shown in FIG. Then, a silicon oxide film (BPSG film) containing phosphorus and boron is formed as an interlayer insulating film by a CVD method, and after opening thedrain contact 115 and thesource contact 116, a metal wiring such as Al-Si-Cu is formed by a sputtering method. Form a layer.
[0049]
As described above, thecontrol gate electrode 111 can be formed on a part of the upper surface and the lower surface of the floatinggate electrode 109 by a simple method, and an element isolation region in which no dimension shift occurs can be formed.
[0050]
Next, a non-volatile semiconductor memory device according to a second embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a plan view showing a memory cell pattern according to the second embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along the line AA of FIG.
[0051]
In FIG. 6, ashield gate electrode 203 for element isolation is formed on a P-type silicon substrate 201 via a shieldgate insulating film 202. By applying a predetermined voltage to theshield gate electrode 203, ashield gate electrode 203 is formed. The element regions formed between theelectrodes 203 are electrically separated from each other. Asidewall nitride film 207 is formed on the side surface of theshield gate electrode 203 and a shieldcap oxide film 204 is formed on the upper surface of theshield gate electrode 203. Further, a burieddiffusion layer 206 serving as a source / drain is formed in the P-type silicon substrate 201 below theshield gate electrode 203. The burieddiffusion layer 206 is formed so as to overlap with a partial region of the floatinggate electrode 209, and arsenic is used as an impurity.¹⁸ ~ 1x10^{twenty one} cm^-3 Introduced at a surface concentration of about.
[0052]
In the channel region isolated by theshield gate electrode 203, a silicon oxide film having a thickness of about 50 to 130 mm is formed as thetunnel oxide film 208 by thermal oxidation, and thetunnel oxide film 208 is electrically conductive as the floatinggate electrode 209. The polycrystalline silicon film is formed across theshield gate electrode 203 so as to have agap region 205 ″.
[0053]
On the upper surface and side surfaces of the floatinggate electrode 209 and the lower surface of the floatinggate electrode 209 extending over theshield gate electrode 203, an oxide made of, for example, a silicon oxide film / silicon nitride film / silicon oxide film is formed as theinterlayer insulating film 210. An ONO insulating film having a thickness of about 150 to 200 mm in terms of film thickness is formed, and a conductive polycrystalline silicon film fills thegap region 205 ″ as thecontrol gate electrode 211 on the outer periphery of theinterlayer insulating film 210. Is formed.
[0054]
As shown in FIG. 5, the burieddiffusion layer 206 is formed in common to the memory cells in the direction orthogonal to the word line. One (drain) of the burieddiffusion layer 206 is connected to a bit line via a bit contact provided for each predetermined block, and the other (source) is connected with a source contact provided for each predetermined block. Connected to the source line. That is, in each block, one (drain) of the burieddiffusion layer 206 in thesilicon substrate 201 constitutes a bit line, and the other (source) constitutes a source line. With such a configuration, the bit contact and the source contact in each memory cell become unnecessary, and as a result, the area of each memory cell can be reduced.
[0055]
Next, the operation of the nonvolatile semiconductor memory device according to the second embodiment of the present invention will be described with reference to FIG. FIG. 7 is a circuit diagram equivalently showing a nonvolatile semiconductor memory device according to the second embodiment of the present invention.
[0056]
At the time of writing, for example, when the memory cell transistor T5 is selected, a decoder (not shown), for example, 3V for the bit line D1, 0V for the bit lines D0 and D2, 0V for the source line S0, -9V for the word line W1, By applying 0V to W2 and W3, 0V to thesubstrate 201, 3V to the selected word line SW1, and 0V to the selected word line SW2, the selection transistor ST2 is turned on, the selection transistor ST5 is turned off, and the source diffusion of the memory cell transistor T5 The layer is brought into a floating state, and a voltage of 3 V is applied to the drain diffusion layer and −9 V is applied to thecontrol gate electrode 211.
[0057]
For this reason, electrons in the floatinggate electrode 209 are extracted to the drain diffusion layer by FN tunneling, and writing to the memory cell transistor T5 is performed.
[0058]
At the time of erasing, for example, 0 V is applied to the bit lines D0 to D2, 0 V to the source line S0, 13 V to the word line W1, 0 V to the word lines W0, W2, and W3, 0 V to thesubstrate 201, and the selected word line SW1. By applying 3V to SW2, the selection transistors ST2 and ST5 are turned on, and a voltage of 0V is applied to the drain diffusion layer and the source diffusion layer, and a voltage of 0V is applied to thecontrol gate electrode 211.
[0059]
Therefore, electrons are injected from thesubstrate 201 to the memory cell transistors T4 to T6 connected to the word line W1 by FN tunneling, and sector erasure is performed.
[0060]
In reading, for example, when the memory cell transistor T5 is selected, a decoder (not shown), for example, 1V on the bit line D1, 0V on the bit lines D0 and D2, 0V on the source line S0, 3V on the word line W1, By applying 0V to W0, W2, and W3, 0V to thesubstrate 201, and 3V to the selected word lines SW1 and SW2, the selection transistors ST2 and ST5 are turned on, and the drain diffusion layer of the memory cell transistor T5 is 1V and the source diffusion layer A voltage of 0V is applied to thecontrol gate electrode 211 and a voltage of 3V is applied to thecontrol gate electrode 211, and whether a current flows through the memory cell transistor T5 is detected by a sense amplifier (not shown).
[0061]
In the second embodiment, since the capacitive coupling ratio between thecontrol gate electrode 211 and the floatinggate electrode 209 is improved, the voltage applied to thecontrol gate electrode 211 at the time of writing can be reduced, and the voltage can be lowered during the operation. It becomes.
[0062]
As described above, according to the nonvolatile semiconductor memory device according to the second embodiment of the present invention, theshield gate electrode 203 is formed in the element isolation region via the shieldgate insulating film 202, and theshield gate electrode 203 has a predetermined Since the element regions formed between theshield gate electrodes 203 are electrically isolated from each other by applying a voltage and the source / drain is buried as the burieddiffusion layer 206, the drain contact and the source contact are eliminated. Thus, the area of the memory cell can be further reduced. Further, by applying a control voltage from the upper and lower surfaces of the floatinggate electrode 209, the capacitive coupling ratio between the floatinggate electrode 209 and thecontrol gate electrode 211 can be improved without increasing the cell size, and low voltage writing can be performed. Become.
[0063]
Next, a manufacturing method according to the second embodiment of the present invention will be described with reference to FIG. FIG. 8 is a schematic sectional view showing the manufacturing method according to the second embodiment of the present invention in the order of steps.
[0064]
First, as shown in FIG. 8A, asilicon oxide film 202 ′ having a thickness of about 50 to 100 nm is formed on a P-type silicon substrate 201 by a thermal oxidation method or a CVD method. Then, a polycrystalline silicon film 203 'doped with P or N type having a thickness of about 100 to 300 nm, a silicon oxide film 204' having a thickness of about 100 to 300 nm, and a silicon nitride film having a thickness of about 100 to 200 nm by a CVD method. A film 205 'is formed sequentially.
[0065]
Next, as shown in FIG. 8B, thesilicon oxide film 202 ′, thepolycrystalline silicon film 203 ′, thesilicon oxide film 204 ′, and thesilicon nitride film 205 ′ are patterned by photolithography and anisotropic dry etching, A shieldgate oxide film 202, ashield gate electrode 203, a shieldcap oxide film 204, and a shieldcap nitride film 205 are formed in the element isolation region.
[0066]
Next, as shown in FIG. 8C, arsenic is implanted into thesilicon substrate 201 byoblique ion implantation 212 using the shieldgate oxide film 202,shield electrode 203, shieldcap insulating film 204, and shieldcap nitride film 205 as a mask. Then, the burieddiffusion layer 206 is formed. As conditions at this time, when arsenic is implanted, the energy is 50 to 90 keV, and the dose is 5 × 10 5.¹⁵ cm^-2 Set to.
[0067]
Further, the implantation angle θ is defined such that the total thickness (height) of the shieldgate oxide film 202, theshield electrode 203, the shieldcap insulating film 204, and the shieldcap nitride film 205 is a, and the interval is b.
θ = tan^-1 (A / b)
Given in. For example, when the thickness of the shieldgate oxide film 202, theshield electrode 203, the shieldcap insulating film 204, and the shieldcap nitride film 205 is 50 nm, 100 nm, 100 nm, and 100 nm (a = 0.35 μm) and the interval b is 1 μm, The implantation angle θ is approximately 20 to 21 °, and the thicknesses of the shieldgate oxide film 202, theshield electrode 203, the shieldcap insulating film 204, and the shieldcap nitride film 205 are 100 nm, 300 nm, 200 nm, and 300 nm, respectively (a = 0.9 μm). ), When the interval b is 1 μm, the driving angle θ is approximately 42 to 45 °.
[0068]
Thus, by performingion implantation 212 on thesubstrate 201 from an oblique direction, the shieldgate oxide film 202, theshield electrode 203, the shieldcap insulating film 204, and the shieldcap nitride film 205 serve as a mask, and end portions thereof are formed. Embedded diffusion layers 206 spaced apart from each other are formed in a self-aligned manner in the vicinity. Then, the impurity implanted at this time is slightly diffused in the lateral direction by a subsequent heat treatment, and a burieddiffusion layer 206 is formed in a partially overlapping manner below the shieldgate oxide film 202.
[0069]
Next, as shown in FIG. 8D, a silicon nitride film having a thickness of about 100 to 300 nm is deposited on the entire surface, and anisotropic dry etching is performed to form thesidewall nitride film 207 on theshield gate electrode 203. Form on the side wall. Thereafter, the surface of the P-type silicon substrate 201 in the element region is exposed by wet etching, and then a silicon oxide film having a thickness of about 10 nm is formed as thetunnel oxide film 208 by thermal oxidation. At this time, in order to prevent the polycrystalline silicon constituting theshield electrode 203 from being oxidized at the same time, both the shieldcap insulating film 204 and thesidewall nitride film 207 are composed of a silicon nitride film having oxidation resistance. Although desirable, one or both may be a silicon oxide film. As thetunnel oxide film 208, an oxynitride film obtained by nitriding an oxide film using a rapid heat treatment method may be used. Thereafter, a conductive polycrystalline silicon film having a thickness of about 100 to 300 nm is formed by a CVD method or the like, and the polycrystalline silicon film is formed on theshield gate electrode 203 by photolithography and dry etching in the BB direction of FIG. Then, the floatinggate electrode 209 is formed.
[0070]
Next, as shown in FIG. 8E, at least a part of the shieldcap nitride film 205 is removed by wet etching using hot phosphoric acid, and a gap is formed between the floatinggate electrode 209 and the shieldcap oxide film 204. Region 205 '' is formed. Thereafter, an oxide film thickness conversion made of, for example, a silicon oxide film / silicon nitride film / silicon oxide film is formed as theinterlayer insulating film 210 on the upper and side portions of the floatinggate electrode 109 and on the lower surface of the floatinggate electrode 209 in thegap region 205 ″. Then, an ONO insulating film having a thickness of about 15 to 20 nm is formed. The silicon oxide film under the ONO insulating film is formed to a thickness of about 10 nm by the CVD method or the thermal oxidation method at 900 to 1000 ° C., and the silicon nitride film is formed to a thickness of about 10 nm by the CVD method. The silicon oxide film as the upper layer of the insulating film is formed to a thickness of about 5 nm by a CVD method or a thermal oxidation method at 900 to 1000 ° C.
[0071]
Next, after a conductive polycrystalline silicon film is formed so as to cover the surface of theinterlayer insulating film 210 by a CVD method or the like, the polycrystalline silicon film is orthogonal to the BB direction in FIG. 5 by photolithography and dry etching. Then, thecontrol gate electrode 211 is formed. At this time, the floatinggate electrode 209 and theinterlayer insulating film 210 are also etched at the same time, and the floatinggate electrode 209 and theinterlayer insulating film 210 are also separated in the direction perpendicular to the BB direction in FIG. Note that thecontrol gate electrode 211 may have a polycide or silicide structure in order to reduce sheet resistance.
[0072]
As described above, thecontrol gate electrode 211 can be formed on a part of the upper surface and the lower surface of the floatinggate electrode 209 by a simple method, and the drain / source contact can be eliminated by using the source / drain as the burieddiffusion layer 206.
[0073]
The present invention is not limited to a memory device and can be applied to a method for manufacturing various semiconductor devices having a gate, a source, and a drain. In those cases, only the method for forming the gate structure is different in the manufacturing method described above. For example, when forming a MOS transistor, after forming a gate oxide film on the surface of thesilicon substrate 201 in the steps of FIGS. 8D to 8E, a gate wiring made of a polycrystalline silicon film or the like is formed thereon. A pattern may be formed.
[0074]
Furthermore, in the embodiment described above, the case of the stack gate type EEPROM having the floatinggates 108 and 208 has been described. However, the present invention also applies to the MNOS type nonvolatile semiconductor memory device to which a high voltage is applied similarly. Application is possible in almost the same manner.
[0075]
【The invention's effect】
As described above, according to the present invention, element isolation is performed by applying a predetermined voltage to the shield gate electrode formed through the shield gate insulating film, and a part of the control gate electrode is floated. Since the lower surface of the gate electrode is in contact via an insulating film, the capacity coupling ratio can be increased without increasing the area of the memory cell, and the voltage and speed can be increased during operation of the memory cell. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a plan view showing a memory cell pattern of a nonvolatile semiconductor memory device according to a first embodiment of the present invention;
FIG. 2 is a cross-sectional view showing a structure of a memory cell of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
FIG. 3 is a circuit diagram equivalently showing the nonvolatile semiconductor memory device in accordance with the first embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a method of manufacturing a nonvolatile semiconductor memory device according to a first embodiment of the present invention in the order of steps.
FIG. 5 is a plan view showing a memory cell pattern of a nonvolatile semiconductor memory device according to a second embodiment of the present invention;
FIG. 6 is a cross-sectional view showing a structure of a memory cell of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
FIG. 7 is a circuit diagram equivalently showing a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a method of manufacturing a nonvolatile semiconductor memory device according to a second embodiment of the present invention in the order of steps.
FIG. 9 is a cross-sectional view showing a structure of a memory cell of a conventional nonvolatile semiconductor memory device.
FIG. 10 is a cross-sectional view showing the structure of a memory cell of a conventional nonvolatile semiconductor memory device.
[Explanation of symbols]
101, 201 P-type silicon semiconductor substrate
102, 202 Shield gate insulating film
102 ', 202' silicon oxide film
103, 203 Shield gate electrode
103 ', 203' polycrystalline silicon film
104, 204 Shield cap oxide film
104 ', 204' silicon oxide film
105, 205 Shield cap nitride film
105 ', 205' silicon nitride film
105 ″, 205 ″ gap area
206 Embedded diffusion layer
107 Sidewall oxide film
207 Sidewall nitride film
108, 208 Tunnel oxide film
109,209 Floating gate electrode
110, 210 Interlayer insulating film
111, 211 Control gate electrode
113 Drain diffusion layer
114 Source diffusion layer
115 Drain contact
116 Source contact
T1-T12 memory cell transistor
ST1-ST6 Select transistor
D0 to D2 bit line
W0-W3 Word line
S0 Source line
SW1, SW2 selected word line

Claims (6)

Translated fromJapanese

第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、
第２の導電膜を全面に形成する工程と、
前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、
前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、
前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、
前記隙間を埋める第３の導電膜を全面に形成する工程と、
前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成すると共に、前記半導体基板の表面の一部を露出する工程と、
前記半導体基板の露出している部分に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。Sequentially forming a first insulating film, a first conductive film, a second insulating film, and a third insulating film on a first conductivity type semiconductor substrate;
By patterning the first insulating film, the first conductive film, the second insulating film, and the third insulating film into a shape extending in the first direction, a part of the surface of the semiconductor substrate is formed. An exposure process;
Forming a sidewall insulating film on a side surface of the first insulating film, the first conductive film, the second insulating film, and the third insulating film;
Forming a tunnel insulating film on the surface of the semiconductor substrate exposed from the first insulating film, the first conductive film, the second insulating film, the third insulating film, and the sidewall insulating film; When,
Forming a second conductive film on the entire surface;
Removing a part of the second conductive film on the third insulating film to form a floating gate electrode;
Forming a gap under the floating gate electrode by removing at least part of a portion of the third insulating film under the floating gate electrode;
Forming a fourth insulating film covering the entire exposed surface of the floating gate electrode while leaving the gap;
Forming a thirdconductive film filling the gap on the entire surface;
The third conductive film, the fourth insulating film, and the floating gate electrode are patterned into a shape extending in a second direction that intersects the first direction, thereby forming the gap between the floating gate electrode and the third conductive film. Forming a control gate electrode sandwiching a fourth insulating film from the third conductive film and exposing a part of the surface of the semiconductor substrate;
Forming a source diffusion layer and a drain diffusion layer by introducing impurities of a second conductivity type into the exposed portion of the semiconductor substrate;
A method of manufacturing a nonvolatile semiconductor memory device, comprising: 前記ソース拡散層及びドレイン拡散層を形成する工程は、前記半導体基板の露出している部分にイオン注入を行う工程を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。  2. The method of manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein the step of forming the source diffusion layer and the drain diffusion layer includes a step of performing ion implantation on an exposed portion of the semiconductor substrate. . 第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、
前記第１の絶縁膜の脇に沿って前記半導体基板の表面に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成すると共に、これらの間にチャネル領域を形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、
第２の導電膜を全面に形成する工程と、
前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、
前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、
前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、
前記隙間を埋める第３の導電膜を全面に形成する工程と、
前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。Sequentially forming a first insulating film, a first conductive film, a second insulating film, and a third insulating film on a first conductivity type semiconductor substrate;
By patterning the first insulating film, the first conductive film, the second insulating film, and the third insulating film into a shape extending in the first direction, a part of the surface of the semiconductor substrate is formed. An exposure process;
By introducing a second conductivity type impurity into the surface of the semiconductor substrate alongside the first insulating film, a source diffusion layer and a drain diffusion layer are formed, and a channel region is formed therebetween. Process,
Forming a sidewall insulating film on a side surface of the first insulating film, the first conductive film, the second insulating film, and the third insulating film;
Forming a tunnel insulating film on the surface of the semiconductor substrate exposed from the first insulating film, the first conductive film, the second insulating film, the third insulating film, and the sidewall insulating film; When,
Forming a second conductive film on the entire surface;
Removing a part of the second conductive film on the third insulating film to form a floating gate electrode;
Forming a gap under the floating gate electrode by removing at least part of a portion of the third insulating film under the floating gate electrode;
Forming a fourth insulating film covering the entire exposed surface of the floating gate electrode while leaving the gap;
Forming a thirdconductive film filling the gap on the entire surface;
The third conductive film, the fourth insulating film, and the floating gate electrode are patterned into a shape extending in a second direction intersecting with the first direction, thereby forming the gap between the floating gate electrode and the third conductive film. Forming a control gate electrode sandwiching the fourth insulating film from the third conductive film;
A method of manufacturing a nonvolatile semiconductor memory device, comprising: 前記ソース拡散層及びドレイン拡散層を形成する工程は、前記第２の方向からの斜めイオン注入を行う工程を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。  4. The method of manufacturing a nonvolatile semiconductor memory device according to claim 3, wherein the step of forming the source diffusion layer and the drain diffusion layer includes a step of performing oblique ion implantation from the second direction. 前記第２の絶縁膜及びサイドウォール絶縁膜がシリコン酸化膜からなり、前記第３の絶縁膜がシリコン窒化膜からなることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。  5. The non-volatile device according to claim 1, wherein the second insulating film and the sidewall insulating film are made of a silicon oxide film, and the third insulating film is made of a silicon nitride film. 6. Manufacturing method of semiconductor memory device. 前記第４の絶縁膜として、順次積層されたシリコン窒化膜、シリコン酸化膜及びシリコン窒化膜からなる積層体を形成することを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。  6. The non-volatile device according to claim 1, wherein a stacked body including a silicon nitride film, a silicon oxide film, and a silicon nitride film sequentially stacked is formed as the fourth insulating film. Manufacturing method of semiconductor memory device.

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